KR100806344B1 - 비휘발성 기억 소자 및 그 형성 방법 - Google Patents
비휘발성 기억 소자 및 그 형성 방법 Download PDFInfo
- Publication number
- KR100806344B1 KR100806344B1 KR1020060102568A KR20060102568A KR100806344B1 KR 100806344 B1 KR100806344 B1 KR 100806344B1 KR 1020060102568 A KR1020060102568 A KR 1020060102568A KR 20060102568 A KR20060102568 A KR 20060102568A KR 100806344 B1 KR100806344 B1 KR 100806344B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- dopant
- pattern
- conductivity type
- doped
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 83
- 239000002019 doping agent Substances 0.000 claims abstract description 201
- 239000004065 semiconductor Substances 0.000 claims abstract description 152
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 230000000903 blocking effect Effects 0.000 claims abstract description 40
- 230000002093 peripheral effect Effects 0.000 claims description 107
- 238000009792 diffusion process Methods 0.000 claims description 42
- 230000004888 barrier function Effects 0.000 claims description 22
- 238000010438 heat treatment Methods 0.000 claims description 10
- 230000002265 prevention Effects 0.000 claims description 10
- 238000009413 insulation Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 238000000197 pyrolysis Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 135
- 230000014759 maintenance of location Effects 0.000 description 10
- 239000000463 material Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 238000005979 thermal decomposition reaction Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
비휘발성 기억 소자 및 그 형성 방법을 제공한다. 이 소자에 따르면, 제1 도전형의 도펀트로 도핑된 제1 활성영역 상에 제1 도전형의 도펀트로 도핑된 플로팅 게이트를 형성한다. 이에 따라, 터널 절연막의 두께를 얇게 유지함과 더불어 플로팅 게이트를 갖는 비휘발성 기억 셀의 문턱전압을 증가시킬 수 있다. 그 결과, 터널 절연막의 내구성이 향상됨과 더불어 비휘발성 기억 셀의 데이터 유지 능력이 향상된다.
Description
도 1은 본 발명의 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위한 단면도이다.
도 8 및 도 9는 본 발명의 또 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 비휘발성 기억 소자 및 그 형성 방법에 관한 것이다.
비휘발성 기억 소자는 전원공급이 중단될지라도 저장된 데이터(data)를 그대로 유지하는 특성을 갖는다. 상기 비휘발성 기억 소자로서 대표적인 것은 데이터를 전기적으로 기입 및 소거할 수 있는 플래쉬 기억 소자(flash memory device)라 할 수 있다. 일반적으로, 플래쉬 기억 소자의 단위 셀은 차례로 적층된 터널 산화막, 플로팅 게이트, ONO막 및 제어 게이트 전극을 포함한다. 상기 플로팅 게이트내로 전자들이 주입되거나, 상기 플로팅 게이트내의 전자들이 방출됨에 따라, 상기 플래쉬 기억 셀은 논리 "0" 또는 논리 "1"의 데이터를 저장할 수 있다.
플래쉬 기억 소자는 장시간 동안 저장된 전자가 상기 플로팅 게이트로부터 빠져 나가지 않도록 하는 데이터 유지(data retention)의 우수성이 요구되며, 반복되는 기입 및 소거에도 그 동작 특성이 유지되기 위한 우수한 내구성(endurance)을 가지는 터널 산화막이 요구된다.
통상적으로, 상기 데이터 유지 특성을 향상시키기 위한 일 방안으로, 상기 터널 산화막의 두께를 증가시키는 방법이 있다. 상기 터널 산화막의 두께가 증가하면, 상기 플래쉬 기억 셀의 문턱전압이 증가되어 상기 데이터 유지 특성이 향상될 수 있다. 한편, 반복적인 기입 및 소거 동작으로 인하여, 상기 터널 산화막내에는 트랩들이 형성될 수 있다. 상기 트랩들은 기입 또는 소거 동작시 상기 터널 산화막을 터널링하는 전자들을 포획할 수 있다. 이에 따라, 상기 트랩들은 상기 터널 산화막의 내구성을 저하시킨다. 상기 터널 산화막의 두께가 증가될수록, 상기 트랩들의 량은 증가된다.
즉, 상기 데이터 유지 특성을 향상시키기 위하여, 상기 터널 산화막의 증가시키는 경우에, 상기 터널 산화막내에 상기 트랩들의 량이 증가되어 상기 터널 산화막의 내구성이 저항될 수 있다. 특히, 상기 트랩들의 량이 증가될수록, 상기 플 래쉬 기억 소자의 고온 스트레스(stress) 특성이 열화될 수 있다. 상기 고온 스트레스 특성이란 상기 플래쉬 기억 소자가 견딜수 있는 온도에 대한 특성이라 할 수 있다. 상기 플래쉬 기억 소자에 고온의 스트레스를 공급하는 경우에, 상기 트랩들의 량이 증가될수록 상기 트랩들에 포획된 전자들이 외부로 방출되어 상기 플래쉬 기억 소자의 프로그램 문턱전압의 변화량이 증가될 수 있다. 결과적으로, 상기 플래쉬 기억 소자의 특성이 열화될 수 있다.
본 발명은 상술한 제반적인 문제점들을 위하여 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 우수한 데이터 유지 특성 및 우수한 내구성을 갖는 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 데이터 유지 특성 및 우수한 내구성을 가짐과 더불어 다른 기능을 수행하는 트랜지스터의 특성을 최적화시킬 수 있는 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자를 제공한다. 이 소자는 기판의 제1 영역에 정의되고 제1 도전형의 도펀트로 도핑된 제1 활성영역; 상기 제1 활성영역 상에 차례로 적층된 터널 절연막, 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극; 상기 기판의 제2 영역에 정의되고 상기 제1 도전형의 도펀트로 도핑된 제2 활성영역; 상기 제2 활성영역 상에 차례로 적층된 게이트 절연막, 하부 게이트 및 상부 게이트; 및 상기 하부 게이트 및 상부 게이트 사이에 개재된 게이트간 패턴을 포함한다. 상기 상부 게이트는 상기 게이트간 패턴을 관통하는 개구부를 채워 상기 하부 게이트와 접속하고, 상기 플로팅 게이트는 상기 제1 도전형의 도펀트로 도핑된 반도체로 이루어지고, 상기 하부 게이트는 제2 도전형의 도펀트로 도핑된 반도체로 이루어진다.
구체적으로, 상기 제1 도전형의 도펀트는 P형 도펀트이고, 상기 제2 도전형의 도펀트는 N형의 도펀트인 것이 바람직하다.
일 실시예에 따르면, 상기 소자는 상기 블로킹 절연 패턴과 상기 제어 게이트 전극 사이에 개재된 제1 확산 방지 패턴; 및 상기 게이트간 패턴의 상부면과 상기 상부 게이트 사이에 개재된 제2 확산 방지 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 터널 절연막, 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극은 셀 게이트 패턴을 구성할 수 있다. 이때, 상기 제1 활성영역 상에는 복수의 상기 셀 게이트 패턴이 등간격으로 나란히 배열될 수 있다. 이 경우에, 상기 제2 활성영역은 상기 제1 활성영역의 일측에 연결되어 상기 제2 및 제1 활성영역들은 스트링 활성영역을 구성하고, 상기 게이트 절연막, 하부 게이트 및 상부 게이트는 선택 게이트 패턴을 구성할 수 있다. 상기 소자는 상기 셀 게이트 패턴 양측 및 상기 선택 게이트 패턴 양측의 상기 스트링 활성영역에 형성된 도펀트 도핑 영역을 더 포함할 수 있다. 상기 도펀트 도핑 영역은 상기 제2 도전형의 도펀트들로 도핑된다. 이 경우에, 상기 제어 게이트 전극의 아랫부분은 상기 제1 도전형의 도펀트로 도핑된 반도체로 이루어지고, 상기 상부 게이트의 아랫부분은 상기 제2 도전형의 도펀트로 도핑된 반도체로 이루어질 수 있다. 이와는 다르게, 상기 제어 게이트 전극의 아랫부분 및 상기 상부 게이트의 아랫부분은 모두 상기 제2 도전형의 도펀트로 도핑된 반도체로 이루어질 수 있다.
일 실시예에 따르면, 상기 제1 영역은 비휘발성 기억 셀이 형성되는 영역이고, 상기 제2 영역은 주변회로 트랜지스터가 형성되는 영역일 수 있다. 이 경우에, 상기 소자는 상기 기판의 제3 영역에 정의되고, 상기 제1 도전형의 도펀트로 도핑되며, 상기 제1 활성영역의 일측에 연결된 제3 활성영역; 상기 제3 활성영역 상에 차례로 적층된 선택 게이트 절연막, 선택 하부 게이트 및 선택 상부 게이트; 및 상기 제3 영역내에 상기 선택 하부 게이트와 상기 선택 상부 게이트 사이에 개재된 선택 게이트간 패턴을 더 포함할 수 있다. 이때, 상기 제1 및 제3 활성영역들은 스트링 활성영역을 구성하고, 상기 선택 상부 게이트는 상기 선택 게이트간 패턴을 관통하는 선택 개구부를 채워 상기 선택 하부 게이트와 접속한다. 이 경우에, 상기 선택 하부 게이트는 상기 제1 도전형의 도펀트로 도핑된 반도체로 이루어질 수 있다. 이와는 다르게, 상기 선택 하부 게이트는 상기 제2 도전형의 도펀트로 도핑된 반도체로 이루어질 수 있다. 일 실시예에서, 상기 소자는 상기 제어 게이트 전극 양측 및 상기 선택 상부 게이트 양측의 상기 스트링 활성영역에 형성되며, 상기 제2 도전형의 도펀트로 도핑된 제1 도펀트 도핑 영역; 및 상기 제2 영역내 상기 상부 게이트 양측의 상기 제2 활성영역에 형성되며 상기 제2 도전형의 도펀트로 도핑된 제2 도펀트 도핑 영역을 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자의 형성 방법을 제공한다. 이 방법은 기판의 제1 및 제2 영역들내에 제1 도전형의 도펀트로 도핑된 제1 및 제2 활성영역들을 각각 정의하는 단계; 상기 제1 활성영역 상에 적층된 제1 절연막 및 상기 제1 도전형의 도펀트로 도핑된 제1 반도체 패턴과, 상기 제2 활성영역 상에 적층된 제2 절연막 및 상기 제1 도전형의 도펀트로 도핑된 제2 반도체 패턴을 형성하는 단계; 상기 기판 전면에 블로킹 절연막을 형성하는 단계; 상기 블로킹 절연막을 패터닝하여 상기 제2 반도체 패턴을 노출시키는 개구부를 형성하는 단계; 상기 개구부를 통하여 상기 제2 반도체 패턴의 일부를 제2 도전형의 도펀트로 역도핑(counter doping)하는 단계; 상기 개구부를 채우는 제어 게이트 도전막을 기판 전면에 형성하는 단계; 및 상기 제1 활성영역 상에 차례로 적층된 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극과, 상기 제2 활성영역 상에 차례로 적층된 하부 게이트, 상기 개구부를 갖는 게이트간 패턴, 및 상부 게이트를 형성하는 단계를 포함한다. 상기 플로팅 게이트 및 하부 게이트는 각각 상기 제1 반도체 패턴의 일부 및 상기 제2 반도체 패턴의 상기 제2 도전형의 도펀트로 도핑된 부분의 일부로 형성된다.
구체적으로, 상기 제1 도전형의 도펀트는 P형 도펀트이고, 상기 제2 도전형의 도펀트는 N형의 도펀트인 것이 바람직하다. 상기 방법은 상기 개구부를 형성하기 전에, 상기 블로킹 절연막 상에 확산 방지막을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 개구부는 상기 확산 방지막 및 상기 블로킹 절연막을 연속적으로 관통한다.
일 실시예에 따르면, 상기 역도핑하는 단계 및 상기 제어 게이트 도전막을 형성하는 단계는, 상기 개구부에 노출된 상기 제2 반도체 패턴에 제2 도전형의 도 펀트들을 주입하여 상기 역도핑하는 단계; 및 상기 제2 개구부를 채워 상기 제2 반도체 패턴의 역도핑된 부분과 접촉하는 제어 게이트 도전막을 상기 기판 전면에 형성하는 단계를 포함할 수 있다. 이때, 상기 제2 도전형의 도펀트들은 이온 주입 방식, 플라즈마 도핑 방식, 및 도펀트를 포함하는 가스를 열분해 및 확산시키는 방식 중에서 선택된 어느 하나로 주입될 수 있다.
일 실시예에 따르면, 상기 역도핑하는 단계 및 상기 제어 게이트 도전막을 형성하는 단계는, 상기 개구부를 채우고 제1 도전형의 도펀트들로 도핑된 제어 게이트 반도체막을 기판 전면에 형성하는 단계; 상기 제어 게이트 반도체막 상에 상기 제1 활성영역을 덮는 마스크 패턴을 형성하되, 상기 제2 영역의 제어 게이트 반도체막을 노출시키는 단계; 및 상기 마스크 패턴을 마스크로 사용하여 제2 도전형의 도펀트를 주입하여 상기 노출된 제어 게이트 반도체막 및 상기 개구부 아래의 제2 반도체 패턴을 상기 역도핑하는 단계를 포함할 수 있다. 이 경우에도, 상기 제2 도전형의 도펀트들은 이온 주입 방식, 플라즈마 도핑 방식, 및 도펀트를 포함하는 가스를 열분해 및 확산시키는 방식 중에서 선택된 어느 하나로 주입될 수 있다.
일 실시예에 따르면, 상기 역도핑하는 단계 및 상기 제어 게이트 도전막을 형성하는 단계는, 상기 개구부에 노출된 제2 반도체 패턴과 접촉하고 제2 도전형의 도펀트로 도핑된 제어 게이트 반도체막을 기판 전면 상에 형성하는 단계; 및 열처리 공정을 수행하여 상기 제어 게이트 반도체막내 제2 도전형의 도펀트들을 상기 개구부를 통하여 상기 제2 반도체 패턴으로 확산시켜 상기 역도핑하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 개구부를 형성하는 단계는, 상기 블로킹 절연막 상에 차례로 제1 층 및 제2 층을 포함하는 마스크막을 형성하는 단계; 및 상기 마스크막 및 상기 블로킹 절연막을 연속적으로 패터닝하여 상기 개구부를 형성하는 단계를 포함할 수 있다. 상기 마스크막의 제1 층은 반도체층으로 형성되고, 상기 제어 게이트 전극 및 상기 상부 게이트는 상기 마스크막의 제1 층의 일부를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 활성영역은 상기 제1 활성영역의 일측에 연결되어 상기 제2 및 제1 활성영역들은 스트링 활성영역을 구성할 수 있다. 이 경우에, 상기 제1 및 제2 절연막들은 서로 옆으로 연결되고, 상기 제1 및 제2 반도체 패턴들도 서로 옆으로 연결되고, 상기 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극은 셀 게이트 패턴에 포함된다. 또한, 상기 제1 활성영역 상에는 복수의 상기 셀 게이트 패턴이 등간격으로 나란히 형성되고, 상기 하부 게이트 및 상부 게이트는 선택 게이트 패턴에 포함될 수 있다.
일 실시예에 따르면, 상기 제1 영역은 비휘발성 기억 셀들이 형성되는 영역이고, 상기 제2 영역은 주변회로 트랜지스터가 형성되는 영역일 수 있다. 이 경우에, 상기 방법은 상기 기판의 제3 영역에 상기 제1 활성영역의 일측에 연결된 제3 활성영역을 정의하는 단계; 및 상기 제3 활성영역 상에 차례로 적층된 선택 게이트 절연막, 선택 하부 게이트, 선택 개구부를 갖는 선택 게이트간 패턴, 및 선택 상부 게이트를 형성하는 단계를 더 포함할 수 있다. 상기 제1 및 제3 활성영역들은 스트링 활성영역을 구성하고, 상기 선택 상부 게이트는 상기 선택 개구부를 채워 상기 선택 하부 게이트와 접속한다. 이 경우에, 상기 선택 하부 게이트는 상기 제1 도전형의 도펀트로 도핑된 반도체로 형성될 수 있다. 이와는 다르게, 상기 선택 하부 게이트는 상기 제2 도전형의 도펀트로 도핑된 반도체로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(100, 이하 기판이라 함)은 셀 스트링(cell string) 영역 및 주변 영역(b)을 포함한다. 상기 반도체 기판(100)은 실리콘 기판일 수 있다. 상기 셀 스트링 영역은 셀 영역(a) 및 상기 셀 영역(a)의 양측에 각각 배치된 제1 선택 영역(c1) 및 제2 선택 영역(c2)을 포함한다. 상기 주변 영역(b)은 주변회로 트랜지스터가 형성되는 영역에 해당하며, 상기 셀 스트링 영역은 낸드형 비휘발성 기억 소자의 셀 스트링이 형성되는 영역이다. 구체적으로, 상기 셀 영역(a)은 서로 직렬로 연결된 복수의 비휘발성 기억 셀들이 형성되는 영역에 해당하며, 상기 제1 및 제2 선택 영역들(c1,c2)은 각각 제1 선택 트랜지스터가 형성되는 영역 및 제2 선택 트랜지스터가 형성되는 영역에 해당한다. 상기 기판(100)에 상기 셀 스트링 영역내의 스트링 활성영역 및 상기 주변 영역(b)내의 주변 활성영역을 정의하는 소자분리막(미도시함)이 배치된다. 상기 스트링 활성영역은 상기 셀 영역(a)내에 배치된 셀 활성영역과, 상기 제1 및 제2 선택 영역들(c1,c2)내에 각각 배치된 제1 선택 활성영역 및 제2 선택 활성영역을 포함한다. 상기 제1 및 제2 선택 활성영역들은 상기 셀 활성영역의 양측에 연결된다. 상기 스트링 활성영역 및 주변 활성영역은 상기 소자분리막에 의해 둘러싸인 상기 기판(100)의 일부분들이다. 상기 스트링 및 주변 활성영역들은 제1 도전형의 도펀트로 도핑되어 있다.
복수의 셀 게이트 패턴(165c, cell gate pattern)가 상기 셀 활성영역 상에 나란히 등간격으로 배치된다. 상기 제1 선택 활성영역 상에 제1 선택 게이트 패턴(165a)이 배치되고, 상기 제2 선택 활성영역 상에 제2 선택 게이트 패턴(165b)이 배치된다. 상기 제1 및 제2 선택 게이트 패턴들(165a,165b)은 상기 복수의 셀 게이트 패턴(165c)과 이격되어 있다. 상기 제1 및 제2 선택 게이트 패턴들(165a,165b) 및 복수의 셀 게이트 패턴(165c)은 서로 평행한 라인 형태일 수 있다. 주변 게이트 패턴(165p)이 상기 주변 활성영역 상에 배치된다.
상기 셀, 제1 및 제2 선택 게이트 패턴들(165c,165a,165b) 양측의 상기 스트링 활성영역에 제1 도펀트 도핑 영역들(170c,170s,170d)이 배치된다. 상기 셀 게이 트 패턴(165c) 양측의 제1 도펀트 도핑 영역(170c)은 셀 소오스/드레인 영역(170c)에 해당한다. 상기 제1 선택 게이트 패턴(165a) 일측의 제1 도펀트 도핑 영역(170s)은 공통 소오스 영역(170s)에 해당하며, 상기 제2 선택 게이트 패턴(165b) 일측의 제1 도펀트 도핑 영역(170d)은 공통 드레인 영역(170d)에 해당한다. 상기 공통 소오스 영역(170s)과 상기 공통 드레인 영역(170d) 사이의 상기 스트링 활성영역에 상기 셀, 제1 및 제2 선택 게이트 패턴들(165c,165a,165b) 및 상기 셀 소오스/드레인 영역들(170c)이 배치된다. 상기 제1 도펀트 도핑 영여귿ㄹ(170c,170s,170d)은 상기 스트링 활성영역에 도핑된 도펀트와 다른 타입의 도펀트, 즉, 제2 도전형의 도펀트로 도핑된다. 상기 주변 게이트 패턴(165p) 양측의 주변 활성영역에 제2 도펀트 도핑 영역(170p)이 배치된다. 상기 제2 도펀트 도핑 영역(170p)은 주변회로 트랜지스터의 소오스/드레인 영역에 해당한다.
상기 셀 게이트 패턴(165c)은 차례로 적층된 터널 절연막(105c), 플로팅 게이트(110c), 블로킹 절연 패턴(115c), 셀 확산 방지 패턴(120c) 및 제어 게이트 전극(160c)를 포함한다. 상기 제어 게이트 전극(160c)은 차례로 적층된 제1 패턴(150c) 및 제2 패턴(155c)을 포함할 수 있다. 상기 제1 선택 게이트 패턴(165a)은 차례로 적층된 제1 선택 게이트 절연막(105a), 제1 선택 하부 게이트(110a) 및 제1 선택 상부 게이트(160a)를 포함한다. 상기 제1 선택 상부 게이트(160a)는 차례로 적층된 제1 패턴(150a) 및 제2 패턴(155a)을 포함할 수 있다. 상기 제2 선택 게이트 패턴(165b)은 차례로 적층된 제2 선택 게이트 절연막(105b), 제2 선택 하부 게이트(110b) 및 제2 선택 상부 게이트(160b)를 포함한다. 상기 제2 선택 상부 게 이트(160b)는 차례로 적층된 제1 패턴(150b) 및 제2 패턴(155b)을 포함할 수 있다. 상기 주변 게이트 패턴(165p)은 차례로 적층된 주변 게이트 절연막(107p), 주변 하부 게이트(112p) 및 주변 상부 게이트(160p)를 포함한다. 상기 주변 상부 게이트(160p)는 차례로 적층된 제1 패턴(150p) 및 제2 패턴(155p)을 포함할 수 있다. 상기 셀, 제1 선택, 제2 선택 및 주변 상부 게이트들(160c,160a,160b,160p)의 제1 패턴들(150c,150a,150b,150p)은 도핑된 반도체로 형성된다. 예컨대, 상기 제1 패턴들(150c,150a,150b,150p)은 도핑된 폴리실리콘으로 형성될 수 있다. 상기 셀, 제1 선택, 제2 선택 및 주변 상부 게이트들(160c,160a,160b,160p)의 제2 패턴들(155c,155a,155b,155p)은 상기 제1 패턴들(150c,150a,150b,150p)에 비하여 낮은 비저항을 갖는 도전 물질로 형성되는 것이 바람직하다.
상기 주변 하부 게이트(112p)와 상기 주변 상부 게이트(160p) 사이에 주변 게이트간 패턴(115p)이 개재된다. 이때, 상기 주변 상부 게이트(160p)는 상기 주변 게이트간 패턴(115p)을 관통하는 주변 개구부(140a)를 채워 상기 주변 하부 게이트(112p)와 접속한다. 주변 확산 방지 패턴(120p)이 상기 주변 게이트간 패턴(115p)의 상부면과 상기 주변 상부 게이트(160p) 사이에 개재될 수 있다. 이 경우에, 상기 주변 개구부(140a)는 위로 연장되어 상기 주변 확산 방지 패턴(120p)을 관통한다.
제1 선택 게이트간 패턴(115a)이 상기 제1 선택 하부 게이트(110a)와 상기 제1 선택 상부 게이트(160a) 사이에 개재되고, 제2 선택 게이트간 패턴(115b)이 상기 제2 선택 하부 게이트(110b)와 상기 제2 선택 상부 게이트(160b) 사이에 개재된 다. 상기 제1 선택 상부 게이트(160a)는 상기 제1 선택 게이트간 패턴(115a)을 관통하는 제1 선택 개구부(140b)를 채워 상기 제1 선택 하부 게이트(110a)와 접속하고, 상기 제2 선택 상부 게이트(160b)는 상기 제2 선택 게이트간 패턴(115b)를 관통하는 제2 선택 개구부(140c)를 채워 상기 제2 선택 하부 게이트(110b)와 접속한다. 제1 선택 확산 방지 패턴(120a)이 상기 제1 게이트간 패턴(115a)의 상부면과 상기 제1 선택 상부 게이트(160a) 사이에 개재될 수 있으며, 제2 선택 확산 방지 패턴(120b)이 상기 제2 게이트간 패턴(115b)의 상부면과 상기 제2 선택 상부 게이트(160b) 사이에 개재될 수 있다. 이 경우에, 상기 제1 및 제2 선택 개구부들(140a,140b)은 위로 연장되어 각각 상기 제1 및 제2 선택 확산 방지 패턴들(120a,120b)을 관통한다.
상기 터널 절연막(105c)은 산화막, 특히, 열산화막으로 이루어질 수 있다. 상기 제1 및 제2 선택 게이트 절연막들(105a,105b)은 상기 터널 절연막(105c)과 동일한 물질로 형성될 수 있다. 상기 제1 및 제2 선택 게이트 절연막들(105a,105b)은 상기 터널 절연막(105c)과 동일한 두께로 형성될 수도 있다. 이와는 달리, 상기 제1 및 제2 선택 게이트 절연막들(105a,105b)과, 상기 터널 절연막(105c)은 서로 다른 두께로 형성될 수도 있다. 상기 주변 게이트 절연막(107p)은 산화막, 특히, 열산화막으로 이루어질 수 있다. 상기 주변 게이트 절연막(107p)은 상기 터널 절연막(105c)과 동일한 두께를 가질 수 있다. 이와는 다르게, 상기 주변 게이트 절연막(107p) 및 상기 터널 절연막(105c)은 서로 다른 두께를 가질 수도 있다.
상기 플로팅 게이트(110c), 제1 선택 하부 게이트(110a), 제2 선택 하부 게 이트(110b) 및 주변 하부 게이트(112p)는 도펀트로 도핑된 반도체로 이루어지는 것이 바람직하다. 예컨대, 상기 플로팅, 제1 선택 하부, 제2 선택 하부 및 주변 하부 게이트들(110c,110a,110b,112p)은 도펀트로 도핑된 폴리실리콘으로 이루어질 수 있다.
상기 플로팅 게이트(110c)는 상기 제1 도전형의 도펀트로 도핑된 반도체로 이루어지는 것이 바람직하다. 즉, 상기 플로팅 게이트(110c)는 상기 플로팅 게이트(110c) 아래의 셀 채널 영역(즉, 상기 셀 활성영역)에 도핑된 도펀트와 동일한 타입의 도펀트로 도핑되는 것이 바람직하다. 상기 제1 도전형의 도펀트는 p형 도펀트이고, 상기 제2 도전형의 도펀트는 n형 도펀트인 것이 바람직하다. 이 경우에, 전자들이 상기 터널 절연막(105c)을 터널링하여 상기 플로팅 게이트(110c)에 유출입될 수 있다. 이와는 반대로, 상기 제1 도전형의 도펀트가 n형 도펀트이고, 상기 제2 도전형의 도펀트가 p형 도펀트일 수도 있다. 이 경우에, 정공들이 상기 터널 절연막(105c)을 터널링하여 상기 플로팅 게이트(110c)에 유출입될 수 있다.
상기 플로팅 게이트(110c)가 상기 셀 채널 영역에 도핑된 도펀트와 동일한 타입으로 도핑되기 때문에, 상기 플로팅 게이트(110c)를 갖는 비휘발성 기억 셀의 문턱전압은 p형 기판 상부에 n형 폴리실리콘으로 형성된 플로팅 게이트를 포함하는 종래 비휘발성 기억 셀의 문턱전압에 비하여 증가된다. 이에 따라, 상기 플로팅 게이트(110c)를 포함하는 비휘발성 기억 셀의 문턱전압이 증가된다. 그 결과, 상기 터널 절연막(105c)을 얇은 두께로 유지하면서 상기 비휘발성 기억 셀의 데이터 유지 특성이 향상된다. 다시 말해서, 상기 터널 절연막(105c)이 얇게 하여 상기 터널 절연막(105c)내에 생성될 수 있는 트랩량을 감소시킴으로써, 상기 터널 절연막(105c)의 내구성(endurance)를 향상시킴과 더불어 상기 플로팅 게이트(110c)로 인하여 상기 비휘발성 기억 셀의 문턱전압이 증가되어 상기 비휘발성 기억 셀의 데이터 유지 특성이 향상된다. 이로써, 상기 비휘발성 기억 셀은 실온(room temperature) 뿐만 아니라 고온(high temperature)에서도 우수한 특성을 유지할 수 있다.
상기 주변 하부 게이트(112p)는 상기 제2 도전형의 도펀트로 도핑된 반도체로 이루어지는 것이 바람직하다. 즉, 상기 주변 하부 게이트(112p)는 상기 주변 하부 게이트(112p) 아래의 주변 채널 영역(즉, 주변 활성영역)에 도핑된 도펀트와 다른 타입의 도펀트로 도핑되는 것이 바람직하다. 이에 따라, 상기 주변 하부 게이트와 상기 주변 채널 영역간의 일함수 차이로 인하여 상기 주변 하부 게이트(112p)를 포함하는 주변회로 트랜지스터의 문턱전압이 낮게 유지된다. 그 결과, 상기 주변회로 트랜지스터가 고속으로 동작되어 고속의 비휘발성 기억 소자를 구현할 수 있다. 상기 주변 하부 게이트(112p)에 접속된 상기 주변 상부 게이트(160p)의 제1 패턴(150p)은 상기 주변 하부 게이트(112p)와 동일한 타입의 도펀트로 도핑된다.
상기 제1 및 제2 선택 하부 게이트들(110a,110b)은 상기 제2 도전형의 도펀트로 도핑된 반도체로 이루어지는 것이 바람직하다. 즉, 상기 제1 및 제2 선택 하부 게이트들(110a,110b)은 각각 상기 제1 및 제2 선택 하부 게이트들(110a,110b) 아래의 제1 선택 채널 영역 및 제2 선택 채널 영역에 도핑된 도펀트와 다른 타입의 도펀트로 도핑되는 것이 바람직하다. 이에 따라, 상기 제1 및 제2 선택 하부 게이 트들(110a,110b)을 각각 포함하는 제1 선택 트랜지스터 및 제2 선택 트랜지스터의 문턱전압들이 낮게 유지될 수 있다. 그 결과, 상기 제1 및 제2 선택 트랜지스터들이 고속으로 동작하여 비휘발성 기억 소자의 셀 스트링의 기입, 소거 및/또는 센싱 동작들을 고속으로 진행할 수 있다. 상기 제1 및 제2 선택 상부 게이트들(160a,160b)의 제1 패턴들(150a,150b)은 각각 상기 제1 및 제2 선택 하부 게이트들(110a,110b)과 동일한 타입의 도펀트들인 제2 도전형의 도펀트로 도핑된다.
한편, 상기 제1 및 제2 선택 하부 게이트들(110a,110b)은 상기 제1 도전형의 도펀트로 도핑된 반도체로 이루어질 수도 있다. 즉, 상기 제1 및 제2 선택 하부 게이트들(110a,110b)은 각각 상기 제1 및 제2 선택 하부 게이트들(110a,110b) 아래의 제1 선택 채널 영역 및 제2 선택 채널 영역에 도핑된 도펀트와 동일한 타입의 도펀트로 도핑될 수도 있다. 이 경우에, 상기 제1 및 제2 선택 트랜지스터의 문턱전압들은 상기 제1 및 제2 선택 하부 게이트들(110a,110b)에 의해 증가되는 문턱전압량과 상기 제1 및 제2 게이트 절연막들(105a,105b)의 두께를 이용하여 결정될 수 있다. 이 경우에, 상기 제1 및 제2 선택 상부 게이트들(160a,160b)의 제1 패턴들(150a,150b)은 상기 제1 및 제2 선택 하부 게이트들(110a,110b)과 동일한 타입인 제1 도전형의 도펀트로 도핑된다.
상기 블로킹 절연 패턴(115c)은 상기 터널 절연막(105c)에 비하여 두꺼운 산화막 또는 ONO막(Oxide-Nitride-Oxide layer)으로 형성될 수 있다. 이와는 다르게, 상기 블로킹 절연 패턴(115c)은 상기 터널 절연막(105c)에 비하여 높은 유전상수를 갖는 고유전막(예컨대, 하프늄산화막 또는 알루미늄산화막등의 절연성 금속산화막등)을 포함할 수 있다. 상기 주변, 제1 선택 및 제2 선택 게이트간 패턴들(115p,115a,115b)은 상기 블로킹 절연 패턴(115c)과 동일한 물질로 이루어지는 것이 바람직하다.
상기 셀 확산 방지 패턴(120c)은 도펀트의 확산을 억제할 수 있는 물질로 이루어지는 것이 바람직하다. 예컨대, 상기 셀 확산 방지 패턴(120c)은 질화막 또는 산화질화막으로 형성될 수 있다. 상기 셀 확산 방지 패턴(120c)은 생략될 수도 있다. 이 경우에, 상기 제어 게이트 전극(160c)은 상기 블로킹 절연 패턴(115c)에 직접 접촉한다. 상기 주변, 제1 선택 및 제2 선택 확산 방지 패턴들(120p,120a,120b)은 상기 셀 확산 방지 패턴(120c)과 동일한 물질로 이루어지는 것이 바람직하다.
상기 제어 게이트 전극(160c)의 제1 패턴(150c)은 상기 제1 도전형의 도펀트로 도핑된 반도체로 이루어질 수 있다. 이와는 다르게, 상기 제어 게이트 전극(160c)의 제1 패턴(150c)은 상기 제2 도전형의 도펀트로 도핑된 반도체로 이루어질 수도 있다.
상술한 바와 같이, 상기 제2 패턴들(155c,155a,155b,155p)은 상기 제1 패턴들(150c,150a,150b,150p)에 비하여 낮은 비저항을 갖는 도전 물질로 형성된다. 이때, 상기 제2 패턴들(155c,155a,155b,155p)은 서로 동일한 도전 물질로 형성되는 것이 바람직하다. 예컨대, 상기 제2 패턴들(155c,155a,155b,155p)은 텅스텐 또는 몰리브덴등과 같은 금속, 질화티타늄 또는 질화탄탈늄등과 같은 도전성 금속질화물, 및 텅스텐실리사이드등과 같은 금속실리사이드 중에서 선택된 적어도 하나로 형성될 수 있다.
상술한 비휘발성 기억 소자에 따르면, 상기 플로팅 게이트(110c)는 상기 셀 채널 영역을 이루는 셀 활성영역에 도핑된 도펀트와 동일한 타입의 도펀트로 도핑된 반도체로 이루어진다. 이에 따라, 상기 플로팅 게이트(110c)를 포함하는 비휘발성 기억 셀의 문턱전압이 증가된다. 그 결과, 상기 터널 절연막(105c)의 두께를 얇게 유지하여 상기 터널 절연막(105c)의 내구성을 향상시킴과 더불어 상기 비휘발성 기억 셀의 데이터 유지 특성을 향상시킬 수 있다. 이로써, 실온 뿐만 아니라 고온에서도 우수한 특성을 갖는 비휘발성 기억 소자를 구현할 수 있다.
또한, 상기 주변회로 트랜지스터의 주변 하부 게이트(112p)는 상기 주변 활성영역에 도핑된 도펀트와 다른 타입의 도펀트로 도핑된 반도체로 이루어진다. 이에 따라, 상기 주변회로 트랜지스터의 문턱전압은 낮게 유지되어 고속으로 동작하는 주변회로 트랜지스터를 구현할 수 있다.
또한, 상기 제1 및 제2 선택 하부 게이트들(110a,110b)은 상기 제1 및 제2 선택 활성영역들(즉, 상기 제1 및 제2 선택 채널 영역들)에 도핑된 도펀트와 다른 타입의 도펀트로 도핑된 반도체로 이루어질 수 있다. 이로써, 상기 제1 및 제2 선택 트랜지스터들의 문턱전압을 낮추어 고속으로 동작하는 제1 및 제2 선택 트랜지스터들을 구현할 수 있다. 이와는 반대로, 상기 제1 및 제2 선택 하부 게이트들(110a,110b)은 상기 제1 및 제2 선택 활성영역들에 도핑된 도펀트와 동일한 타입의 도펀트로 도핑된 반도체 이루어질수도 있다. 이 경우에, 상기 제1 및 제2 선택 트랜지스터들의 문턱전압들은 상기 제1 및 제2 선택 하부 게이트들(110a,110b)에 의한 문턱전압의 변화량과 상기 제1 및 제2 선택 게이트 절연막들(105a,105b)의 두 께를 조합하여 결정할 수 있다.
다음으로, 본 발명의 실시예들에 따른 비휘발성 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 셀 스트링 영역 및 주변 영역(b)을 포함하는 기판(100)에 소자분리막(미도시함)을 형성하여 스트링 활성영역 및 주변 활성영역을 정의한다. 상기 셀 스트링 영역은 셀 영역(a) 및 상기 셀 영역(a)의 양측에 각각 배치된 제1 및 제2 선택 영역들(c1,c2)을 포함한다. 상기 스트링 활성영역은 일방향을 따라 연장된다. 상기 스트링 활성영역은 상기 셀 영역(a)내의 셀 활성영역, 상기 제1 선택 영역(c1)의 제1 선택 활성영역 및 상기 제2 선택 영역(c2)의 제2 선택 활성영역을 포함한다. 상기 제1 및 제2 선택 활성영역들은 상기 셀 활성영역의 양측에 각각 연결된다. 상기 스트링 활성영역 및 상기 주변 활성영역은 각각 상기 기판(100)의 일부분들이며, 제1 도전형의 도펀트에 의해 도핑된다. 상기 스트링 활성영역 및 주변 활성영역은 웰(well) 형성 공정에 의하여 상기 제1 도전형의 도펀트로 도핑될 수 있다.
상기 스트링 활성영역 상에 차례로 적층된 스트링 절연막(105) 및 스트링 반도체 패턴(110)과, 상기 주변 활성영역 상에 차례로 적층된 주변 절연막(107) 및 주변 반도체 패턴(112)을 형성한다. 상기 스트링 절연막(105)은 상기 셀 영역(a)에 형성된 터널 절연막, 상기 제1 선택 영역(c1)에 형성된 제1 선택 게이트 절연막 및 상기 제2 선택 영역(c2)에 형성된 제2 선택 게이트 절연막을 포함한다. 상기 제1 및 제2 선택 게이트 절연막들은 상기 터널 절연막의 양측에 접촉하며 서로 연결되어 있다. 상기 스트링 절연막(105) 및 주변 절연막(107)은 열산화막으로 형성할 수 있다. 상기 주변 절연막(107) 및 스트링 절연막(105)은 서로 다른 두께를 가지거나, 서로 동일한 두께를 가질 수 있다.
상기 스트링 반도체 패턴(110)은 상기 셀 영역(a)에 형성된 셀 반도체 패턴, 상기 제1 선택 영역(c1)내에 형성된 제1 선택 반도체 패턴 및 상기 제2 선택 영역(c2)내에 형성된 제2 선택 반도체 패턴으로 구분될 수 있다. 물론, 상기 제1 및 제2 선택 반도체 패턴들은 상기 셀 반도체 패턴의 양측에 접촉하여 연결된다. 상기 스트링 반도체 패턴(110) 및 주변 반도체 패턴(112)은 서로 동일한 반도체로 형성되는 것이 바람직하다. 상기 스트링 및 주변 반도체 패턴들(110,112)은 상기 제1 도전형의 도펀트로 도핑되는 것이 바람직하다. 즉, 상기 스트링 및 주변 반도체 패턴들(110,112)은 상기 스트링 및 주변 활성영역들에 도핑된 도펀트와 동일한 타입의 도펀트로 도핑된다. 상기 스트링 및 주변 반도체 패턴들(110,112)은 상기 소자분리막(미도시함)에 의하여 자기정렬적으로 형성될 수 있다. 즉, 상기 소자분리막의 상기 기판(100)의 상부면보다 높게 돌출된 부분으로 둘러싸인 빈 영역을 채우는 반도체막을 형성하고, 상기 반도체막을 상기 소자분리막이 노출될때까지 평탄화시키어 상기 스트링 및 주변 반도체 패턴들(110,112)을 형성할 수 있다. 이와는 다르게, 상기 기판(100) 전면에 반도체막을 증착한 후에, 상기 반도체막을 패터닝하여 상기 스트링 및 주변 반도체 패턴들(110,112)을 형성할 수도 있다.
상기 스트링 및 주변 반도체 패턴들(110,112)을 갖는 기판(100) 전면 상에 블로킹 절연막(115), 확산 방지막(120) 및 마스크막(135)을 차례로 형성한다. 이어서, 상기 마스크막(135), 확산 방지막(120) 및 블로킹 절연막(115)을 연속적으로 패터닝하여 주변 개구부(140a), 제1 선택 개구부(140b) 및 제2 선택 개구부(140c)를 형성한다. 상기 주변 개구부(140a)는 상기 주변 반도체 패턴(112)의 소정영역을 노출시키고, 상기 제1 선택 개구부(140b)는 상기 제1 선택 반도체 패턴의 소정영역을 노출시키며, 상기 제2 선택 개구부(140c)는 상기 제2 선택 반도체 패턴의 소정영역을 노출시킨다.
상기 블로킹 절연막(115)은 상기 터널 절연막에 비하여 두꺼운 산화막 또는 ONO막으로 형성할 수 있다. 이와는 달리, 상기 블로킹 절연막(115)은 상기 터널 절연막에 비하여 높은 유전상수를 갖는 고유전막(ex, 하프늄산화막 또는 알루미늄산화막등의 절연성 금속산화막)을 포함할 수 있다. 상기 확산 방지막(120)은 도펀트들이 상기 블로킹 절연막(115) 및 상기 스트링 반도체 패턴(110)으로 확산되는 것을 억제할 수 있는 물질로 형성한다. 예컨대, 상기 확산 방지막(120)은 질화막 또는 산화질화막으로 형성할 수 있다. 경우에 따라, 상기 확산 방지막(120)은 생략될 수도 있다.
상기 마스크막(135)은 차례로 적층된 제1 및 제2 층들(125,130)의 이중층으로 형성될 수 있다. 이 경우에, 상기 제2 층(130)은 상기 제1 층(125)에 대하여 식각선택비를 가지는 물질로 형성하고, 상기 제1 층(125)은 상기 확산 방지막(120) 및 블로킹 절연막(115)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예컨 대, 상기 제2 층(130)은 질화막, 산화질화막, 산화막 또는 감광막등으로 형성될 수 있다. 상기 제1 층(125)은 도핑된 반도체로 형성할 수 있다. 상기 제1 층(125)이 도핑된 반도체로 형성되는 경우에, 상기 제1 층(125)의 일부는 후속에 형성되는 제어 게이트 전극의 일부로 형성될 수 있다. 이와는 다르게, 상기 마스크막(135)은 단일층으로 형성될 수도 있다. 이 경우에, 상기 마스크막(135)은 감광막등으로 형성될 수 있다.
도 3을 참조하면, 상기 개구부들(140a,140b,140c)에 노출된 스트링 및 주변 반도체 패턴들(110,112)을 역도핑(counter doping)시킨다. 구체적으로, 상기 마스크막(135)을 마스크로 사용하여 제2 도전형의 도펀트들을 상기 노출된 스트링 및 주변 반도체 패턴들(110,112)에 주입한다. 이에 따라, 제1, 제2 및 제3 역도핑 부분들(145a,145b,145c)이 형성된다. 상기 제1 역도핑 부분(145a)은 상기 주변 반도체 패턴(112)의 일부분으로 상기 제2 도전형의 도펀트로 도핑되어 있다. 상기 제1 역도핑 부분(145a)은 상기 주변 개구부(140a)에 노출된 상기 주변 반도체 패턴(112)을 포함한다. 이때, 상기 제1 역도핑 부분(145a)의 폭은 상기 주변 개구부(140a)의 폭에 비하여 넓은 폭을 갖는 것이 바람직하다. 이와 마찬가지로, 상기 제2 및 제3 역도핑 부분들(145b,145c)은 각각 상기 제1 및 제2 선택 개구부들(140b,140c)에 노출된 상기 스트링 반도체 패턴(110)의 일부분들(즉, 상기 제1 및 제2 선택 반도체 패턴들의 일부분들)을 포함한다. 상기 제2 및 제3 역도핑 부분들(145b,145c)도 역시 제2 도전형의 도펀트로 도핑된다. 상기 제2 역도핑 부분(145b)은 상기 제1 선택 개구부(140b)에 비하여 넓은 폭을 갖는 것이 바람직하 며, 상기 제3 역도핑 부분(145c)은 상기 제2 선택 개구부(140c)에 비하여 넓은 폭을 갖는 것이 바람직하다.
상기 제1 도전형의 도펀트는 p형 도펀트이고, 상기 제2 도전형의 도펀트는 n형 도펀트인 것이 바람직하다. 물론, 이와는 반대로, 상기 제1 도전형의 도펀트는 n형 도펀트이고, 상기 제2 도전형의 도펀트는 p형 도펀트일 수도 있다.
상기 제2 도전형의 도펀트들을 상기 노출된 스트링 및 주변 반도체 패턴들(110,112)에 주입하는 방식은 이온 주입 방식일 수 있다. 즉, 제2 도전형의 도펀트 이온들을 상기 마스크막(135)을 마스크로 사용하여 상기 기판(100)에 주입할 수 있다. 이와는 다르게, 상기 제2 도전형의 도펀트들은 플라즈마 도핑 방식에 의하여 상기 노출된 스트링 및 주변 반도체 패턴들(110,112)에 주입될 수 있다. 구체적으로, 상기 제2 도전형의 도펀트들을 플라즈마화하여 활성화된 제2 도전형의 도펀트들을 상기 노출된 스트링 및 주변 반도체 패턴들(110,112)에 주입할 수 있다. 이와는 또 다르게, 상기 제2 도전형의 도펀트를 포함하는 가스를 열분해 및 확산시키는 열분해확산 방식으로 주입할 수 있다. 상기 제2 도전형의 도펀트가 n형 도펀트인 경우에, 상기 열분해확산 방식은 POCl3 또는 PH3 가스들을 사용할 수 있다.
상기 역도핑 부분들(145a,145b,145c)를 형성할때, 상기 제2 도전형의 도펀트들을 주입함과 더불어 열처리 공정을 수행하는 것이 바람직하다. 상기 열처리 공정시, 상기 주입된 제2 도전형의 도펀트들은 상기 스트링 및 주변 반도체 패턴들(110,112)로 확산되어 상기 제1, 제2 및 제3 역도핑 부분들(145a,145b,145c)의 폭들이 각각 상기 주변, 제1 선택 및 제2 선택 개구부들(140a,140b,140c)의 폭들에 비하여 넓게 형성될 수 있다. 상기 열처리 공정 및 상기 제2 도전형의 도펀트를 주입하는 공정은 인시츄(in-situ)로 수행될 수 있다. 예컨대, 상기 플라즈마 도핑 방식 및 상기 열분해확산 방식은 상기 열처리 공정 및 상기 제2 도전형의 도펀트 주입 공정이 인시츄(in-situ)로 수행될 수 있다. 상기 이온 주입 방식으로 제2 도전형의 도펀트를 주입하는 경우에, 상기 제2 도전형의 도펀트를 주입한 후에, 상기 열처리 공정을 수행할 수 있다.
상기 마스크막(135)이 상기 제2 도전형의 도펀트들이 상기 셀 영역(a)의 스트링 반도체 패턴(105, 즉, 셀 반도체 패턴) 및 블로킹 절연막(115)으로 확산하는 것을 충분히 억제하는 경우에, 상기 확산 방지막(120)은 생략될 수 있다. 이와는 다르게, 상기 확산 방지막(120)이 존재하는 경우에, 상기 마스크막(135)은 상기 제2 도전형의 도펀트를 주입하기 전에, 제거될 수도 있다.
도 4를 참조하면, 상기 마스크막(135)의 제2 층(130)을 제거한다. 이와는 다르게, 상기 마스크막(135)이 단일층으로 형성된 경우에, 상기 마스크막(135)은 모두 제거될 수 있다. 이와는 또 다르게, 상기 마스크막(135)이 상기 제1 및 제2 층들(125,130)로 형성될지라도, 상기 마스크막(135)은 모두 제거될 수도 있다. 본 실시예에서는, 상기 제1 층(125)이 잔존하는 경우에 대해 설명한다. 이 경우에, 상기 제1 층(125)은 상기 역도핑 부분들(145a,145b,145c)과 동일한 타입인 제2 도전형의 도펀트로 도핑된 반도체로 형성하는 것이 바람직하다.
상기 기판(100) 전면 상에 상기 개구부들(140a,140b,140c)을 채우는 제어 게 이트 반도체막(150)을 형성한다. 상기 제어 게이트 반도체막(150)은 상기 역도핑 부분들(145a,145b,145c)과 접촉한다. 상기 제어 게이트 반도체막(150)은 제2 도전형의 도펀트로 도핑된 반도체로 형성하는 것이 바람직하다.
상기 제어 게이트 반도체막(150) 상에 저저항 도전막(155)을 형성한다. 상기 저저항 도전막(155)은 상기 제어 게이트 반도체막(150)에 비하여 낮은 비저항을 갖는 도전 물질로 형성하는 것이 바람직하다. 예컨대, 상기 저저항 도전막(155)은 텅스텐 또는 몰리브덴등과 금속, 질화티타늄 또는 질화탄탈늄등과 같은 도전성 금속질화물, 및 텅스텐실리사이드와 같은 금속실리사이드 중에서 선택된 적어도 하나로 형성할 수 있다.
도 5를 참조하면, 상기 셀 스트링 영역(a,c1,c2)의 상기 저저항 도전막(155), 제어 게이트 반도체막(150), 확산 방지막(120), 블로킹 절연막(115), 스트링 반도체 패턴(110) 및 스트링 절연막(105)을 연속적으로 패터닝하여 상기 스트링 활성영역 상에 서로 이격된 제1 선택 게이트 패턴(165a), 복수의 셀 게이트 패턴(165c) 및 제2 선택 게이트 패턴(165b)을 형성한다. 상기 주변 영역(b)의 상기 저저항 도전막(155), 제어 게이트 반도체막(150), 확산 방지막(120), 블로킹 절연막(115), 주변 반도체 패턴(112) 및 주변 절연막(107)을 연속적으로 패터닝하여 상기 주변 활성영역 상에 주변 게이트 패턴(165p)을 형성한다. 상기 셀, 제1 선택, 제2 선택 및 주변 게이트 패턴들(165c,165a,165b,165p)의 구조는 도 1을 참조하여 설명하였음으로 생략한다. 상기 게이트 패턴들(165c,165a,165b,165p)은 동시에 형성되는 것이 바람직하다.
플로팅 게이트(110c)는 상기 셀 영역(a)의 스트링 반도체 패턴(110)으로부터 형성되고, 주변 하부 게이트(112p)는 상기 제1 역도핑 부분(145a)으로부터 형성된다. 제1 및 제2 선택 하부 게이트들(110a,110b)은 각각 상기 제2 및 제3 역도핑 부분들(145b,145c)로 부터 형성된다. 주변, 제1 선택 및 제2 선택 게이트간 패턴들(115p,115a,115b)과 블로킹 절연 패턴(115c)은 상기 블로킹 절연막(115c)으로부터 형성된다. 제1 패턴들(150a,150b,150c,150p)은 상기 제어 게이트 반도체막(150)으로부터 형성되고, 제2 패턴들(155a,155b,155c,155p)은 상기 저저항 도전막(155)으로부터 형성된다.
상기 셀, 제1 선택 및 제2 선택 게이트 패턴들(165c,165a,165b)을 마스크로 사용하여 상기 스트링 활성영역에 제2 도전형의 도펀트 이온들을 주입하여 도 1의 제1 도펀트 도핑 영역들(170c,170s,170d)을 형성하고, 상기 주변 게이트 패턴(165p)을 마스크로 사용하여 제2 도전형의 도펀트 이온들을 주입하여 도 1의 제2 도펀트 도핑 영역(170p)을 형성한다. 상기 제1 도펀트 도핑 영역들(170c,170s,170d)와 제2 도펀트 도핑 영역(170p)은 동시에 형성될 수 있다. 이와는 다르게, 상기 제1 도펀트 도핑 영역들(170c,170s,170d) 및 제2 도펀트 도핑 영역(170p)은 순차적으로 형성될 수 있다.
다음으로, 상기 스트링 반도체 패턴(110) 및 주변 반도체 패턴(112)의 일부분들을 역도핑하는 다른 방법을 도 6 및 도 7을 참조하여 설명한다. 이 방법은 도 2를 참조하여 설명한 형성 방법들을 포함할 수 있다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위한 단면도이다.
도 2 및 도 6을 참조하면, 주변, 제1 선택 및 제2 선택 개구부들(140a,140b,140c)을 형성한 후에, 마스크막(135)을 제거한다. 상술한 바와 같이, 상기 마스크막(135)이 제1 및 제2 층들(125,130)의 이중층으로 형성하고, 상기 제1 층(125)은 제1 도전형의 도펀트로 도핑된 반도체로 형성하는 경우에, 상기 제1 층(125)을 잔존시킬 수도 있다. 본 실시예에서는, 상기 마스크막(135)을 모두 제거한 경우에 대해 설명한다.
상기 기판(100) 전면 상에 상기 개구부들(140a,140b,140c)을 채우는 제어 게이트 반도체막(150)을 형성한다. 이때, 상기 제어 게이트 반도체막(150)은 제1 도전형의 도펀트들로 도핑된 반도체로 형성한다.
이어서, 상기 기판(100) 상에 마스크 패턴(180)을 형성한다. 상기 마스크 패턴(180)은 상기 셀 영역(a)의 제어 게이트 반도체막(150) 상에 배치된다. 이에 따라, 상기 셀 영역(a)의 제어 게이트 반도체막(150)은 상기 마스크 패턴(180)에 의하여 덮혀지고, 상기 제1 및 제2 선택 영역들(c1,c2)의 제어 게이트 반도체막(150) 및 주변 영역(b)의 제어 게이트 반도체막(150)은 노출된다. 상기 마스크 패턴(180)은 감광막, 질화막 또는 산화질화막등으로 형성할 수 있다.
도 7을 참조하면, 상기 마스크 패턴(180)을 마스크로 사용하여 제2 도전형의 도펀트들을 상기 노출된 제어 게이트 반도체막(150) 및 상기 개구부들(140a,140b,140c) 아래의 스트링 반도체 패턴(110) 및 주변 반도체 패턴(112)에 주입하여 역도핑시킨다. 이에 따라, 상기 노출된 제어 게이트 반도체막(150)는 제2 도전형의 도펀트로 역도핑되며, 또한, 상기 개구부(140a,140b,140c) 아래에 역도핑 부분들(145a,145b,145c)이 형성된다. 상기 역도핑시, 열처리 공정을 수반하는 것이 바람직하다. 상기 제2 도전형의 도펀트를 주입하는 공정 및 상기 열처리 공정은 인시츄 방식 또는 순차적으로 수행할 수 있다.
상기 제2 도전형의 도펀트를 주입하는 공정은 이온 주입 방식, 플라즈마 도핑 방식 및 제2 도전형의 도펀트를 포함하는 가스를 열분해확산시키는 방식 중에서 선택된 어느 하나로 수행할 수 있다.
이어서, 상기 마스크 패턴(180)을 제거하고, 상기 기판(100) 전면에 도 4에 도시된 저저항 도전막(155)을 형성한다. 이 후의 공정들은 도 5를 참조하여 설명한 것과 동일하게 수행할 수 있다.
한편, 상기 마스크 패턴(180)은 상기 제1 및 제2 선택 영역들(c1,c2)의 제어 게이트 반도체막(150)을 더 덮도록 형성할 수 있다. 이 경우에, 상기 제1 및 제2 선택 영역들(c1,c2)내 제어 게이트 반도체막(150) 및 스트링 반도체 패턴(110)은 제1 도전형의 도펀트로 도핑된 상태를 그대로 유지한다. 이에 따라, 도 1에서 설명된 실시예들 중에서, 제1 및 제2 선택 하부 게이트들(110a,110b)이 제1 도전형의 도펀트로 도핑된 실시예를 구현할 수 있다.
다음으로, 상기 역도핑의 또 다른 방법을 도 8 및 도 9를 참조하여 설명한다. 이 방법도 도 2를 참조하여 설명한 형성 방법들을 포함할 수 있다.
도 8 및 도 9는 본 발명의 또 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 2 및 도 8을 참조하면, 개구부들(140a,140b,140c)을 형성한 후에, 마스크막(135)의 적어도 일부를 제거한다. 상기 마스크막(135)은 모두 제거될 수 있다. 이와는 다르게, 상기 마스크막(135)이 제1 및 제2 층들(125,130)의 이중층으로 형성되고, 상기 제1 층(125)이 제2 도전형의 도펀트로 도핑된 반도체로 형성되는 경우에, 상기 제1 층(125)은 잔존시킬 수 있다. 본 실시예에서는, 상기 제2 층(130)을 제거하고, 상기 제1 층(125)을 잔존시킨 경우에 대해 설명한다.
잔존된 상기 제1 층(125)을 갖는 기판(100) 전면 상에 상기 개구부들(140a,140b,140c)을 채우는 제어 게이트 반도체막(150)을 형성한다. 이때, 상기 제어 게이트 반도체막(150)은 제2 도전형의 도펀트로 도핑된 반도체로 형성된다. 상기 제어 게이트 반도체막(150)은 상기 개구부들(140a,140b,140c)에 노출된 스트링 반도체 패턴(110) 및 주변 반도체 패턴(112)과 접촉한다. 상기 제어 게이트 반도체막(150)은 고농도의 도펀트로 도핑되는 것이 바람직하다.
도 9를 참조하면, 상기 기판(100)에 열처리 공정을 수행하여 상기 제어 게이트 반도체막(150)내 제2 도전형의 도펀트들을 상기 개구부들(140a,140b,140c)을 통하여 상기 스트링 및 주변 반도체 패턴(110,112)으로 확산시킨다. 이에 따라, 상기 개구부들(140a,140b,140c) 아래에 제1, 제2 및 제3 역도핑 부분들(145a,145b,145c)이 형성된다.
이어서, 도 4의 저저항 도전막(150)을 형성하고, 이후의 공정은 도 5를 참조하여 설명한 것과 동일한 방법으로 수행할 수 있다.
상술한 바와 같이, 본 발명에 따른 비휘발성 기억 소자는 낸드형 비휘발성 기억 소자에 적용된 실시예들을 개시하였다. 하지만, 본 발명은 이에 제한되지 않는다. 즉, 본 발명에 따른 기술적 사상은 노어형 비휘발성 기억 소자와 같이, 반도체로 이루어진 플로팅 게이트를 갖는 모든 비휘발성 기억 소자에 적용될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 제1 도전형의 도펀트로 도핑된 제1 활성영역 상에 제1 도전형의 도펀트로 도핑된 플로팅 게이트를 형성한다. 이에 따라, 터널 절연막의 두께를 얇게 유지함과 더불어 상기 플로팅 게이트를 갖는 비휘발성 기억 셀의 문턱전압을 증가시킬 수 있다. 그 결과, 얇은 두께로 인하여 터널 절연막의 내구성이 향상됨과 더불어 상기 플로팅 게이트로 야기된 문턱전압의 증가로 상기 비휘발성 기억 셀의 데이터 유지 능력이 향상된다. 이로써, 실온 뿐만 아니라 고온에서도 우수한 특성을 갖는 비휘발성 기억 소자를 구현할 수 있다.
또한, 제1 도전형의 도펀트로 도핑된 제2 활성영역 상에 배치된 주변회로 및/또는 선택 트랜지스터의 하부 게이트는 제2 도전형의 도펀트로 도핑된 반도체로 형성된다. 이에 따라, 상기 주변회로 및/또는 선택 트랜지스터의 문턱전압은 낮게 유지될 수 있다. 그 결과, 상기 주변회로 및/또는 선택 트랜지스터는 고속으로 동작하여 고속의 비휘발성 기억 소자를 구현할 수 있다.
Claims (25)
- 기판의 제1 영역에 정의되고 제1 도전형의 도펀트로 도핑된 제1 활성영역;상기 제1 활성영역 상에 차례로 적층된 터널 절연막, 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극;상기 기판의 제2 영역에 정의되고 상기 제1 도전형의 도펀트로 도핑된 제2 활성영역;상기 제2 활성영역 상에 차례로 적층된 게이트 절연막, 하부 게이트 및 상부 게이트; 및상기 하부 게이트 및 상부 게이트 사이에 개재된 게이트간 패턴을 포함하되, 상기 상부 게이트는 상기 게이트간 패턴을 관통하는 개구부를 채워 상기 하부 게이트와 접속하고, 상기 플로팅 게이트는 상기 제1 도전형의 도펀트로 도핑된 반도체로 이루어지고, 상기 하부 게이트는 제2 도전형의 도펀트로 도핑된 반도체로 이루어진 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 제1 도전형의 도펀트는 P형 도펀트이고, 상기 제2 도전형의 도펀트는 N형의 도펀트인 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 블로킹 절연 패턴과 상기 제어 게이트 전극 사이에 개재된 제1 확산 방지 패턴; 및상기 게이트간 패턴의 상부면과 상기 상부 게이트 사이에 개재된 제2 확산 방지 패턴을 더 포함하는 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 터널 절연막, 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극은 셀 게이트 패턴을 구성하고, 상기 제1 활성영역 상에는 복수의 상기 셀 게이트 패턴이 등간격으로 나란히 배열되고,상기 제2 활성영역은 상기 제1 활성영역의 일측에 연결되어 상기 제2 및 제1 활성영역들은 스트링 활성영역을 구성하고,상기 게이트 절연막, 하부 게이트 및 상부 게이트는 선택 게이트 패턴을 구성하는 비휘발성 기억 소자.
- 제 4 항에 있어서,상기 셀 게이트 패턴 양측 및 상기 선택 게이트 패턴 양측의 상기 스트링 활성영역에 형성된 도펀트 도핑 영역을 더 포함하되, 상기 도펀트 도핑 영역은 상기 제2 도전형의 도펀트들로 도핑된 비휘발성 기억 소자.
- 제 4 항에 있어서,상기 제어 게이트 전극의 아랫부분은 상기 제1 도전형의 도펀트로 도핑된 반도체로 이루어지고, 상기 상부 게이트의 아랫부분은 상기 제2 도전형의 도펀트로 도핑된 반도체로 이루어진 비휘발성 기억 소자.
- 제 4 항에 있어서,상기 제어 게이트 전극의 아랫부분 및 상기 상부 게이트의 아랫부분은 모두 상기 제2 도전형의 도펀트로 도핑된 반도체로 이루어진 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 제1 영역은 비휘발성 기억 셀이 형성되는 영역이고, 상기 제2 영역은 주변회로 트랜지스터가 형성되는 영역이되,상기 기판의 제3 영역에 정의되고, 상기 제1 도전형의 도펀트로 도핑되며, 상기 제1 활성영역의 일측에 연결된 제3 활성영역;상기 제3 활성영역 상에 차례로 적층된 선택 게이트 절연막, 선택 하부 게이트 및 선택 상부 게이트; 및상기 제3 영역내에 상기 선택 하부 게이트와 상기 선택 상부 게이트 사이에 개재된 선택 게이트간 패턴을 더 포함하되, 상기 제1 및 제3 활성영역들은 스트링 활성영역을 구성하고, 상기 선택 상부 게이트는 상기 선택 게이트간 패턴을 관통하는 선택 개구부를 채워 상기 선택 하부 게이트와 접속하는 비휘발성 기억 소자.
- 제 8 항에 있어서,상기 선택 하부 게이트는 상기 제1 도전형의 도펀트로 도핑된 반도체로 이루어진 비휘발성 기억 소자.
- 제 8 항에 있어서,상기 선택 하부 게이트는 상기 제2 도전형의 도펀트로 도핑된 반도체로 이루어진 비휘발성 기억 소자.
- 제 8 항에 있어서,상기 제어 게이트 전극 양측 및 상기 선택 상부 게이트 양측의 상기 스트링 활성영역에 형성되며, 상기 제2 도전형의 도펀트로 도핑된 제1 도펀트 도핑 영역; 및상기 제2 영역내 상기 상부 게이트 양측의 상기 제2 활성영역에 형성되며 상기 제2 도전형의 도펀트로 도핑된 제2 도펀트 도핑 영역을 더 포함하는 비휘발성 기억 소자.
- 제 8 항에 있어서,상기 블로킹 절연 패턴과 상기 제어 게이트 전극 사이에 개재된 제1 확산 방지 패턴;상기 제2 영역의 게이트간 패턴의 상부면과 상기 상부 게이트 사이에 개재된 제2 확산 방지 패턴; 및상기 제3 영역의 선택 게이트간 패턴의 상부면과 상기 선택 상부 게이트 사이에 개재된 제3 확산 방지 패턴을 더 포함하는 비휘발성 기억 소자.
- 기판의 제1 및 제2 영역들내에 제1 도전형의 도펀트로 도핑된 제1 및 제2 활성영역들을 각각 정의하는 단계;상기 제1 활성영역 상에 적층된 제1 절연막 및 상기 제1 도전형의 도펀트로 도핑된 제1 반도체 패턴과, 상기 제2 활성영역 상에 적층된 제2 절연막 및 상기 제1 도전형의 도펀트로 도핑된 제2 반도체 패턴을 형성하는 단계;상기 기판 전면에 블로킹 절연막을 형성하는 단계;상기 블로킹 절연막을 패터닝하여 상기 제2 반도체 패턴을 노출시키는 개구부를 형성하는 단계;상기 개구부를 통하여 상기 제2 반도체 패턴의 일부를 제2 도전형의 도펀트로 역도핑(counter doping)하는 단계;상기 개구부를 채우는 제어 게이트 도전막을 기판 전면에 형성하는 단계; 및상기 제1 활성영역 상에 차례로 적층된 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극과, 상기 제2 활성영역 상에 차례로 적층된 하부 게이트, 상기 개구부를 갖는 게이트간 패턴, 및 상부 게이트를 형성하는 단계를 포함하되,상기 플로팅 게이트 및 하부 게이트는 각각 상기 제1 반도체 패턴의 일부 및 상기 제2 반도체 패턴의 상기 제2 도전형의 도펀트로 도핑된 부분의 일부로 형성되 는 비휘발성 기억 소자의 형성 방법.
- 제 13 항에 있어서,상기 제1 도전형의 도펀트는 P형 도펀트이고, 상기 제2 도전형의 도펀트는 N형의 도펀트인 비휘발성 기억 소자의 형성 방법.
- 제 13 항에 있어서,상기 개구부를 형성하기 전에,상기 블로킹 절연막 상에 확산 방지막을 형성하는 단계를 더 포함하되, 상기 개구부는 상기 확산 방지막 및 상기 블로킹 절연막을 연속적으로 관통하는 비휘발성 기억 소자의 형성 방법.
- 제 13 항에 있어서,상기 역도핑하는 단계 및 상기 제어 게이트 도전막을 형성하는 단계는,상기 개구부에 노출된 상기 제2 반도체 패턴에 제2 도전형의 도펀트들을 주입하여 상기 역도핑하는 단계; 및상기 제2 개구부를 채워 상기 제2 반도체 패턴의 역도핑된 부분과 접촉하는 제어 게이트 도전막을 상기 기판 전면에 형성하는 단계를 포함하되,상기 제2 도전형의 도펀트들은 이온 주입 방식, 플라즈마 도핑 방식, 및 도펀트를 포함하는 가스를 열분해 및 확산시키는 방식 중에서 선택된 어느 하나로 주 입하는 비휘발성 기억 소자의 형성 방법.
- 제 13 항에 있어서,상기 역도핑하는 단계 및 상기 제어 게이트 도전막을 형성하는 단계는,상기 개구부를 채우고 제1 도전형의 도펀트들로 도핑된 제어 게이트 반도체막을 기판 전면에 형성하는 단계;상기 제어 게이트 반도체막 상에 상기 제1 활성영역을 덮는 마스크 패턴을 형성하되, 상기 제2 영역의 제어 게이트 반도체막을 노출시키는 단계; 및상기 마스크 패턴을 마스크로 사용하여 제2 도전형의 도펀트를 주입하여 상기 노출된 제어 게이트 반도체막 및 상기 개구부 아래의 제2 반도체 패턴을 상기 역도핑하는 단계를 포함하되,상기 제2 도전형의 도펀트들은 이온 주입 방식, 플라즈마 도핑 방식, 및 도펀트를 포함하는 가스를 열분해 및 확산시키는 방식 중에서 선택된 어느 하나로 주입하는 비휘발성 기억 소자의 형성 방법.
- 제 13 항에 있어서,상기 역도핑하는 단계 및 상기 제어 게이트 도전막을 형성하는 단계는,상기 개구부에 노출된 제2 반도체 패턴과 접촉하고 제2 도전형의 도펀트로 도핑된 제어 게이트 반도체막을 기판 전면 상에 형성하는 단계; 및열처리 공정을 수행하여 상기 제어 게이트 반도체막내 제2 도전형의 도펀트 들을 상기 개구부를 통하여 상기 제2 반도체 패턴으로 확산시켜 상기 역도핑하는 단계를 포함하는 비휘발성 기억 소자의 형성 방법.
- 제 13 항에 있어서,상기 개구부를 형성하는 단계는,상기 블로킹 절연막 상에 차례로 적층된 제1 층 및 제2 층을 포함하는 마스크막을 형성하는 단계; 및상기 마스크막 및 상기 블로킹 절연막을 연속적으로 패터닝하여 상기 개구부를 형성하는 단계를 포함하되, 상기 마스크막의 제1 층은 반도체층으로 형성되고, 상기 제어 게이트 전극 및 상기 상부 게이트는 상기 마스크막의 제1 층의 일부를 포함하도록 형성되는 비휘발성 기억 소자의 형성 방법.
- 제 13 항에 있어서,상기 제2 활성영역은 상기 제1 활성영역의 일측에 연결되어 상기 제2 및 제1 활성영역들은 스트링 활성영역을 구성하고,상기 제1 및 제2 절연막들은 서로 옆으로 연결되고, 상기 제1 및 제2 반도체 패턴들도 서로 옆으로 연결되고,상기 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극은 셀 게이트 패턴에 포함되고, 상기 제1 활성영역 상에는 복수의 상기 셀 게이트 패턴이 등간격으로 나란히 형성되고,상기 하부 게이트 및 상부 게이트는 선택 게이트 패턴에 포함되는 비휘발성 기억 소자의 형성 방법.
- 제 20 항에 있어서,상기 셀 게이트 패턴들 및 선택 게이트 패턴을 마스크로 사용하여 제2 도전형의 도펀트 이온들을 상기 스트링 활성영역에 주입하는 단계를 더 포함하는 비휘발성 기억 소자의 형성 방법.
- 제 13 항에 있어서,상기 제1 영역은 비휘발성 기억 셀들이 형성되는 영역이고, 상기 제2 영역은 주변회로 트랜지스터가 형성되는 영역이되,상기 기판의 제3 영역에 상기 제1 활성영역의 일측에 연결된 제3 활성영역을 정의하는 단계; 및상기 제3 활성영역 상에 차례로 적층된 선택 게이트 절연막, 선택 하부 게이트, 선택 개구부를 갖는 선택 게이트간 패턴, 및 선택 상부 게이트를 형성하는 단계를 더 포함하되, 상기 제1 및 제3 활성영역들은 스트링 활성영역을 구성하고, 상기 선택 상부 게이트는 상기 선택 개구부를 채워 상기 선택 하부 게이트와 접속하는 비휘발성 기억 소자의 형성 방법.
- 제 22 항에 있어서,상기 선택 하부 게이트는 상기 제1 도전형의 도펀트로 도핑된 반도체로 형성되는 비휘발성 기억 소자의 형성 방법.
- 제 22 항에 있어서,상기 선택 하부 게이트는 상기 제2 도전형의 도펀트로 도핑된 반도체로 형성되는 비휘발성 기억 소자의 형성 방법.
- 제 22 항에 있어서,상기 제어 게이트 전극 및 선택 상부 게이트를 마스크로 사용하여 상기 스트링 활성영역에 상기 제2 도전형의 도펀트 이온들을 주입하는 단계; 및상기 제2 영역의 상부 게이트를 마스크로 사용하여 상기 제2 활성영역에 제2 도전형의 도펀트 이온들을 주입하는 단계를 더 포함하는 비휘발성 기억 소자의 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060102568A KR100806344B1 (ko) | 2006-10-20 | 2006-10-20 | 비휘발성 기억 소자 및 그 형성 방법 |
| US11/699,112 US7700426B2 (en) | 2006-10-20 | 2007-01-29 | Nonvolatile memory device and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060102568A KR100806344B1 (ko) | 2006-10-20 | 2006-10-20 | 비휘발성 기억 소자 및 그 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100806344B1 true KR100806344B1 (ko) | 2008-03-03 |
Family
ID=39317091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060102568A KR100806344B1 (ko) | 2006-10-20 | 2006-10-20 | 비휘발성 기억 소자 및 그 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7700426B2 (ko) |
| KR (1) | KR100806344B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100960475B1 (ko) * | 2008-05-28 | 2010-06-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR101458957B1 (ko) | 2008-06-17 | 2014-11-10 | 삼성전자주식회사 | 선택 트랜지스터 및 그의 제조 방법 |
| KR101562020B1 (ko) * | 2010-02-22 | 2015-10-21 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US8906762B2 (en) | 2012-09-27 | 2014-12-09 | SanDisk Technologies, Inc. | Flash memory with P-type floating gate |
| US8835297B2 (en) * | 2013-01-25 | 2014-09-16 | Macronix International Co., Ltd. | Fabricating method of non-volatile memory structure |
| KR20150070490A (ko) * | 2013-12-16 | 2015-06-25 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그의 형성방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040093903A (ko) * | 2003-04-30 | 2004-11-09 | 매그나칩 반도체 유한회사 | 이온주입의 시트저항 측정용 테스트패턴 및 그가 내장된씨모스 이미지 센서 및 그의 제조 방법 |
| KR20060102193A (ko) * | 2005-03-23 | 2006-09-27 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 ｐｍｏｓ 트랜지스터 제조방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255155B1 (en) * | 1998-04-23 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Nonvolatile memory and method for fabricating the same |
| US6184552B1 (en) * | 1998-07-17 | 2001-02-06 | National Semiconductor Corporation | Non-volatile memory cell with non-trenched substrate |
| US6157568A (en) * | 1998-12-23 | 2000-12-05 | Vantis Corporation | Avalanche programmed floating gate memory cell structure with program element in first polysilicon layer |
| US6518122B1 (en) * | 1999-12-17 | 2003-02-11 | Chartered Semiconductor Manufacturing Ltd. | Low voltage programmable and erasable flash EEPROM |
| KR20020093223A (ko) * | 2001-06-07 | 2002-12-16 | 삼성전자 주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR100418091B1 (ko) * | 2001-06-29 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100487560B1 (ko) * | 2003-03-10 | 2005-05-03 | 삼성전자주식회사 | 선택 트랜지스터를 갖는 이이피롬 및 그 제조방법 |
| KR100550779B1 (ko) * | 2003-12-30 | 2006-02-08 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100673226B1 (ko) | 2004-07-19 | 2007-01-22 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
| JP3898715B2 (ja) * | 2004-09-09 | 2007-03-28 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR100687362B1 (ko) | 2004-12-29 | 2007-02-27 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 제조 방법 |
| DE102008016439A1 (de) * | 2008-03-31 | 2009-10-01 | Advanced Micro Devices, Inc., Sunnyvale | SOI-Transistor mit potentialfreiem Körper für die Informationsspeicherung mit asymmetrischen Drain/Source-Gebieten |
-
2006
- 2006-10-20 KR KR1020060102568A patent/KR100806344B1/ko active IP Right Grant
-
2007
- 2007-01-29 US US11/699,112 patent/US7700426B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040093903A (ko) * | 2003-04-30 | 2004-11-09 | 매그나칩 반도체 유한회사 | 이온주입의 시트저항 측정용 테스트패턴 및 그가 내장된씨모스 이미지 센서 및 그의 제조 방법 |
| KR20060102193A (ko) * | 2005-03-23 | 2006-09-27 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 ｐｍｏｓ 트랜지스터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080093650A1 (en) | 2008-04-24 |
| US7700426B2 (en) | 2010-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3930256B2 (ja) | 半導体装置及びその製造方法 | |
| KR100578131B1 (ko) | 비휘발성 기억 소자 및 그 형성 방법 | |
| KR100678478B1 (ko) | 낸드형 불휘발성 메모리 장치 및 그 제조 방법 | |
| US7553725B2 (en) | Nonvolatile memory devices and methods of fabricating the same | |
| KR100806344B1 (ko) | 비휘발성 기억 소자 및 그 형성 방법 | |
| KR102001228B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20080111181A1 (en) | Nonvolatile memory devices, methods of operating the same and methods of forming the same | |
| US6770920B2 (en) | Nonvolatile memory devices | |
| JP4588819B2 (ja) | 不揮発性メモリ装置の製造方法 | |
| JP2005524990A (ja) | 失われた窒化物スペーサによって規定されたフローティングゲートトランジスタにおける超小型の薄いウインドウ | |
| US20090179256A1 (en) | Memory having separated charge trap spacers and method of forming the same | |
| US7394696B2 (en) | NAND type non-volatile memory device and method of forming the same | |
| KR100806788B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100585097B1 (ko) | 이이피롬 소자 및 그 제조방법 | |
| KR100375232B1 (ko) | 비휘발성 메모리 소자의 제조방법 | |
| KR19980019637A (ko) | 플래쉬 메모리 소자 및 그 제조방법 | |
| KR100795907B1 (ko) | 이이피롬 소자 및 그 형성 방법 | |
| KR100885797B1 (ko) | 비휘발성 메모리 및 그의 소자의 제조 방법 | |
| JP3667912B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR100685880B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| KR100689590B1 (ko) | 비휘발성 메모리 소자의 셀 및 그 제조 방법, 및 이를이용한 반도체 소자의 제조방법 | |
| KR20100010751A (ko) | 비휘발성 기억 소자 | |
| KR100219535B1 (ko) | 비휘발성 반도체 메모리장치 및 그 제조방법 | |
| JPH118367A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR100593154B1 (ko) | 비휘발성 메모리 소자의 셀 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20130131 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140129 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150202 Year of fee payment: 8 |