DE10135782A1

DE10135782A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE10135782A1
Application number: DE10135782A
Authority: DE
Inventors: Koji Nii; Yoshinori Okada
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-08-23
Filing date: 2001-07-23
Publication date: 2002-08-29
Also published as: US20020024049A1; TW525271B; JP4357101B2; US6627960B2; KR20020015940A; JP2002074964A

Abstract

Eine SRAM-Speicherzelle weist zwei komplementär miteinander verbundene Inverter auf. Jeder Inverter weist einen NMOS-Transistor (NM1, NM2) und einen PMOS-Transistor (PM1, PM2) auf. Das Gate des NMOS-Transistors (NM1) in dem einen Inverter ist mit dem Drain des NMOS-Transistors (NM2) in dem anderen Inverter verbunden, wodurch ein erster Knoten (NA) gebildet ist. Der Drain des NMOS-Transistors (NM1) in dem einen Inverter ist mit dem Gate des NMOS-Transistors (NM2) in dem anderen Inverter verbunden, wodurch ein zweiter Knoten (NB) gebildet ist. Der Drain eines anderen PMOS-Transistors (P1) und das Gate eines weiteren PMOS-Transistors (P2) sind mit dem ersten Knoten (NA) verbunden. Der Drain des weiteren PMOS-Transistors (P2) und das Gate des anderen PMOS-Transistors (P1) sind mit dem zweiten Knoten (NB) verbunden. Die Gatekapazität und die Drainkapazität dieser PMOS-Transistoren (P1, P2) sind den beiden Knoten (NA, NB) hinzugefügt.

Description

Die Erfindung betrifft allgemein eine Halbleiterspeichervor richtung, die eine SRAM-Speicherzelle (SRAM = statischer RAM) aufweist. Insbesondere betrifft die Erfindung die Halb leiterspeichervorrichtung zur Verbesserung der Toleranz ge genüber weichen Fehlern.

Seit einigen Jahren gibt es eine zunehmende Nachfrage nach leichteren und dünneren elektronischen Einrichtungen, die mit Hochgeschwindigkeit arbeiten. Heute muß ein Mikrocompu ter in solchen elektronischen Einrichtungen angebracht sein. Der Aufbau des Mikrocomputers erfordert einen Hochgeschwin digkeitsspeicher mit großer Kapazität. Angesichts der ra schen Ausbreitung von Hochleistungs-Personalcomputern be steht ein Bedarf für einen hochintegrierten Cache-Speicher, um die Hochgeschwindigkeitsverarbeitung zu ermöglichen. Es besteht also ein Bedarf für einen hochintegrierten Hoch geschwindigkeits-RAM, der von einer CPU genutzt wird, wenn Steuerprogramme und dergleichen ausgeführt werden.

Im allgemeinen werden als der RAM ein DRAM (dynamischer RAM) und ein SRAM verwendet. Der SRAM wird gewöhnlich als der Teil verwendet, der für die Hochgeschwindigkeitsverarbeitung erforderlich ist, etwa als der oben genannte Cache-Speicher. Es sind zwei Bauarten von SRAM-Speicherzellen bekannt. Diese beiden Typen sind ein Hochwiderstands-Lasttyp, der vier Transistoren und zwei Hochwiderstandselemente aufweist, und ein CMOS-Typ, der sechs Transistoren aufweist. Heute wird der CMOS-SRAM häufiger verwendet, weil er einen extrem ge ringen Reststrom hat, wenn er Daten hält, und somit hochzu verlässig ist.

Fig. 55 ist ein Schaltbild, das eine Speicherzelle eines herkömmlichen CMOS-SRAM zeigt. Fig. 55 zeigt nur die Schal tungsteile der Speicherzelle, die den Speicher bilden, und der MOS-Transistor für den Zugang, der zum Lesen und Schrei ben des Speicherzustands erforderlich ist, entfällt. Wie Fig. 55 zeigt, kann die Speicherzelle von zwei Nichtgliedern bzw. Invertern INV1 und INV2 gebildet sein, die einen Ein gang und einen Ausgang komplementär verbinden.

Fig. 56 ist ein Schaltbild, das den inneren Schaltungsaufbau der Inverter INV1 und INV2, d. h. eine MOS-Inverterschal tung, zeigt. Wie Fig. 56 zeigt, weist jeder Inverter INV1 und INV2 einen PMOS-Transistor PM1 und einen NMOS-Transistor NM1 auf. Die Source des PMOS-Transistors PM1 ist mit einer Netzzuleitung V_DD verbunden, und die Source des NMOS-Transi stors NM1 ist mit einer Masseleitung GND verbunden. Die Drains der beiden Transistoren sind zusammengeschaltet. Diese Drainschaltung bildet einen Ausgang OUT. Die Gates der beiden Transistoren sind zusammengeschaltet. Diese Gate schaltung bildet einen Eingang IN. Die Inverterfunktion wird durch eine CMOS-Ausbildung realisiert, wobei der PMOS-Tran sistor PM1 als ein Lasttransistor und der NMOS-Transistor NM1 als ein Treibertransistor wirkt.

Es wird nun der Betrieb der in Fig. 56 gezeigten CMOS-Inver terschaltung erläutert. Wenn ein Potential mit hohem Logik pegel (nachstehend "H"), d. h. V_DD-Potential, an den Eingang IN geführt wird, schaltet der PMOS-Transistor PM1 AUS, und der NMOS-Transistor NM1 schaltet EIN.

Somit ist der Ausgang OUT über den NMOS-Transistor NM1 elek trisch mit der Masseleitung verbunden, und sein Potential nimmt den niedrigen Logikpegel (nachstehend "L"), d. h. GND- Potential, an. Wenn umgekehrt ein Potential mit Logikpegel L, d. h. GND-Potential, an den Eingang IN geführt wird, schaltet der NMOS-Transistor NM1 AUS und der PMOS-Transistor PM1 schaltet EIN. Infolgedessen wird der Ausgang OUT über den PMOS-Transistor PM1 mit der Netzzuleitung elektrisch verbunden, und sein Potential nimmt den Logikpegel H, d. h. das V_DD-Potential, an. Somit besteht eine komplementäre Be ziehung zwischen der Logik des Eingangs und des Ausgangs der CMOS-Inverterschaltung.

Nachstehend wird die in Fig. 55 gezeigte herkömmliche Spei cherzelle erläutert. Der Eingang des Inverters INV1 und der Ausgang des Inverters INV2 sind zusammengeschaltet, und der Ausgang des Inverters INV1 und der Eingang des Inverters INV2 sind zusammengeschaltet. Daher besteht eine komplemen täre Beziehung zwischen den Speicherknoten NA und NB in Fig. 55.

Wenn beispielsweise der Speicherknoten NA ein Potential mit dem Logikpegel H hat, ist der Speicherknoten NB bei einem Potential mit Logikpegel L stabil, und umgekehrt. Auf diese Weise hat die die Inverter aufweisende Speicherzelle zwei verschiedene stabile Logikzustände in Abhängigkeit davon, ob die beiden Speicherknoten NA und NB den H- oder L-Pegel ha ben, und der Logikzustand der Speicherzelle wird als ein Speicherdatenbit gehalten.

Die Halbleiterspeichervorrichtung, die die CMOS-Inverter schaltung aufweist, hat besonders gute Stabilität, und bis her gibt es keine Probleme in bezug auf Rauschtoleranz. Im Fall eines Speichers mit großer Kapazität, der durch Inte gration einer großen Zahl von Speicherzellen wie oben be schrieben gebildet ist, wird die Speicherzellfläche pro Bit äußerst klein, was die erzeugte Ladung beeinflußt, wenn die Schaltung von ionisierender Strahlung getroffen wird. Das heißt, der Speicherstatus der Speicherzellen wird durch die Abgabe von Strahlung instabil, was die Gefahr von Fehlern wie etwa eine Speicherung von invertierten Daten erhöht.

Diese Erscheinung wird als "weicher Fehler" bezeichnet und durch α-Strahlen hervorgerufen, die von den Materialien ab gegeben werden, die zum Einbau in Gehäuse und zum Herstellen von Verbindungen verwendet werden. Die Wahrscheinlichkeit des Auftretens eines weichen Fehlers ist besonders groß, wenn die Netzspannung abnimmt. Daher ist die Frage, wie die Toleranz gegenüber weichen Fehlern zu erhöhen ist, ein wich tiger Aspekt bei neueren Halbleiterspeichervorrichtungen, die mit geringer Energie angesteuert werden.

Es sind verschiedene Halbleiterspeichervorrichtungen vorge schlagen worden, bei denen die Toleranz gegenüber weichen Fehlern dadurch erhöht wird, daß die Kapazität der Speicher knoten vergrößert wird. Gemäß dem "semiconductor memory ap paratus" der offengelegten JP-Patentanmeldung 9-27046 wird beispielsweise ein Kondensator dadurch gebildet, daß zwi schen den Speicherknoten (d. h. den Verbindungspunkten zwi schen den Gates der Treibertransistoren und den Gates der Lasttransistoren, die den CMOS-Inverter bilden) und dem Halbleitersubstrat ein dünner aktiver Bereich eingefügt wird, wodurch die Kapazität der Speicherknotenabschnitte er höht wird.

Andererseits gibt es eine nichtflüchtige Halbleiterspeicher vorrichtung, die eine Speicherzelle für SRAM, einen Transi stor für den Zugriff und mehrere Kondensatoren aufweist. Bei dieser nichtflüchtigen Halbleiterspeichervorrichtung ist die Kapazität der Speicherknoten ein wesentlicher Aspekt.

Bei dieser nichtflüchtigen Halbleiterspeichervorrichtung wird das Potential durch Teilen der Kapazität der Vielzahl von Kondensatoren bestimmt, und Daten werden geschrieben. Die relativen Größen der Kapazitäten der an den Knoten ver bundenen Kondensatoren werden gelesen, wenn die Energie ein geschaltet wird. Daher ist es bisher schwierig, die Konden satoren zweckmäßig auszubilden. Die offengelegte JP-Patent anmeldung 62-33392 zeigt eine "nichtflüchtige Halbleiter speichervorrichtung", bei der die Kondensatoren dadurch eli miniert sind, daß das Gate eines MOS-Transistors, der ein schwebendes Gate hat, mit dem Speicherknoten der SRAM-Spei cherzelle anstatt mit dem Kondensator verbunden ist, wodurch ein nichtflüchtiger Speicherbereich gebildet ist.

Um jedoch der Forderung nach einer noch höherintegrierten Halbleiterspeichervorrichtung mit größerer Kapazität zu ent sprechen, müssen die die Speicherzelle bildenden Elements winzig gemacht werden. Das resultiert in dem Nachteil, daß die Kapazität des Speicherknotenabschnitts noch kleiner wird, was die Gefahr von weichen Fehlern erhöht.

Zur Lösung dieses Problems müssen herkömmliche Speicherzel len wie diejenigen, die in der offengelegten JP-Patentanmel dung 9-270469 angegeben sind, ein spezielles Halbleiter strukturmuster verwenden, um die Kapazität der Speicherkno tenabschnitte zu vergrößern. Der Vorgang der Neuauslegung des Strukturmusters, um die Hochintegration der Speicher zelle in Zukunft zu erreichen, ist komplex, und möglicher weise gibt es keine einfachen Lösungen.

Bei der "nichtflüchtigen Halbleiterspeichervorrichtung" der oben erwähnten offengelegten JP-Patentanmeldung 62-33392 weist der MOS-Transistor, der mit dem Speicherknoten der SRAM-Speicherzelle verbunden ist, einen nichtflüchtigen Speicherabschnitt auf und muß infolgedessen eine Struktur haben, die das Vorsehen eines schwebenden Gates ermöglicht. Ferner kann der Speicherzustand des schwebenden Gates auf grund der Abgabe von α-Strahlen verändert werden. Diese "nichtflüchtige Halbleiterspeichervorrichtung" kann nicht gleichzeitig die nichtflüchtige Speicherfunktion erfüllen und Gegenmaßnahmen gegen weiche Fehler vorsehen; sie ist auch nicht dafür konzipiert.

Aufgabe der Erfindung ist die Bereitstellung einer Halblei terspeichervorrichtung, bei der Gegenmaßnahmen gegen weiche Fehler implementiert sind, d. h. die Erhöhung der Kapazität von Speicherknoten durch Vorsehen eines PMOS-Transistors und eines NMOS-Transistors, die bestimmte Entwurfs- und Ferti gungsvorgänge durchlaufen haben, in einer SRAM-Speicherzelle und Verbinden der Gates der zusätzlichen MOS-Transistoren mit den Speicherknoten.

Bei der Halbleiterspeichervorrichtung gemäß einem Aspekt der Erfindung sind Lasttransistoren wie beispielsweise mit Dio den verbundene MOS-Transistoren mit den Drains eines ersten NMOS-Transistors und eines zweiten NMOS-Transistors NM1 ver bunden, so daß eine SRAM-Speicherzelle erhalten wird. Der Drain eines ersten PMOS-Transistors und das Gate eines zwei ten PMOS-Transistors sind mit einem ersten Knoten verbunden, der ein Speicherknoten ist. Der Drain des zweiten PMOS-Tran sistors und das Gate des ersten PMOS-Transistors sind mit einem zweiten Knoten verbunden, der ein weiterer Speicher knoten ist. Die Gatekapazität und die Drainkapazität der PMOS-Transistoren kann zu den Speicherknoten hinzuaddiert werden.

Bei der Halbleiterspeichervorrichtung gemäß einem anderen Aspekt der Erfindung können gemeinsame Diffusionszonen zur Bildung der Drains und Sources des ersten, dritten, fünften und siebten NMOS-Transistors und zum Verbinden derselben miteinander ohne weiteres dazwischen vorgesehen sein. Wei terhin können gemeinsame Diffusionszonen zur Bildung der Drains und Sources des zweiten, vierten, sechsten und achten NMOS-Transistors und zum Verbinden derselben miteinander ohne weiteres dazwischen vorgesehen sein.

Die Erfindung wird nachstehend auch hinsichtlich weiterer Merkmale und Vorteile anhand der Beschreibung von Ausfüh rungsbeispielen unter Bezugnahme auf die beiliegenden Zeich nungen näher erläutert. Die Zeichnungen zeigen in:

Fig. 1 ein Schaltbild, das eine SRAM-Speicherzelle zeigt, die eine Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform aufweist;

Fig. 2 ein Schaltbild eines weiteren Beispiels einer SRAM- Speicherzelle, die eine Halbleiterspeichervorrich tung gemäß der ersten Ausführungsform aufweist;

Fig. 3 ein Schaltbild einer SRAM-Speicherzelle, die eine Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform aufweist;

Fig. 4 ein Schaltbild eines weiteren Beispiels einer SRAM- Speicherzelle, die eine Halbleiterspeichervorrich tung gemäß der zweiten Ausführungsform aufweist;

Fig. 5 ein Schaltbild, das den Fall zeigt, in dem die für den Zugriff bestimmten NMOS-Transistoren in der SRAM-Speicherzelle, die die Halbleiterspeichervor richtung gemäß der zweiten Ausführungsform aufwei sen, durch PMOS-Transistoren ersetzt sind;

Fig. 6 ein Schaltbild, das den Fall zeigt, daß die für den Zugriff bestimmten NMOS-Transistoren in einem ande ren Beispiel der SRAM-Speicherzelle, die die Halb leiterspeichervorrichtung gemäß der zweiten Ausfüh rungsform aufweist, durch PMOS-Transistoren ersetzt sind;

Fig. 7 ein Schaltbild einer SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß einer dritten Ausführungsform aufweist;

Fig. 8 ein Schaltbild eines anderen Beispiels einer SRAM- Speicherzelle, die die Halbleiterspeichervorrich tung gemäß der dritten Ausführungsform aufweist;

Fig. 9 ein Schaltbild, das den Fall zeigt, daß zwei PMOS- Transistoren als Transistoren für den Zugriff auf jeden Speicherknoten in der SRAM-Speicherzelle ver bunden sind, die die Halbleiterspeichervorrichtung gemäß der dritten Ausführungsform aufweist;

Fig. 10 ein Schaltbild, das den Fall zeigt, in dem zwei PMOS-Transistoren als Transistoren für den Zugriff zu jedem Speicherknoten in einem anderen Beispiel der SRAM-Speicherzelle verbunden sind, die die Halbleiterspeichervorrichtung gemäß der dritten Ausführungsform aufweist;

Fig. 11 ein Schaltbild, das eine SRAM-Speicherzelle zeigt, die die Halbleiterspeichervorrichtung gemäß einer vierten Ausführungsform aufweist;

Fig. 12 ein Schaltbild, das ein anderes Beispiel einer SRAM-Speicherzelle zeigt, die die Halbleiterspei chervorrichtung gemäß der vierten Ausführungsform aufweist;

Fig. 13 ein Schaltbild, das eine SRAM-Speicherzelle zeigt, die die Halbleiterspeichervorrichtung gemäß einer fünften Ausführungsform aufweist;

Fig. 14 ein Schaltbild, das ein weiteres Beispiel einer SRAM-Speicherzelle zeigt, die die Halbleiterspei chervorrichtung gemäß der fünften Ausführungsform aufweist;

Fig. 15 ein Schaltbild, das eine SRAM-Speicherzelle zeigt, die die Halbleiterspeichervorrichtung gemäß einer sechsten Ausführungsform aufweist;

Fig. 16 ein Schaltbild, das ein weiteres Beispiel einer SRAM-Speicherzelle zeigt, die die Halbleiterspei chervorrichtung gemäß der sechsten Ausführungsform aufweist;

Fig. 17 ein Schaltbild einer SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß einer siebten Ausführungsform aufweist;

Fig. 18 ein Schema, das die Struktur der SRAM-Speicherzelle zeigt, die die Halbleiterspeichervorrichtung gemäß der siebten Ausführungsform aufweist;

Fig. 19 ein Schema, das die Struktur der SRAM-Speicherzelle zeigt, die die Halbleiterspeichervorrichtung gemäß der siebten Ausführungsform aufweist;

Fig. 20 ein Schema, das die Struktur der SRAM-Speicherzelle zeigt, die die Halbleiterspeichervorrichtung gemäß der siebten Ausführungsform aufweist;

Fig. 21 ein Schema, das die Struktur der SRAM-Speicherzelle zeigt, die die Halbleiterspeichervorrichtung gemäß der siebten Ausführungsform aufweist;

Fig. 22 eine Darstellung der verschiedenen Codes für Kon taktlöcher, Verbindungslöcher und dergleichen;

Fig. 23 ein Schema, das die Struktur einer SRAM-Speicher zelle zeigt, die die Halbleiterspeichervorrichtung gemäß einer achten Ausführungsform aufweist;

Fig. 24 ein Schaltbild, das eine SRAM-Speicherzelle zeigt, die die Halbleiterspeichervorrichtung gemäß einer neunten Ausführungsform aufweist;

Fig. 25 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der neunten Ausführungsform aufweist;

Fig. 26 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der neunten Ausführungsform aufweist;

Fig. 27 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der neunten Ausführungsform aufweist;

Fig. 28 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der neunten Ausführungsform aufweist;

Fig. 29 ein Schaltbild einer SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß einer zehnten Ausführungsform aufweist;

Fig. 30 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der zehnten Ausführungsform aufweist;

Fig. 31 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der zehnten Ausführungsform aufweist;

Fig. 32 ein Schaltbild, das eine SRAM-Speicherzelle zeigt, die die Halbleiterspeichervorrichtung gemäß einer elften Ausführungsform aufweist;

Fig. 33 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der elften Ausführungsform aufweist;

Fig. 34 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der elften Ausführungsform aufweist;

Fig. 35 ein Schaltbild, das eine SRAM-Speicherzelle zeigt, die die Halbleiterspeichervorrichtung gemäß einer zwölften Ausführungsform zeigt;

Fig. 36 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der zwölf ten Ausführungsform aufweist;

Fig. 37 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der zwölf ten Ausführungsform aufweist;

Fig. 38 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der zwölf ten Ausführungsform aufweist;

Fig. 39 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der zwölf ten Ausführungsform aufweist;

Fig. 40 ein Schaltbild einer SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß einer dreizehn ten Ausführungsform aufweist;

Fig. 41 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der drei zehnten Ausführungsform aufweist;

Fig. 42 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der drei zehnten Ausführungsform aufweist;

Fig. 43 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der drei zehnten Ausführungsform aufweist;

Fig. 44 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der drei zehnten Ausführungsform aufweist;

Fig. 45 ein Schaltbild einer SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß einer vierzehn ten Ausführungsform aufweist;

Fig. 46 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der vier zehnten Ausführungsform aufweist;

Fig. 47 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der vier zehnten Ausführungsform aufweist;

Fig. 48 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der vier zehnten Ausführungsform aufweist;

Fig. 49 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der vier zehnten Ausführungsform aufweist;

Fig. 50 ein Schaltbild einer SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß einer fünfzehn ten Ausführungsform aufweist;

Fig. 51 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der fünf zehnten Ausführungsform aufweist;

Fig. 52 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der fünf zehnten Ausführungsform aufweist;

Fig. 53 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der fünf zehnten Ausführungsform aufweist;

Fig. 54 ein Strukturdiagramm der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß der fünf zehnten Ausführungsform aufweist;

Fig. 55 ein Schaltbild, das eine herkömmliche CMOS-SRAM- Speicherzelle zeigt; und

Fig. 56 ein Schaltbild eines herkömmlichen CMOS-Inverters.

Bevorzugte Ausführungsformen der Halbleiterspeichervorrich tung werden im einzelnen unter Bezugnahme auf die Zeichnun gen beschrieben. Die Erfindung ist nicht auf diese Ausfüh rungsformen beschränkt.

Zuerst wird die Halbleiterspeichervorrichtung gemäß der er sten Ausführungsform erläutert. Die Halbleiterspeichervor richtung gemäß der ersten Ausführungsform weist zwei PMOS- Transistoren auf. Die Sources der PMOS-Transistoren sind miteinander verbunden, ihre Drains sind mit einem von zwei Speicherknoten verbunden, und ihre Gates sind mit dem ande ren der beiden Speicherknoten verbunden.

Fig. 1 ist ein Schaltbild, das eine SRAM-Speicherzelle zeigt, die die Halbleiterspeichervorrichtung gemäß der er sten Ausführungsform aufweist. Ebenso wie die herkömmliche Speicherzelle weist die SRAM-Speicherzelle, die die Halblei terspeichervorrichtung gemäß der ersten Ausführungsform auf weist, zwei Inverter INV1 und INV2 auf, die komplementär ge schaltet sind.

Ein Speicherknoten NA ist auf dem Leiter gebildet, der den Eingang des Inverters INV1 und den Ausgang des Inverters INV2 verbindet, und ein Speicherknoten NB ist auf dem Leiter gebildet, der den Eingang des Inverters INV2 und den Ausgang des Inverters INV1 verbindet.

Bei dieser Halbleiterspeichervorrichtung sind zusätzlich zu den beiden Invertern INV1 und INV2 zwei PMOS-Transistoren P1 und P2 vorgesehen. Die Sources der beiden PMOS-Transistoren P1 und P2 sind zusammengeschaltet, so daß ein interner Kno ten NC gebildet ist. Der Drain des PMOS-Transistors P1 ist mit dem Speicherknoten NA verbunden, und das Gate ist mit dem Speicherknoten NB verbunden. Der Drain des PMOS-Transi stors P2 ist mit dem Speicherknoten NB verbunden, und das Gate ist mit dem Speicherknoten NA verbunden.

Es wird nun die Funktionsweise der SRAM-Speicherzelle, die die Halbleiterspeichervorrichtung gemäß dieser Ausführungs form aufweist, d. h. der SRAM-Speicherzelle von Fig. 1, er läutert. Wenn das Potential des Speicherknotens NA den Lo gikpegel H hat, stabilisiert sich das Potential des Spei cherknotens NB auf dem Logikpegel L und umgekehrt. Infolge dessen hat die Speicherzelle, die die Inverter INV1 und INV2 aufweist, zwei verschiedene logische Zustände in Abhängig keit davon, ob die Logikpegel der beiden Speicherknoten NA und NB H oder L sind.

Da das Gate des PMOS-Transistors P2 mit dem Speicherknoten NA verbunden ist, schaltet der PMOS-Transistor P2 entspre chend dem Logikzustand des Speicherknotens NA EIN oder AUS. Da das Gate des PMOS-Transistors P1 mit dem Speicherknoten NB verbunden ist, schaltet der PMOS-Transistor P1 ebenfalls entsprechend dem Logikzustand des Speicherknotens NB EIN und AUS.

Wenn beispielsweise das Potential des Speicherknotens NA den Logikpegel H hat (d. h. wenn das Potential des Speicherkno tens NB den Logikpegel L hat), schaltet der PMOS-Transistor P1 EIN und der PMOS-Transistor P1 AUS. Die Ladung an dem Speicherknoten NA schwankt entsprechend dem Sourcepotential des PMOS-Transistors P1, aber der Source des PMOS-Transi stors P1 wird keine Ladung zugeführt, da sie mit der Source des PMOS-Transistors P2 verbunden ist, der nun AUS ist.

Wenn dagegen das Potential des Speicherknotens NA den Logik pegel L hat (d. h. wenn das Potential des Speicherknotens NB den Logikpegel H hat), schaltet der PMOS-Transistor P1 AUS, und der PMOS-Transistor P2 schaltet EIN. Die Ladung an dem Speicherknoten NB variiert entsprechend dem Sourcepotential des PMOS-Transistors P2, aber der Source des PMOS-Transi stors P2 wird keine Ladung zugeführt, weil sie mit der Source des PMOS-Transistors P1 verbunden ist, der nunmehr AUS ist.

Das heißt also, die Änderungen des EIN-/AUS-Zustands des PMOS-Transistors P1 und P2 wirken sich auf die Speichersta bilität der Speicherknoten NA und NB nicht aus.

Da der Drain des PMOS-Transistors P1 und das Gate des PMOS- Transistors P2 mit dem Speicherknoten NA verbunden sind, sind ihre jeweiligen Drain- und Gatekapazitäten dem Spei cherknoten NA hinzugefügt. Wenn der PMOS-Transistor P1 EIN ist, sind die Sourcekapazitäten der PMOS-Transistoren P1 und P2 ebenfalls dem Speicherknoten NA hinzugefügt.

Da der Drain des PMOS-Transistors P2 und das Gate des PMOS- Transistors P1 mit dem Speicherknoten NB verbunden sind, sind ihre jeweiligen Drain- und Gatekapazitäten gleicherma ßen dem Speicherknoten NB hinzugefügt. Wenn der PMOS-Transi stor P2 EIN ist, sind die Sourcekapazitäten der PMOS-Transi storen P1 und P2 ebenfalls dem Speicherknoten NB hinzuge fügt. Anders ausgedrückt sind die Kapazitäten der Speicher knotenabschnitte NA und NB größer als bei der herkömmlichen SRAM-Speicherzelle.

Wie oben beschrieben wird, weist die Halbleiterspeichervor richtung gemäß der ersten Ausführungsform zwei PMOS-Transi storen P1 und P2 auf, wobei der Drain des PMOS-Transistors P1 und das Gate des PMOS-Transistors P2 mit dem Speicherkno ten NA verbunden sind und der Drain des PMOS-Transistors P2 und das Gate des PMOS-Transistors P1 mit dem Speicherknoten NB verbunden sind. Daher kann die Kapazität des Drains des PMOS-Transistors P1 und die Kapazität des Gates des PMOS- Transistors P2 dem Speicherknoten NA hinzugefügt werden, und die Kapazität des Drains des PMOS-Transistors P2 und die Ka pazität des Gates des PMOS-Transistors P1 kann dem Speicher knoten Nb hinzugefügt werden. Infolgedessen ist die Wahr scheinlichkeit gering, daß Fehler wie etwa eine Umkehrung von gespeicherten Daten infolge von äußeren Faktoren wie etwa α-Strahlen auftreten, und die Toleranz gegenüber wei chen Fehlern kann erhöht werden.

Da die Source des PMOS-Transistors P1 mit der Source des PMOS-Transistors P2 verbunden ist, können die Sourcekapazi täten der PMOS-Transistoren P1 und P2 den Speicherknoten NA und NB hinzugefügt werden, wenn die Speicherknoten den Lo gikpegel H haben. Daher kann die Toleranz gegenüber weichen Fehlern weiter erhöht werden.

Da die Prozesse für die Auslegung und Fertigung der neu vor gesehenen PMOS-Transistoren P1 und P2 etabliert sind, können viele verschiedene Strukturmuster für Halbleiterspeichervor richtungen mit unterschiedlichen Speicherkapazitäten verwen det werden. Die PMOS-Transistoren P1 und P2 können in dem selben Fertigungsprozeß wie die MOS-Transistoren, die die Inverter INV1 und INV2 aufweisen, unter Verwendung derselben Masterstruktur hergestellt werden. Es ist somit möglich, die Kapazität der Speicherknoten NA und NB zu erhöhen, ohne daß zusätzliche komplexe Entwurfs- und Fertigungsvorgänge erfor derlich sind.

Als weiteres Beispiel der Konfiguration der ersten Ausfüh rungsform können NMOS-Transistoren anstelle der PMOS-Transi storen vorgesehen werden. Fig. 2 ist ein Schaltbild, das eine Halbleiterspeichervorrichtung zeigt, in der anstelle der PMOS-Transistoren NMOS-Transistoren vorgesehen sind. Wie Fig. 2 zeigt, sind die NMOS-Transistoren N1 und N2 die neu vorgesehenen Transistoren. Die Sources dieser NMOS-Transi storen N1 und N2 sind zusammengeschaltet zur Bildung eines internen Knotens NC. Der Drain des NMOS-Transistors N1 ist mit dem Speicherknoten NA verbunden, und sein Gate ist mit dem Speicherknoten NB verbunden. Der Drain des NMOS-Transi stors N2 ist mit dem Speicherknoten NB verbunden, und sein Gate ist mit dem Speicherknoten NA verbunden. Die gleichen Auswirkungen wie beim Vorsehen der PMOS-Transistoren werden erhalten, auch wenn die PMOS-Transistoren durch NMOS-Transi storen ersetzt sind.

Anschließend wird eine zweite Ausführungsform einer Halblei terspeichervorrichtung erläutert. Die Halbleiterspeichervor richtung gemäß der zweiten Ausführungsform ist dadurch cha rakterisiert, daß in der SRAM-Speicherzelle der Halbleiter speichervorrichtung der ersten Ausführungsform ein Transi stor für den Zugriff auf die Speicherknoten NA und NB vorge sehen ist und das Lesen und Schreiben von gespeicherten Da ten ermöglicht.

Fig. 3 ist ein Schaltbild, das einen Transistor für den Zugriff zeigt, der mit der in Fig. 1 gezeigten SRAM-Spei cherzelle verbunden ist. In Fig. 3 sind Teile, die mit denen von Fig. 1 identisch sind, mit identischen Bezeichnungen versehen und werden daher nicht nochmals erläutert. In Fig. 3 stellen Anschlüsse BL11 und BL12 Anschlüsse zur Verbindung mit der Bitleitung dar, und Anschlüsse WL11 und WL12 stellen Anschlüsse zur Verbindung mit der Wortleitung dar.

Die Halbleiterspeichervorrichtung gemäß der zweiten Ausfüh rungsform weist einen NMOS-Transistor N3 zusätzlich zu der Konfiguration der ersten Ausführungsform zum Zugriff auf die SRAM-Speicherzelle auf. Die Source des NMOS-Transistors N3 ist mit dem Speicherknoten NA verbunden, der Drain ist mit dem Anschluß BL11 und das Gate mit dem Anschluß WL11 verbun den.

Es wird nun die Funktionsweise der in Fig. 3 gezeigten SRAM- Speicherzelle erläutert. Wenn der mit der Wortleitung ver bundene Anschluß den Logikzustand L hat, ist der NMOS-Tran sistor N3 AUS, und der Speicherknoten NA ist von dem An schluß BL11, der mit der Bitleitung verbunden ist und dem Anschluß zum Lesen und Schreiben von Daten entspricht, elek trisch getrennt. Das heißt, es wird ein Zustand des Haltens von gespeicherten Daten aufrechterhalten.

Wenn ein externes Signal den Logikpegel des Anschlusses WL11 auf H verschiebt, schaltet der NMOS-Transistor N3 von AUS in EIN, so daß der Speicherknoten NA mit dem Anschluß BL11 elektrisch verbunden wird. Wenn keine Schreibspannung von außen an den Anschluß BL11 angelegt ist, werden die an dem Speicherknoten NA gespeicherten Daten über den NMOS-Transi stor N3 zu dem Anschluß BL11 übertragen, d. h. die Daten werden gelesen.

Wenn andererseits der Anschluß WL11 den Logikpegel H hat und von außen eine Schreibspannung an den Anschluß BL11 angelegt wird (d. h. wenn eine in Fig. 3 nicht gezeigte externe Ein richtung den Anschluß BL11, der den Logikpegel L oder H hat, stark treibt bzw. ansteuert), wird die Schreibspannung über den NMOS-Transistor N3 zu dem Speicherknoten NA übertragen, und der Speicherknoten NA wird in einen Logikzustand über schrieben, der dem der Schreibspannung entspricht. Wenn ein Signal von außen den Logikstatus des Anschlusses WL11 von H zu L verschiebt, kehrt der Speicherknoten NA erneut in den Datenspeicherzustand zurück.

Wie oben beschrieben wird, ist der NMOS-Transistor N3 für den Zugriff dem Speicherknoten NA der ersten Ausführungsform in der Halbleiterspeichervorrichtung der zweiten Ausfüh rungsform zugeordnet. Es ist daher möglich, Daten zu/von der Halbleiterspeichervorrichtung, die die Vorteile der ersten Ausführungsform aufweist, zu schreiben und zu lesen, d. h. es ergibt sich eine erhöhte Toleranz für weiche Fehler.

Wie eine Strichlinie in Fig. 3 zeigt, kann ein NMOS-Transi stor N4 für den Zugriff auch für den Speicherknoten NB vor gesehen sein. Die Source des NMOS-Transistors N4 ist mit dem Speicherknoten NB verbunden, der Drain ist mit dem Anschluß BL12 zur Verbindung mit der Bitleitung verbunden, und das Gate ist mit dem Anschluß WL12 zur Verbindung mit der Wort leitung verbunden. Die Funktionsweise des NMOS-Transistors N4 für den Zugriff ist die gleiche wie die oben beschriebene Funktionsweise des NMOS-Transistors N3 und wird nicht noch mals erläutert.

In vielen Fällen sind während des normalen SRAM-Betriebs die Anschlüsse WL11 und WL12 zusammengeschaltet, und die An schlüsse BL11 und BL12 sind komplementär zueinander wirksam. Die NMOS-Transistoren N3 und N4 können jedoch auch unabhän gig voneinander betrieben werden.

Fig. 4 ist ein Schaltbild, das einen Fall zeigt, in dem die PMOS-Transistoren P1 und P2 in Fig. 3 durch NMOS-Transisto ren N1 und N2 ersetzt sind. Wie Fig. 4 zeigt, können Daten gelesen und geschrieben werden, indem die NMOS-Transistoren N3 und N4 miteinander verbunden werden, und zwar auch dann, wenn ein NMOS-Transistor hinzugefügt ist, um die Kapazität zu erhöhen.

Es ist ersichtlich, daß ein PMOS-Transistor als der MOS- Transistor für den Zugriff verwendet werden kann. Fig. 5 zeigt eine Schaltung, in der PMOS-Transistoren P3 und P4 für den Zugriff anstelle der NMOS-Transistoren N3 und N4 von Fig. 3 vorgesehen sind. Fig. 6 zeigt eine Schaltung, in der PMOS-Transistoren P3 und P4 für den Zugriff anstelle der in Fig. 4 gezeigten NMOS-Transistoren N3 und N4 für den Zugriff vorgesehen sind. Die Schaltungen der Fig. 5 und 6 haben sämtlich den Vorteil der ersten Ausführungsform, d. h. eine erhöhte Toleranz für weiche Fehler, während es gleichzeitig möglich ist, Daten zu lesen und zu schreiben.

Nachstehend wird eine Halbleiterspeichervorrichtung gemäß einer dritten Ausführungsform erläutert. Die Halbleiterspei chervorrichtung gemäß der dritten Ausführungsform ist da durch charakterisiert, daß in der SRAM-Speicherzelle der Halbleiterspeichervorrichtung der ersten Ausführungsform zwei Transistoren für den Zugriff für jeden der Speicherkno ten NA und NB vorgesehen sind und das Lesen und Schreiben gespeicherter Daten ermöglichen, wodurch ein Vierpol-SRAM gebildet wird.

Fig. 7 ist ein Schaltbild für einen Fall, in dem zwei Tran sistoren für den Zugriff mit jedem der Speicherknoten NA und NB von Fig. 1 verbunden sind. Fig. 8 ist ein Schaltbild für einen Fall, in dem zwei Transistoren für den Zugriff mit je dem der Speicherknoten NA und NB von Fig. 2 verbunden sind. In diesen Figuren sind Teile, die denjenigen der Fig. 1 und 2 entsprechen, mit identischen Bezugszeichen versehen und werden zur Vermeidung von Wiederholungen nicht nochmals er läutert. In diesen Figuren sind die Anschlüsse BL11, BL12, BL21 und BL22 Anschlüsse, die mit der Bitleitung verbunden sind, und die Anschlüsse WL11, WL12, WL21 und WL22 sind An schlüsse, die mit der Wortleitung verbunden sind.

Die Halbleiterspeichervorrichtung gemäß der dritten Ausfüh rungsform ist mit NMOS-Transistoren N3 und N4 für den Zugriff auf die SRAM-Speicherzelle der ersten Ausführungs form versehen. Die Source des NMOS-Transistors N3 ist mit dem Speicherknoten NA verbunden, sein Drain ist mit dem An schluß BL11 verbunden, und sein Gate ist mit dem Anschluß WL11 verbunden. Die Source des NMOS-Transistors N5 ist eben falls mit dem Speicherknoten NA verbunden, sein Drain ist mit dem Anschluß BL21 verbunden, und sein Gate ist mit dem Anschluß WL21 verbunden.

Es wird nun die Funktionsweise der in den Fig. 7 und 8 ge zeigten SRAM-Speicherzelle erläutert. Wenn der Logikzustand der Anschlüsse WL11 und WL21, die an die Wortleitung ange schlossen sind, L ist, sind die NMOS-Transistoren N3 und N5 AUS, und der Speicherknoten NA ist von den Anschlüssen BL11 und BL21, die mit der Bitleitung verbunden sind und An schlüssen zum Lesen und Schreiben von Daten entsprechen, elektrisch getrennt. Das bedeutet, daß ein Zustand des Hal tens gespeicherter Daten aufrechterhalten wird.

Wenn ein externes Signal den Logikzustand der Anschlüsse WL11 und WL21, die mit der Wortleitung verbindbar sind, von L zu H verschiebt, schalten die NMOS-Transistoren N3 und N5 von AUS zu EIN, wodurch der Speicherknoten NA mit den An schlüssen BL11 und BL21 elektrisch verbunden wird. Wenn von außen keine Schreibspannung an die Anschlüsse BL11 und BL21 angelegt wird, werden die an dem Speicherknoten NA gespei cherten Daten über die NMOS-Transistoren N3 und N5 zu den Anschlüssen BL11 und BL21 übertragen, d. h. die Daten werden ausgelesen.

Wenn andererseits die Anschlüsse WL11 und WL21 den Logikpe gel H haben und von außen eine Schreibspannung an die An schlüsse BL11 und BL21 angelegt wird (wenn also eine externe Einrichtung, die in Fig. 3 nicht gezeigt ist, die Anschlüsse BL11 und BL21 stark auf den L- oder H-Pegel treibt), wird die Schreibspannung über die NMOS-Transistoren N3 und N5 zu dem Speicherknoten NA übertragen, und der Speicherknoten NA wird in einen Logikzustand überschrieben, der dem der Schreibspannung entspricht. Wenn das externe Signal den Lo gikpegel der Anschlüsse WL11 und WL21 von H zu L verschiebt, kehrt der Speicherknoten NA erneut in den Datenspeicherzu stand zurück.

Wie oben beschrieben wird, sind zwei NMOS-Transistoren N3 und N5 für den Zugriff bei dem Speicherknoten NA der ersten Ausführungsform in der Halbleiterspeichervorrichtung der dritten Ausführungsform vorgesehen. Es ist somit möglich, Daten zu/aus einer Vierpol-SRAM-Halbleiterspeichervorrich tung, die die Vorteile der ersten Ausführungsform, also eine erhöhte Toleranz gegenüber weichen Fehlern, hat, zu schrei ben und zu lesen.

Wie die Strichlinien in den Fig. 7 und 8 zeigen, können NMOS-Transistoren N4 und N6 für den Zugriff auch für den Speicherknoten NB vorgesehen sein. Die Source des NMOS-Tran sistors N4 ist mit dem Speicherknoten NB verbunden, sein Drain ist mit dem Anschluß BL12 für die Bitleitung verbun den, und sein Gate ist mit dem Anschluß WL12 für die Wort leitung verbunden. Die Source des NMOS-Transistors N6 ist mit dem Speicherknoten NB verbunden, sein Drain ist mit dem Anschluß BL22 für die Bitleitung verbunden, und sein Gate ist mit dem Anschluß WL22 für die Wortleitung verbunden. Die Funktionsweise der NMOS-Transistoren N4 und N6 für den Zugriff ist die gleiche wie die oben beschriebene Funktions weise der NMOS-Transistoren N3 und N5 und wird zur Vermei dung von Wiederholungen nicht nochmals erläutert.

Wie oben gesagt wird, ist es ersichtlich, PMOS-Transistoren als die MOS-Transistoren für den Zugriff zu verwenden. Fig. 9 zeigt eine Schaltung für den Fall, daß PMOS-Transistoren P3, P4, P5 und P6 für den Zugriff anstelle der NMOS-Transi storen N3, N4, N5 und N6 für den Zugriff, die in Fig. 7 ge zeigt sind, verwendet werden. Fig. 10 zeigt eine Schaltung, bei der PMOS-Transistoren P3, P4, P5 und P6 für den Zugriff anstelle der NMOS-Transistoren N3, N4, N5 und N6 für den Zugriff, die in Fig. 8 gezeigt sind, verwendet werden. Die Schaltungen der Fig. 9 und 10 erzielen den Vorteil der er sten Ausführungsform, d. h. eine Erhöhung der Toleranz ge genüber weichen Fehlern, während sie es gleichzeitig möglich machen, Daten zu/von dem Vierpol-SRAM zu schreiben und zu lesen.

Anschließend wird eine vierte Ausführungsform der Halblei terspeichervorrichtung erläutert. Die Halbleiterspeichervor richtung gemäß der vierten Ausführungsform weist zwei PMOS- Transistoren auf, deren Sources und Drains jeweils miteinan der verbunden sind. Die Drains der PMOS-Transistoren sind mit dem einen von zwei Speicherknoten verbunden, und die Gates der PMOS-Transistoren sind mit dem anderen der beiden Speicherknoten verbunden.

Fig. 11 ist ein Schaltbild, das eine SRAM-Speicherzelle zeigt, die die Halbleiterspeichervorrichtung der vierten Ausführungsform aufweist. In der SRAM-Speicherzelle der Halbleiterspeichervorrichtung gemäß der vierten Ausführungs form sind Source und Drain des PMOS-Transistors P1 miteinan der verbunden, und Source und Drain des PMOS-Transistors P2 sind miteinander verbunden. Dieses Merkmal unterscheidet sich von dem Aufbau der ersten Ausführungsform. Der übrige Aufbau ist gleich und wird daher nicht weiter beschrieben.

Nachstehend wird nur die Funktionsweise der SRAM-Speicher zelle von Fig. 11, die von der Funktionsweise der ersten Ausführungsform verschieden ist, erläutert. Das Gate des PMOS-Transistors P2 ist mit dem Speicherknoten NA verbunden. Somit schaltet der PMOS-Transistor P2 EIN und AUS nach Maß gabe des Logikzustands des Speicherknotens NA. Das Gate des PMOS-Transistors P1 ist mit dem Speicherknoten NB verbunden. Daher schaltet der PMOS-Transistor P1 nach Maßgabe des Lo gikzustands des Speicherknotens NB EIN und AUS. Wenn die PMOS-Transistoren P1 und P2 EIN und AUS schalten, hat dies keinen Einfluß auf die beiden stabilen Logikzustände der Speicherknoten NA und NB.

Wenn beispielsweise der Speicherknoten NA auf dem H-Pegel stabil ist, ist der PMOS-Transistor P1 AUS, und der PMOS- Transistor P2 ist EIN. Da Source und Drain des PMOS-Transi stors P2 miteinander verbunden sind, haben sie das gleiche Potential wie der Speicherknoten NB und halten somit den L- Pegel ungeachtet der Tatsache, daß der PMOS-Transistor P2 EIN ist. Das heißt, die Speicherknoten NA und NB werden durch die Tatsache, daß der PMOS-Transistor P2 EIN ist, nicht beeinflußt.

Da Source und Drain des PMOS-Transistors P1 miteinander ver bunden sind, haben sie ebenfalls das gleiche Potential wie der Speicherknoten NA und halten somit den H-Pegel ungeach tet der Tatsache, daß der PMOS-Transistor P1 AUS ist. Das bedeutet, daß die Speicherknoten NA und NB dadurch, daß der PMOS-Transistor P1 AUS ist, nicht beeinflußt werden.

Wenn umgekehrt der Speicherknoten NA auf dem L-Pegel stabil ist, ist der PMOS-Transistor P1 EIN, und der PMOS-Transistor P2 ist AUS. Da Source und Drain des PMOS-Transistors P1 mit einander verbunden sind, haben sie das gleiche Potential wie der Speicherknoten NB und halten somit den H-Pegel, obwohl der PMOS-Transistor P1 EIN ist. Da Source und Drain des PMOS-Transistors P2 miteinander verbunden sind, haben sie ebenfalls das gleiche Potential wie der Speicherknoten NA und halten daher den L-Pegel, obwohl der PMOS-Transistor P2 AUS ist.

Somit werden die stabilen Speicherzustände der Speicherkno ten NA und NB nicht beeinflußt, wenn die PMOS-Transistoren P1 und P2 EIN und AUS schalten. Durch Verbinden des Spei cherknotens NA mit dem Gate des PMOS-Transistors P2 und mit Drain und Source des PMOS-Transistors P1 werden die Gateka pazität des PMOS-Transistors P2 und die Drainkapazität und Sourcekapazität des PMOS-Transistors P1 dem Speicherknoten NA hinzugefügt. Ebenso werden durch Verbinden des Speicher knotens NB mit dem Gate des PMOS-Transistors P1 und mit Drain und Source des PMOS-Transistors P2 die Gatekapazität des PMOS-Transistors P1 und die Drain- und Sourcekapazität des PMOS-Transistors P2 dem Speicherknoten NB hinzugefügt. Infolgedessen sind die Kapazitäten der Speicherknoten NA und NB größer als diejenigen von herkömmlichen SRAM-Speicherzel len.

Wie oben beschrieben wird, sind gemäß der vierten Ausfüh rungsform der Halbleiterspeichervorrichtung der Drain des neu vorgesehenen PMOS-Transistors P1 sowie Source und Gate des neu vorgesehenen PMOS-Transistors P2 mit dem Speicher knoten NA der SRAM-Speicherzelle verbunden, wodurch die Ka pazität des Speicherknotens NA erhöht wird. Ferner sind der Drain des neu vorgesehenen PMOS-Transistors P2 und Source und Gate des neu vorgesehenen PMOS-Transistors P1 mit dem Speicherknoten NB der SRAM-Speicherzelle verbunden, wodurch die Kapazität des Speicherknotens NB erhöht wird. Somit wer den die gleichen Auswirkungen wie bei der ersten Ausfüh rungsform erreicht.

Es ist ersichtlich, daß anstelle der PMOS-Transistoren NMOS- Transistoren vorgesehen sein können. Fig. 12 zeigt ein Schaltbild für diesen Fall. Wie Fig. 12 zeigt, sind anstelle der PMOS-Transistoren P1 und P2 von Fig. 11 zwei NMOS-Tran sistoren N1 und N2 vorgesehen. Der Drain des NMOS-Transi stors N1 ist mit der Source des NMOS-Transistors N2 verbun den. Ebenso ist der Drain des NMOS-Transistors N2 mit der Source des NMOS-Transistors N1 verbunden. Ferner ist der Drain des NMOS-Transistors N1 mit dem Speicherknoten NA ver bunden, und sein Gate ist mit dem Speicherknoten NB verbun den. Andererseits ist der Drain des NMOS-Transistors N2 mit dem Speicherknoten NB verbunden, und sein Gate ist mit dem Speicherknoten NA verbunden. Mit der Schaltung von Fig. 12 werden die gleichen Effekte wie in jeder der oben beschrie benen Schaltungen erreicht.

Wie bei der zweiten und dritten Ausführungsform können bei der vierten Ausführungsform Daten gelesen und geschrieben werden, indem eine Vielzahl von MOS-Transistoren für den Zugriff angeschlossen ist.

Nachstehend wird eine fünfte Ausführungsform der Halbleiter speichervorrichtung erläutert. Die Halbleiterspeichervor richtung gemäß der fünften Ausführungsform ist dadurch cha rakterisiert, daß die Sources der beiden PMOS-Transistoren der vierten Ausführungsform geöffnet sind.

Fig. 13 ist ein Schaltbild, das eine SRAM-Speicherzelle zeigt, die die Halbleiterspeichervorrichtung der fünften Ausführungsform aufweist. Wie Fig. 13 zeigt, sind in der SRAM-Speicherzelle der Halbleiterspeichervorrichtung gemäß der fünften Ausführungsform der Drain des PMOS-Transistors P1 und das Gate des PMOS-Transistors P2 mit dem Speicherkno ten NA verbunden. Ferner sind der Drain des PMOS-Transistors P2 und das Gate des PMOS-Transistors P1 mit dem Speicherkno ten NB verbunden, und die Sources der PMOS-Transistoren P1 und P2 sind offen gelassen. Der restliche Aufbau wurde bei der vierten Ausführungsform beschrieben und wird zur Vermei dung von Wiederholungen nicht erneut erläutert.

Wie bei der vierten Ausführungsform sind in der SRAM-Spei cherzelle von Fig. 13 die beiden stabilen Speicherzustände der Speicherknoten NA und NB nicht betroffen, wenn die PMOS- Transistoren P1 und P2 EIN und AUS schalten. Die Gatekapazi tät des PMOS-Transistors P2 und die Drainkapazität des PMOS- Transistors P1 sind dem Speicherknoten NA hinzugefügt. Ebenso sind die Gatekapazität des PMOS-Transistors P1 und die Drainkapazität des PMOS-Transistors P2 dem Speicherkno ten NB hinzugefügt. Infolgedessen sind die Kapazitäten der Speicherknoten NA und NB größer als diejenigen von herkömm lichen SRAM-Speicherzellen.

Wie oben beschrieben wird, sind bei der Halbleiterspeicher vorrichtung der fünften Ausführungsform der Drain des neu vorgesehenen PMOS-Transistors P1 und das Gate des neu vorge sehenen PMOS-Transistors P2 mit dem Speicherknoten NA ver bunden, wodurch die Kapazität des Speicherknotens NA erhöht wird, und das Gate des neu vorgesehenen PMOS-Transistors P1 und der Drain des neu vorgesehenen PMOS-Transistors P2 sind mit dem Speicherknoten NB verbunden, wodurch die Kapazität des Speicherknotens NB erhöht wird. Daher können die glei chen Auswirkungen wie bei der ersten Ausführungsform erzielt werden.

Es ist ersichtlich, daß anstelle der PMOS-Transistoren NMOS- Transistoren vorgesehen sein können. Das Schaltbild von Fig. 14 zeigt diesen Fall. Wie Fig. 14 zeigt, sind anstelle der PMOS-Transistoren P1 und P2 von Fig. 13 NMOS-Transistoren N1 und N2 vorgesehen. Der Drain des NMOS-Transistors N1 ist mit dem Speicherknoten NA verbunden, sein Gate ist mit dem Spei cherknoten NB verbunden, und seine Source ist offen. Der Drain des NMOS-Transistors N2 ist mit dem Speicherknoten NB verbunden, sein Gate ist mit dem Speicherknoten NA verbun den, und seine Source ist offen. In diesem Fall können die gleiche Auswirkungen wie oben erreicht werden.

Nachstehend wird eine sechste Ausführungsform der Halblei terspeichervorrichtung erläutert. Die Halbleiterspeichervor richtung gemäß der sechsten Ausführungsform ist dadurch cha rakterisiert, daß die MOS-Transistoren, die in der vierten und fünften Ausführungsform vorgesehen sind, unterschiedli che Polarität haben.

Fig. 15 ist ein Schaltbild, daß eine SRAM-Speicherzelle zeigt, die die Halbleiterspeichervorrichtung gemäß der sech sten Ausführungsform aufweist. Fig. 15 zeigt den Fall, daß der NMOS-Transistor N1 anstelle des PMOS-Transistors P2 von Fig. 11 vorgesehen ist. Fig. 16 ist ein Schaltbild eines weiteren Beispiels der SRAM-Speicherzelle, die die Halblei terspeichervorrichtung gemäß der sechsten Ausführungsform aufweist. Fig. 16 zeigt den Fall, daß anstelle des PMOS- Transistors P2 von Fig. 13 ein NMOS-Transistor N1 vorgesehen ist.

Auf diese Weise können die gleichen Auswirkungen der vierten und fünften Ausführungsform dadurch erreicht werden, daß MOS-Transistoren, die verschiedene Polarität haben, als die MOS-Transistoren gewählt werden, die zu den Speicherknoten NA und NB hinzugefügt sind.

Nachstehend wird eine siebte Ausführungsform der Halbleiter speichervorrichtung erläutert. Die siebte Ausführungsform zeigt den speziellen Aufbau der in Fig. 3 gezeigten und in der zweiten Ausführungsform beschriebenen Struktur.

Fig. 17 ist ein Schaltbild, das die SRAM-Speicherzelle der Halbleiterspeichervorrichtung gemäß der siebten Ausführungs form zeigt. Wie Fig. 17 zeigt, weisen der PMOS-Transistor PM1 und der NMOS-Transistor NM1 einen ersten CMOS-Inverter auf, und der PMOS-Transistor PM2 und der NMOS-Transistor NM2 weisen einen zweiten CMOS-Inverter auf. Die Ein- und Aus gänge dieser CMOS-Invertern sind untereinander kreuzweise verbunden.

Die MOS-Transistoren PM1, PM2, NM1 und NM2 bilden ein Flip flop. In Fig. 17 kann der Logikzustand an dem Speicherknoten NA, der den Ausgangspunkt des ersten CMOS-Inverters und den Eingangspunkt des zweiten CMOS-Inverters bildet, und an dem Speicherpunkt NB, der den Ausgangspunkt des zweiten CMOS-In verters und den Eingangspunkt des ersten CMOS-Inverters bil det, gelesen und geschrieben werden.

Es sind zwei PMOS-Transistoren P1 und P2 vorgesehen. Die Sources dieser PMOS-Transistoren P1 und P2 sind miteinander verbunden und bilden einen internen Knoten NC. Der Drain des PMOS-Transistors P1 ist mit dem Speicherpunkt NA verbunden, und sein Gate ist mit dem Speicherpunkt NB verbunden. Der Drain des PMOS-Transistors P2 ist mit dem Speicherknoten NB verbunden, und sein Gate ist mit dem Speicherknoten NA ver bunden.

Die NMOS-Transistoren N3 und N4 wirken als MOS-Transistoren für den Zugriff. Das Gate des NMOS-Transistors N3 ist mit der Wortleitung WL verbunden, seine Source ist mit dem Spei cherknoten NA verbunden, und sein Drain ist mit einer Nor malphasen-Bitleitung BL11 verbunden. Das Gate des NMOS-Tran sistors N4 ist mit der Wortleitung WL verbunden, seine Source ist mit dem Speicherknoten NB verbunden, und sein Drain ist mit einer Inversphasen-Bitleitung BL12 verbunden.

Das Schaltbild von Fig. 17 zeigt den Fall, daß die in Fig. 3 gezeigten Anschlüsse WL11 und WL12 zu einer Wortleitung WL verbunden sind. Es ist daher möglich, gespeicherte Werte da durch zu lesen und zu schreiben, daß die Wortleitung WL, die Normalphasen-Bitleitung BL11 und die Inversphasen-Bitleitung BL12, die in Fig. 17 gezeigt sind, ausgewählt werden.

Die Fig. 18 bis 21 zeigen Strukturentwürfe der SRAM-Spei cherzelle der Halbleiterspeichervorrichtung gemäß der sieb ten Ausführungsform. Insbesondere zeigen die Fig. 18 bis 21 die Schichten in der Reihenfolge, in der sie laminiert wer den. Fig. 22 zeigt die verschiedenen Codes der Kontaktlö cher, Verbindungslöcher und dergleichen, die in den Fig. 18 bis 21 gezeigt sind. Dieselben Codes werden auch in weite ren, nachstehend beschriebenen Ausführungsformen verwendet.

Fig. 18 zeigt einen Muldenbereich, der in einem Halbleiter substrat gebildet ist, einen Diffusionsbereich, der in dem Muldenbereich gebildet ist, und eine darüber gebildete Poly silizium-Verbindungsschicht.

Wie Fig. 18 zeigt, sind in der Speicherzelle der Halbleiter speichervorrichtung der siebten Ausführungsform ein N-Mul denbereich NW und ein P-Muldenbereich PW parallel zu der oberen Oberfläche des Halbleitersubstrats gebildet und sind einander eng benachbart. Es gibt eine Trennzone zwischen dem N-Muldenbereich NW und dem P-Muldenbereich PW, diese ist aber in Fig. 18 nicht gezeigt.

Zuerst wird in dem N-Muldenbereich NW ein P⁺-Source-Drainbe reich PSD durch Injektion von P-leitenden Störstellen vorge sehen, und ein N⁺-Source-Drainbereich NSD wird in dem P-Mul denbereich PW vorgesehen. Die PMOS-Transistoren PM1, PM2, P1 und P2 von Fig. 17 sind in dem P⁺-Source-Drainbereich PSD vorgesehen, und die NMOS-Transistoren NM1, NM2, N1 und N2 von Fig. 17 sind in dem N⁺-Source-Drainbereich NSD vorgese hen.

Der Aufbau jeder der in den Fig. 18 bis 21 gezeigten Schich ten wird nachstehend in dieser Reihenfolge erläutert. In der in Fig. 18 gezeigten Schicht sind zwei Polysilizium-Verbin dungsschichten PL11 und PL12 über dem P⁺-Source-Drainbereich PSD und dem N⁺-Source-Drainbereich NSD vorgesehen und erstrecken sich rechtwinklig zu der Grenzfläche (nachstehend als "Muldengrenzfläche" bezeichnet) zwischen dem N-Muldenbe reich NW und dem P-Muldenbereich PW.

Wie Fig. 18 zeigt, sind über dem P-Muldenbereich PW zwei Po lysilizium-Verbindungsschichten PL113 und PL14 vorgesehen und verlaufen rechtwinklig zu der Muldengrenzfläche.

P⁺-Diffusionsbereiche FL11 bis FL13 sind durch Injektion von P-leitenden Störstellen an beiden Seiten der beiden Ab schnitte der Polysilizium-Verbindungsschicht PL11 auf dem P⁺-Source-Drainbereich PSD vorgesehen, wodurch die PMOS- Transistoren PM1 und PM2 gebildet sind, die die Polysili zium-Verbindungsschicht PL11 als Gateelektrode verwenden. P⁺-Diffusionsbereiche FL11, FL14 und FL15 sind durch Injek tion von P-leitenden Störstellen an beiden Seiten der beiden Abschnitte der Polysilizium-Verbindungsschicht PL12 auf dem P⁺-Source-Drainbereich PSD vorgesehen, so daß dadurch die PMOS-Transistoren P1 und P2 gebildet sind, die die Polysili zium-Verbindungschicht PL12 als Gateelektrode verwenden.

Da die PMOS-Transistoren PM1, PM2, P1 und P2 mit den Polysi lizium-Verbindungsschichten PL11 und PL12 ausgefluchtet sind, können die P⁺-Diffusionsbereiche FL11 bis FL15 in einer Geraden parallel zu der Muldengrenzfläche vorgesehen sein. Daher können die P⁺-Diffusionsbereiche FL11, FL13 und FL14 von benachbarten PMOS-Transistoren gemeinsam genutzt werden.

Gemäß dem Schaltbild von Fig. 17 bildet die gemeinsame Nut zung des P⁺-Diffusionsbereichs FL11 einen internen Knoten NC, der die Sources der PMOS-Transistoren P1 und P2 mitein ander verbindet, die gemeinsame Nutzung des P⁺-Diffusionsbe reichs FL13 verbindet die Drains der PMOS-Transistoren PM1 und P1, und die gemeinsame Nutzung des P⁺-Diffusionsbereichs FL14 verbindet die Drains der PMOS-Transistoren PM2 und P2. Diese gemeinsame Nutzung verringert die von den PMOS-Transi storen eingenommene Fläche.

N⁺-Diffusionsbereiche FL21 und FL23 sind durch Injektion von N-leitfähigen Störstellen auf jeder Seite der beiden Ab schnitte der Polysilizium-Verbindungsschicht PL11 an dem N⁺- Source-Drainbereich NSD vorgesehen, wodurch der NMOS-Transi stor NM1 gebildet wird, der die Polysilizium-Verbindungs schicht PL11 als eine Gateelektrode nutzt. N⁺-Diffusionsbe reiche FL21 und FL24 sind durch Injektion von N-leitfähigen Störstellen auf jeder Seite der beiden Abschnitte der Poly silizium-Verbindungsschicht PL12 an dem N⁺-Source-Drainbe reich NSD vorgesehen, wodurch der NMOS-Transistor NM2 gebil det ist, der die Polysilizium-Verbindungsschicht PL12 als Gateelektrode nutzt.

N⁺-Diffusionsbereiche FL22 und FL23 sind durch Injektion von N-leitfähigen Störstellen auf jeder Seite der beiden Ab schnitte der Polysilizium-Verbindungsschicht PL13 an dem N⁺-Source-Drainbereich NSD vorgesehen, wodurch der NMOS- Transistor N3 gebildet ist, der die Polysilizium-Verbin dungsschicht PL13 als eine Gateelektrode nutzt. N⁺-Diffusi onsbereiche FL24 und FL25 sind durch Injektion von N-leitfä higen Störstellen an jeder Seite der beiden Abschnitte der Polysilizium-Verbindungsschicht PL14 an dem N⁺-Source- Drainbereich NSD vorgesehen, wodurch der NMOS-Transistor N4 gebildet ist, der die Polysilizium-Verbindungsschicht PL14 als Gateelektrode nutzt.

Da ebenso wie bei der Bildung der oben beschriebenen PMOS- Transistoren die NMOS-Transistoren NM1, NM2, N3 und N4 mit den Polysilizium-Verbindungsschichten PL11 und PL12 ausge fluchtet sind, können die N⁺-Diffusionsbereiche FL21 bis FL25 in einer Geraden parallel zu der Muldengrenzfläche vor gesehen sein. Daher können die N⁺-Diffusionsbereiche FL21, FL23 und FL24 von benachbarten NMOS-Transistoren gemeinsam genutzt werden.

Gemäß dem Schaltbild von Fig. 17 verbindet die gemeinsame Nutzung des N⁺-Diffusionsbereichs FL21 die Sources der NMOS- Transistoren NM1 und NM2, die gemeinsame Nutzung des N⁺-Dif fusionsbereichs FL23 verbinden den Drain des NMOS-Transi stors NM1 mit der Source des NMOS-Transistors N3, und die gemeinsame Nutzung des N⁺-Diffusionsbereichs FL24 verbindet den Drain des NMOS-Transistors NM2 mit der Source des NMOS- Transistors N4. Diese gemeinsame Nutzung verringert die von den NMOS-Transistoren eingenommene Fläche.

Wie Fig. 18 zeigt, ist in jeder der Polysilizium-Verbin dungsschichten PL11, PL12, PL13 und PL14, in jedem der P⁺- Diffusionsbereiche FL12, FL13, FL14 und FL15 und jedem der N⁺-Diffusionsbereiche FL21 bis FL25 ein Verbindungsloch vor gesehen. Die Verbindungslöcher verbinden diese Schich ten/Bereiche elektrisch mit der darüber befindlichen Schicht.

Nachstehend wird die Schicht beschrieben, die auf der in Fig. 18 gezeigten Schicht vorgesehen ist. Fig. 19 zeigt eine Schicht, die eine erste metallische Verbindungsschicht auf weist, die auf der in Fig. 18 gezeigten Schicht vorgesehen ist. Die in Fig. 19 gezeigte Schicht weist eine erste metal lische Verbindungsschicht AL11 zum elektrischen Verbinden des P⁺-Diffusionsbereichs FL13, des N⁺-Diffusionsbereichs FL23 und der Polysilizium-Verbindungsschicht PL12 auf. Gemäß dem in Fig. 17 gezeigten Schaltungsaufbau verbindet die er ste metallische Verbindungsschicht AL11 den Drain des PMOS- Transistors PM1, den Drain des NMOS-Transistors NM1, den Drain des PMOS-Transistors P1, das Gate des PMOS-Transistors P2, das Gate des PMOS-Transistors PM2, das Gate des NMOS- Transistors NM2 und die Source des NMOS-Transistors N3.

Eine erste metallische Verbindungsschicht AL12 ist ebenfalls vorgesehen und verbindet den P⁺-Diffusionsbereich FL14, den N⁺-Diffusionsbereich FL24 und die Polysilizium-Verbindungs schicht PL11 elektrisch miteinander. Gemäß dem in Fig. 17 gezeigten Schaltungsaufbau verbindet die erste metallische Verbindungsschicht AL12 den Drain des PMOS-Transistors PM2, den Drain des NMOS-Transistors NM2, den Drain des PMOS-Tran sistors P2, das Gate des PMOS-Transistors P1, das Gate des PMOS-Transistors PM1, das Gate des NMOS-Transistors NM1 und die Source des NMOS-Transistors N4 miteinander.

Die in Fig. 19 gezeigte Schicht weist weiterhin eine erste metallische Verbindungsschicht AL15 zum Verschieben des Ver bindungspunkts des P⁺-Diffusionsbereichs FL12 der darunter liegenden Schicht, eine erste metallische Verbindungsschicht AL16 zum Verschieben des Verbindungspunkts des P⁺-Diffusi onsbereichs FL15, eine erste metallische Verbindungsschicht AL17 zum Verschieben des Verbindungspunkts des N⁺-Diffusi onsbereichs FL22 und eine erste metallische Verbindungs schicht AL18 zum Verschieben des Verbindungspunkts des N⁺- Diffusionsbereichs FL25 auf.

Nachstehend wird eine Schicht beschrieben, die auf der in Fig. 19 gezeigten Schicht vorgesehen ist. Fig. 20 zeigt eine Schicht, die eine zweite metallische Verbindungsschicht auf weist, die auf der in Fig. 19 gezeigten Schicht vorgesehen ist. Die in Fig. 20 gezeigte Schicht umfaßt eine zweite me tallische Verbindungsschicht AL21 zum Anlegen eines Netzpo tentials V_DD über die erste metallische Verbindungsschicht AL15 von Fig. 19 an den P⁺-Diffusionsbereich FL12 und zum Anlegen des Netzpotentials V_DD über die erste Metallverdrah tungsschicht AL16 an den P⁺-Diffusionsbereich FL15. Die zweite metallische Verbindungsschicht AL21 wirkt als Netz leitung und verbindet gemäß dem Schaltungsaufbau von Fig. 17 die Sources der PMOS-Transistoren PM1 und PM2 mit der Ener gieversorgung.

Eine zweite metallische Verbindungsschicht AL24 ist eben falls vorgesehen und führt ein Massepotential GND an den N⁺- Diffusionsbereich FL21 über das Kontaktloch + Verbindungs loch gemäß Fig. 19. Die zweite metallische Verbindungs schicht AL24 wirkt als Masseleitung und erdet die Sources der NMOS-Transistoren NM1 und NM2 gemäß dem Schaltungsaufbau von Fig. 17.

Die in Fig. 20 gezeigte Schicht umfaßt eine zweite metalli sche Verbindungsschicht AL22, die über die erste metallische Verbindungsschicht AL18 von Fig. 19 mit dem N⁺-Diffusionsbe reich FL25 der darunterliegenden Schicht verbunden ist und als eine Inversphasen-Bitleitung BL12 dient, eine zweite me tallische Verbindungsschicht AL23, die über die erste metal lische Verbindungsschicht AL17 mit dem N⁺-Diffusionsbereich FL22 verbunden ist und als eine Normalphasen-Bitleitung BL12 dient, und eine zweite metallische Verbindungsschicht AL25, die über das Kontaktloch + Verbindungsloch von Fig. 19 mit den Polysilizium-Verbindungsschichten PL13 und PL14 der da runterliegenden Schicht verbunden ist.

In dem Schaltbild von Fig. 17 verbinden die zweiten metalli schen Verbindungsschichten AL22 und AL23 den Drain des NMOS- Transistors N4 für den Zugriff mit der Inversphasen-Bitlei tung BL12 und verbinden den Drain des NMOS-Transistors N3 für den Zugriff mit der Normalphasen-Bitleitung BL11.

Die zweiten metallischen Verbindungsschichten AL21 bis AL25 können auf einer Geraden vorgesehen sein, die parallel zu der oben genannten Muldengrenzfläche verläuft. In einer ein zigen Speicherzelle macht es dies möglich, die Länge der Normalphasen-Bitleitung BL11 und der Inversphasen-Bitleitung BL12 zu verkürzen.

Anschließend wird eine Schicht erläutert, die auf der in Fig. 20 gezeigten Schicht vorgesehen ist. Fig. 21 zeigt eine Schicht, die eine dritte metallische Verbindungsschicht auf weist, die auf der Schicht von Fig. 20 vorgesehen ist. Die Schicht von Fig. 20 weist eine dritte metallische Verbin dungsschicht AL31 auf, die die Polysilizium-Verbindungs schichten PL13 und PL14 verbindet und als Wortleitung WL dient. In dem Schaltungsaufbau von Fig. 17 verbindet die dritte metallische Verbindungsschicht AL31 die Gates der NMOS-Transistoren N3 und N4 mit der Wortleitung WL.

Wie oben beschrieben wird, teilen sich bei der siebten Aus führungsform der Halbleiterspeichervorrichtung die Sources der PMOS-Transistoren P1 und P2 zur Erhöhung der Kapazität der Speicherknoten NA und NB den P⁺-Diffusionsbereich FL11. Die Verbindung zwischen dem Drain des PMOS-Transistors P1 und dem Drain des PMOS-Transistors PM1, also die Verbindung zwischen dem Speicherknoten NA und dem PMOS-Transistor P1, wird durch gemeinsame Nutzung des P⁺-Diffusionsbereichs FL13 erreicht. Die Verbindung zwischen dem Drain des PMOS-Transi stors P2 und dem Drain des PMOS-Transistors PM2, also die Verbindung zwischen dem Speicherknoten NB und dem PMOS-Tran sistor P2, wird durch gemeinsame Nutzung des P⁺-Diffusions bereichs FL14 erreicht. Infolgedessen kann die von den neu hinzugefügten PMOS-Transistoren P1 und P2 eingenommene Flä che verkleinert sein, was einen höheren Integrationsgrad der Speicherzellenanordnung ermöglicht.

Nachstehend wird eine achte Ausführungsform der Halbleiter speichervorrichtung erläutert. Die achte Ausführungsform er läutert den Aufbau einer Struktur, die die Schaltung von Fig. 17 unter Verwendung eines CMOS-Gate-Arrays realisiert.

Fig. 23 zeigt die Struktur einer SRAM-Speicherzelle der Halbleiterspeichervorrichtung der achten Ausführungsform. Insbesondere zeigt Fig. 23 vier Transistoren der Zelle, die PMOS-Transistoren und NMOS-Transistoren aufweisen. In Fig. 23 bilden die P⁺-Diffusionsbereiche FL12 bis FL14 in dem PMOS-Transistorbereich Sources und Drains und verwenden außerdem die Sources und Drains der angrenzenden PMOS-Tran sistoren gemeinsam. Infolge dieser gemeinsamen Nutzung sind die vier PMOS-Transistoren so angeordnet, daß ihre Sources und Drains miteinander verbunden sind.

Ebenso bilden in Fig. 23 die N⁺-Diffusionsbereiche FL22 bis FL24 des NMOS-Transistorbereichs Sources und Drains und ver wenden außerdem die Sources und Drains der angrenzenden NMOS-Transistoren. Infolge dieser gemeinsamen Nutzung sind die vier NMOS-Transistoren so angeordnet, daß ihre Sources und Drains miteinander verbunden sind.

Die vier PMOS-Transistoren in Fig. 23 entsprechen von links nach rechts den vier PMOS-Transistoren PM2, P2, P1 und PM1, die in Fig. 17 gezeigt sind. Die vier NMOS-Transistoren in Fig. 23 entsprechen von links nach rechts den vier NMOS- Transistoren N3, NM2, NM1 und N4 von Fig. 17.

In Fig. 23 hat der PMOS-Transistor PM2 die P⁺-Diffusionsbe reiche FL11 bzw. FL12 als seine Source bzw. seinen Drain und hat die Polysilizium-Verbindungsschicht PL11 als sein Gate. Der PMOS-Transistor P2 hat die P⁺-Diffusionsbereiche FL12 bzw. FL3 als seinen Drain bzw. seine Source und hat die Po lysilizium-Verbindungsschicht PL12 als sein Gate. Der PMOS- Transistor P1 hat die P⁺-Diffusionsbereiche FL13 bzw. FL14 als seine Source bzw. seinen Drain und hat die Polysilizium- Verbindungsschicht PL13 als sein Gate. Der PMOS-Transistor PM1 hat die P⁺-Diffusionsbereiche FL14 bzw. FL15 als seinen Drain bzw. seine Source und hat die Polysilizium-Verbin dungsschicht PL14 als sein Gate.

Ebenso hat in Fig. 23 der NMOS-Transistor N3 die N⁺-Diffusi onsbereiche FL21 und FL22 als seinen Drain und seine Source und hat die Polysilizium-Verbindungsschicht PL21 als sein Gate. Der NMOS-Transistor NM2 hat die N⁺-Diffusionsbereiche FL22 und FL23 als seinen Drain und seine Source und hat die Polysilizium-Verbindungsschicht PL22 als sein Gate. Der NMOS-Transistor NM1 hat die N⁺-Diffusionsbereiche FL23 und FL23 als seine Source und seinen Drain und hat die Polysili zium-Verbindungsschicht PL23 als sein Gate. Der NMOS-Transi stor N4 hat die N⁺-Diffusionsbereiche FL24 und FL25 als seine Source und seinen Drain und hat die Polysilizium-Ver bindungsschicht PL24 als sein Gate.

Wie Fig. 23 zeigt, sind die Polysilizium-Verbindungsschich ten PL11, PL12, PL22 und die Diffusionsbereiche FL14 und FL24 miteinander verbunden, und die Polysilizium-Verbin dungsschichten PL13, PL23, PL14 und die Diffusionsbereiche FL12 und FL22 sind miteinander als Funktionsblöcke für das CMOS-Gate-Array in Übereinstimmung mit den MOS-Transistoren verbunden. Die P⁺-Diffusionsbereiche FL11 und FL15 sind mit der Netzleitung V_DD verbunden, der N⁺-Diffusionsbereich FL23 ist mit der Masseleitung GND verbunden, die Polysilizium- Verbindungsschichten PL21 und PL24 sind mit der Wortleitung WL verbunden, der N⁺-Diffusionsbereich FL21 ist mit der Nor malphasen-Bitleitung BL11 verbunden, und der N⁺-Diffusions bereich FL25 ist mit der Inversphasen-Bitleitung BL12 ver bunden.

Somit kann die Schaltung von Fig. 17 durch Verwendung eines CMOS-Gate-Arrays realisiert werden. Wenn der Aufbau der her kömmlichen SRAM-Speicherzelle, also der Schaltung von Fig. 17 ohne die PMOS-Transistoren P1 und P2, durch ein CMOS- Gate-Array realisiert wird, sind acht Transistoren erforder lich, was MOS-Transistoren für die Isolation umfaßt. Bei dieser Ausführungsform werden auch dann, wenn die PMOS-Tran sistoren P1 und P2 zum Hinzufügen von Kapazität zu den Spei cherknoten vorgesehen sind, acht MOS-Transistoren verwendet, und daher ist die Anzahl der MOS-Transistoren gleich wie bei dem herkömmlichen Aufbau.

Wie oben beschrieben wird, kann in der Halbleiterspeicher vorrichtung der achten Ausführungsform die SRAM-Speicher zelle, die die PMOS-Transistoren P1 und P2 zur Erhöhung der Kapazität der Speicherknoten NA und NB aufweist, unter Ver wendung eines CMOS-Gate-Arrays realisiert werden. Im Ver gleich mit dem Fall, in dem der Aufbau der herkömmlichen SRAM-Speicherzelle durch ein CMOS-Gate-Array realisiert wird, ändert sich bei der vorliegenden Ausführungsform die Anzahl der verwendeten MOS-Transistoren selbst dann nicht, wenn die PMOS-Transistoren P1 und P2 hinzugefügt sind, wo durch verhindert wird, daß die Schaltung größer wird.

Es wird nun eine neunte Ausführungsform der Halbleiterspei chervorrichtung erläutert. Die neunte Ausführungsform zeigt eine spezielle Struktur der Vierpol-SRAM-Speicherzelle von Fig. 9, die in der dritten Ausführungsform beschrieben wurde.

Fig. 24 ist ein Schaltbild, das die SRAM-Speicherzelle der Halbleiterspeichervorrichtung gemäß der neunten Ausführungs form zeigt. In Fig. 24 weist ein erster CMOS-Inverter den PMOS-Transistor PM1 und die NMOS-Transistoren NM1 und NM3 auf, und ein zweiter CMOS-Inverter weist den PMOS-Transistor PM2 und die NMOS-Transistoren NM2 und NM4 auf. Der Eingang und der Ausgang zwischen diesen CMOS-Invertern sind über Kreuz verbunden.

Die MOS-Transistoren PM1, PM2, NM1, NM2, NM3 und NM4 bilden ein Flipflop. In Fig. 24 kann der Logikzustand an dem Spei cherknoten NA, der den Ausgangspunkt des ersten CMOS-Inver ters und den Eingangspunkt des zweiten CMOS-Inverters bil det, und dem Speicherknoten NB, der den Ausgangspunkt des zweiten CMOS-Inverters und den Eingangspunkt des ersten CMOS-Inverters bildet, gelesen und geschrieben werden.

Es sind zwei PMOS-Transistoren P1 und P2 vorgesehen. Die Sources dieser PMOS-Transistoren P1 und P2 sind miteinander verbunden, und es wird ein interner Knoten NC gebildet. Der Drain des PMOS-Transistors P1 ist mit dem Speicherknoten NA verbunden, und sein Gate ist mit dem Speicherknoten NB ver bunden. Der Drain des PMOS-Transistors P2 ist mit dem Spei cherknoten NB verbunden, und sein Gate ist mit dem Speicher knoten NA verbunden.

Jeder der NMOS-Transistoren N3, N4, N5 und N6 dient als ein MOS-Transistor für den Zugriff. Das Gate des NMOS-Transi stors N3 ist mit einer ersten Wortleitung WL1 verbunden, seine Source ist mit dem Speicherknoten NA verbunden, und sein Drain ist mit einer ersten Normalphasen-Bitleitung BL11 verbunden. Das Gate des NMOS-Transistors N5 ist mit einer zweiten Wortleitung WL2 verbunden, seine Source ist mit dem Speicherknoten NA verbunden, und sein Drain ist mit einer zweiten Inversphasen-Bitleitung BL21 verbunden.

Das Gate des NMOS-Transistors N4 ist mit der ersten Wortlei tung WL1 verbunden, seine Source ist mit dem Speicherknoten NB verbunden, und sein Drain ist mit einer ersten Inverspha sen-Bitleitung BL12 verbunden. Das Gate des NMOS-Transistors N6 ist mit der zweiten Wortleitung WL2 verbunden, seine Source ist mit dem Speicherknoten NB verbunden, und sein Drain ist mit einer zweiten Inversphasen-Bitleitung BL22 verbunden.

Das Schaltbild von Fig. 24 zeigt den Zustand, in dem die Wortleitungsanschlüsse WL11 und WL12 von Fig. 3 durch die erste gemeinsame Wortleitung WL1 verbunden sind und die Wortleitungsanschlüsse WL21 und WL22 durch die zweite ge meinsame Wortleitung WL2 verbunden sind. Infolgedessen ist es möglich, gespeicherte Werte an dem ersten Tor durch Aus wählen der ersten Wortleitung WL1, der ersten Normalphasen- Bitleitung BL11 und der ersten Inversphasen-Bitleitung BL12 zu lesen und gespeicherte Werte an dem zweiten Tor durch Auswählen der zweiten Wortleitung WL2, der zweiten Normal phasen-Bitleitung BL21 und der zweiten Inversphasen-Bitlei tung BL22 zu lesen.

Die Fig. 25 bis 28 zeigen Strukturen der SRAM-Speicherzelle der Halbleiterspeichervorrichtung gemäß der neunten Ausfüh rungsform. Fig. 25 zeigt einen Muldenbereich, der in einem Halbleitersubstrat gebildet ist, einen in dem Muldenbereich gebildeten Diffusionsbereich und eine darüber gebildete Po lysilizium-Verbindungsschicht.

Wie Fig. 25 zeigt, sind in der Speicherzelle der Halbleiter speichervorrichtung der neunten Ausführungsform ein erster P-Muldenbereich PW1, ein N-Muldenbereich NW und ein zweiter P-Muldenbereich PW2 in dieser Reihenfolge in Richtung der Ebene auf dem Halbleitersubstrat vorgesehen. Das heißt, die beiden P-Muldenbereiche PW1 und PW2 sind auf jeder Seite des N-Muldenbereichs NW geteilt.

Die Muldenbereiche sind so vorgesehen, daß die Grenzfläche zwischen dem ersten P-Muldenbereich PW1 und dem N-Muldenbe reich NW (nachstehend als "erste Muldengrenzfläche" be zeichnet) zu der Grenzfläche zwischen dem zweiten P-Mulden bereich PW2 und dem N-Muldenbereich NW (nachstehend als "zweite Muldengrenzfläche" bezeichnet) parallel ist. Es gibt Trennzonen zwischen dem N-Muldenbereich NW und dem er sten P-Muldenbereich PW1 sowie zwischen dem N-Muldenbereich NW und dem zweiten P-Muldenbereich PW2, diese sind in Fig. 25 jedoch nicht gezeigt.

Ein N⁺-Source-Drainbereich NSD1 ist in dem P-Muldenbereich PW1 vorgesehen, ein P⁺-Source-Drainbereich PSD zur Injektion von P-leitenden Störstellen ist in dem N-Muldenbereich NW vorgesehen, und ein N⁺-Source-Drainbereich NSD2 ist in dem P-Muldenbereich PW2 vorgesehen.

Die NMOS-Transistoren NM3, NM4, N5 und N6, die in Fig. 24 gezeigt sind, sind in dem N⁺-Source-Drain-Bereich NSD1 vor gesehen, die PMOS-Transistoren PM1, PM2, P1 und P2 von Fig. 24 sind in dem P⁺-Source-Drainbereich PSD vorgesehen, und die NMOS-Transistoren NM1, NM2, N3 und N4 von Fig. 24 sind in dem N⁺-Source-Drainbereich NSD2 vorgesehen.

Der Aufbau jeder der Schichten in den Fig. 25 bis 28 wird in dieser Reihenfolge erläutert. In der in Fig. 25 gezeigten Schicht sind zwei Polysilizium-Verbindungsschichten PL11 und PL12 über den N⁺-Source-Drainbereich NSD1, dem P⁺-Source- Drainbereich PSD und dem N⁺-Source-Drainbereich NSD2 vorge sehen und verlaufen rechtwinklig zu der ersten und zweiten Muldengrenzfläche.

Wie Fig. 25 zeigt, sind auf dem P-Muldenbereich PW1 zwei Po lysilizium-Verbindungsschichten PL13 und PL14 vorgesehen und erstrecken sich rechtwinklig zu der ersten Muldengrenzflä che. Gleichermaßen sind auf dem P-Muldenbereich PW2 zwei Po lysilizium-Verbindungsschichten PL15 und PL16 vorgesehen und erstrecken sich rechtwinklig zu der zweiten Muldengrenzflä che.

P⁺-Diffusionsbereiche FL21 und FL23 sind vorgesehen durch Injektion von P-leitenden Störstellen an jeder Seite der beiden parallel laufenden Abschnitte der Polysilizium-Ver bindungsschicht PL11 auf dem P⁺-Source-Drainbereich PSD, wo durch die PMOS-Transistoren PM1 und P1 gebildet sind, die die Polysilizium-Verbindungsschicht PL11 als Gateelektrode haben. P⁺-Diffusionsbereiche FL21, FL24 und FL25 sind durch Injektion von P-leitenden Störstellen an jeder Seite der beiden parallel laufenden Abschnitte der Polysilizium-Ver bindungsschicht PL12 auf dem P⁺-Source-Drainbereich PSD ge bildet, wodurch die PMOS-Transistoren P2 und PM2 gebildet sind, die die Polysilizium-Verbindungsschicht PL12 als Gate elektrode haben.

Da die PMOS-Transistoren PM1, PM2, P1 und P2 mit den Polysi lizium-Verbindungsschichten PL11 und PL12 ausgefluchtet sind, können die P⁺-Diffusionsbereiche FL21 bis FL25 auf einer Geraden vorgesehen sein, die zu der ersten und der zweiten Muldengrenzfläche parallel ist. Daher können die be nachbarten PMOS-Transistoren die P⁺-Diffusionsbereiche FL21, FL23 und FL24 gemeinsam nutzen.

Gemäß dem Schaltbild von Fig. 24 bildet die gemeinsame Nut zung des P⁺-Diffusionsbereichs FL21 einen internen Knoten NC, der die Sources der PMOS-Transistoren P1 und P2 verbin det, die gemeinsame Nutzung des P⁺-Diffusionsbereichs FL23 verbindet die Drains der PMOS-Transistoren PM1 und P1, und die gemeinsame Nutzung des P⁺-Diffusionsbereichs FL14 ver bindet die Drains der PMOS-Transistoren PM2 und P2. Auf diese Weise verringert die gemeinsame Nutzung die von den PMOS-Transistoren eingenommene Fläche.

N⁺-Diffusionsbereiche FL11 und FL13 sind vorgesehen durch Injektion von N-leitenden Störstellen an jeder Seite des Ab schnitts der Polysilizium-Verbindungsschicht PL11 auf dem N⁺-Source-Drainbereich NSD2, wodurch der NMOS-Transistor NM3 gebildet ist, der die Polysilizium-Verbindungsschicht PL11 als Gateelektrode hat. N⁺-Diffusinsbereiche FL11 und FL14 sind gebildet durch Injektion von N-leitenden Störstellen an jeder Seite der Polysilizium-Verbindungsschicht PL12 auf dem N⁺-Source-Drainbereich NSD1, wodurch der NMOS-Transistor NM4 gebildet ist, der die Polysilizium-Verbindungsschicht PL12 als Gateelektrode hat.

N⁺-Diffusionsbereiche FL12 und FL13 sind vorgesehen durch Injektion von N-leitenden Störstellen an jeder Seite der Po lysilizium-Verbindungsschicht PL13 auf dem N⁺-Source-Drain bereich NSD1, wodurch der NMOS-Transistor N5 gebildet ist, der die Polysilizium-Verbindungsschicht PL13 als Gateelek trode hat. N⁺-Diffusionsbereiche FL14 und FL15 sind vorgese hen durch Injektion von N-leitenden Störstellen an jeder Seite der Polysilizium-Verbindungsschicht PL14 auf dem N⁺- Source-Drainbereich NSD1, wodurch der NMOS-Transistor N6 ge bildet ist, der die Polysilizium-Verbindungsschicht PL14 als Gateelektrode hat.

Da die Polysilizium-Verbindungsschichten PL11, PL12, PL13 und PL14 mit den NMOS-Transistoren NM3, NM4, N5 und N6 aus gefluchtet sind, können wie im oben beschriebenen Fall der PMOS-Transistoren die N⁺-Diffusionsbereiche FL11 bis FL15 in einer Geraden vorgesehen sein, die zu den Muldengrenzflächen parallel ist. Daher können die N⁺-Diffusionsbereiche FL11, FL13 und FL14 von benachbarten NMOS-Transistoren gemeinsam genutzt werden.

Gemäß dem Schaltbild von Fig. 24 werden durch gemeinsame Nutzung des N⁺-Diffusionsbereichs FL11 die Sources der NMOS- Transistoren NM3 und NM4 verbunden, durch gemeinsame Nutzung des N⁺-Diffusionsbereichs FL13 der Drain des NMOS-Transi stors NM3 mit der Source des NMOS-Transistors N5 verbunden und durch gemeinsame Nutzung des N⁺-Diffusionsbereichs FL14 der Drain des NMOS-Transistors NM4 mit der Source des NMOS- Transistors N6 verbunden. Die gemeinsame Nutzung der Diffu sionsbereiche auf diese Weise verringert die von den NMOS- Transistoren eingenommene Fläche.

N⁺-Diffusionsbereiche FL31 und FL33 sind durch Injektion von N-leitenden Störstellen an jeder Seite des Abschnitts der Polysilizium-Verbindungsschicht PL11 auf dem N⁺-Source- Drainbereich NSD2 vorgesehen, wodurch der NMOS-Transistor NM1 gebildet ist, der die Polysilizium-Verbindungsschicht PL11 als Gateelektrode hat. N⁺-Diffusionsbereiche FL31 und FL34 sind durch Injektion von N-leitenden Störstellen an je der Seite der Polysilizium-Verbindungsschicht PL12 auf dem N⁺-Source-Drainbereich NSD2 gebildet unter Bildung des NMOS- Transistors NM2, der die Polysilizium-Verbindungsschicht PL12 als Gateelektrode hat.

N⁺-Diffusionsbereiche FL32 und FL33 sind durch Injektion von N-leitenden Störstellen an jeder Seite der Polysilizium-Ver bindungsschicht PL15 auf dem N⁺-Source-Drainbereich NSD2 vorgesehen unter Bildung des NMOS-Transistors N3, der die Polysilizium-Verbindungsschicht PL15 als Gateelektrode hat. N⁺-Diffusionsbereiche FL34 und FL35 sind durch Injektion von N-leitenden Störstellen an jeder Seite der Polysilizium-Ver bindungsschicht PL16 auf dem N⁺-Source-Drainbereich NSD2 vorgesehen unter Bildung des NMOS-Transistors N4, der die Polysilizium-Verbindungsschicht PL16 als Gateelektrode hat.

Da die Polysilizium-Verbindungsschichten PL11, PL12, PL13 und PL14 mit den NMOS-Transistoren NM1, NM2, N3 und N4 aus gefluchtet sind, können ebenso wie im oben beschriebenen Fall der PMOS-Transistoren die N⁺-Diffusionsbereiche FL31 bis FL35 in einer Geraden vorgesehen sein, die parallel zu den Muldentrennflächen ist. Daher können die N⁺-Diffusions bereiche FL31, FL33 und FL34 von benachbarten NMOS-Transi storen gemeinsam genutzt werden.

Gemäß dem Schaltbild von Fig. 24 verbindet die gemeinsame Nutzung des N⁺-Diffusionsbereichs FL31 die Sources der NMOS- Transistoren NM1 und NM2, die gemeinsame Nutzung des N⁺-Dif fusionsbereichs FL33 verbindet den Drain des NMOS-Transi stors NM1 mit der Source des NMOS-Transistors N3, und die gemeinsame Nutzung des N⁺-Diffusionsbereichs FL34 verbindet den Drain des NMOS-Transistors NM2 mit der Source des NMOS- Transistors N4. Auf diese Weise wird durch die gemeinsame Nutzung der Diffusionsbereiche die Fläche verkleinert, die von den NMOS-Transistoren eingenommen wird.

Wie Fig. 25 zeigt, ist in jeder von den Polysilizium-Verbin dungsschichten PL11, PL12, PL13, PL14, PL15 und PL16, den P⁺-Diffusionsbereichen FL22 bis FL25 und den N⁺-Diffusions bereichen FL11 bis FL15 und FL31 bis FL35 ein Verbindungs loch vorgesehen. Die Verbindungslöcher verbinden diese Schichten/Bereiche elektrisch mit der darüber befindlichen Schicht.

Anschließend wird die Schicht beschrieben, die auf der Schicht gemäß Fig. 25 vorgesehen ist. Fig. 26 zeigt eine Schicht, die eine erste metallische Verbindungsschicht auf weist, die auf der Schicht von Fig. 25 vorgesehen ist. Die in Fig. 26 gezeigte Schicht weist eine erste metallische Verbindungsschicht AL11 zum elektrischen Verbinden der N⁺- Diffusionsbereiche FL13 und FL33, des P⁺-Diffusionsbereichs FL23 und der Polysilizium-Verbindungsschicht PL12 auf. Ent sprechend dem in Fig. 24 gezeigten Schaltungsaufbau verbin det die erste metallische Verbindungsschicht AL11 den Drain des PMOS-Transistors PM1, den Drain des NMOS-Transistors NM1, den Drain des NMOS-Transistors N3, den Drain des PMOS- Transistors P1, das Gate des PMOS-Transistors P2, das Gate des PMOS-Transistors PM2, das Gate des NMOS-Transistors NM2, die Source des NMOS-Transistors N3 und die Source des NMOS- Transistors N5 miteinander.

Eine erste metallische Verbindungsschicht AL12 ist ferner vorgesehen, um die P⁺-Diffusionsbereiche FL14 und FL34, den P⁺-Diffusionsbereich FL24 und die Polysilizium-Verbindungs schicht PL11 elektrisch zu verbinden. Entsprechend dem Schaltungsaufbau nach Fig. 24 verbindet die erste metalli sche Verbindungsschicht AL12 den Drain des PMOS-Transistors PM2, den Drain des NMOS-Transistors NM2, das Gate des PMOS- Transistor P1, das Gate des PMOS-Transistors PM1, das Gate des NMOS-Transistors NM1, die Source des NMOS-Transistors N4 und die Source des NMOS-Transistors N6 miteinander.

Die in Fig. 26 gezeigte Schicht umfaßt ferner eine erste me tallische Verbindungsschicht AL13, um den Ve 62182 00070 552 001000280000000200012000285916207100040 0002010135782 00004 62063rbindungspunkt des P⁺-Diffusionsbereichs FL12 der darunter liegenden Schicht zu verlagern, eine erste metallische Verbindungs schicht AL14 zum Verlagern des Verbindungspunkts des P⁺-Dif fusionsbereichs FL11, eine erste metallische Verbindungs schicht AL15 zum Verlagern des Verbindungspunkts des N⁺-Dif fusionsbereichs FL15, eine erste metallische Verbindungs schicht AL16 zum Verlagern des Verbindungspunkts des N⁺-Dif fusionsbereichs FL32, eine erste metallische Verbindungs schicht AL17 zum Verlagern des Verbindungspunkts des N⁺-Dif fusionsbereichs FL31 und eine erste metallische Verbindungs schicht AL18 zum Verlagern des Verbindungspunkts des N⁺-Dif fusionsbereichs FL35.

Anschließend wird eine Schicht beschrieben, die auf der in Fig. 26 gezeigten Schicht vorgesehen ist. Fig. 27 zeigt eine Schicht, die eine zweite metallische Verbindungsschicht auf weist, die auf der Schicht von Fig. 26 vorgesehen ist. Die in Fig. 27 gezeigte Schicht umfaßt eine zweite metallische Verbindungsschicht AL25 zum Anlegen eines Netzpotentials V_DD über das Kontaktloch + Verbindungsloch von Fig. 26 an die P⁺-Diffusionsbereiche FL22 und FL25. Die zweite metallische Verbindungsschicht AL25 wirkt als Netzleitung und verbindet entsprechend dem Schaltungsaufbau von Fig. 24 die Sources der PMOS-Transistoren PM1 und PM2 mit der Energieversorgung.

Eine zweite metallische Verbindungsschicht AL23 ist vorgese hen und führt ein Massepotential GND über die erste metalli sche Verbindungsschicht AL14 von Fig. 26 an den N⁺-Diffusi onsbereich FL11. Die zweite metallische Verbindungsschicht AL23 wirkt als Masseleitung und erdet gemäß dem Schaltungs aufbau von Fig. 24 die Sources der NMOS-Transistoren NM3 und NM4.

Ferner ist eine zweite metallische Verbindungsschicht AL27 vorgesehen und führt ein Massepotential GND über die erste metallische Verbindungsschicht AL17 von Fig. 26 an den N⁺- Diffusionsbereich FL31. Die zweite metallische Verbindungs schicht AL27 wirkt als Masseleitung und erdet gemäß dem Schaltungsaufbau von Fig. 24 die Sources der NMOS-Transisto ren NM1 und NM2.

Die in Fig. 27 gezeigte Schicht umfaßt ferner eine zweite metallische Verbindungsschicht AL22, die über die erste me tallische Verbindungsschicht AL15 von Fig. 26 mit dem N⁺- Diffusionsbereich FL1 der darunterliegenden Schicht verbun den ist und als Inversphasen-Bitleitung BL22 dient, eine zweite metallische Verbindungsschicht AL24, die über die er ste metallische Verbindungsschicht AL13 mit dem N⁺-Diffusi onsbereich FL12 verbunden ist und als Normalphasen-Bitlei tung BL21 dient, eine zweite metallische Verbindungsschicht AL26, die über die in Fig. 26 gezeigte erste metallische Verbindungsschicht AL18 mit dem N⁺-Diffusionsbereich FL35 der darunterliegenden Schicht verbunden ist und als eine er ste Inversphasen-Bitleitung BL12 dient, und eine zweite me tallische Verbindungsschicht AL28, die über die erste metal lische Verbindungsschicht AL16 mit dem N⁺-Diffusionsbereich FL32 verbunden ist und als eine erste Normalphasen-Bitlei tung BL11 dient.

Eine zweite metallische Verbindungsschicht AL21 ist über das Kontaktloch + Verbindungsloch von Fig. 26 mit den Polysili zium-Verbindungsschichten PL13 und PL14 verbunden, und eine zweite metallische Verbindungsschicht AL29 ist über das Kon taktloch + Verbindungsloch von Fig. 26 mit den Polysilizium- Verbindungsschichten PL15 und PL16 der darunterliegenden Schicht verbunden.

In dem Schaltbild von Fig. 24 verbinden die zweiten metalli schen Verbindungsschichten AL22 und AL24 den Drain des NMOS- Transistors N6 für den Zugriff mit der zweiten Inversphasen- Bitleitung BL22 und verbinden den Drain des NMOS-Transistors N5 für den Zugriff mit der zweiten Normalphasen-Bitleitung BL21. Die zweiten metallischen Verbindungsschichten AL26 und AL28 verbinden den Drain des NMOS-Transistors N4 für den Zugriff mit der ersten Inversphasen-Bitleitung BL12 und den Drain des NMOS-Transistors N3 für den Zugriff mit der ersten Normalphasen-Bitleitung BL11.

Die zweiten metallischen Verbindungsschichten AL21 bis AL29 können auf einer Geraden vorgesehen sein, die parallel zu der ersten und der zweiten Muldengrenzfläche verläuft. In einer einzelnen Speicherzelle ermöglicht dies die Verkürzung der ersten Normalphasen-Bitleitung BL11, der ersten In versphasen-Bitleitung BL12, der zweiten Normalphasen-Bitlei tung BL21 und der zweiten Inversphasen-Bitleitung BL22.

Nachstehend wird eine Schicht erläutert, die auf der in Fig. 27 gezeigten Schicht vorgesehen ist. Fig. 28 zeigt eine Schicht, die eine dritte metallische Verbindungsschicht auf weist, die auf der Schicht von Fig. 27 vorgesehen ist. Die Schicht von Fig. 28 umfaßt eine dritte metallische Verbin dungsschicht AL31, die die Polysilizium-Verbindungsschichten PL15 und PL16 über die zweite metallische Verbindungsschicht AL29 der darunterliegenden Schicht verbindet und als eine erste Wortleitung WL1 dient. In dem Schaltungsaufbau von Fig. 24 verbindet die dritte metallische Verbindungsschicht AL31 die Gates der NMOS-Transistoren N3 und N4 mit der er sten Wortleitung WL1.

Die Schicht von Fig. 28 weist ferner eine dritte metallische Verbindungsschicht AL32 auf, die die Polysilizium-Verbin dungsschichten PL13 und PL14 über die zweite metallische Verbindungsschicht AL2 der darunterliegenden Schicht verbin det und als eine zweite Wortleitung WL2 dient. In dem Schal tungsaufbau von Fig. 24 verbindet die dritte metallische Verbindungsschicht AL32 die Gates der NMOS-Transistoren N5 und N6 mit der zweiten Wortleitung WL2.

Wie oben beschrieben wird, nutzen gemäß der neunten Ausfüh rungsform der Halbleiterspeichervorrichtung die Sources der PMOS-Transistoren P1 und P2 zur Vergrößerung der Kapazität der Speicherknoten NA und NB den P⁺-Diffusionsbereich FL21 gemeinsam. Die Verbindung zwischen dem Drain des PMOS-Tran sistors P1 und dem Drain des PMOS-Transistors PM1, also die Verbindung zwischen dem Speicherknoten NA und dem PMOS-Tran sistor P1, wird erreicht durch gemeinsame Nutzung des P⁺- Diffusionsbereichs FL23. Die Verbindung zwischen dem Drain des PMOS-Transistors P2 und dem Drain des PMOS-Transistors PM2, also die Verbindung zwischen dem Speicherknoten NB und dem PMOS-Transistor P2, wird erreicht durch gemeinsame Nut zung des P⁺-Diffusionsbereichs FL24. Dadurch kann die von den neu hinzugefügten PMOS-Transistoren P1 und P2 eingenom mene Fläche verkleinert werden, was einen höheren Integrati onsgrad des Speicherzellen-Arrays ermöglicht.

Nachstehend wird die Halbleiterspeichervorrichtung gemäß einer zehnten Ausführungsform erläutert. Die zehnte Ausfüh rungsform beschreibt ein weiteres Beispiel des Aufbaus der Vierpol-SRAM-Speicherzelle, die in der neunten Ausführungs form beschrieben wurde.

Fig. 29 ist ein Schaltbild, das eine SRAM-Speicherzelle der Halbleiterspeichervorrichtung der zehnten Ausführungsform zeigt. Wie Fig. 29 zeigt, unterscheidet sich der Aufbau der zehnten Ausführungsform von demjenigen der neunten Ausfüh rungsform dadurch, daß in dem Schaltbild von Fig. 24 der Drain des NMOS-Transistors NM1 nur mit der Source des NMOS- Transistors N5 für den Zugriff verbunden ist und der Drain des NMOS-Transistors NM2 nur mit der Source des NMOS-Transi stors N6 für den Zugriff verbunden ist. Dagegen ist der NMOS-Transistor N5 für den Zugriff nur mit dem Drain des NMOS-Transistors NM1 und der NMOS-Transistor N6 für den Zugriff nur mit dem Drain des NMOS-Transistors NM2 verbun den. Der sonstige Aufbau ist der gleiche wie in Fig. 24, und eine erneute Beschreibung entfällt, um Wiederholungen zu vermeiden.

Die in Fig. 29 gezeigte Zweiport-SRAM-Speicherzelle unter scheidet sich von der Schaltung von Fig. 24 dadurch, daß der zweite Port, der die zweite Wortleitung WL2, die zweite Nor malphasen-Bitleitung BL21 und die zweite Inversphasen-Bit leitung BL22 aufweist, nur ein Leseport ist. Dieser zweite Port kann zwar keine Daten schreiben, bietet aber den Vor teil, daß keine Gefahr besteht, daß in der Speicherzelle ge speicherte Daten während des Lesens zerstört werden, weil die NMOS-Transistoren NM3 und NM4 einen Puffer in der Spei cherzelle bilden.

Die Fig. 30 und 31 zeigen die Struktur einer Speicherzelle der Halbleiterspeichervorrichtung gemäß der zehnten Ausfüh rungsform. Fig. 30 zeigt eine Struktur entsprechend derjeni gen von Fig. 25, von der sie sich dadurch unterscheidet, daß das Kontaktloch GC1 an dem N⁺-Diffusionsbereich FL13 und das Kontaktloch GC2 an dem N⁺-Diffusionsbereich FL14 von Fig. 25 entfernt sind. Da der Aufbau im übrigen der gleiche wie in Fig. 25 ist, erfolgt keine weitere Erläuterung.

Fig. 31 zeigt eine Struktur entsprechend derjenigen von Fig. 26 und unterscheidet sich dadurch, daß das Kontaktloch GC1 an der ersten metallischen Verbindungsschicht AL11 und das Kontaktloch GC2 an der ersten metallischen Verbindungs schicht AL12 von Fig. 26 entfernt sind. Da der Aufbau der Struktur im übrigen der gleiche wie in Fig. 26 ist, erfolgt keine weitere Erläuterung. Die Schichten, die auf der Schicht von Fig. 31 vorgesehen sind, sind mit denjenigen identisch, die in den Fig. 27 und 28 beschrieben wurden.

Wie oben beschrieben wird, ist zwar bei der Halbleiterspei chervorrichtung der zehnten Ausführungsform der zweite Port in dem Zweiport-SRAM-Speicherzellenaufbau, der bei der neun ten Ausführungsform beschrieben wird, nur ein Leseport, aber die Auswirkungen der neunten Ausführungsform können dennoch erhalten werden.

Anschließend wird die Halbleiterspeichervorrichtung gemäß einer elften Ausführungsform beschrieben. Die elfte Ausfüh rungsform ist ein weiteres Beispiel des Aufbaus der in der zehnten Ausführungsform beschriebenen Zweiport-SRAM-Spei cherzelle.

Fig. 32 ist ein Schaltbild einer SRAM-Speicherzelle der Halbleiterspeichervorrichtung der elften Ausführungsform. Wie Fig. 32 zeigt, ist die SRAM-Speicherzelle der elften Ausführungsform dadurch charakterisiert, daß bei der in Fig. 29 gezeigten Schaltung das Gate des NMOS-Transistors N5 für den Zugriff mit der zweiten Wortleitung WL2 und das Gate des NMOS-Transistors N6 für den Zugriff mit einer dritten Wort leitung WL3 verbunden ist, so daß eine Dreiport-SRAM-Spei cherzelle geschaffen wird. Der gesamte übrige Aufbau ist gleich wie in Fig. 29 und wird zur Vermeidung von Wiederho lungen nicht nochmals erläutert.

In Fig. 32 weisen die zweite Wortleitung WL2 und die zweite Bitleitung BL20 einen zweiten Port nur zum Lesen auf, und die dritte Wortleitung WL3 und eine dritte Bitleitung BL30 weisen einen dritten Port nur zum Lesen auf.

Die Strukturdiagramme der Speicherzelle der Halbleiterspei chervorrichtung der elften Ausführungsform sind von der un tersten Schicht ausgehend nacheinander die gleichen wie in den Fig. 30 und 31 und werden nicht nochmals erläutert. Die Fig. 33 und 34 zeigen die Struktur der Speicherzelle der Halbleiterspeichervorrichtung der elften Ausführungsform.

Fig. 33 zeigt eine Schicht, die derjenigen von Fig. 27 ent spricht und auf derjenigen von Fig. 30 vorgesehen ist. Fig. 33 unterscheidet sich von Fig. 27 dadurch, daß die in Fig. 27 gezeigte zweite metallische Verbindungsschicht AL21 in eine zweite metallische Verbindungsschicht AL20 und eine zweite metallische Verbindungsschicht AL21' aufgeteilt ist und daß an der zweiten metallischen Verbindungsschicht AL20 ein Kontaktloch GC4 neu vorgesehen ist.

Fig. 33 unterscheidet sich ferner von Fig. 27 dadurch, daß das Kontaktloch GC3 an der zweiten metallischen Verbindungs schicht AL29 entfernt und durch ein Kontaktloch GC5 ersetzt ist. Im übrigen ist der Aufbau der Struktur vollständig gleich wie in Fig. 27 und wird nicht nochmals erläutert.

Fig. 34 zeigt die Struktur der Fig. 28 entsprechenden Schicht. Die in Fig. 34 gezeigte Schicht weist eine dritte metallische Verbindungsschicht AL32 auf, die die Polysili zium-Verbindungsschichten PL15 und PL16' über die zweite me tallische Verbindungsschicht AL29 der darunterliegenden Schicht verbindet und als eine erste Wortleitung WL1 dient. Das heißt, die dritte metallische Verbindungsschicht AL32 verbindet die NMOS-Transistoren N3 und N4 in der Schaltung von Fig. 32 mit der ersten Wortleitung WL1.

Die in Fig. 34 gezeigte Schicht weist ferner eine dritte me tallische Verbindungsschicht AL31 auf, die die Polysilizium- Verbindungsschicht PL13 mit der zweiten Wortleitung WL2 über die zweite metallische Verbindungsschicht AL20 der darunter liegenden Schicht verbindet. Dabei verbindet die dritte me tallische Verbindungsschicht AL31 den NMOS-Transistor N5 mit der zweiten Wortleitung WL2 in der Schaltung von Fig. 32.

Ferner weist die in Fig. 34 gezeigte Schicht eine dritte me tallische Verbindungsschicht AL33 auf, die die Polysilizium- Verbindungsschicht PL14 mit der dritten Wortleitung WL3 über die zweite metallische Verbindungsschicht AL21' der darun terliegenden Schicht verbindet. Dabei verbindet die dritte metallische Verbindungsschicht AL33 den NMOS-Transistor N6 mit der dritten Wortleitung WL3 in der Schaltung von Fig. 32.

Wie oben beschrieben wird, können bei der Halbleiterspei chervorrichtung der elften Ausführungsform die Effekte der zehnten Ausführungsform auch dann erhalten werden, wenn in dem Aufbau der Zweiport-SRAM-Speicherzelle der achten Aus führungsform die NMOS-Transistoren N5 und N6, die den Port nur zum Lesen aufweisen, gesonderten Wortleitungen zugeord net sind, um einen Dreiport-SRAM-Speicherzellenaufbau zu er halten.

Nachstehend wird eine zwölfte Ausführungsform der Halblei terspeichervorrichtung erläutert. Die zwölfte Ausführungs form beschreibt ein Beispiel eines Schaltungsaufbaus einer Kontrastspeicherzelle (CAM-Zelle).

Fig. 35 ist ein Schaltbild der SRAM-Speicherzelle der zwölf ten Ausführungsform der Halbleiterspeichervorrichtung. Wie Fig. 35 zeigt, ist die Halbleiterspeichervorrichtung der zwölften Ausführungsform dadurch charakterisiert, daß in der Schaltung von Fig. 32 die Bitleitungen BL20 und BL30 mit der Masseleitung verbunden sind und die Sources der NMOS-Transi storen NM1 und NM2 miteinander und außerdem mit einer Über einstimmungsleitung ML verbunden sind. In Fig. 35 werden die erste Wortleitung WL1, die zweite Wortleitung WL2 und die dritte Wortleitung WL3 von Fig. 32 als Wortleitung WL, erste Suchleitung SL11 bzw. zweite Suchleitung SL12 bezeichnet. Im übrigen ist der Verbindungsaufbau gleich wie in Fig. 32 und wird nicht nochmals erläutert.

Die Funktionsweise der CAM-Zelle wird kurz erläutert. Die Schreib- und Leseoperationen sind die gleichen wie in einem herkömmlichen 6-CMOS-SRAM und brauchen hier nicht beschrie ben zu werden. Die Funktionen im Suchmodus werden erläutert. Zuerst werden Daten, die mit gespeicherten Daten zu verglei chen sind, von außen an die Suchleitungen SL11 und SL12 ge führt.

Dieses Beispiel sieht den Fall vor, daß die gespeicherte In formation "1" ist, d. h. daß der Logikzustand des Speicher knotens NA gleich H und der Logikzustand des Speicherknotens NB gleich L ist. Gewöhnlich ist die Übereinstimmungsleitung ML auf H vorgeladen oder wird über einen Lastwiderstand auf dem Netzpotentialwert V_DD gehalten. Ein externer Treiber treibt die Suchleitungen SL11 und SL12 auf den L-Pegel. Da her sind beide NMOS-Transistoren N5 und N6 AUS, der NMOS- Transistor NM2 ist EIN, und der NMOS-Transistor NM1 ist AUS.

Im Suchmodus endet das Vorladen der Übereinstimmungsleitung ML, und die Übereinstimmungsleitung ML wird auf dem schwä cheren Netzpotential V_DD gehalten. Anschließend werden Ver gleichsdaten von dem externen Treiber an die Suchleitungen SL11 und SL12 geführt. Die Vergleichsdaten haben den glei chen Wert ("1") wie die gespeicherten Daten. Wenn "1" an die Suchleitung SL11 und "0" an die Suchleitung SL12 geführt wird, schaltet nur der NMOS-Transistor N5 von AUS zu EIN, aber die Übereinstimmungsleitung ML hält das Netzpotential V_DD, da der NMOS-Transistor NM1 AUS ist.

Es soll angenommen werden, daß die Information "0", die zu der gespeicherten Information entgegengesetzt ist, als Ver gleichsdaten zugeführt wird. In diesem Fall schaltet nur der NMOS-Transistor N6 von AUS zu EIN. Da der NMOS-Transistor NM2 EIN ist, wird die Übereinstimmungsleitung ML in der gleichen Reihe wie die Wortleitung WL verbunden. Wenn in dieser Reihe nur eine einzige Nichtübereinstimmung ist, wird die Übereinstimmungsleitung ML auf den Massepotentialpegel GND heruntergezogen.

Wenn umgekehrt die gespeicherten Daten und die Vergleichsda ten in derselben Reihe sämtlich übereinstimmen, hält die Übereinstimmungsleitung ML den Netzpotentialpegel V_DD, und ein Flag wird gesetzt, um anzuzeigen, daß das Ergebnis der Suche eine Übereinstimmung ist. Eine Speicherzelle, die auf der Basis eines von der Übereinstimmungsleitung ML abgegebe nen Ausgangs bestimmt, ob das Suchergebnis eine Übereinstim mung ist oder nicht, wird als eine CAM-Zelle bezeichnet.

Nachstehend wird die Struktur der Halbleiterspeichervorrich tung gemäß der zwölften Ausführungsform erläutert. Die Fig. 36 bis 39 sind Strukturdiagramme der SRAM-Speicherzelle der Halbleiterspeichervorrichtung der zwölften Ausführungsform und zeigen die Schichten in der Reihenfolge, in der sie aus gehend von der untersten Schicht laminiert sind. In den Fig. 36 bis 39 bezeichnen FL11 bis FL15 und FL31 bis FL35 N⁺-Dif fusionsbereiche, PL11 bis PL16 bezeichnen Polysilizium-Ver bindungsschichten, FL21 bis FL25 bezeichnen P⁺-Diffusionsbe reiche, AL11 bis AL18 bezeichnen erste metallische Verbin dungsschichten, AL21 bis AL29 bezeichnen zweite metallische Verbindungsschichten, und AL31 bis AL32 bezeichnen dritte metallische Verbindungsschichten. Die Verbindungen zwischen diesen Schichten sind die gleichen wie bei den bereits be schriebenen Ausführungsformen und werden nicht nochmals er läutert.

Wie oben beschrieben wird, kann bei der Halbleiterspeicher vorrichtung der zwölften Ausführungsform die Toleranz gegen über weichen Fehlern verbessert werden, und die Auswirkungen der siebten Ausführungsform können selbst bei Verwendung eines CAM-Zellenaufbaus erreicht werden.

Nachstehend wird die Halbleiterspeichervorrichtung einer dreizehnten Ausführungsform erläutert. Die Halbleiterspei chervorrichtung der dreizehnten Ausführungsform beschreibt einen beispielhaften Aufbau einer Zweibit-Zweiport-SRAM- Speicherzelle.

Fig. 40 ist ein Schaltbild, das die SRAM-Speicherzelle der Halbleiterspeichervorrichtung der dreizehnten Ausführungs form zeigt. Wie Fig. 40 zeigt, weist die SRAM-Speicherzelle der dreizehnten Ausführungsform ein Paar von Speicherschal tungen 1 und 2 auf, die jeweils den Aufbau der Schaltung von Fig. 17 haben und mit einer gemeinsamen Wortleitung WWL ver bunden sind.

Die SRAM-Speicherzelle von Fig. 40 umfaßt einen Inverter, der einen PMOS-Transistor PM31 aufweist, der mit einem NMOS- Transistor NM31 komplementär geschaltet ist, einen Inverter, der eine PMOS-Transistor PM32 aufweist, der mit einem NMOS- Transistor NM32 komplementär geschaltet ist, und NMOS-Tran sistoren N31 und N32 für den Zugriff, die mit den Ausgängen der Inverter verbunden sind. Die Gates der NMOS-Transistoren N31 und N32 für den Zugriff sind mit einer gemeinsamen Lese wortleitung RWL verbunden. Dieser Aufbau ergibt eine Zwei bit-Zweiport-SRAM-Speicherzelle.

Nachstehend wird die Struktur der dreizehnten Ausführungs form der Halbleiterspeichervorrichtung erläutert. Die Fig. 41 bis 44 sind Diagramme, die die Struktur der SRAM-Spei cherzelle der Halbleiterspeichervorrichtung der dreizehnten Ausführungsform zeigen, und sie zeigen die Schichten in der Reihenfolge, in der sie ausgehend von der untersten Schicht laminiert sind. In den Fig. 41 bis 44 sind die Teile, die den MOS-Transistoren der Fig. 40 entsprechen, mit den glei chen Bezugszeichen versehen. AL11 bis AL27 sind erste metal lische Verbindungsschichten, AL31 bis AL48 sind zweite me tallische Verbindungsschichten, und AL51 bis AL54 sind dritte metallische Verbindungsschichten. Die Verbindungen zwischen den Schichten sind die gleichen wie bei den bereits beschriebenen Ausführungsformen und werden nicht nochmals erläutert.

Wie oben beschrieben, kann mit der Halbleiterspeichervor richtung der dreizehnten Ausführungsform die Toleranz für weiche Fehler verbessert werden, und die Auswirkungen der siebten Ausführungsform können auch dann erhalten werden, wenn der Aufbau einer Zweibit-Zweiport-SRAM-Speicherzelle angewandt wird.

Nachstehend wird eine vierzehnte Ausführungsform der Halb leiterspeichervorrichtung beschrieben. Die vierzehnte Aus führungsform ist ein Beispiel einer Dreiport-SRAM-Speicher zelle, die einen Schreib/Lese-Port und zwei Nur-Lese-Ports aufweist.

Fig. 45 ist ein Schaltbild, das die SRAM-Speicherzelle der Halbleiterspeichervorrichtung gemäß der vierzehnten Ausfüh rungsform zeigt. Wie Fig. 45 zeigt, weist die SRAM-Speicher zelle der vierzehnten Ausführungsform die in Fig. 17 ge zeigte Schaltung auf. Die SRAM-Speicherzelle von Fig. 45 weist ferner folgendes auf: einen Inverter, der einen PMOS- Transistor PM21 aufweist, der mit einem NMOS-Transistor NM21 komplementär geschaltet ist, einen Inverter, der einen PMOS- Transistor PM22 aufweist, der mit einem NMOS-Transistor NM22 komplementär geschaltet ist, und NMOS-Transistoren N5 und N6 für den Zugriff, die den Ausgängen der Inverter nachgeschal tet sind. Das Gate des NMOS-Transistors N5 für den Zugriff ist mit einer Lesewortleitung RWL1 verbunden. Das Gate des NMOS-Transistors N6 für den Zugriff ist mit einer Lesewort leitung RWL2 verbunden.

Die Eingänge der Inverter sind mit dem Speicherknoten NB des Abschnitts verbunden, der der Schaltung von Fig. 17 ent spricht. Dieser Aufbau ergibt eine Dreiport-SRAM-Speicher zelle, die zum Schreiben/Lesen auf der Wortleitung WWL und zum Lesen auf den beiden Lesewortleitungen RWL1 und RWL2 im stande ist.

Nachstehend wird der Aufbau der Halbleiterspeichervorrich tung der vierzehnten Ausführungsform erläutert. Die Fig. 46 bis 49 sind Diagramme, die die Struktur der SRAM-Speicher zelle der Halbleiterspeichervorrichtung der vierzehnten Aus führungsform und die Schichten in der Reihenfolge zeigen, in der sie ausgehend von der untersten Schicht laminiert sind.

In den Fig. 46 bis 49 sind die den MOS-Transistoren der Fig. 45 entsprechenden Teile mit den gleichen Bezugszeichen ver sehen. AL11 bis AL22 bezeichnen erste metallische Verbin dungsschichten, AL31 bis AL43 bezeichnen zweite metallische Verbindungsschichten, und AL51 bis AL54 bezeichnen dritte metallische Verbindungsschichten. Die Schichten sind auf die gleiche Weise wie bei den bereits beschriebenen Ausführungs formen verbunden und werden nicht weiter erläutert.

Wie oben beschrieben, kann bei der Halbleiterspeichervor richtung der vierzehnten Ausführungsform die Toleranz für weiche Fehler verbessert werden, und die Auswirkungen der siebten Ausführungsform können auch dann erhalten werden, wenn eine Dreiport-SRAM-Speicherzelle verwendet wird, die einen Schreib/Lese-Port und zwei Nur-Lese-Ports aufweist.

Nachstehend wird eine fünfzehnte Ausführungsform der Halb leiterspeichervorrichtung beschrieben. Die fünfzehnte Aus führungsform fügt zwei Paare von NMOS-Transistoren für den Zugriff zu dem SRAM-Speicherzellenaufbau der Fig. 12 hinzu, der in der vierten Ausführungsform beschrieben wurde, und sieht eine spezielle Strukturausbildung für eine Zweiport- SRAM-Speicherzelle vor.

Fig. 50 ist ein Schaltbild einer SRAM-Speicherzelle der Halbleiterspeichervorrichtung der fünfzehnten Ausführungs form. In Fig. 50 bilden der PMOS-Transistor PM1 und die NMOS-Transistoren NM1 und NM3 einen ersten CMOS-Inverter. Der PMOS-Transistor PM2 und die NMOS-Transistoren NM2 und NM4 bilden einen zweiten CMOS-Inverter. Der Eingang und der Ausgang sind zwischen den CMOS-Invertern kreuzweise verbun den.

Die MOS-Transistoren PM1, PM2, NM1, NM2, NM3 und NM4 bilden ein Flipflop. In Fig. 50 können die Logikzustände an dem Speicherknoten NA, der den Ausgangspunkt des ersten CMOS-In verters und den Eingangspunkt des zweiten CMOS-Inverters bildet, sowie an dem Speicherknoten NM, der den Ausgangs punkt des zweiten CMOS-Inverters und den Eingangspunkt des ersten CMOS-Inverters bildet, gelesen und geschrieben wer den.

Die NMOS-Transistoren N3, N4, N5 und N6 dienen als MOS-Tran sistoren für den Zugriff. Das Gate des NMOS-Transistors N3 ist mit der ersten Wortleitung WL1 verbunden, seine Source ist mit dem Speicherknoten NA verbunden, und sein Drain ist mit einer ersten Normalphasen-Bitleitung BL11 verbunden. Das Gate des NMOS-Transistors N5 ist mit der zweiten Wortleitung WL2 verbunden, seine Source ist mit dem Speicherknoten NA verbunden, und sein Drain ist mit einer zweiten Normalpha sen-Bitleitung BL21 verbunden.

Das Schaltbild von Fig. 50 zeigt einen Fall, bei dem die in Fig. 3 gezeigten Anschlüsse WL11 und WL12 durch eine erste Wortleitung WL1 verbunden sind und die Anschlüsse WL21 und WL22 durch eine zweite Wortleitung WL2 verbunden sind. Somit ist es möglich, gespeicherte Werte an einem ersten Port durch Wahl der ersten Wortleitung WL1, der ersten Normalpha sen-Bitleitung BL11 und der ersten Inversphasen-Bitleitung BL12 zu lesen. Ferner ist es möglich, gespeicherte Werte an einem zweiten Port durch Wahl der zweiten Wortleitung WL2, der zweiten Normalphasen-Bitleitung BL21 und der zweiten In versphasen-Bitleitung BL22 zu lesen.

In Fig. 50 sind die beiden NMOS-Transistoren N1 und N2 hin zugefügt, und ihre Sources und Drains sind miteinander ver bunden. Insbesondere ist der Drain des NMOS-Transistors N1 mit dem Speicherknoten NA verbunden, und sein Gate ist mit dem Speicherknoten NB verbunden. Der Drain des NMOS-Transi stors N2 ist mit dem Speicherknoten NB verbunden, und sein Gate ist mit dem Speicherknoten NA verbunden.

Die Fig. 51 bis 54 zeigen Strukturen der SRAM-Speicherzelle der Halbleiterspeichervorrichtung gemäß der fünfzehnten Aus führungsform. Fig. 51 zeigt eine Schicht, die einen Mulden bereich, der in einem Halbleitersubstrat vorgesehen ist, einen in dem Muldenbereich vorgesehenen Diffusionsbereich und eine darüber vorgesehene Polysilizium-Verbindungsschicht aufweist.

Wie Fig. 51 zeigt, sind in der Speicherzelle der Halbleiter speichervorrichtung der fünfzehnten Ausführungsform ein er ster P-Muldenbereich PW1, ein N-Muldenbereich NW und ein zweiter P-Muldenbereich PW2 in dieser Reihenfolge parallel zu der Oberfläche des Halbleitersubstrats vorgesehen. Die beiden P-Muldenbereiche PW1 und PW2 sind dabei auf beiden Seiten des N-Muldenbereichs NW unterteilt.

Die Muldenbereiche sind so angeordnet, daß die Grenzfläche zwischen dem ersten P-Muldenbereich PW1 und dem N-Muldenbe reich NW (nachstehend "erste Muldengrenzfläche") zu der Grenzfläche zwischen dem zweiten P-Muldenbereich PW und dem N-Muldenbereich NW (nachstehend "zweite Muldengrenzfläche") parallel ist. Es sind Trennbereiche zwischen dem N-Muldenbe reich NW und dem ersten P-Muldenbereich PW1 sowie zwischen dem N-Muldenbereich NW und dem zweiten P-Muldenbereich PW2 vorhanden, jedoch in Fig. 51 nicht gezeigt.

Ein N⁺-Source-Drainbereich NSD1 ist in dem P-Muldenbereich PW1 vorgesehen, ein P⁺-Source-Drainbereich PSD ist in dem N- Muldenbereich NW durch Injektion von P-leitenden Störstellen vorgesehen, und ein N⁺-Source-Drainbereich NSD2 ist in dem P-Muldenbereich PW2 vorgesehen.

Die NMOS-Transistoren NM1, NM3, N1, N3 und N5, die in Fig. 50 gezeigt sind, sind in dem N⁺-Source-Drainbereich NSD1 vorgesehen, die PMOS-Transistoren PM1 und PM2 von Fig. 50 sind in dem P⁺-Source-Drainbereich PSD vorgesehen, und die NMOS-Transistoren NM2, NM4, N2, N4 und N6 von Fig. 50 sind in dem N⁺-Source-Drainbereich NSD2 vorgesehen.

Die Struktur jeder der Schichten, die in den Fig. 51 bis 54 gezeigt sind, wird in dieser Reihenfolge erläutert. In der in Fig. 51 gezeigten Schicht sind in dem ersten P-Muldenbe reich PW1 zwei Polysilizium-Verbindungsschichten PL13 und PL14 vorgesehen und verlaufen rechtwinklig zu der ersten Muldengrenzlinie. Gleichermaßen sind zwei Polysilizium-Ver bindungsschichten PL15 und PL16 in dem zweiten P-Muldenbe reich PW2 vorgesehen und verlaufen rechtwinklig zu der zwei ten Muldengrenzfläche.

Eine hakenartige Polysilizium-Verbindungsschicht PL12 ist von dem N-Muldenbereich NW zu dem ersten P-Muldenbereich PW1 vorgesehen. Die Polysilizium-Verbindungsschicht PL12 ver läuft rechtwinklig zu der ersten Muldengrenzfläche, und ihr hakenförmiger Abschnitt ist in dem ersten P-Muldenbereich PW1 positioniert. Wie Fig. 51 zeigt, sind die beiden Achsen, die den hakenförmigen Abschnitt der Polysilizium-Verbin dungsschicht PL12 aufweisen (Hauptachse und Winkelachse), so vorgesehen, daß sie an die Achsen der beiden Polysilizium- Verbindungsschichten PL13 bzw. PL14 angepaßt sind. In Fig. 51 ist die Hauptachse der Polysilizium-Verbindungsschicht PL12 an die Polysilizium-Verbindungsschicht PL14 angepaßt. Das andere Ende der Polysilizium-Verbindungsschicht PL12 ist über der zweiten Muldengrenzfläche vorgesehen.

Gleichermaßen ist eine hakenförmige Polysilizium-Verbin dungsschicht PL11 von dem N-Muldenbereich NW zu dem zweiten P-Muldenbereich PW2 vorgesehen. Die Polysilizium-Verbin dungsschicht PL11 verläuft rechtwinklig zu der zweiten Mul dengrenzfläche, und ihr hakenförmiger Abschnitt ist in dem zweiten P-Muldenbereich PW2 positioniert. Wie Fig. 51 zeigt, sind die beiden Achsen, die den hakenförmigen Abschnitt der Polysilizium-Verbindungsschicht PL11 aufweisen, so vorgese hen, daß sie an die Achsen der beiden Polysilizium-Verbin dungsschichten PL15 bzw. PL16 angepaßt sind. In Fig. 51 ist die Hauptachse der Polysilizium-Verbindungsschicht PL11 an die Polysilizium-Verbindungsschicht PL15 angepaßt. Das an dere Ende der Polysilizium-Verbindungsschicht PL11 ist über der ersten Muldengrenzfläche vorgesehen.

N⁺-Diffusionsbereiche FL11 und FL12 sind durch Injektion von N-leitfähigen Störstellen an jeder Seite der Polysilizium- Verbindungsschicht PL13 in dem ersten P-Muldenbereich PW1 gebildet, wodurch der NMOS-Transistör N3 gebildet ist, der die Polysilizium-Verbindungsschicht PL13 als Gateelektrode hat. N⁺-Diffusionsbereiche FL11 und FL13 sind an jeder Seite der Polysilizium-Verbindungsschicht PL14 gebildet, wodurch der NMOS-Transistor N5 gebildet ist, der die Polysilizium- Verbindungsschicht PL14 als Gateelektrode hat.

Da die NMOS-Transistoren N3 und N5 mit den Polysilizium-Ver bindungsschichten PL13 und PL14 ausgefluchtet sind, können die N⁺-Diffusionsbereiche FL11 bis FL13 in einer Geraden vorgesehen sein, die zu der ersten Muldengrenzfläche paral lel ist. Daher kann der N⁺-Diffusionsbereich FL11 von den NMOS-Transistoren N3 und N5 gemeinsam genutzt werden. Gemäß dem Schaltbild von Fig. 50 hat die gemeinsame Nutzung des N⁺-Diffusionsbereichs FL11 die Auswirkung, daß die Sources der NMOS-Transistoren N3 und N5 miteinander verbunden sind und die von ihnen eingenommene Fläche verkleinert wird.

N⁺-Diffusionsbereiche FL15 und FL16 sind durch Injektion von N-leitenden Störstellen an jeder Seite der Hauptachse des hakenförmigen Abschnitts der Polysilizium-Verbindungsschicht PL12 in dem ersten P-Muldenbereich PW1 gebildet, wodurch der NMOS-Transistor NW3 gebildet ist, der die Hauptachse der Po lysilizium-Verbindungsschicht PL12 als seine Gateelektrode hat. Ferner sind N⁺-Diffusionsbereiche FL14 und FL16 an je der Seite der Winkelachse des hakenförmigen Abschnitts der Polysilizium-Verbindungsschicht PL12 ausgebildet, wodurch der NMOS-Transistor NM1 gebildet ist, der die Winkelachse der Polysilizium-Verbindungsschicht PL12 als seine Gateelek trode hat. Gemäß dem Schaltbild von Fig. 50 verbindet der hakenförmige Abschnitt der Polysilizium-Verbindungsschicht PL12 die Gates der NMOS-Transistoren NM1 und NM3 miteinan der. Der N⁺-Diffusionsbereich FL16 ist gemeinsam mit dem N⁺- Diffusionsbereich FL11 vorgesehen.

Da wie im Fall der NMOS-Transistoren N3 und N5 die NMOS- Transistoren NM1 und NM3 mit der Hauptachse und der Winkel achse des hakenförmigen Abschnitts der Polysilizium-Verbin dungsschicht PL12 ausgefluchtet sind, können die N⁺-Diffusi onsbereiche FL14 bis FL16 auf einer Geraden vorgesehen sein, die zu der ersten Muldengrenzfläche parallel ist. Daher kann der N⁺-Diffusionsbereich FL16 von den NMOS-Transistoren NM1 und NM3 gemeinsam genutzt werden. Gemäß dem Schaltbild von Fig. 50 hat die gemeinsame Nutzung des N⁺-Diffusionsbereichs FL16 den Effekt, daß die Drains der NMOS-Transistoren NM1 und NM3 miteinander verbunden sind und die von ihnen einge nommene Fläche kleiner ist.

Der Winkelabschnitt der Polysilizium-Verbindungsschicht PL12 bildet zwangsläufig das Gate des NMOS-Transistors N1, der die N⁺-Diffusionsbereiche FL11 bzw. FL16 als seine Source bzw. seinen Drain hat. Somit kann die Source des NMOS-Tran sistors N1, der zur Erhöhung der Kapazität des Speicherkno tens NA neu hinzugefügt wurde, mit den Sources der NMOS- Transistoren N3 und N5 gemeinsam genutzt werden. Zusätzlich kann der Drain des NMOS-Transistors N1 mit den Drains der NMOS-Transistoren NM1 und NM3 gemeinsam genutzt werden. Da her kann die von dem NMOS-Transistor N1 eingenommene Fläche verkleinert sein.

Wie Fig. 51 zeigt, sind die Polysilizium-Verbindungsschicht PL14 und die Hauptachse der Polysilizium-Verbindungsschicht PL12 auf derselben Geraden vorgesehen. Das gilt auch für die Polysilizium-Verbindungsschicht PL13 und die Winkelachse der Polysilizium-Verbindungsschicht PL12. Daher können Zwischen räume zwischen den NMOS-Transistoren NM1 und NM3 und dem NMOS-Transistor N3 und N5 kleiner gemacht werden, so daß die von den fünf NMOS-Transistoren in dem ersten P-Muldenbereich PW1 eingenommene Fläche kleiner wird.

Gleichermaßen sind N⁺-Diffusionsbereiche FL31 und FL32 durch Injektion von N-leitenden Störstellen an jeder Seite der Po lysilizium-Verbindungsschicht PL15 in dem zweiten P-Mulden bereich PW vorgesehen unter Bildung des NMOS-Transistors N4, der die Polysilizium-Verbindungsschicht PL15 als seine Gateelektrode hat. Ferner sind N⁺-Diffusionsbereiche FL31 und FL33 durch Injektion von N-leitenden Störstellen an je der Seite der Polysilizium-Verbindungsschicht PL16 vorgese hen unter Bildung des NMOS-Transistors N6, der die Polysili zium-Verbindungsschicht PL16 als seine Gateelektrode hat. Da die NMOS-Transistoren N4 und N6 mit den Polysilizium-Ver bindungsschichten PL15 und PL16 ausgefluchtet sind, können die N⁺-Diffusionsbereiche FL31 bis FL33 in einer Geraden vorgesehen sein, die zu der zweiten Muldengrenzfläche paral lel ist. Daher kann der N⁺-Diffusionsbereich FL31 von den NMOS-Transistoren N4 und N6 gemeinsam genutzt werden. Gemäß dem Schaltbild von Fig. 50 bewirkt die gemeinsame Nutzung des N⁺-Diffusionsbereichs FL16 eine Verbindung der Sources der NMOS-Transistoren N4 und N6 und eine Verkleinerung der davon eingenommenen Fläche.

N⁺-Diffusionsbereiche FL34 und FL36 sind durch Injektion von N-leitenden Störstellen an jeder Seite der Hauptachse des hakenförmigen Abschnitts der Polysilizium-Verbindungsschicht PL11 in dem zweiten P-Muldenbereich PW2 vorgesehen, so daß der NMOS-Transistor NW2 gebildet ist, der die Hauptachse der Polysilizium-Verbindungsschicht PL11 als seine Gateelektrode hat. Ferner sind N⁺-Diffusionsbereiche FL35 und FL36 an je der Seite der Winkelachse des hakenförmigen Abschnitts der Polysilizium-Verbindungsschicht PL11 vorgesehen unter Bil dung des NMOS-Transistors NM4, der die Winkelachse der Poly silizium-Verbindungsschicht PL11 als seine Gateelektrode hat. Gemäß der in Fig. 50 gezeigten Schaltung verbindet der hakenförmige Abschnitt der Polysilizium-Verbindungsschicht PL11 die Gates der NMOS-Transistoren NM2 und NM4.

Da ebenso wie im Fall der oben genannten NMOS-Transistoren N4 und N6 die NMOS-Transistoren NM2 und NM4 mit der Haupt achse und der Winkelachse des hakenförmigen Abschnitts der Polysilizium-Verbindungsschicht PL11 ausgefluchtet sind, können die N⁺-Diffusionsbereiche FL34 bis FL36 auf einer Ge raden vorgesehen sein, die zu der zweiten Muldengrenzfläche parallel ist. Daher kann der N⁺-Diffusionsbereich FL36 von den NMOS-Transistoren NM2 und NM4 gemeinsam genutzt werden. Gemäß der Schaltung von Fig. 50 hat die gemeinsame Nutzung des N⁺-Diffusionsbereichs FL36 die Auswirkung, daß die Drains der NMOS-Transistoren NM2 und NM4 verbunden sind und die von ihnen eingenommene Fläche kleiner ist.

Der Winkelabschnitt der Polysilizium-Verbindungsschicht PL11 bildet zwangsläufig das Gate des NMOS-Transistors N2, der die N⁺-Diffusionsbereiche FL31 und FL36 als seine Source bzw. seinen Drain hat. Somit kann die Source des NMOS-Tran sistors N2, der zur Erhöhung der Kapazität des Speicherkno tens NB hinzugefügt wurde, mit den Sources der NMOS-Transi storen N4 und N6 gemeinsam genutzt werden. Außerdem kann der Drain des NMOS-Transistors N2 mit den Drains der NMOS-Tran sistoren NM2 und NM4 gemeinsam genutzt werden. Daher kann die von dem NMOS-Transistor N2 eingenommene Fläche verklei nert werden.

Wie Fig. 51 zeigt, sind die Polysilizium-Verbindungsschicht PL15 und die Hauptachse der Polysilizium-Verbindungsschicht PL11 auf derselben Geraden vorgesehen. Das gilt auch für die Polysilizium-Verbindungsschicht PL16 und die Winkelachse der Polysilizium-Verbindungsschicht PL11. Daher können Zwischen räume zwischen den NMOS-Transistoren NM2 und NM4 und den NMOS-Transistoren N4 und N6 kleiner gemacht werden, so daß die von den fünf NMOS-Transistoren in dem zweiten P-Mulden bereich PW2 eingenommene Fläche kleiner gemacht wird.

P⁺-Diffusionsbereiche FL21 und FL22 sind durch Injektion von P-leitenden Störstellen an jeder Seite der Hauptachse der Polysilizium-Verbindungsschicht PL12 in dem N-Muldenbereich NW vorgesehen unter Bildung des PMOS-Transistors PM1, der die Hauptachse der Polysilizium-Verbindungsschicht PL12 als Gateelektrode hat. Ferner sind P⁺-Diffusionsbereiche FL23 und FL24 an jeder Seite der Hauptachse der Polysilizium-Ver bindungsschicht PL11 vorgesehen, wodurch der PMOS-Transistor PM2 gebildet ist, der die Hauptachse der Polysilizium-Ver bindungsschicht PL11 als Gateelektrode hat.

Die Anordnung der PMOS-Transistoren PM1 und PM2 ist entspre chend den Positionen der Polysilizium-Verbindungsschichten PL11 und PL12 bestimmt. Wie Fig. 51 zeigt, kann der Zwi schenraum zwischen den Polysilizium-Verbindungsschichten PL11 und PL12 ungefähr so schmal wie die Größe der P⁺-Diffu sionsbereiche FL21 und FL23 (der kleinste Abstand der Tran sistoren) gemacht werden. Die Gesamtfläche, die von der Struktur der Speicherzelle benötigt wird, kann auf ein Mini mum reduziert werden, indem die P⁺-Diffusionsbereiche FL21 und FL23 ungefähr ebenso groß wie die P⁺-Diffusionsbereiche FL11 und FL16 des ersten P-Muldenbereichs PW1 und die P⁺- Diffusionsbereiche FL31 und FL36 des zweiten P-Muldenbe reichs PW2 gemacht werden.

Wie Fig. 51 zeigt, ist in jeder der Polysilizium-Verbin dungsschichten PL11, PL12, PL13, PL14, PL15 und PL16, den P⁺-Diffusionsbereichen FL21 bis FL24, den N⁺-Diffusionsbe reichen FL1 bis FL16 sowie FL31 bis FL36 ein Verbindungsloch vorgesehen. Die Verbindungslöcher verbinden diese Schich ten/Bereiche elektrisch mit der darüberliegenden Schicht.

Nachstehend wird die Schicht erläutert, die auf der in Fig. 51 gezeigten Schicht vorgesehen ist. Fig. 52 zeigt eine Schicht, die eine erste metallische Verbindungsschicht auf weist, die auf der Schicht von Fig. 51 vorgesehen ist. Die Schicht von Fig. 52 weist eine erste metallische Verbin dungsschicht AL11 zum elektrischen Verbinden der N⁺-Diffusi onsbereiche FL11 und FL16, des P⁺-Diffusionsbereichs FL21 und der Polysilizium-Verbindungsschicht PL11 auf. Entspre chend dem in Fig. 50 gezeigten Schaltungsaufbau verbindet die erste metallische Verbindungsschicht AL11 den Drain des PMOS-Transistors PM1, den Drain des NMOS-Transistors NM1, den Drain des NMOS-Transistors NM3, den Drain des NMOS-Tran sistors N1, das Gate des NMOS-Transistors N2, das Gate des PMOS-Transistors PM2, das Gate des NMOS-Transistors NM2, die Source des NMOS-Transistors N3, das Gate des NMOS-Transi stors NM4 und die Sourde des NMOS-Transistors N5.

Eine erste metallische Verbindungsschicht AL12 ist ebenfalls vorgesehen und stellt die elektrische Verbindung zwischen den N⁺-Diffusionsbereichen FL31 und FL36, dem P⁺-Diffusions bereich FL23 und der Polysilizium-Verbindungsschicht PL12 her. Entsprechend dem in Fig. 50 gezeigten Schaltungsaufbau verbindet die erste metallische Verbindungsschicht AL12 den Drain des PMOS-Transistors PM2, den Drain des NMOS-Transi stors NM2, den Drain des NMOS-Transistors NM4, den Drain des NMOS-Transistors N2, das Gate des NMOS-Transistors N1, das Gate des PMOS-Transistors PM1, das Gate des NMOS-Transistors NM1, das Gate des NMOS-Transistors NM3, die Source des NMOS- Transistors N4 und die Source des NMOS-Transistors N6.

Da in der ersten metallischen Verbindungsschicht AL11 die Verbindungen mit dem P⁺-Diffusionsbereich FL21 und den N⁺- Diffusionsbereichen FL11 und FL16 wie oben beschrieben in einer Geraden vorgesehen sind, kann die diese drei Punkte verbindende Verbindung linear gemacht werden. Das gleiche gilt für die zweite metallische Verbindungsschicht AL12.

Die in Fig. 52 gezeigte Schicht weist ferner auf: eine erste metallische Verbindungsschicht AL13 zum Verlagern des Ver bindungspunkts des N⁺-Diffusionsbereichs FL12 der darunter liegenden Schicht, eine erste metallische Verbindungsschicht AL14 zum Verlagern des Verbindungspunkts des P⁺-Diffusions bereichs FL22, eine erste metallische Verbindungsschicht AL15 zum Verlagern des Verbindungspunkts des P⁺-Diffusions bereichs FL24 und eine erste metallische Verbindungsschicht AL16 zum Verlagern des Verbindungspunkts des N⁺-Diffusions bereichs FL33.

Anschließend wird eine Schicht beschrieben, die auf der in Fig. 52 gezeigten Schicht vorgesehen ist. Fig. 53 zeigt eine Schicht, die eine zweite metallische Verbindungsschicht auf weist, die auf der in Fig. 52 gezeigten Schicht vorgesehen ist. Die Schicht von Fig. 53 weist eine zweite metallische Verbindungsschicht AL24 auf, um ein Netzpotential V_DD über die erste metallische Verbindungsschicht AL14 von Fig. 52 an den P⁺-Diffusionsbereich FL22 anzulegen und das Netzpoten tial V_DD über die erste metallische Verbindungsschicht AL15 an den P⁺-Diffusionsbereich FL24 anzulegen. Die zweite me tallische Verbindungsschicht AL24 wirkt als Netzleitung und verbindet gemäß dem Schaltungsaufbau von Fig. 50 die Sources der PMOS-Transistoren PM1 und PM2 mit der Energieversorgung.

Zweite metallische Verbindungsschichten AL23 und AL25 sind ebenfalls vorgesehen und führen ein Massepotential GND über das Kontaktloch + Verbindungsloch von Fig. 52 an die N⁺-Dif fusionsbereiche FL34 und FL35. Die zweiten metallischen Ver bindungsschichten AL23 und AL25 wirken als Masseleitungen und erden gemäß dem Schaltungsaufbau von Fig. 50 die Sources der NMOS-Transistoren NM1 bis NM4.

Da, wie Fig. 51 zeigt, die N⁺-Diffusionsbereiche FL14 und FL15 auf einer Geraden vorgesehen sind, die zu der ersten Muldengrenzfläche parallel ist, können die Kontaktlöcher an diesen N⁺-Diffusionsbereichen so vorgesehen sein, daß eine die Löcher verbindende Gerade parallel zu der ersten Mulden grenzfläche ist. Das heißt, die zweite metallische Verbin dungsschicht AL23 von Fig. 53 kann linear und parallel zu der ersten Muldengrenzfläche ausgeführt sein. Das gleiche gilt für die zweite metallische Verbindungsschicht AL25.

Die in Fig. 53 gezeigte Schicht weist ferner auf: eine zweite metallische Verbindungsschicht AL21, die über das Kontaktloch + Verbindungsloch von Fig. 52 mit dem N⁺-Diffu sionsbereich FL13 der darunterliegenden Schicht verbunden ist und als eine zweite Normalphasen-Bitleitung BL21 dient, eine zweite metallische Verbindungsschicht AL22, die mit dem N⁺-Diffusionsbereich FL12 verbunden ist und als eine erste Normalphasen-Bitleitung BL11 dient, eine zweite metallische Verbindungsschicht AL26, die mit dem N⁺-Diffusionsbereich FL33 verbunden ist und als eine zweite Inversphasen-Bitlei tung BL22 dient, und eine zweite metallische Verbindungs schicht AL27, die mit dem N⁺-Diffusionsbereich FL32 verbun den ist und als eine erste Inversphasen-Bitleitung BL12 dient.

In dem Schaltbild von Fig. 50 verbinden diese zweiten metal lischen Verbindungsschichten AL21, AL22, AL26 und AL27 je weils den Drain des NMOS-Transistors N3 mit der ersten Nor malphasen-Bitleitung BL11, den Drain des NMOS-Transistors N5 mit der zweiten Normalphasen-Bitleitung BL21, den Drain des NMOS-Transistors N4 mit der ersten Inversphasen-Bitleitung BL12 und den Drain des NMOS-Transistors N6 mit der zweiten Inversphasen-Bitleitung BL22.

Die zweiten metallischen Verbindungsschichten AL21, AL22, AL26 und AL27 können auf einer Geraden vorgesehen sein, die parallel zu der ersten Muldengrenzfläche verläuft. Dies er möglicht es in einer einzelnen Speicherzelle, die Längen der ersten Normalphasen-Bitleitung BL11, der zweiten Normalpha sen-Bitleitung BL12, der ersten Inversphasen-Bitleitung BL12 und der zweiten Inversphasen-Bitleitung BL22 zu verkürzen.

Nachstehend wird eine Schicht erläutert, die auf der Schicht von Fig. 53 vorgesehen ist. Fig. 54 zeigt eine Schicht, die eine dritte metallische Verbindungsschicht aufweist, die auf der in Fig. 53 gezeigten Schicht vorgesehen ist. Die Schicht von Fig. 54 weist eine dritte metallische Verbindungsschicht AL31 auf, die die Polysilizium-Verbindungsschichten PL13 und PL15 über das Verbindungsloch verbindet und als eine erste Wortleitung WL1 wirkt. In dem Schaltungsaufbau von Fig. 50 verbindet die dritte metallische Verbindungsschicht AL31 die Gates der NMOS-Transistoren N3 und N4 mit der ersten Wort leitung WL1.

Die in Fig. 54 gezeigte Schicht weist ferner eine dritte me tallische Verbindungsschicht AL32 auf, die die Polysilizium- Verbindungsschichten PL14 und PL16 über das Verbindungsloch verbindet und als eine zweite Wortleitung WL2 wirkt. In dem Schaltungsaufbau von Fig. 50 verbindet die dritte metalli sche Verbindungsschicht AL32 die Gates der NMOS-Transistoren N5 und N6 mit der zweiten Wortleitung WL2.

Da, wie Fig. 51 zeigt, die Polysilizium-Verbindungsschichten PL13 und PL15 auf derselben Geraden vorgesehen sind, die rechtwinklig zu der ersten Muldengrenzfläche verläuft, kön nen die Kontaktlöcher und dergleichen auf den Polysilizium- Verbindungsschichten und die Gerade, die die beiden Kontakt löcher und dergleichen verbindet, rechtwinklig zu der ersten Muldengrenzfläche vorgesehen sein. Daher kann die in Fig. 54 gezeigte dritte metallische Verbindungsschicht AL31 linear gemacht werden und rechtwinklig zu der ersten Muldengrenz fläche verlaufen. Das gleiche gilt für die dritte metalli sche Verbindungsschicht AL32. Das ermöglicht eine noch wei tere Verkürzung der ersten metallischen Verbindungsschicht AL31 und der zweiten metallischen Verbindungsschicht AL32 innerhalb einer einzelnen Speicherzelle.

Wie oben beschrieben wird, nutzen bei der Halbleiterspei chervorrichtung der fünfzehnten Ausführungsform die PMOS- Transistoren P1 und P2 zur Erhöhung der Kapazität der Spei cherknoten NA und NB den P⁺-Diffusionsbereich FL16 gemein sam. Die Verbindung zwischen dem Drain des NMOS-Transistors N1 und dem Drain des NMOS-Transistors NM1, also die Verbin dung zwischen dem Speicherknoten NA und dem NMOS-Transistor N1, wird durch gemeinsame Nutzung des P⁺-Diffusionsbereichs FL16 erreicht. Die Verbindung zwischen dem Drain des NMOS- Transistors N2 und dem Drain des NMOS-Transistors NM2, also die Verbindung zwischen dem Speicherknoten NB und dem NMOS- Transistor N2, wird durch gemeinsame Nutzung des P⁺-Diffusi onsbereichs FL36 erreicht. Daher kann die von den neu hinzu gefügten NMOS-Transistoren N1 und N2 eingenommene Fläche verkleinert sein, was einen höheren Integrationsgrad des Speicherzellen-Arrays ermöglicht.

Wie oben beschrieben wird, sind gemäß der Erfindung Last transistoren wie etwa diodengeschaltete MOS-Transistoren mit den Drains eines ersten NMOS-Transistors und eines zweiten NMOS-Transistors NM1 verbunden, wodurch eine SRAM-Speicher zelle erhalten wird. Der Drain eines ersten PMOS-Transistors und das Gate eines zweiten PMOS-Transistors sind mit einem ersten Knoten, der ein Speicherknoten ist, verbunden. Der Drain des zweiten PMOS-Transistors und das Gate des ersten PMOS-Transistors sind mit einem zweiten Knoten, der ein wei terer Speicherknoten ist, verbunden. Die Gatekapazität und die Drainkapazität der PMOS-Transistoren kann zu den Spei cherknoten hinzuaddiert werden, so daß die Vorteile erreicht werden, daß Fehloperationen wie etwa eine Inversion gespei cherter Daten aufgrund von externen Faktoren wie etwa α- Strahlen unwahrscheinlich sind und die Toleranz gegenüber weichen Fehlern erhöht werden kann.

Ferner ist ein Inverter, der den ersten NMOS-Transistor und den dritten PMOS-Transistor aufweist, mit einem Inverter, der den zweiten NMOS-Transistor und den vierten PMOS-Transi stor aufweist, komplementär verbunden, wodurch eine SRAM- Speicherzelle gebildet ist. Der Drain des ersten PMOS-Tran sistors und das Gate eines zweiten PMOS-Transistors sind mit dem ersten Knoten, der der Speicherknoten ist, verbunden. Der Drain des zweiten PMOS-Transistors und das Gate des er sten PMOS-Transistors sind mit dem zweiten Knoten, der der andere Speicherknoten ist, verbunden. Die Gatekapazität und die Drainkapazität der PMOS-Transistoren kann zu den Spei cherknoten hinzugefügt werden, was zu den Vorteilen führt, daß Fehloperationen wie etwa eine Inversion von gespeicher ten Daten aufgrund von externen Faktoren wie α-Strahlen un wahrscheinlich werden und die Toleranz gegenüber weichen Fehlern erhöht werden kann.

Ferner ist zwischen dem ersten PMOS-Transistor und dem drit ten PMOS-Transistor ein gemeinsamer P⁺-Diffusionsbereich vorgesehen und mit ihren Drains verbunden, und zwischen dem zweiten PMOS-Transistor und dem vierten PMOS-Transistor ist ein gemeinsamer P⁺-Diffusionsbereich vorgesehen und mit ih ren Drains verbunden. Daher kann die von den PMOS-Transisto ren eingenommene Fläche selbst dann verkleinert werden, wenn der erste und der zweite PMOS-Transistor, die mit dem Spei chervorgang nichts zu tun haben, hinzugefügt sind.

Weiterhin sind die Sources des ersten PMOS-Transistors und des zweiten PMOS-Transistors, die dem ersten und dem zweiten Knoten, die als Speicherknoten dienen, hinzugefügt sind, zu sammengeschaltet. Wenn also der erste PMOS-Transistor oder der zweite PMOS-Transistor entsprechend dem Speicherstatus der Speicherknoten EIN geschaltet ist, kann die Sourcekapa zität des PMOS-Transistors, der EIN geschaltet wurde, dem Speicherknoten hinzugefügt werden, was zu den Vorteilen führt, daß Fehloperationen wie etwa eine Inversion von ge speicherten Daten aufgrund von externen Faktoren wie α- Strahlen unwahrscheinlich sind und die Toleranz gegenüber weichen Fehlern erhöht werden kann.

Ferner ist zwischen dem ersten PMOS-Transistor und dem zwei ten PMOS-Transistor ein gemeinsamer P⁺-Diffusionsbereich vorgesehen und mit ihren Sources verbunden. Daher kann die von dem ersten und dem zweiten PMOS-Transistor eingenommene Fläche verkleinert werden.

Ferner sind die Source und der Drain des ersten PMOS-Transi stors zusammengeschaltet, und Source und Drain des zweiten PMOS-Transistors sind zusammengeschaltet. Somit können die Sourcekapazität und die Drainkapazität des ersten PMOS-Tran sistors und die Gatekapazität des zweiten PMOS-Transistors zu dem ersten Knoten, der ein Speicherknoten ist, hinzuge fügt werden, und die Sourcekapazität und die Drainkapazität des zweiten PMOS-Transistors und die Gatekapazität des er sten PMOS-Transistors können zu dem zweiten Knoten, der ein Speicherknoten ist, hinzugefügt werden. Das führt zu den Vorteilen, daß Fehloperationen wie eine Inversion von ge speicherten Daten aufgrund von externen Faktoren wie etwa α- Strahlen unwahrscheinlich sind und die Toleranz gegenüber weichen Fehlern erhöht wird.

Weiterhin können NMOS-Transistoren anstelle des ersten und/oder zweiten PMOS-Transistors, die zur Erhöhung der Ka pazität der Speicherknoten hinzugefügt sind, verwendet wer den. In Abhängigkeit von dem Aufbau der Struktur der Spei cherzelle ist die Verwendung eines NMOS-Transistors als dem neu hinzugefügten MOS-Transistor besonders wirkungsvoll bei der Verringerung der Zellenfläche.

Außerdem werden die oben angegebenen ersten und zweiten PMOS-Transistoren und dergleichen einer SRAM-Speicherzelle hinzugefügt, in der ein NMOS-Transistor für den Lese- und Schreibzugriff auf gespeicherte Daten mit jedem von dem er sten und dem zweiten Knoten, die die Speicherknoten sind, verbunden ist, oder einer Zweiport-SRAM-Speicherzelle hinzu gefügt, in der zwei der NMOS-Transistoren für den Zugriff mit jedem Speicherknoten verbunden sind. Daher kann die Gatekapazität und dergleichen der PMOS-Transistoren den Speicherknoten hinzugefügt werden, wodurch die Toleranz ge genüber weichen Fehlern erhöht wird.

Ferner sind der erste, zweite, dritte und vierte PMOS-Tran sistor in demselben N-Muldenbereich vorgesehen. Daher kann der gemeinsame Diffusionsbereich, der die Drains und Sources der PMOS-Transistoren bildet und die PMOS-Transistoren zu sammenschaltet, einfach vorgesehen werden, und die Fläche kann verkleinert werden.

Weiterhin weist die SRAM-Speicherzelle auf: einen Inverter, der den ersten NMOS-Transistor und den dritten PMOS-Transi stor aufweist, und einen Inverter, der den zweiten NMOS- Transistor und einen vierten PMOS-Transistor aufweist, wobei die beiden Inverter komplementär verbunden sind. Der Drain des ersten PMOS-Transistors und das Gate des zweiten PMOS- Transistors sind mit dem ersten Knoten, der ein Speicherkno ten ist, verbunden, und der Drain des zweiten PMOS-Transi stors und das Gate des ersten PMOS-Transistors sind mit dem zweiten Knoten, der ein Speicherknoten ist, verbunden. Daher kann ein Aufbau, in dem die Gatekapazitäten und Drainkapazi täten der PMOS-Transistoren den Speicherknoten hinzuaddiert sind, unter Anwendung eines CMOS-Gate-Arrays realisiert wer den. Insbesondere kann der MOS-Transistor, der bei dem her kömmlichen Aufbau isoliert sein mußte, als die neu hinzuge fügten ersten und zweiten PMOS-Transistoren verwendet wer den. Es ist daher möglich, eine Größenzunahme der Schaltung zu verhindern.

Gemäß einem anderen Aspekt der Erfindung können gemeinsame Diffusionsbereiche zur Bildung der Drains und Sources der ersten, dritten, fünften und siebten NMOS-Transistoren und eine Verbindung zwischen ihnen auf einfache Weise dazwischen vorgesehen werden. Gemeinsame Diffusionsbereiche zur Bildung der Drains und Sources des zweiten, vierten, sechsten und achten NMOS-Transistors und eine Verbindung zwischen ihnen können ebenfalls auf einfache Weise dazwischen vorgesehen werden. Dadurch kann ihre Fläche noch weiter verkleinert werden.

Ein gemeinsamer Diffusionsbereich zur Bildung der Drains und Verbindungen des siebten NMOS-Transistors, des ersten NMOS- Transistors und des ersten PMOS-Transistors kann ohne weite res vorgesehen werden. Weiterhin kann ein gemeinsamer Diffu sionsbereich zur Bildung der Drains und Verbindungen des achten NMOS-Transistors, des zweiten NMOS-Transistors und des zweiten PMOS-Transistors ohne weiteres vorgesehen wer den. Dadurch kann ihre Fläche noch weiter verkleinert wer den.

Ferner kann ein siebter NMOS-Transistor in einem gemeinsamen N⁺-Diffusionsbereich, der den Drain des ersten NMOS-Transi stors und die Sources des dritten und fünften NMOS-Transi stors bildet, vorgesehen sein. Daher kann der siebte NMOS- Transistor nahe dem ersten, dritten und fünften NMOS-Transi stor vorgesehen sein. Weiterhin kann ein achter NMOS-Transi stor in einem gemeinsamen N⁺-Diffusionsbereich vorgesehen sein, der den Drain des zweiten NMOS-Transistors und die Sources des vierten und sechsten NMOS-Transistors bildet. Daher kann der achte NMOS-Transistor nahe dem zweiten, vier ten und sechsten NMOS-Transistor vorgesehen sein. Somit kann die Fläche der NMOS-Transistoren weiter verkleinert werden.

Die Gates des siebten NMOS-Transistors, des ersten NMOS- Transistors und des ersten PMOS-Transistors können ohne wei teres nahe dem gemeinsamen Diffusionsbereich vorgesehen sein, der die Drains des siebten NMOS-Transistors, des er sten NMOS-Transistors und des ersten PMOS-Transistors bildet und sie miteinander verbindet. Ferner können die Gates des achten NMOS-Transistors, des zweiten NMOS-Transistors und des zweiten PMOS-Transistors ohne weiteres nahe dem gemein samen Diffusionsbereich vorgesehen sein, der die Drains des achten NMOS-Transistors, des zweiten NMOS-Transistors und des zweiten PMOS-Transistors bildet und sie miteinander ver bindet. Daher kann die Fläche noch weiter verkleinert sein.

Weiterhin können die Gates des ersten NMOS-Transistors, des ersten PMOS-Transistors und des siebten NMOS-Transistors durch eine einzige erste Polysilizium-Verbindungsschicht verbunden sein. Weiterhin können die Gates des zweiten NMOS- Transistors, des zweiten PMOS-Transistors und des achten NMOS-Transistors durch eine einzige zweite Polysilizium-Ver bindungsschicht verbunden sein. Daher kann eine Struktur, die die Fläche der MOS-Transistoren verkleinert, ohne weite res angewandt werden.

Die Erfindung wurde zwar unter Bezugnahme auf eine bestimmte Ausführungsform zum Zweck einer vollständigen und deutlichen Offenbarung beschrieben; die beigefügten Patentansprüche sind jedoch nicht darauf beschränkt, sondern sollen sämtli che Modifikationen und alternativen Ausbildungen umfassen, die für den Fachmann ersichtlich sind und im Rahmen der Er findung liegen.

Claims

1. Halbleiterspeichervorrichtung,
gekennzeichnet durch
einen ersten Inverter (INV1), der einen mit einem er sten Knoten (NA) verbundenen Eingang und einen mit einem zweiten Knoten (NB) verbundenen Ausgang hat;
einen zweiten Inverter (INV2), der einen mit dem zwei ten Knoten (NB) verbundenen Eingang und einen mit dem ersten Knoten (NA) verbundenen Ausgang hat;
einen ersten NMOS-Transistor (NM1), dessen Gateelek trode mit dem zweiten Knoten (NB) und dessen eine Source/Drainelektrode mit dem ersten Knoten (NA) verbunden ist; und
einen zweiten NMOS-Transistor (NM2), dessen Gateelek trode mit dem ersten Knoten (NA) und dessen eine Source/Drainelektrode mit dem zweiten Knoten (NB) verbunden ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Inverter (INV1) aufweist:
einen dritten MOS-Transistor von einem ersten Leitfähig keitstyp, dessen Gateelektrode mit dem ersten Knoten (NA) und dessen eine Source/Drainelektrode mit dem zweiten Knoten (NB) verbunden ist, und einen vierten MOS-Transistor von einem zweiten Leitfähigkeitstyp, dessen Gateelektrode mit dem ersten Knoten (NA) und dessen eine Source/Drainelektrode mit dem zweiten Knoten (NB) verbunden ist; und
daß der zweite Inverter (INV2) aufweist: einen fünften MOS- Transistor vom ersten Leitfähigkeitstyp, dessen Gateelek trode mit dem zweiten Knoten (NB) und dessen eine Source/Drainelektrode mit dem ersten Knoten (NA) verbunden ist, und einen sechsten MOS-Transistor vom zweiten Leitfä higkeitstyp, dessen Gateelektrode mit dem zweiten Knoten (NB) und dessen eine Source/Drainelektrode mit dem ersten Knoten (NA) verbunden ist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die eine Source/Drainelektrode des er sten NMOS-Transistors (NM1) und die eine Source/Drainelektrode von einem von dem dritten und vierten MOS-Transistor, die vom gleichen Leitfähigkeitstyp wie der jenige des ersten NMOS-Transistors (NM1) ist, einen gemein sam Diffusionsbereich nutzen, und
daß die eine Source/Drainelektrode des zweiten NMOS-Transi stors (NM2) und die eine Source/Drainelektrode von einem von dem fünften und sechsten MOS-Transistor, die vom gleichen Leitfähigkeitstyp wie derjenige des zweiten NMOS-Transistors (NM2) ist, einen gemeinsamen Diffusionsbereich nutzen.

4. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der erste und der zweite NMOS-Transistor (NM1, NM2) vom ersten Leitfähigkeitstyp sind, wobei der er ste, zweite, dritte und fünfte MOS-Transistor in einem ge meinsamen Muldenbereich vom zweiten Leitfähigkeitstyp vorge sehen sind.

5. Halbleiterspeichervorrichtung nach Anspruch 2, gekenn zeichnet durch einen siebten MOS-Transistor vom ersten Leit fähigkeitstyp, dessen eine Source/Drainelektrode mit dem er sten Knoten (NA) verbunden ist, dessen andere Source/Drainelektrode mit einer Daten übertragenden ersten Bitleitung verbunden ist und dessen Gateelektrode mit einer Wortleitung verbunden ist;
einen achten MOS-Transistor vom ersten Leitfähigkeits typ, dessen eine Source/Drainelektrode mit dem zweiten Kno ten (NB) verbunden ist, dessen andere Source/Drainelektrode mit einer Daten übertragenden zweiten Bitleitung verbunden ist und dessen Gateelektrode mit der Wortleitung verbunden ist, wobei
der erste und der zweite NMOS-Transistor (NM1, NM2) vom zweiten Leitfähigkeitstyp sind,
der erste, zweite, vierte und sechste MOS-Transistor in einer ersten Reihe angeordnet sind, und
der dritte, fünfte, siebte und achte MOS-Transistor in einer zweiten Reihe benachbart der ersten Reihe angeordnet sind.

6. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste und der zweite NMOS-Transistor (NM1, NM2) vom gleichen Leitfähigkeitstyp sind und daß eine andere Source/Drainelektrode des ersten NMOS-Transistors (NM1) mit nur einer anderen Source/Drainelektrode des zwei ten NMOS-Transistors (NM2) verbunden ist.

7. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die anderen Source/Drainelektroden des ersten und des zweiten NMOS-Transistors (NM1, NM2) einen ge meinsamen Diffusionsbereich nutzen.

8. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede von den anderen Source/Drainelektroden des ersten und des zweiten NMOS-Tran sistors (NM1, NM2) offen gelassen ist.

9. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die einen Source/Drainelektroden des er sten und des zweiten NMOS-Transistors (NM1, NM2) mit anderen Source/Drainelektroden des ersten bzw. des zweiten NMOS- Transistors (NM1, NM2) verbunden sind.

10. Halbleiterspeichervorrichtung nach Anspruch 1, gekenn zeichnet durch wenigstens einen MOS-Transistor, dessen eine Source/Drainelektrode mit wenigstens einem von dem ersten Knoten (NA) und dem zweiten Knoten (NB) verbunden ist, wobei der wenigstens eine MOS-Transistor an dem (den) Knoten ge speicherte Daten liest und Daten an den (die) Knoten schreibt.

11. Halbleiterspeichervorrichtung,
gekennzeichnet durch
eine erste Wortleitung (WL1);
eine zweite Wortleitung (WL2);
eine erste Normalphasen-Bitleitung (BL11);
eine erste Inversphasen-Bitleitung (BL12);
eine zweite Normalphasen-Bitleitung (BL21);
eine zweite Inversphasen-Bitleitung (BL22);
einen ersten CMOS-Inverter (INV1), der einen ersten NMOS-Transistor (NM1) und einen ersten PMOS-Transistor (PM1) aufweist;
einen zweiten CMOS-Inverter (INV2), der einen zweiten NMOS-Transistor (NM2) und einen zweiten PMOS-Transistor (PM2) aufweist, wobei ein Eingang davon mit einem Ausgang des ersten CMOS-Inverters (INV1) als ein erster Knoten (NA) verbunden ist und ein Ausgang davon mit einem Eingang des ersten CMOS-Inverters (INV1) als ein zweiter Knoten (NB) verbunden ist;
einen dritten NMOS-Transistor (N3), dessen Gate mit der ersten Wortleitung (WL1), dessen Drain mit der ersten Nor malphasen-Bitleitung (BL11) und dessen Source mit dem ersten Knoten (NA) verbunden ist;
einen vierten NMOS-Transistor (N4), dessen Gate mit der ersten Wortleitung (WL1), dessen Drain mit der ersten In versphasen-Bitleitung (BL12) und dessen Source mit dem zwei ten Knoten (NB) verbunden ist;
einen fünften NMOS-Transistor (N5), dessen Gate mit der zweiten Wortleitung (WL2), dessen Drain mit der zweiten Nor malphasen-Bitleitung (BL21) und dessen Source mit dem ersten Knoten (NA) verbunden ist;
einen sechsten NMOS-Transistor (N6), dessen Gate mit der zweiten Wortleitung (WL2), dessen Drain mit der zweiten Inversphasen-Bitleitung (BL22) und dessen Source mit dem zweiten Knoten (NB) verbunden ist;
einen siebten NMOS-Transistor (N1), dessen Source und Drain mit dem ersten Knoten (NA) verbunden sind und dessen Gate mit dem zweiten Knoten (NB) verbunden ist; und
einen achten NMOS-Transistor (N2), dessen Source und Drain mit dem zweiten Knoten (NB) verbunden sind und dessen Gate mit dem ersten Knoten (NA) verbunden ist;
wobei der erste PMOS-Transistor (PM1) und der zweite PMOS-Transistor (PM2) in einem gemeinsamen N-Muldenbereich (NW) vorgesehen sind, der erste NMOS-Transistor (NM1), der dritte NMOS-Transistor (N3), der fünfte NMOS-Transistor (N5) und der siebte NMOS-Transistor (N1) in einem gemeinsamen er sten P-Muldenbereich (PW1) vorgesehen sind und der zweite NMOS-Transistor (NM2), der vierte NMOS-Transistor (N4), der sechste NMOS-Transistor (N6) und der achte NMOS-Transistor (N2) in einem gemeinsamen zweiten P-Muldenbereich (PW2) vor gesehen sind.

12. Halbleiterspeichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß der siebte NMOS-Transistor (N1) recht winklig zu dem ersten NMOS-Transistor (NM1) und dem ersten PMOS-Transistor (PM1) vorgesehen ist; und
daß der achte NMOS-Transistor (N2) rechtwinklig zu dem zwei ten NMOS-Transistor (NM2) und dem zweiten PMOS-Transistor (PM2) vorgesehen ist.

13. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 oder 12, dadurch gekennzeichnet, daß ein N⁺-Diffusionsbe reich, der den Drain des ersten NMOS-Transistors (NM1) bil det, und ein N⁺-Diffusionsbereich, der die Sources des drit ten NMOS-Transistors (N3) und des fünften NMOS-Transistors (N5) bildet, durch den siebten NMOS-Transistor (N1) unter teilt sind, wobei der Drain des siebten NMOS-Transistors (N1) in dem einem der genannten N⁺-Diffusionsbereiche und die Source des siebten NMOS-Transistors (N1) in dem anderen der N⁺-Diffusionsbereiche vorgesehen ist; und
daß ein N⁺-Diffusionsbereich, der den Drain des zweiten NMOS-Transistors (NM2) bildet, und ein N⁺-Diffusionsbereich, der die Sources des vierten NMOS-Transistors (N4) und des sechsten NMOS-Transistors (N6) bildet, durch den achten NMOS-Transistor (N2) unterteilt sind, wobei der Drain des achten NMOS-Transistors (N2) in dem einen der N⁺-Diffusions bereiche und die Source des achten NMOS-Transistors (N2) in dem anderen der N⁺-Diffusionsbereiche vorgesehen ist.

14. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß das Gate des siebten NMOS-Transistors (N1) rechtwinklig zu dem Gate des ersten NMOS-Transistors (NM1) vorgesehen und damit verbunden ist; und daß das Gate des achten NMOS-Transistors (N2) rechtwink lig zu dem Gate des zweiten NMOS-Transistors (NM2) vorgese hen und damit verbunden ist.

15. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß die Gates des ersten NMOS-Transistors (NM1), des ersten PMOS-Transistors (PM1) und des siebten NMOS-Transistors (N1) eine einzige erste Po lysilizium-Verbindungsschicht aufweisen; und
daß die Gates des zweiten NMOS-Transistors (NM2), des zwei ten PMOS-Transistors (PM2) und des achten NMOS-Transistors (N2) eine einzige zweite Polysilizium-Verbindungsschicht aufweisen.

16. Halbleiterspeichervorrichtung,
gekennzeichnet durch
einen ersten MOS-Transistor, der eine mit einem ersten Knoten (NA) verbundene Gateelektrode, eine erste Source/Drainelektrode, die eine Festspannung empfängt, und eine zweite Source/Drainelektrode, die mit einem zweiten Knoten (NB) verbunden ist, hat;
einen zweiten MOS-Transistor vom selben Leitfähigkeits typ wie der erste MOS-Transistor, der eine mit dem zweiten Knoten (NB) verbundene Gateelektrode, eine die Festspannung empfangende erste Source/Drainelektrode und eine mit dem er sten Knoten (NA) verbundene zweite Source/Drainelektrode hat;
einen dritten MOS-Transistor, der eine mit dem zweiten Knoten (NB) verbundene Gateelektrode, eine mit dem ersten Knoten (NA) verbundene erste Source/Drainelektrode und eine mit einem dritten Knoten verbundene zweite Source/Drainelektrode hat; und
einen vierten MOS-Transistor vom selben Leitfähigkeits typ wie der dritte MOS-Transistor, der eine mit dem ersten Knoten (NA) verbundene Gateelektrode, eine mit dem zweiten Knoten (NB) verbundene erste Source/Drainelektrode und eine mit dem dritten Knoten verbundene zweite Source/Drainelektrode hat, wobei nur die zweiten Source/Drainelektroden des dritten und des vierten MOS-Tran sistors mit dem dritten Knoten verbunden sind.

17. Halbleiterspeichervorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß die zweiten Source/Drainelektroden des dritten und des vierten MOS-Transistors einen gemeinsamen Diffusionsbereich nutzen.

18. Halbleiterspeichervorrichtung,
gekennzeichnet durch
einen ersten MOS-Transistor, der eine mit einem ersten Knoten (NA) verbundene Gateelektrode, eine erste Source/Drainelektrode mit einer Festspannung und eine zweite Source/Drainelektrode, deren Drain mit einem zweiten Knoten (NB) verbunden ist, hat;
einen zweiten MOS-Transistor vom selben Leitfähigkeits typ wie der erste MOS-Transistor, der eine mit dem zweiten Knoten (NB) verbundene Gateelektrode, eine die Festspannung empfangende erste Source/Drainelektrode und eine mit dem er sten Knoten (NA) verbundene zweite Source/Drainelektrode hat;
einen dritten MOS-Transistor, der eine mit dem zweiten Knoten (NB) verbundene Gateelektrode, eine mit dem ersten Knoten (NA) verbundene erste Source/Drainelektrode und eine zweite Source/Drainelektrode, die offen gelassen ist, hat; und
einen vierten MOS-Transistor, der eine mit dem ersten Knoten (NA) verbundene Gateelektrode, eine mit dem zweiten Knoten (NB) verbundene erste Source/Drainelektrode und eine zweite Source/Drainelektrode, die offen gelassen ist, hat.

19. Halbleiterspeichervorrichtung,
gekennzeichnet durch
einen ersten MOS-Transistor, der eine mit einem ersten Knoten (NA) verbundene Gateelektrode, eine erste Source/Drainelektrode, die eine Festspannung empfängt, und eine mit einem zweiten Knoten (NB) verbundene zweite Source/Drainelektrode hat;
einen zweiten MOS-Transistor vom selben Leitfähigkeits typ wie der erste MOS-Transistor, der eine mit dem zweiten Knoten (NB) verbundene Gateelektrode, eine die Festspannung empfangende erste Source/Drainelektrode und eine mit dem er sten Knoten (NA) verbundene zweite Source/Drainelektrode hat;
einen dritten MOS-Transistor, der eine mit dem zweiten Knoten (NB) verbundene Gateelektrode hat und eine erste und eine zweite Source/Drainelektrode hat, die an dem ersten Knoten (NA) miteinander verbunden sind; und
einen vierten MOS-Transistor, der eine mit dem ersten Knoten (NA) verbundene Gateelektrode hat und eine erste und eine zweite Source/Drainelektrode hat, die an dem zweiten Knoten (NB) miteinander verbunden sind.