DE10216223B4

DE10216223B4 - Speicherzellenstruktur eines programmierbaren Festwertspeichers

Info

Publication number: DE10216223B4
Application number: DE10216223A
Authority: DE
Inventors: Seong-Ho Jeung; Young-keun Anyang Lee; Yong-Jae Choo; Young-Sook Do
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-05-31
Filing date: 2002-04-08
Publication date: 2007-10-18
Anticipated expiration: 2022-04-09
Also published as: JP2002373498A; KR20020091658A; DE10216223A1; US20020181269A1; US20050018465A1; JP4097996B2; US20060215436A1; US6771528B2; US7480166B2; KR100416599B1; US7075809B2

Abstract

Speicherzellenstruktur eines durch Metall programmierbaren Festwertspeichers, mit
– wenigstens einer Wortleitung (WL1),
– wenigstens einer Bitleitung (BL),
– einer Masseleitung (GND) sowie einer ersten und einer zweiten virtuellen Masseleitung (VGND1, VGND2) und
– wenigstens einem Zellentransistor (n31),
dadurch gekennzeichnet, dass
– der Zellentransistor (n31) zur Bereitstellung einer ersten und einer zweiten Bitzelle eingerichtet ist, wozu er an einer Gate-Elektrode mit der Wortleitung (WL1) verbunden ist, auf einer ersten Anschlussseite mit der Bitleitung (BL) verbunden ist und auf einer zweiten Anschlussseite selektiv potentialfrei gehalten oder mit einer von der ersten virtuellen Masseleitung, der zweiten virtuellen Masseleitung und der Masseleitung verbunden wird, wobei die erste Bitzelle durch Signale der Wortleitung (WL1) und der ersten virtuellen Masseleitung (VGND1) ausgewählt wird und die zweite Bitzelle durch Signale der Wortleitung und der zweiten virtuellen Masseleitung (VGND2) ausgewählt wird.

Description

Die Erfindung bezieht sich auf eine Speicherzellenstruktur eines programmierbaren Festwertspeichers (ROM) mit einer oder mehreren Wortleitungen, einer oder mehreren Bitleitungen und mehreren Masseleitungen.
Ein Masken-Festwertspeicher (Masken-ROM) ist ein Halbleiterspeicherbauelement, bei dem benötigte Daten während eines Herstellungsprozesses codiert werden. Es gibt im allgemeinen zwei Typen von Masken-ROMs, nämlich einen durch eingebettete Diffusion programmierbaren ROM und einen durch eingebettetes Metall programmierbaren ROM. Ob ein Masken-ROM zu dem einen oder dem anderen Typ gehört, hängt vom Herstellungsprozess ab. Speziell werden im Fall des durch eingebettete Diffusion programmierbaren ROM dessen Daten während eines Diffusionsprozesses programmiert, während im Fall des durch eingebettetes Metall programmierbaren ROM dessen Daten während eines Metall-/Metallisierungsprozesses programmiert werden. Des weiteren gibt es den Typ des durch eingebetteten Durchkontakt programmierbaren ROM, der dem durch eingebettetes Metall programmierbaren ROM ähnlich ist und dessen Datencode während eines Durchkontaktprozesses programmiert wird.
Im allgemeinen wurde der durch eingebettete Diffusion programmierbare ROM gegenüber dem durch eingebettetes Metall programmierbaren ROM hauptsächlich aus dem Grund bevorzugt, weil die Integrationsdichte des ersteren typischerweise um etwa 25% bis 35% höher als diejenige des letzteren ist. Verglichen mit dem durch eingebettetes Metall programmierbaren ROM benötigt die Herstellung des durch eingebettete Diffusion programmierbaren ROM jedoch typischerweise mehr Zeit, nachdem Daten von einem Benutzer empfangen wurden. In jüngerer Zeit gab es erhöhtes Interesse an dem durch eingebettetes Metall oder eingebetteten Durchkontakt programmierbaren ROM, nicht nur aus dem Grund, weil die Integrationsdichte desselben mit Technologiefortschritten der Halbleiterherstellung beträchtlich gesteigert wurde, sondern auch deshalb, weil er hinsichtlich der Zeitspanne bis zur Vermarktung vorteilhaft ist.
1 veranschaulicht eine Zweispalten-Bitspeicherzellenstruktur eines herkömmlichen, durch eingebettetes Metall programmierbaren ROM mit einer ersten Wortleitung WL1 und einer zweiten Wortleitung WL2, einer ersten Bitleitung BL1 und einer zweiten Bitleitung BL2, einer virtuellen Masseleitung VGND und einem ersten bis vierten NMOS-Zellentransistor n11 bis n14. Eine erste Seite jedes von dem ersten bis vierten NMOS-Zellentransistor n11 bis n14 ist mit der virtuellen Masseleitung VGND verbunden. Die Gate-Elektroden des ersten und des dritten Zellentransistors n11 und n13 sind mit der ersten Wortleitung WL1 verbunden, und die Gate-Elektroden des zweiten und des vierten Zellentransistors n12 und n14 sind mit der zweiten Wortleitung WL2 verbunden.
Wie in 1 des weiteren dargestellt, werden Datenwerte 0,1 in zwei Bitzellen, die durch die erste Wortleitung WL1 ausgewählt werden, und Datenwerte 0,0 in zwei Bitzellen, die durch die zweite Wortleitung WL2 ausgewählt werden, codiert. Wenn die Datenwerte 0,1 in die zwei von der ersten Wortleitung WL1 ausgewählte Bitzellen codiert werden, ist die zweite Seite des ersten Zellentransistors n11 mit der ersten Bitleitung BL1 verbunden, während die zweite Seite des dritten Zellentransistors n13 floatet, d.h. potentialmäßig schwebt. Wenn andererseits die Datenwerte 0,0 in die zwei durch die zweite Wortleitung WL2 ausgewählten Bitzellen codiert werden, werden die zweiten Seiten des ersten Zellentransistors n12 und des vierten Zellentransistors n14 mit der ersten Bitleitung BL1 bzw. der zweiten Bitleitung BL2 verbunden.
2 zeigt eine Vierspalten-Bitspeicherzellenstruktur eines herkömmlichen, durch Metall programmierbaren ROM mit einer ersten und einer zweiten Wortleitung WL1 und WL2, einer ersten und einer zweiten Bitleitung BL1 und BL2, einer ersten bis dritten virtuellen Masseleitung VGND1 bis VGND3 sowie einem ersten bis achten NMOS-Zellentransistor n21 bis n28.
Eine erste Seite jedes von dem ersten und zweiten Zellentransistor n21, n22 ist mit der ersten virtuellen Masseleitung VGND1 verbunden. Eine erste Seite jedes von dem dritten bis sechsten NMOS-Zellentransistor n23 bis n26 und eine erste Seite jedes von dem siebten und achten Zellentransistor n27 und n28 sind mit der zweiten virtuellen Masseleitung VGND2 bzw. der dritten virtuellen Masseleitung VGND3 verbunden.
Des weiteren ist die erste Wortleitung WL1 mit den Gate-Elektroden des ersten, dritten, fünften und siebten Zellentransistors n21, n23, n25, n27 verbunden, während die zweite Wortleitung WL2 mit den Gate-Elektroden des zweiten, vierten, sechsten und achten Zellentransistors n22, n24, n26, n28 verbunden ist.
Wie aus 2 ersichtlich, werden Datenwerte 0,0,1,0 und 1,0,1,1 in vier Bitzellen, die durch die erste Wortleitung WL1 ausgewählt werden, bzw. vier Bitzellen codiert, die durch die zweite Wortleitung WL2 ausgewählt werden. Wenn die Datenwerte 0,0,1,0 in vier Bitzellen codiert werden, die durch die erste Wortleitung WL1 ausgewählt werden, sind die zweiten Anschlussseiten des ersten und dritten Zellentransistors n21, n23 mit der ersten Bitleitung BL1 verbunden, während die zweite Anschlussseite des fünften Zellentransistors n25 floatet und die zweite Anschlussseite des siebten Zellentransistors n27 mit der zweiten Bitleitung BL2 verbunden ist. Andererseits sind, wenn die Datenwerte 1,0,1,1 in vier Bitzellen codiert werden, die durch die zweite Wortleitung WL2 ausgewählt werden, die zweiten Anschlussseiten des zweiten, sechsten und achten Zellentransistors n22, n26, n28 potentialschwebend, während die zweite Anschlussseite des vierten Zellentransistors n24 mit der ersten Bitleitung BL1 verbunden ist.
Die Offenlegungsschrift EP 0 600 692 A2 offenbart eine Speicherzellenstruktur eines durch metallische Durchkontakte programmierbaren Festwertspeichers, die Zellentransistoren, mit deren Gate-Elektroden verbundene Wortleitungen und dazu kreuzend alternierende Bitleitungen und virtuelle Masseleitungen beinhaltet, wobei jeder Zellentransistor eine Bitzelle repräsentiert, deren Datenwert davon abhängt, ob eine betreffende Anschlussseite des Zellentransistors potentialfrei oder mit einer benachbarten virtuellen Masseleitung verbunden ist, während die andere Anschlussseite des Zellentransistors fest mit einer benachbarten Bitleitung verbunden ist. Dabei sind in einer Mehrspaltenkonfiguration je zwei benachbarte Zellentransistorspalten gemeinsam an eine zwischenliegende Bitleitung angeschlossen.
Die oben erläuterten, herkömmlichen, durch Metall programmierbaren ROMs können allerdings das Problem einer gegenüber dem herkömmlichen, durch eingebettete Diffusion programmierbaren ROM größeren Abmessung aufweisen, da Diffusionsgebiete, die eine Bitleitung gemeinsam halten, voneinander separiert sind. Zudem kann die Lesegeschwindigkeit gegenüber derjenigen eines herkömmlichen, durch eingebettete Diffusion programmierbaren ROM aufgrund eines Anwachsens der Belastungskapazität einer Bitleitung verringert sein, was außerdem in einem Anstieg des Leistungsverbrauchs resultieren kann.
Der Erfindung liegt als technisches Problem die Bereitstellung einer Speicherzellenstruktur der eingangs genannten Art zugrunde, mit dem die oben genannten Schwierigkeiten herkömmlicher Speicherzellenstrukturen ganz oder teilweise überwunden werden und die es insbesondere ermöglicht, einen durch Metall programmierbaren ROM mit gleichem Speicherintegrationsgrad wie ein durch Diffusion programmierbarer ROM zu realisieren und die Bitleitungs-Belastungskapazität vergleichsweise gering zu halten.
Die Erfindung löst dieses Problem durch die Bereitstellung einer Speicherzellenstruktur mit den Merkmalen des Anspruchs 1 oder 9. Erfindungsgemäß realisiert ein Zellentransistor zwei benachbarte Bitzellen, die durch dieselbe Wortleitung ausgewählt werden, was für einen durch Metall programmierbaren ROM einen vergleichbar großen Speicherintegrationsgrad ermöglicht wie derjenige eines durch Diffusion programmierbaren ROM. Außerdem kann dadurch die Bitleitungs-Belastungskapazität verglichen mit herkömmlichen, durch Metall programmierbaren ROMs gering gehalten werden, was die Lesegeschwindigkeit steigert und den Leistungsverbrauch reduziert.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, her kömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein Schaltbild einer Zweispalten-Bitspeicherzellenstruktur eines herkömmlichen, durch Metall programmierbaren ROM,
2 ein Schaltbild einer Vierspalten-Bitspeicherzellenstruktur eines herkömmlichen, durch Metall programmierbaren ROM,
3 bis 5 Schaltbilder erfindungsgemäßer Einspalten-Bitspeicherzellenstrukturen eines durch Metall oder Durchkontakte programmierbaren ROM und
6 bis 8 Schaltbilder erfindungsgemäßer Zweispalten-Bitspeicherzellenstrukturen eines durch Metall oder Durchkontakte programmierbaren ROM.
In den Figuren sind jeweils funktionell gleiche Elemente der Übersichtlichkeit halber mit denselben Bezugszeichen markiert. Begriffe wie das "Verbinden" oder "Koppeln" zweier Elemente sind vorliegend so zu verstehen, dass dies jeweils direkt ohne Zwischenschaltung anderer Elemente oder unter Zwischenschaltung eines oder mehrerer anderer Elemente realisiert sein kann. Die Erfindung wird anhand der zugehörigen, gezeigten Ausführungsbeispiele für den Fall von NMOS-Transistoren erläutert, es versteht sich jedoch, dass die Erfindung auch für andere Transistortypen verwendbar ist. Je nach Transistortyp können die Funktionsweisen und Verbindungen der Transistoren bezüglich Gate-, Source- und Drain-Elektroden, wie sie vorliegend explizit beschrieben werden, durch andere Typen von gesteuerten und steuernden Anschlüssen realisiert sein.
Die 3 bis 5 zeigen Schaltbilder von Einspalten-Bitspeicherzellenstrukturen eines durch Metall oder Durchkontakte programmierbaren ROM gemäß verschiedenen erfindungsgemäßen Realisierungen. Wie aus den 3 bis 5 ersichtlich, beinhalten diese Einspalten-Bitspeicherzellenstrukturen gemäß der Erfindung jeweils eine erste Wortleitung WL1, eine zweite Wortleitung WL2, eine Bitleitung BL, eine erste virtuelle Masseleitung VGND1, eine zweite virtuelle Masseleitung VGND2, eine Masseleitung GND sowie einen ersten NMOS-Zellentransistor n31 und einen zweiten NMOS-Zellentransistor n32.
Die Drain- und die Gate-Elektrode des ersten Zellentransistors n31 sind mit der Bitleitung BL bzw. der ersten Wortleitung WL1 verbunden, während die Drain- und die Gate-Elektrode des zweiten Zellentransistors n32 mit der Bitleitung BL bzw. der zweiten Wortleitung WL2 verbunden sind.
Die Source-Elektrode des ersten Zellentransistors n31 ist floatend, d.h. potentialfrei, oder alternativ mit der ersten virtuellen Masseleitung VGND1, der zweiten virtuellen Masseleitung VGND2 und/oder der Masseleitung GND verbunden, abhängig von den Daten, die in zusammenhängenden Zweibitzellen codiert sind, welche durch die erste Wortleitung WL1 ausgewählt werden. Andererseits ist die Source-Elektrode des zweiten Zellentransistors n32 potentialfrei oder alternativ mit der ersten virtuellen Masseleitung VGND1, der zweiten virtuellen Masseleitung VGND2 oder der Masseleitung GND verbunden, abhängig von den Daten, die in zusammenhängenden Zweibitzellen codiert sind, welche durch die zweite Wortleitung WL2 ausgewählt werden.
Mit anderen Worten wird der erste Zellentransistor n31 sowohl von einer Bitzelle, die durch die erste Wortleitung WL1 und die erste virtuelle Masseleitung VGND1 ausgewählt wird, als auch von einer durch die erste Wortleitung WL1 und die zweite virtuelle Masseleitung VGND2 ausgewählten Bitzelle gemeinsam genutzt, und der zweite Zellentransistor n32 wird gemeinsam von einer durch die zweite Wortleitung WL2 und die erste virtuelle Masseleitung VGND1 ausgewählten Bitzelle und einer durch die zweite Wortleitung WL2 und die zweite virtuelle Masseleitung VGND2 ausgewählten Bitzelle gemeinsam benutzt.
3 zeigt eine Einspalten-Bitspeicherzellenstruktur eines durch Metall programmierbaren ROM gemäß der Erfindung, bei dem Datenwerte 0,1 in zwei benachbarten Bitzellen codiert sind, die durch die erste Wortleitung WL1 ausgewählt werden, und Datenwerte 0,0 in zwei benachbarten Bitzellen codiert sind, die durch die zweite Wortleitung WL2 ausgewählt werden. Wenn die Daten 0,1 in zwei benachbarten Bitzellen codiert werden, die durch die erste Wortleitung WL1 ausgewählt werden, ist die Source-Elektrode des ersten Zellentransistors n31 mit der ersten virtuellen Masseleitung VGND1 verbunden. In gleicher Weise ist die Source-Elektrode des zweiten Zellentransistors n32 mit der Masseleitung GND verbunden, wenn die Daten 0,0 in zwei benachbarten Bitzellen codiert werden, die durch die zweite Wortleitung WL2 ausgewählt werden.
Was die Funktionsweise der Einspalten-Bitspeicherzellenstruktur von 3 betrifft, liegen anfänglich die Logikwerte der Bitleitung BL sowie der ersten und zweiten virtuellen Masseleitung VGND1, VGND2 auf hohem Pegel, während der Logikwert der Masseleitung GND auf niedrigem Pegel liegt. Wenn der Logikwert der ersten Wortleitung WL1 auf hohem Pegel liegt und der Logikwert der ersten virtuellen Masseleitung VGND1 von hohem auf niedrigen Pegel wechselt, wird der erste Zellentransistor n31 leitend geschaltet, woraufhin ein Entladungspfad von der Bitleitung BL zur ersten virtuellen Masseleitung VGND1 gebildet wird. Dadurch wechselt der Logikwert der Bitleitung BL über den ersten Zellentransistor n31 vom hohen auf den niedrigen Pegel, und dieser logisch niedrige Wert kann über einen oder mehrere umfangsseitige Schaltkreise gelesen werden. Daher kann ein logischer "0"-Wert in einer durch die erste Wortleitung WL1 und die erste virtuelle Masseleitung VGND1 ausgewählten Bitleitung codiert werden, indem der erste Zellentransistor n31 mit der ersten virtuellen Masseleitung VGND1 verbunden wird.
Wenn die erste Wortleitung WL1 auf hohem Pegel liegt und der Logikwert der zweiten virtuellen Masseleitung VGND2 vom hohen auf den niedrigen Pegel wechselt, wird der erste Zellentransistor n31 leitend geschaltet, die Logikwerte der ersten virtuellen Masseleitung VGND1 und der Bitleitung BL liegen jedoch beide auf hohem Pegel. Daher wird der Logikwert der Bitleitung abgegeben und als eine logische "1" gelesen, die in einer Bitzelle, welche durch die erste Wortleitung WL1 und die zweite virtuelle Masseleitung VGND2 ausgewählt wird, codiert ist und abgegeben und gelesen wird. Durch Verbinden der Source-Elektrode des ersten Zellentransistors n31 mit der ersten virtuellen Masseleitung VGND1 wird daher der Datenwert 0,1 in die Bitzellen codiert, auf die durch die erste Wortleitung WL1 zugegriffen wird. Alternativ kann durch Verbinden der Source-Elektrode des ersten Zellentransistors n31 mit der zweiten virtuellen Masseleitung VGND2 der Datenwert 1,0 in die Bitzellen codiert werden, auf die durch die erste Wortleitung WL1 zugegriffen wird.
Bezüglich der Bitzellen, auf die durch die zweite Wortleitung WL2 zugegriffen werden kann, wird der zweite Zellentransistor n32 leitend geschaltet und anschließend ein Entladungspfad von der Bitleitung BL zur Masseleitung GND gebildet, wenn die zweite Wortleitung WL2 auf hohem Pegel liegt und der Logikwert der ersten virtuellen Masseleitung VGND1 vom hohen auf den niedrigen Pegel wechselt. Dadurch wird der Logikwert der Bitleitung BL vom hohen auf den niedrigen Pegel über den zweiten Zellentransistor n32 entladen, und dieser logisch niedrige Wert kann über den oder die umfangsseitigen Schaltkreise gelesen werden. Daher kann ein logischer "0"-Wert in eine Bitzelle, die durch die zweite Wortleitung WL2 und die erste virtuelle Masseleitung VGND1 ausgewählt wird, durch Verbinden des zweiten Zellentransistors n32 mit der Masseleitung GND codiert werden.
Wenn der Logikwert der zweiten Wortleitung WL2 auf hohem Pegel liegt und der Logikwert der zweiten virtuellen Masseleitung VGND2 vom hohen auf den niedrigen Pegel wechselt, wird der zweite Zellentransistor n32 leitend geschaltet, wonach ein Entladungspfad von der Bitleitung BL zur Masseleitung GND gebildet wird. Dadurch wird der Logikwert auf der Bitleitung BL vom hohen auf den niedrigen Pegel über den zweiten Zellentransistor n32 entladen, und dieser logisch niedrige Wert kann über den oder die umfangsseitigen Schaltkreise gelesen werden. Daher kann ein logischer "0"-Wert in eine Bitzelle, die von der zweiten Wortleitung WL2 und der zweiten virtuellen Masseleitung VGND2 ausgewählt wird, durch Verbinden des zweiten Zellentransistors n32 mit der Masseleitung GND codiert werden.
4 zeigt eine erfindungsgemäße Einspalten-Bitspeicherzellenstruktur eines durch Metall oder Durchkontakte programmierbaren ROM, bei dem Datenwerte 0,0 in zwei benachbarten Bitzellen, die durch die erste Wortleitung WL1 ausgewählt werden, und Datenwerte 0,0 in zwei benachbarten Bitzellen codiert werden, die durch die zweite Wortleitung WL2 ausgewählt werden. Wie aus 4 ersichtlich, ist die Source-Elektrode des ersten Zellentransistors n31 mit der Masseleitung GND verbunden, wenn die Datenwerte 0,0 in zwei benachbarte Bitzellen codiert werden, die von der ersten Wortleitung WL1 ausgewählt werden, während die Source-Elektrode des zweiten Zellentransistors n32 mit der Masseleitung GND verbunden ist, wenn die Datenwerte 0,0 in zwei benachbarten Zellen codiert werden, die durch die zweite Wortleitung WL2 ausgewählt werden.
5 zeigt eine Einspalten-Bitspeicherzellenstruktur eines durch Metall oder Durchkontakte programmierbaren ROM gemäß der Erfindung, wobei die Datenwerte 1,1 in zwei benachbarten, durch die erste Wortleitung WL1 ausgewählten Bitzellen und die Datenwerte 1,1 in zwei benachbarten, von der zweiten Wortleitung WL2 ausgewählten Bitzellen codiert sind. Wie aus 5 ersichtlich, floatet die Source-Elektrode des ersten Zellentransistors n31, wenn die Datenwerte 1,1 in zwei benachbarten, von der ersten Wortleitung WL1 ausgewählten Bitzellen codiert sind, und die Source-Elektrode des zweiten Zellentransistors n32 floatet, wenn die Datenwerte 1,1 in zwei benachbarten, durch die zweite Wortleitung WL2 ausgewählten Bitzellen codiert sind. Hierbei können die Source-Elektroden des floatenden ersten und des floatenden zweiten Zellentransistors n31, n32 wie eine Antenne wirken, was Rauschen verursacht. Aus diesem Grund können die Source-Elektroden des ersten und des zweiten Zellentransistors n31, n32 mit der Bitleitung BL verbunden werden, um Rauschen zu vermeiden.
Die Funktionsweisen der in den 4 und 5 gezeigten Einspalten-Speicherzellen basieren auf demselben Prinzip wie die Funktionsweise der Einspalten-Speicherzelle von 3, so dass sich eine erneute detaillierte Erläuterung derselben erübrigt. Zusammengefasst etabliert die Verbindung einer Source-Elektrode eines der Transistoren n31 und n32 mit der ersten virtuellen Masseleitung VGND1 die Datenwerte 0,1, wobei 0 der Wert der Bitleitung BL ist, wenn VGND1 auf niedrigem Pegel liegt, und 1 der Wert der Bitleitung ist, wenn die zweite virtuelle Masseleitung VGND2 auf niedrigem Pegel liegt, und wobei VGND1 und VGND2 auf niedrigem Logikpegel liegen, wenn das entsprechende Bit unter Verwendung der Bitleitung BL gelesen wird. In gleicher Weise etabliert die Verbindung einer Source-Elektrode eines der Transistoren n31 und n32 mit VGND2 die Datenwerte 1,0, wobei 1 der Wert der Bitleitung BL ist, wenn VGND1 auf niedrigem Pegel liegt, und 0 der Wert der Bitleitung ist, wenn VGND2 auf niedrigem Pegel liegt, und wobei VGND1 und VGND2 einen niedrigen Logikpegel einnehmen, wenn das zugehörige Bit unter Verwendung der Bitleitung BL gelesen wird. Eine Verbindung einer Source-Elektrode eines der Transistoren n31 und n32 mit der Masseleitung GND legt die Datenwerte 0,0 fest, und die Datenwerte werden auf 1,1 gesetzt, wenn eine Source-Elektrode eines der Transistoren n31 und n32 mit der Bitleitung BL verbunden wird oder wenn die Source-Elektrode eines der Transistoren n31 und n32 potentialfrei gelassen wird. Somit kann eine jeweilige Bitzelle einen einzelnen Transistor für beide Bitwerte benutzen.
Die 6 bis 8 zeigen Ansichten von Zweispalten-Bitspeicherzellen eines durch Metall oder Durchkontakte programmierbaren ROM in erfindungsgemäßen Ausführungsformen. Diese Zweispalten-Bitspeicherzellenstrukturen umfassen eine erste und eine zweite Wortleitung WL1, WL2, eine erste und eine zweite Bitleitung BL1, BL2, eine erste bis dritte virtuelle Masseleitung VGND1, VGND2, VGND3, eine Masseleitung GND und einen ersten bis dritten NMOS-Zellentransistor n61 bis n64.
Die Drain- und die Gate-Elektrode des ersten Zellentransistors n61 sind mit der ersten Bitleitung BL1 bzw. der ersten Wortleitung WL1 verbunden, und die Drain- und die Gate-Elektrode des zweiten Zellentransistors n62 sind mit der ersten Bitleitung BL1 bzw. der zweiten Wortleitung BL2 verbunden. Des weiteren sind die Drain- und die Gate-Elektrode des dritten Zellentransistors n63 mit der zweiten Bitleitung BL1 bzw. der ersten Wortleitung WL1 verbunden, und die Drain- und die Gate-Elektrode des vierten Zellentransistors n64 sind mit der zweiten Bitleitung BL2 bzw. der zweiten Wortleitung WL2 verbunden.
Die Source-Elektrode des ersten Zellentransistors n61 floatet oder ist alternativ mit irgendeiner der ersten und zweiten virtuellen Masseleitung VGND1, VGND2 und/oder der Masseleitung GND verbunden, abhängig von Daten, die durch die erste Wortleitung WL1 ausgewählt werden und in zwei benachbarten Bitzellen codiert sind. Andererseits wird die Source-Elektrode des zweiten Zellentransistors n62 potentialfrei gehalten oder alternativ mit irgendeiner der ersten und zweiten virtuellen Masseleitung VGND1, VGND2 und/oder der Masseleitung GND verbunden, abhängig von Daten, die in zwei benachbarten, von der zweiten Wortleitung WL2 ausgewählten Bitzellen codiert werden.
Die Source-Elektrode des dritten Zellentransistors n63 floatet oder wird alternativ mit irgendeiner der zweiten und dritten virtuellen Masseleitung VNGD2, VGND3 und/oder der Masseleitung GND verbunden, abhängig von Daten, die in zwei benachbarten, von der ersten Wortleitung WL1 ausgewählten Bitzellen codiert werden. Die Source-Elektrode des vierten Zellentransistors n64 floatet oder wird alternativ mit irgendeiner der zweiten und dritten virtuellen Masseleitung VNGD2, VGND3 und/oder der Masseleitung GND verbunden, abhängig von Daten, die in zwei benachbarten, von der zweiten Wortleitung WL2 ausgewählten Bitzellen codiert werden.
Dies bedeutet, dass der erste Zellentransistor n61 sowohl von einer Bitzelle, die durch die erste Wortleitung WL1 und die erste virtuelle Masseleitung VGND1 ausgewählt wird, als auch von einer Bitzelle gemeinsam genutzt wird, die durch die erste Wortleitung WL1 und die zweite virtuelle Masseleitung VGND2 ausgewählt wird. Den zweiten Zellentransistor n62 teilen sich eine Bitzelle, die durch die zweite Wortleitung WL2 und die erste virtuelle Masseleitung VGND1 ausgewählt wird, und eine Bitzelle, die durch die zweite Wortleitung WL2 und die zweite virtuelle Masseleitung VGND2 ausgewählt wird. Den dritten Zellentransistor n63 teilen sich eine Bitzelle, die durch die erste Wortleitung WL1 und die zweite virtuelle Masseleitung VGND2 ausgewählt wird, und eine Bitzelle, die durch die erste Wortleitung WL1 und die dritte virtuelle Masseleitung VGND3 ausgewählt wird. Den vierten Zellentransistor n64 teilen sich eine Bitzelle, die durch die zweite Wortleitung WL2 und die zweite virtuelle Masseleitung VGND2 ausgewählt wird, und eine Bitzelle, die durch die zweite Wortleitung WL2 und die dritte virtuelle Masseleitung VGND3 ausgewählt wird.
6 zeigt eine Zweispalten-Speicherzellenstruktur eines durch Metall programmierbaren ROM in einer erfindungsgemäßen Realisierung, bei der Datenwerte 0, 0, 1, 0 in vier benachbarten, durch die erste Wortleitung WL1 ausgewählten Bitzellen codiert sind, während Datenwerte 1, 0, 1, 1 in vier benachbarten, durch die zweite Wortleitung WL2 ausgewählten Bitzellen codiert sind.
Wie aus 6 ersichtlich, sind die Source-Elektrode des ersten Zellentransistors n61 und die Source-Elektrode des dritten Zellentransistors n63, wenn die Datenwerte 0, 0, 1, 0 in vier benachbarten, durch die ers te Wortleitung WL1 ausgewählten Bitzellen codiert sind, mit der Masseleitung GND bzw. der dritten virtuellen Masseleitung VGND3 verbunden. Des weiteren ist, wenn die Datenwerte 1, 0, 1, 1 in vier benachbarten, durch die zweite Wortleitung WL2 ausgewählten Bitzellen codiert sind, die Source-Elektrode des zweiten Zellentransistors n62 mit der zweiten virtuellen Masseleitung VGND2 verbunden, und die Source-Elektrode des vierten Zellentransistor n64 floatet oder ist mit der zweiten Bitleitung BL2 verbunden.
7 zeigt eine Zweispalten-Speicherzellenstruktur eines durch Metall programmierbaren ROM in einer erfindungsgemäßen Realisierung, bei der Datenwerte 0, 0, 0, 0 in vier benachbarten, durch die erste Wortleitung WL1 ausgewählten Bitzellen codiert sind und Datenwerte 0, 0, 0, 0 in vier benachbarten, durch die zweite Wortleitung WL2 ausgewählten Bitzellen codiert sind. Wenn die Datenwerte 0, 0, 0, 0 in vier benachbarten, durch die erste Wortleitung WL1 ausgewählten Bitzellen codiert sind, sind die Source-Elektroden des ersten Zellentransistors n61 und des dritten Zellentransistors n63 mit der Masseleitung GND verbunden. Außerdem sind die Source-Elektrode des zweiten Zellentransistors n62 und die Source-Elektrode des vierten Zellentransistors n64 mit der Masseleitung GND verbunden, wenn die Datenwerte 0, 0, 0, 0 in vier benachbarten, durch die zweite Wortleitung WL2 ausgewählten Bitzellen codiert sind.
8 zeigt eine Zweispalten-Speicherzellenstruktur eines durch Metall programmierbaren ROM in einer erfindungsgemäßen Realisierung, bei der Datenwerte 1, 1, 1, 1 in vier benachbarten, durch die erste Wortleitung WL1 ausgewählten Bitzellen codiert sind und Datenwerte 1, 1, 1, 1 in vier benachbarten, durch die zweite Wortleitung WL2 ausgewählten Bitzellen codiert sind. Wie aus 8 ersichtlich, sind die Source-Elektroden des ersten und dritten Zellentransistors n61 und n63 beide floatend oder alternativ mit ihrer jeweiligen Bitleitung BL1, BL2 verbun den, wenn die Datenwerte 1, 1, 1, 1 in vier benachbarten, durch die erste Wortleitung WL1 ausgewählten Bitzellen codiert sind. Außerdem sind die Source-Elektroden des zweiten und vierten Zellentransistors n62, n64 beide floatend oder alternativ mit ihrer jeweiligen Bitleitung BL1, BL2 verbunden, wenn die Datenwerte 1, 1, 1, 1 in vier benachbarten, durch die zweite Wortleitung WL2 ausgewählten Bitzellen codiert sind.
Die floatenden Source-Elektroden des ersten bis vierten Zellentransistors n61 bis n64 können eventuell als Antenne wirken, was Rauschen verursacht. Daher können, wie oben erläutert, alternativ die Source-Elektroden des ersten und des zweiten Zellentransistors n61, n62 mit der ersten Bitleitung BL1 und die Source-Elektroden des dritten und vierten Zellentransistors n63, n64 mit der zweiten Bitleitung BL2 verbunden werden.
Die Betriebsweisen der Zweispalten-Speicherzellen eines durch Metall programmierbaren ROM, wie sie in den 6 bis 8 dargestellt sind, basieren auf demselben Prinzip wie die Betriebsweise der Einspalten-Speicherzelle von 3, so dass sich eine erneute detaillierte Erläuterung derselben erübrigt. Es versteht sich für den Fachmann, dass die selektive Verbindung der Transistoren der Bitzellen so bewirkt werden kann, dass jegliche gewünschte Kombination von in den Bitzellen codierten Bits bereitgestellt wird.
In den oben erläuterten Speicherzellenstrukturen eines durch Metall programmierbaren ROM gemäß der Erfindung teilen sich zwei benachbarten Bitzellen, die durch dieselbe Wortleitung ausgewählt werden, einen Zellentransistor, so dass sich für diese Strukturen derselbe Speicherintegrationsgrad wie bei einem durch Diffusion programmierbaren ROM erreichen lässt. Außerdem kann eine Belastungskapazität einer Bitleitung gegenüber herkömmlichen, durch Metall programmierbaren ROMs reduziert werden, was die Lesegeschwindigkeit steigert und den Leistungsverbrauch verringert.
Es wurden in Verbindung mit den Zeichnungen vorteilhafte Ausführungsformen der erfindungsgemäßen Speicherzellenstruktur eines durch Metall programmierbaren ROM erläutert, und zwar in Form von Einspalten- und Zweispalten-Bitspeicherzellenstrukturen. Es versteht sich, dass in gleicher Weise die Erfindung eine Speicherzellenstruktur mit vier oder mehr Spalten umfasst.

Claims

Speicherzellenstruktur eines durch Metall programmierbaren Festwertspeichers, mit – wenigstens einer Wortleitung (WL1), – wenigstens einer Bitleitung (BL), – einer Masseleitung (GND) sowie einer ersten und einer zweiten virtuellen Masseleitung (VGND1, VGND2) und – wenigstens einem Zellentransistor (n31), dadurch gekennzeichnet, dass – der Zellentransistor (n31) zur Bereitstellung einer ersten und einer zweiten Bitzelle eingerichtet ist, wozu er an einer Gate-Elektrode mit der Wortleitung (WL1) verbunden ist, auf einer ersten Anschlussseite mit der Bitleitung (BL) verbunden ist und auf einer zweiten Anschlussseite selektiv potentialfrei gehalten oder mit einer von der ersten virtuellen Masseleitung, der zweiten virtuellen Masseleitung und der Masseleitung verbunden wird, wobei die erste Bitzelle durch Signale der Wortleitung (WL1) und der ersten virtuellen Masseleitung (VGND1) ausgewählt wird und die zweite Bitzelle durch Signale der Wortleitung und der zweiten virtuellen Masseleitung (VGND2) ausgewählt wird.
Speicherzellenstruktur nach Anspruch 1, weiter dadurch gekennzeichnet, dass – eine erste und eine zweite Wortleitung (WL1, WL2) vorgesehen sind, – ein erster Zellentransistor (n31) an einer Drain-Elektrode mit der ersten Bitleitung (BL) und an einer Gate-Elektrode mit der ersten Wortleitung (WL1) verbunden ist und – ein zweiter Zellentransistor (n32) an einer Drain-Elektrode mit der ersten Bitleitung (BL) und an einer Gate-Elektrode mit der zweiten Wortleitung (WL2) verbunden ist.
Speicherzellenstruktur nach Anspruch 2, weiter dadurch gekennzeichnet, dass eine Source-Elektrode des ersten Zellentransistors selektiv potentialfrei gehalten oder mit einer von der ersten virtuellen Masseleitung, der zweiten virtuellen Masseleitung und der Masseleitung verbunden wird und eine Source-Elektrode des zweiten Zellentransistors selektiv potentialfrei gehalten oder mit einer von der ersten virtuellen Masseleitung, der zweiten virtuellen Masseleitung und der Masseleitung verbunden wird.
Speicherzellenstruktur nach Anspruch 2 oder 3, weiter dadurch gekennzeichnet, dass der erste Zellentransistor eine erste Bitzelle, die durch die erste Wortleitung und die erste virtuelle Masseleitung ausgewählt wird, und eine zweite Bitzelle realisiert, die durch die erste Wortleitung und die zweite virtuelle Masseleitung ausgewählt wird, und der zweite Zellentransistor eine dritte Bitzelle, die durch die zweite Wortleitung und die erste virtuelle Masseleitung ausgewählt wird, und eine vierte Bitzelle realisiert, die durch die zweite Wortleitung und die zweite virtuelle Masseleitung ausgewählt wird.
Speicherzellenstruktur nach einem der Ansprüche 2 bis 4, weiter gekennzeichnet durch: – eine zweite Bitleitung (BL2), – eine dritte virtuelle Masseleitung (VGND3), – einen dritten Zellentransistor (n63), der. mit einer Drain-Elektrode mit der zweiten Bitleitung und mit einer Gate-Elektrode mit der ersten Wortleitung verbunden ist, und – einen vierten Zellentransistor (n64), der mit einer Drain-Elektrode mit der zweiten Bitleitung und mit einer Gate-Elektrode mit der zweiten Wortleitung verbunden ist.
Speicherzellenstruktur nach Anspruch 5, weiter dadurch gekennzeichnet, dass eine Source-Elektrode des dritten Zellentransistors potentialfrei gehalten oder mit einer von der zweiten virtuellen Masselei- tung, der dritten virtuellen Masseleitung und der Masseleitung verbunden wird und eine Source-Elektrode des vierten Zellentransistors potentialfrei gehalten oder mit einer von der zweiten virtuellen Masseleitung, der dritten virtuellen Masseleitung und der Masseleitung verbunden wird.
Speicherzellenstruktur nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, dass der dritte Zellentransistor eine Bitzelle, die durch die erste Wortleitung und die zweite virtuelle Masseleitung ausgewählt wird, und eine Bitzelle realisiert, die durch die erste Wortleitung und die dritte virtuelle Masseleitung ausgewählt wird.
Speicherzellenstruktur nach einem der Ansprüche 5 bis 7, weiter dadurch gekennzeichnet, dass der vierte Zellentransistor eine Bitzelle, die durch die zweite Wortleitung und die zweite virtuelle Masseleitung ausgewählt wird, und eine Bitzelle realisiert, die durch die zweite Wortleitung und die dritte virtuelle Masseleitung ausgewählt wird.
Speicherzellenstruktur für zwei Bitzellen eines programmierbaren Festwertspeichers, mit – einer Wortleitung (WL1), – einer Bitleitung (BL), – einer Masseleitung (GND) und – einer ersten und zweiten virtuellen Masseleitung (VGND1, VGND2), gekennzeichnet durch – einen Transistor (n31) mit einem Steueranschluss, der mit der Wortleitung (WL1) verbunden ist, – einem ersten gesteuerten Anschluss, der mit der Bitleitung (BL) verbunden ist und – einem zweiten gesteuerten Anschluss, der basierend auf einem in den beiden Bitzellen jeweils programmierten Datenbitwert selektiv potentialfrei oder mit einer von der Masseleitung, der ersten virtuellen Masseleitung, der zweiten virtuellen Masseleitung oder der Bitleitung verbunden ist.
Speicherzellenstruktur nach Anspruch 9, weiter dadurch gekennzeichnet, dass der zweite gesteuerte Anschluss des Transistors potentialfrei oder mit der Bitleitung verbunden ist, um beide Datenbitwerte auf einen ersten Logikwert zu programmieren.
Speicherzellenstruktur nach Anspruch 9 oder 10, weiter dadurch gekennzeichnet, dass der zweite gesteuerte Anschluss mit der Masseleitung verbunden ist, um beide Datenbitwerte auf einen dem ersten entgegengesetzten zweiten Logikwert zu programmieren.
Speicherzellenstruktur nach Anspruch 11, weiter dadurch gekennzeichnet, dass der zweite gesteuerte Anschluss des Transistors mit der ersten virtuellen Masseleitung verbunden ist, um einen Datenbitwert der ersten Bitzelle auf den zweiten Logikwert zu programmieren und einen Datenbitwert der zweiten Bitzelle auf den ersten Logikwert zu programmieren, oder mit der zweiten virtuellen Masseleitung verbunden ist, um einen Datenbitwert der ersten Bitzelle auf den ersten Logikwert zu pro grammieren und einen Datenbitwert der zweiten Bitzelle auf den zweiten Logikwert zu programmieren.
Speicherzellenstruktur nach einem der Ansprüche 9 bis 12, weiter dadurch gekennzeichnet, dass der zweite gesteuerte Anschluss des Transistors durch einen Metallherstellungsprozess selektiv potentialfrei oder verbunden ist.
Speicherzellenstruktur nach einem der Ansprüche 9 bis 12, weiter dadurch gekennzeichnet, dass der zweite gesteuerte Anschluss des Transistors durch eine selektive Bildung von Durchkontakten potentialfrei oder verbunden ist.