JP4097996B2 - 集積度及び読出し動作速度を向上させ、省エネルギー性となるメタルプログラマブルｒｏｍのメモリセル構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にメタルプログラマブルＲＯＭのメモリセル構造に関する。
【０００２】
【従来の技術】
マスクＲＯＭは、使用者が必要とするデータを製造工程段階であらかじめコーディングし、コーディングされたデータを反復して読出させる半導体メモリ装置である。マスクＲＯＭには、エンベデッドディヒュージョンプログラマブルＲＯＭ（embedded diffusion-programmable ROM）とエンベデッドメタルプログラマブルＲＯＭ（embedded metal programmable ROM）とがある。エンベデッドディヒュージョンプログラマブルＲＯＭは、ＲＯＭデータコードが製造工程のうちのディヒュージョン工程段階で作り込まれ、エンベデッドメタルプログラマブルＲＯＭは、ＲＯＭデータコードが製造工程のうちのメタル工程段階で作り込まれる。
一方、エンベデッドメタルプログラマブルＲＯＭとほぼ同じエンベデッドビアプログラマブルＲＯＭ（embedded via programmable ROM）があるが、エンベデッドビアプログラマブルＲＯＭは、ＲＯＭデータコードが製造工程のうちのビア工程段階で作り込まれる。
【０００３】
一般に、エンベデッドディヒュージョンプログラマブルＲＯＭがエンベデッドメタルプログラマブルＲＯＭより好まれてきたが、これは、前者が後者より約２５％ないし３５％の高集積化をなしうるからである。
しかし、エンベデッドディヒュージョンプログラマブルＲＯＭは、使用者から受け取ったデータが入力された後、完成品を作るまでに、エンベデッドメタルプログラマブルＲＯＭに比べて多少時間がかかる短所がある。最近では、半導体製造工程技術の発展によってエンベデッドメタル（またはビア）プログラマブルＲＯＭの集積度が大きく向上しており、完成品を作るまでの時間（Ｔｉｍｅ−ｔｏ−Ｍａｒｋｅｔ）で有利なエンベデッドメタル（またはビア）プログラマブルＲＯＭの重要性が浮び上がってきている。
【０００４】
図１は、従来のメタルプログラマブルＲＯＭの２カラムビットメモリセル構造を示す図面である。
図１を参照すれば、従来のメタルプログラマブルＲＯＭの２カラムビットメモリセルは、第１及び第２ワードラインＷＬ１、ＷＬ２、第１及び第２ビットラインＢＬ１、ＢＬ２、仮想接地ラインＶＧＮＤ、第１ないし第４ＮＭＯＳセルトランジスタｎ１１ないしｎ１４を具備する。
第１ないし第４ＮＭＯＳセルトランジスタｎ１１ないしｎ１４の一端は、仮想接地ラインＶＧＮＤに共通接続される。また、第１及び第３ＮＭＯＳセルトランジスタｎ１１、ｎ１３のゲートには、第１ワードラインＷＬ１が接続され、第２及び第４ＮＭＯＳセルトランジスタｎ１２、ｎ１４のゲートには、第２ワードラインＷＬ２が接続される。
【０００５】
図１は、第１ワードラインＷＬ１により選択される二つのビットセルにデータ０、１がコーディングされ、第２ワードラインＷＬ２により選択される二つのビットセルにデータ０、０がコーディングされた場合を示す。
図１に示したように、第１ワードラインＷＬ１により選択される二つのビットセルにデータ０、１がコーディングされた場合には、第１セルトランジスタｎ１１の他端は、第１ビットラインＢＬ１に接続され、第３セルトランジスタｎ１３の他端は、フローティングされる。
また、図１に示したように、第２ワードラインＷＬ２により選択される二つのビットセルにデータ０、０がコーディングされた場合には、第２セルトランジスタｎ１２の他端は、第１ビットラインＢＬ１に接続され、第４セルトランジスタｎ１４の他端は、第２ビットラインＢＬ２に接続される。
【０００６】
図２は、従来のメタルプログラマブルＲＯＭの４カラムビットメモリセル構造を示す図面である。
図２を参照すれば、従来のメタルプログラマブルＲＯＭの４カラムビットメモリセルは、第１及び第２ワードラインＷＬ１、ＷＬ２、第１及び第２ビットラインＢＬ１、ＢＬ２、第１ないし第３仮想接地ラインＶＧＮＤ１ないしＶＧＮＤ３、第１ないし第８ＮＭＯＳセルトランジスタｎ２１ないしｎ２８を具備する。
第１及び第２セルトランジスタｎ２１、ｎ２２の一端は、第１仮想接地ラインＶＧＮＤ１に共通接続される。第３ないし第６ＮＭＯＳセルトランジスタｎ２３ないしｎ２６の一端は、第２仮想接地ラインＶＧＮＤ２に共通接続される。第７及び第８セルトランジスタｎ２７、ｎ２８の一端は、第３仮想接地ラインＶＧＮＤ３に共通接続される。
また、第１、第３、第５、第７セルトランジスタｎ２１、ｎ２３、ｎ２５、ｎ２７のゲートには、第１ワードラインＷＬ１が接続され、第２、第４、第６、第８セルトランジスタｎ２２、ｎ２４、ｎ２６、ｎ２８のゲートには、第２ワードラインＷＬ２が接続される。
【０００７】
図２は、第１ワードラインＷＬ１により選択される４つのビットセルにデータ０、０、１、０がコーディングされ、第２ワードラインＷＬ２により選択される４つのビットセルにデータ１、０、１、１がコーディングされた場合を示す。
図２に示したように、第１ワードラインＷＬ１により選択される４つのビットセルにデータ０、０、１、０がコーディングされた場合には、ｎ２１とｎ２３との他端は、第１ビットラインＢＬ１に接続され、ｎ２５の他端は、フローティングされ、ｎ２７の他端は、第２ビットラインＢＬ２に接続される。
また、図２に示したように、第２ワードラインＷＬ２により選択される４つのビットセルにデータ１、０、１、１がコーディングされた場合には、ｎ２２、ｎ２６、ｎ２８の他端は、フローティングされ、ｎ２４の他端は、第１ビットラインＢＬ１に接続される。
【０００８】
【発明が解決しようとする課題】
ところで、前述した従来のメタルプログラマブルＲＯＭは、ビットラインを共有するディヒュージョン領域が互いに分離されているため、ディヒュージョンプログラマブルＲＯＭに比べて面積が大きい短所があり、ビットラインの負荷キャパシタンスの増加によって読出し動作速度が低下し、電力消耗が増加する短所がある。
したがって、本発明の目的は、ディヒュージョンプログラマブルＲＯＭと同じ水準の集積度を有して、読出し動作速度を向上させて、省エネルギー性であるメタル（またはビア）プログラマブルＲＯＭのメモリセル構造を提供することである。
【０００９】
【課題を解決するための手段】
前記課題を解決するための本発明の一面によるメタルプログラマブルＲＯＭのメモリセル構造は、ワードライン、ビットライン、第１及び第２仮想接地ライン、前記ワードラインの信号と前記第１仮想接地ラインの信号とにより選択される第１ビットセル、及び前記ワードラインの信号と前記第２仮想接地ラインの信号とにより選択される第２ビットセルを具備し、前記第１ビットセルと前記第２ビットセルとは、前記ビットラインに一端が接続された一つのセルトランジスタを共有することを特徴とする。
【００１０】
前記本発明の一面によるメタルプログラマブルＲＯＭのメモリセル構造は、接地ラインをさらに具備する。
前記セルトランジスタの他端は、前記第１仮想接地ライン、前記第２仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続またはフローティングされ、前記セルトランジスタのゲートは、前記ワードラインに接続される。
【００１１】
前記課題を解決するための本発明の他の一面によるメタルプログラマブルＲＯＭのメモリセル構造は、第１及び第２ワードライン、ビットライン、接地ライン、第１及び第２仮想接地ライン、ドレインが前記ビットラインに接続され、ゲートが前記第１ワードラインに接続される第１セルトランジスタ、及びドレインが前記ビットラインに接続され、ゲートが前記第２ワードラインに接続される第２セルトランジスタを具備することを特徴とする。
【００１２】
前記第１セルトランジスタのソースは、前記第１仮想接地ライン、前記第２仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続またはフローティングされる。前記第２セルトランジスタのソースは、前記第１仮想接地ライン、前記第２仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続またはフローティングされる。
【００１３】
前記課題を解決するための本発明のさらに他の一面によるメタルプログラマブルＲＯＭのメモリセル構造は、第１及び第２ワードライン、第１及び第２ビットライン、接地ライン、第１、第２、及び第３仮想接地ライン、ドレインが前記第１ビットラインに接続され、ゲートが前記第１ワードラインに接続される第１セルトランジスタ、ドレインが前記第１ビットラインに接続され、ゲートが前記第２ワードラインに接続される第２セルトランジスタ、ドレインが前記第２ビットラインに接続され、ゲートが前記第１ワードラインに接続される第３セルトランジスタ、及びドレインが前記第２ビットラインに接続され、ゲートが前記第２ワードラインに接続される第４セルトランジスタを具備することを特徴とする。
【００１４】
前記第１及び第２セルトランジスタのソースは、前記第１仮想接地ライン、前記第２仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続またはフローティングされる。前記第３及び第４セルトランジスタのソースは、前記第２仮想接地ライン、前記第３仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続またはフローティングされる。
【００１５】
【発明の実施の形態】
本発明並びに本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するために、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照する。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に付された同じ参照符号は同じ部材を示す。
【００１６】
図３ないし図５は、本発明によるメタルプログラマブルＲＯＭの１カラムビットメモリセル構造を示す図面である。
図３ないし図５を参照すれば、本発明による１カラムビットメモリセル構造は、第１及び第２ワードラインＷＬ１、ＷＬ２、ビットラインＢＬ、第１及び第２仮想接地ラインＶＧＮＤ１、ＶＧＮＤ２、接地ラインＧＮＤ、第１及び第２ＮＭＯＳセルトランジスタｎ３１、ｎ３２を具備する。
【００１７】
第１セルトランジスタｎ３１は、ドレインがビットラインＢＬに接続され、ゲートが第１ワードラインＷＬ１に接続され、第２セルトランジスタｎ３２は、ドレインがビットラインＢＬに接続され、ゲートが第２ワードラインＷＬ２に接続される。
第１セルトランジスタｎ３１のソースは、第１ワードラインＷＬ１により選択され、隣接した二つのビットセルにコーディングされるデータによって、第１仮想接地ラインＶＧＮＤ１、第２仮想接地ラインＶＧＮＤ２、及び接地ラインＧＮＤのうちのいずれか一つに選択的に接続またはフローティングされる。
また、第２セルトランジスタｎ３２のソースは、第２ワードラインＷＬ２により選択され、隣接した二つのビットセルにコーディングされるデータによって第１仮想接地ラインＶＧＮＤ１、第２仮想接地ラインＶＧＮＤ２、及び接地ラインＧＮＤのうちのいずれか一つに選択的に接続またはフローティングされる。
いいかえれば、第１セルトランジスタｎ３１は、第１ワードラインＷＬ１と第１仮想接地ラインＶＧＮＤ１とにより選択されるビットセル、及び第１ワードラインＷＬ１と第２仮想接地ラインＶＧＮＤ２とにより選択されるビットセルにより共有される。
また、第２セルトランジスタｎ３２は、第２ワードラインＷＬ２と第１仮想接地ラインＶＧＮＤ１とにより選択されるビットセル、及び第２ワードラインＷＬ２と第２仮想接地ラインＶＧＮＤ２とにより選択されるビットセルにより共有される。
【００１８】
図３は、本発明による１カラムビットメモリセル構造で、第１ワードラインＷＬ１により選択されて、隣接した二つのビットセルにデータ０、１がコーディングされ、第２ワードラインＷＬ２により選択されて、隣接した二つのビットセルにデータ０、０がコーディングされた場合を示す。
図３を参照すれば、第１ワードラインＷＬ１により選択されて、隣接した二つのビットセルにデータ０、１がコーディングされた場合には、第１セルトランジスタｎ３１のソースは第１仮想接地ラインＶＧＮＤ１に接続される。
また、第２ワードラインＷＬ２により選択されて、隣接した二つのビットセルにデータ０、０がコーディングされた場合には、第２セルトランジスタｎ３２のソースは、接地ラインＧＮＤに接続される。
【００１９】
この場合の動作を調べれば、初期に、ビットラインＢＬと第１及び第２仮想接地ラインＶＧＮＤ１、ＶＧＮＤ２とは、いずれも論理“ハイ”になり、接地ラインＧＮＤは、常に論理“ロー”値を有する。
【００２０】
第１ワードラインＷＬ１が論理“ハイ”になり、第１仮想接地ラインＶＧＮＤ１が論理“ハイ”から論理“ロー”になる場合には、第１セルトランジスタｎ３１がターンオンされて、ビットラインＢＬから第１仮想接地ラインＶＧＮＤ１にディスチャージパスが形成される。これにより、第１セルトランジスタｎ３１を通じてビットラインＢＬが論理“ハイ”から論理“ロー”にディスチャージされ、ビットラインＢＬの論理“ロー”値が周辺回路を通じて読出される。すなわち、第１ワードラインＷＬ１と第１仮想接地ラインＶＧＮＤ１とにより選択されるビットセルにコーディングされたデータ０が読出される。
【００２１】
第１ワードラインＷＬ１が論理“ハイ”になり、第２仮想接地ラインＶＧＮＤ２が論理“ハイ”から論理“ロー”になる場合には、第１セルトランジスタｎ３１がターンオンされても、第１仮想接地ラインＶＧＮＤ１とビットラインＢＬとは、いずれも論理“ハイ”状態である。したがって、ビットラインＢＬの論理“ハイ”値が周辺回路を通じて読出される。すなわち、第１ワードラインＷＬ１と第２仮想接地ラインＶＧＮＤ２とにより選択されるビットセルにコーディングされたデータ１が読出される。
【００２２】
第２ワードラインＷＬ２が論理“ハイ”になり、第１仮想接地ラインＶＧＮＤ１が論理“ハイ”から論理“ロー”になる場合には、第２セルトランジスタｎ３２がターンオンされて、ビットラインＢＬから接地ラインＧＮＤにディスチャージパスが形成される。これにより、第２セルトランジスタｎ３２を通じてビットラインＢＬが論理“ハイ”から論理“ロー”にディスチャージされ、ビットラインＢＬの論理“ロー”値が周辺回路を通じて読出される。すなわち、第２ワードラインＷＬ２と第１仮想接地ラインＶＧＮＤ１とにより選択されるビットセルにコーディングされたデータ０が読出される。
【００２３】
第２ワードラインＷＬ２が論理“ハイ”になり、第２仮想接地ラインＶＧＮＤ２が論理“ハイ”から論理“ロー”になる場合には、第２セルトランジスタｎ３２がターンオンされて、ビットラインＢＬから接地ラインＧＮＤにディスチャージパスが形成される。これにより、第２セルトランジスタｎ３２を通じてビットラインＢＬが論理“ハイ”から論理“ロー”にディスチャージされ、ビットラインＢＬの論理“ロー”値が周辺回路を通じて読出される。すなわち、第２ワードラインＷＬ２と第２仮想接地ラインＶＧＮＤ２とにより選択されるビットセルにコーディングされたデータ０が読出される。
【００２４】
図４は、本発明による１カラムビットメモリセル構造で、第１ワードラインＷＬ１により選択されて、隣接した二つのビットセルにデータ０、０がコーディングされ、第２ワードラインＷＬ２により選択されて、隣接した二つのビットセルにデータ０、０がコーディングされた場合を示す。
図４を参照すれば、第１ワードラインＷＬ１により選択されて、隣接した二つのビットセルにデータ０、０がコーディングされた場合には、第１セルトランジスタｎ３１のソースは、接地ラインＧＮＤに接続される。また、第２ワードラインＷＬ２により選択されて、隣接した二つのビットセルにデータ０、０がコーディングされた場合には、第２セルトランジスタｎ３２のソースは、接地ラインＧＮＤに接続される。
【００２５】
図５は、本発明による１カラムビットメモリセル構造で、第１ワードラインＷＬ１により選択されて、隣接した二つのビットセルにデータ１、１がコーディングされ、第２ワードラインＷＬ２により選択されて、隣接した二つのビットセルにデータ１、１がコーディングされた場合を示す。
図５を参照すれば、第１ワードラインＷＬ１により選択されて、隣接した二つのビットセルにデータ１、１がコーディングされた場合には、第１セルトランジスタｎ３１のソースは、フローティングされる。また、第２ワードラインＷＬ２により選択されて、隣接した二つのビットセルにデータ１、１がコーディングされた場合には、第２セルトランジスタｎ３２のソースは、フローティングされる。
【００２６】
この時、フローティングされた第１セルトランジスタｎ３１のソースと、フローティングされた第２セルトランジスタｎ３２のソースとは、一種のアンテナとなって雑音が生じる恐れがある。したがって、このような雑音を防止するために第１セルトランジスタｎ３１のソースと第２セルトランジスタｎ３２のソースとがビットラインＢＬに接続される場合もある。
【００２７】
図４に示した場合の動作と図５に示した場合の動作とは、図３に示した場合と同じ原理によりなされるのでここで詳細な説明は省略する。
【００２８】
図６ないし図８は、本発明によるメタルプログラマブルＲＯＭの２カラムビットメモリセル構造を示す図面である。
図６ないし図８を参照すれば、本発明による２カラムビットメモリセル構造は、第１及び第２ワードラインＷＬ１、ＷＬ２、第１及び第２ビットラインＢＬ１、ＢＬ２、第１ないし第３仮想接地ラインＶＧＮＤ１、ＶＧＮＤ２、ＶＧＮＤ３、接地ラインＧＮＤ、第１ないし第４ＮＭＯＳセルトランジスタｎ６１ないしｎ６４を具備する。
【００２９】
第１セルトランジスタｎ６１は、ドレインが第１ビットラインＢＬ１に接続され、ゲートが第１ワードラインＷＬ１に接続され、第２セルトランジスタｎ６２は、ドレインが第１ビットラインＢＬ１に接続され、ゲートが第２ワードラインＷＬ２に接続される。
第３セルトランジスタｎ６３は、ドレインが第２ビットラインＢＬ２に接続され、ゲートが第１ワードラインＷＬ１に接続され、第４セルトランジスタｎ６４は、ドレインが第２ビットラインＢＬ２に接続され、ゲートが第２ワードラインＷＬ２に接続される。
第１セルトランジスタｎ６１のソースは、第１ワードラインＷＬ１により選択されて、隣接した二つのビットセルにコーディングされるデータによって第１仮想接地ラインＶＧＮＤ１、第２仮想接地ラインＶＧＮＤ２、及び接地ラインＧＮＤのうちのいずれか一つに選択的に接続またはフローティングされる。
第２セルトランジスタｎ６２のソースは、第２ワードラインＷＬ２により選択されて、隣接した二つのビットセルにコーディングされるデータによって第１仮想接地ラインＶＧＮＤ１、第２仮想接地ラインＶＧＮＤ２、及び接地ラインＧＮＤのうちのいずれか一つに選択的に接続またはフローティングされる。
【００３０】
また、第３セルトランジスタｎ６３のソースは、第１ワードラインＷＬ１により選択されて、さらに他の隣接した二つのビットセルにコーディングされるデータによって、第２仮想接地ラインＶＧＮＤ２、第３仮想接地ラインＶＧＮＤ３、及び接地ラインＧＮＤのうちのいずれか一つに選択的に接続またはフローティングされる。
第４セルトランジスタｎ６４のソースは、第２ワードラインＷＬ２により選択されて、さらに他の隣接した二つのビットセルにコーディングされるデータによって、第２仮想接地ラインＶＧＮＤ２、第３仮想接地ラインＶＧＮＤ３、及び接地ラインＧＮＤのうちのいずれか一つに選択的に接続またはフローティングされる。
【００３１】
いいかえれば、第１セルトランジスタｎ６１は、第１ワードラインＷＬ１と第１仮想接地ラインＶＧＮＤ１とにより選択されるビットセル、及び第１ワードラインＷＬ１と第２仮想接地ラインＶＧＮＤ２とにより選択されるビットセルにより共有される。
第２セルトランジスタｎ６２は、第２ワードラインＷＬ２と第１仮想接地ラインＶＧＮＤ１とにより選択されるビットセル、及び第２ワードラインＷＬ２と第２仮想接地ラインＶＧＮＤ２とにより選択されるビットセルにより共有される。
第３セルトランジスタｎ６３は、第１ワードラインＷＬ１と第２仮想接地ラインＶＧＮＤ１とにより選択されるビットセル、及び第１ワードラインＷＬ１と第３仮想接地ラインＶＧＮＤ３とにより選択されるビットセルにより共有される。また、第４セルトランジスタｎ６４は、第２ワードラインＷＬ２と第２仮想接地ラインＶＧＮＤ２とにより選択されるビットセル、及び第２ワードラインＷＬ２と第３仮想接地ラインＶＧＮＤ３とにより選択されるビットセルにより共有される。
【００３２】
図６は、本発明による２カラムビットメモリセル構造で第１ワードラインＷＬ１により選択されて、隣接した４つのビットセルにデータ０、０、１、０がコーディングされ、第２ワードラインＷＬ２により選択されて、隣接した４つのビットセルにデータ１、０、１、１がコーディングされた場合を示す。
図６を参照すれば、第１ワードラインＷＬ１により選択されて、隣接した４つのビットセルにデータ０、０、１、０がコーディングされた場合には、第１セルトランジスタｎ６１のソースは、接地ラインＧＮＤに接続され、第３セルトランジスタｎ６３のソースは、第３仮想接地ラインＶＧＮＤ３に接続される。
また、第２ワードラインＷＬ２により選択されて、隣接した４つのビットセルにデータ１、０、１、１がコーディングされた場合には、第２セルトランジスタｎ６２のソースは、第２仮想接地ラインＶＧＮＤ２に接続され、第４セルトランジスタｎ６４のソースは、フローティングされる。
この時、フローティングされた第４セルトランジスタｎ６４のソースは、一種のアンテナになって雑音が生じる恐れがある。したがって、このような雑音を防止するために、第４セルトランジスタｎ６４のソースは、第２ビットラインＢＬ２に接続される場合もある。
【００３３】
図７は、本発明による２カラムビットメモリセル構造で、第１ワードラインＷＬ１により選択されて、隣接した４つのビットセルにデータ０、０、０、０がコーディングされ、第２ワードラインＷＬ２により選択されて、隣接した４つのビットセルにデータ０、０、０、０がコーディングされた場合を示す。
図７を参照すれば、第１ワードラインＷＬ１により選択されて、隣接した４つのビットセルにデータ０、０、０、０がコーディングされた場合には、第１セルトランジスタｎ６１のソースは、接地ラインＧＮＤに接続され、第３セルトランジスタｎ６３のソースも接地ラインＧＮＤに接続される。
また、第２ワードラインＷＬ２により選択されて、隣接した４つのビットセルにデータ０、０、０、０がコーディングされた場合には、第２セルトランジスタｎ６２のソースは、接地ラインＧＮＤに接続され、第４セルトランジスタｎ６４のソースも、接地ラインＧＮＤに接続される。
【００３４】
図８は、本発明による２カラムビットメモリセル構造で、第１ワードラインＷＬ１により選択されて、隣接した４つのビットセルにデータ１、１、１、１がコーディングされ、第２ワードラインＷＬ２により選択されて、隣接した４つのビットセルにデータ１、１、１、１がコーディングされた場合を示す。
図８を参照すれば、第１ワードラインＷＬ１により選択されて、隣接した４つのビットセルにデータ１、１、１、１がコーディングされた場合には、第１セルトランジスタｎ６１のソースと第３セルトランジスタｎ６３のソースとはいずれもフローティングされる。
また、第２ワードラインＷＬ２により選択されて、隣接した４つのビットセルにデータ１、１、１、１がコーディングされた場合には、第２セルトランジスタｎ６２のソースと第４セルトランジスタｎ６４のソースとがいずれもフローティングされる。
この時、フローティングされた第１ないし第４セルトランジスタｎ６１ないしｎ６４のソースは、一種のアンテナになって雑音が生じる恐れがある。したがって、このような雑音を防止するために第１及び第２セルトランジスタｎ６１、ｎ６２のソースは、第１ビットラインＢＬ１に接続される場合もあり、第３及び第４セルトランジスタｎ６３、ｎ６４のソースは、第２ビットラインＢＬ２に接続される場合もある。
【００３５】
図６ないし図８に示した場合の動作は、図３に示した場合と同じ原理によりなされるのでここで詳細な説明は省略する。
【００３６】
前述したように、本発明によるメタルプログラマブルＲＯＭのメモリセル構造では、一つのセルトランジスタが同じワードラインにより選択される隣接した二つのビットセルにより共有される。これにより、ディヒュージョンプログラマブルＲＯＭと同じ水準の集積度を維持でき、また、ビットラインの負荷キャパシタンスを減少して、読出し動作速度を向上させ、省エネルギー化を達成できる。
【００３７】
以上のように、図面と明細書とで最適の実施形態を開示した。本明細書には１カラムビットメモリセル構造と２カラムビットメモリセル構造とだけを説明したが、４カラム以上のメモリセル構造も可能である。また、ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であればこれより多様な変形及び均等な他の実施形態が可能であるということを理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００３８】
【発明の効果】
前述したように、本発明によるメタルプログラマブルＲＯＭのメモリセル構造は、ディヒュージョンプログラマブルＲＯＭと同じ水準の集積度を持って、読出し動作速度を向上させ、電力消耗を減少させる。
【図面の簡単な説明】
【図１】従来のメタルプログラマブルＲＯＭの２カラムビットメモリセル構造を示す図面。
【図２】従来のメタルプログラマブルＲＯＭの４カラムビットメモリセル構造を示す図面。
【図３】本発明によるメタルプログラマブルＲＯＭの１カラムビットメモリセル構造を示す図面。
【図４】本発明によるメタルプログラマブルＲＯＭの１カラムビットメモリセル構造を示す図面。
【図５】本発明によるメタルプログラマブルＲＯＭの１カラムビットメモリセル構造を示す図面。
【図６】本発明によるメタルプログラマブルＲＯＭの２カラムビットメモリセル構造を示す図面。
【図７】本発明によるメタルプログラマブルＲＯＭの２カラムビットメモリセル構造を示す図面。
【図８】本発明によるメタルプログラマブルＲＯＭの２カラムビットメモリセル構造を示す図面。
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にメタルプログラマブルＲＯＭのメモリセル構造に関する。
【０００２】
【従来の技術】
マスクＲＯＭは、使用者が必要とするデータを製造工程段階であらかじめコーディングし、コーディングされたデータを反復して読出させる半導体メモリ装置である。マスクＲＯＭには、エンベデッドディヒュージョンプログラマブルＲＯＭ（embedded diffusion-programmable ROM）とエンベデッドメタルプログラマブルＲＯＭ（embedded metal programmable ROM）とがある。エンベデッドディヒュージョンプログラマブルＲＯＭは、ＲＯＭデータコードが製造工程のうちのディヒュージョン工程段階で作り込まれ、エンベデッドメタルプログラマブルＲＯＭは、ＲＯＭデータコードが製造工程のうちのメタル工程段階で作り込まれる。
一方、エンベデッドメタルプログラマブルＲＯＭとほぼ同じエンベデッドビアプログラマブルＲＯＭ（embedded via programmable ROM）があるが、エンベデッドビアプログラマブルＲＯＭは、ＲＯＭデータコードが製造工程のうちのビア工程段階で作り込まれる。
【０００３】
一般に、エンベデッドディヒュージョンプログラマブルＲＯＭがエンベデッドメタルプログラマブルＲＯＭより好まれてきたが、これは、前者が後者より約２５％ないし３５％の高集積化をなしうるからである。
しかし、エンベデッドディヒュージョンプログラマブルＲＯＭは、使用者から受け取ったデータが入力された後、完成品を作るまでに、エンベデッドメタルプログラマブルＲＯＭに比べて多少時間がかかる短所がある。最近では、半導体製造工程技術の発展によってエンベデッドメタル（またはビア）プログラマブルＲＯＭの集積度が大きく向上しており、完成品を作るまでの時間（Ｔｉｍｅ−ｔｏ−Ｍａｒｋｅｔ）で有利なエンベデッドメタル（またはビア）プログラマブルＲＯＭの重要性が浮び上がってきている。
【０００４】
図１は、従来のメタルプログラマブルＲＯＭの２カラムビットメモリセル構造を示す図面である。
図１を参照すれば、従来のメタルプログラマブルＲＯＭの２カラムビットメモリセルは、第１及び第２ワードラインＷＬ１、ＷＬ２、第１及び第２ビットラインＢＬ１、ＢＬ２、仮想接地ラインＶＧＮＤ、第１ないし第４ＮＭＯＳセルトランジスタｎ１１ないしｎ１４を具備する。
第１ないし第４ＮＭＯＳセルトランジスタｎ１１ないしｎ１４の一端は、仮想接地ラインＶＧＮＤに共通接続される。また、第１及び第３ＮＭＯＳセルトランジスタｎ１１、ｎ１３のゲートには、第１ワードラインＷＬ１が接続され、第２及び第４ＮＭＯＳセルトランジスタｎ１２、ｎ１４のゲートには、第２ワードラインＷＬ２が接続される。
【０００５】
図１は、第１ワードラインＷＬ１により選択される二つのビットセルにデータ０、１がコーディングされ、第２ワードラインＷＬ２により選択される二つのビットセルにデータ０、０がコーディングされた場合を示す。
図１に示したように、第１ワードラインＷＬ１により選択される二つのビットセルにデータ０、１がコーディングされた場合には、第１セルトランジスタｎ１１の他端は、第１ビットラインＢＬ１に接続され、第３セルトランジスタｎ１３の他端は、フローティングされる。
また、図１に示したように、第２ワードラインＷＬ２により選択される二つのビットセルにデータ０、０がコーディングされた場合には、第２セルトランジスタｎ１２の他端は、第１ビットラインＢＬ１に接続され、第４セルトランジスタｎ１４の他端は、第２ビットラインＢＬ２に接続される。
【０００６】
図２は、従来のメタルプログラマブルＲＯＭの４カラムビットメモリセル構造を示す図面である。
図２を参照すれば、従来のメタルプログラマブルＲＯＭの４カラムビットメモリセルは、第１及び第２ワードラインＷＬ１、ＷＬ２、第１及び第２ビットラインＢＬ１、ＢＬ２、第１ないし第３仮想接地ラインＶＧＮＤ１ないしＶＧＮＤ３、第１ないし第８ＮＭＯＳセルトランジスタｎ２１ないしｎ２８を具備する。
第１及び第２セルトランジスタｎ２１、ｎ２２の一端は、第１仮想接地ラインＶＧＮＤ１に共通接続される。第３ないし第６ＮＭＯＳセルトランジスタｎ２３ないしｎ２６の一端は、第２仮想接地ラインＶＧＮＤ２に共通接続される。第７及び第８セルトランジスタｎ２７、ｎ２８の一端は、第３仮想接地ラインＶＧＮＤ３に共通接続される。
また、第１、第３、第５、第７セルトランジスタｎ２１、ｎ２３、ｎ２５、ｎ２７のゲートには、第１ワードラインＷＬ１が接続され、第２、第４、第６、第８セルトランジスタｎ２２、ｎ２４、ｎ２６、ｎ２８のゲートには、第２ワードラインＷＬ２が接続される。
【０００７】
図２は、第１ワードラインＷＬ１により選択される４つのビットセルにデータ０、０、１、０がコーディングされ、第２ワードラインＷＬ２により選択される４つのビットセルにデータ１、０、１、１がコーディングされた場合を示す。
図２に示したように、第１ワードラインＷＬ１により選択される４つのビットセルにデータ０、０、１、０がコーディングされた場合には、ｎ２１とｎ２３との他端は、第１ビットラインＢＬ１に接続され、ｎ２５の他端は、フローティングされ、ｎ２７の他端は、第２ビットラインＢＬ２に接続される。
また、図２に示したように、第２ワードラインＷＬ２により選択される４つのビットセルにデータ１、０、１、１がコーディングされた場合には、ｎ２２、ｎ２６、ｎ２８の他端は、フローティングされ、ｎ２４の他端は、第１ビットラインＢＬ１に接続される。
【０００８】
【発明が解決しようとする課題】
ところで、前述した従来のメタルプログラマブルＲＯＭは、ビットラインを共有するディヒュージョン領域が互いに分離されているため、ディヒュージョンプログラマブルＲＯＭに比べて面積が大きい短所があり、ビットラインの負荷キャパシタンスの増加によって読出し動作速度が低下し、電力消耗が増加する短所がある。
したがって、本発明の目的は、ディヒュージョンプログラマブルＲＯＭと同じ水準の集積度を有して、読出し動作速度を向上させて、省エネルギー性であるメタル（またはビア）プログラマブルＲＯＭのメモリセル構造を提供することである。
【０００９】
【課題を解決するための手段】
前記課題を解決するための本発明の一面によるメタルプログラマブルＲＯＭのメモリセル構造は、ワードライン、ビットライン、第１及び第２仮想接地ライン、前記ワードラインの信号と前記第１仮想接地ラインの信号とにより選択される第１ビットセル、及び前記ワードラインの信号と前記第２仮想接地ラインの信号とにより選択される第２ビットセルを具備し、前記第１ビットセルと前記第２ビットセルとは、前記ビットラインに一端が接続された一つのセルトランジスタを共有することを特徴とする。
【００１０】
前記本発明の一面によるメタルプログラマブルＲＯＭのメモリセル構造は、接地ラインをさらに具備する。
前記セルトランジスタの他端は、前記第１仮想接地ライン、前記第２仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続またはフローティングされ、前記セルトランジスタのゲートは、前記ワードラインに接続される。
【００１１】
前記課題を解決するための本発明の他の一面によるメタルプログラマブルＲＯＭのメモリセル構造は、第１及び第２ワードライン、ビットライン、接地ライン、第１及び第２仮想接地ライン、ドレインが前記ビットラインに接続され、ゲートが前記第１ワードラインに接続される第１セルトランジスタ、及びドレインが前記ビットラインに接続され、ゲートが前記第２ワードラインに接続される第２セルトランジスタを具備することを特徴とする。
【００１２】
前記第１セルトランジスタのソースは、前記第１仮想接地ライン、前記第２仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続またはフローティングされる。前記第２セルトランジスタのソースは、前記第１仮想接地ライン、前記第２仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続またはフローティングされる。
【００１３】
前記課題を解決するための本発明のさらに他の一面によるメタルプログラマブルＲＯＭのメモリセル構造は、第１及び第２ワードライン、第１及び第２ビットライン、接地ライン、第１、第２、及び第３仮想接地ライン、ドレインが前記第１ビットラインに接続され、ゲートが前記第１ワードラインに接続される第１セルトランジスタ、ドレインが前記第１ビットラインに接続され、ゲートが前記第２ワードラインに接続される第２セルトランジスタ、ドレインが前記第２ビットラインに接続され、ゲートが前記第１ワードラインに接続される第３セルトランジスタ、及びドレインが前記第２ビットラインに接続され、ゲートが前記第２ワードラインに接続される第４セルトランジスタを具備することを特徴とする。
【００１４】
前記第１及び第２セルトランジスタのソースは、前記第１仮想接地ライン、前記第２仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続またはフローティングされる。前記第３及び第４セルトランジスタのソースは、前記第２仮想接地ライン、前記第３仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続またはフローティングされる。
【００１５】
【発明の実施の形態】
本発明並びに本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するために、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照する。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に付された同じ参照符号は同じ部材を示す。
【００１６】
図３ないし図５は、本発明によるメタルプログラマブルＲＯＭの１カラムビットメモリセル構造を示す図面である。
図３ないし図５を参照すれば、本発明による１カラムビットメモリセル構造は、第１及び第２ワードラインＷＬ１、ＷＬ２、ビットラインＢＬ、第１及び第２仮想接地ラインＶＧＮＤ１、ＶＧＮＤ２、接地ラインＧＮＤ、第１及び第２ＮＭＯＳセルトランジスタｎ３１、ｎ３２を具備する。
【００１７】
第１セルトランジスタｎ３１は、ドレインがビットラインＢＬに接続され、ゲートが第１ワードラインＷＬ１に接続され、第２セルトランジスタｎ３２は、ドレインがビットラインＢＬに接続され、ゲートが第２ワードラインＷＬ２に接続される。
第１セルトランジスタｎ３１のソースは、第１ワードラインＷＬ１により選択され、隣接した二つのビットセルにコーディングされるデータによって、第１仮想接地ラインＶＧＮＤ１、第２仮想接地ラインＶＧＮＤ２、及び接地ラインＧＮＤのうちのいずれか一つに選択的に接続またはフローティングされる。
また、第２セルトランジスタｎ３２のソースは、第２ワードラインＷＬ２により選択され、隣接した二つのビットセルにコーディングされるデータによって第１仮想接地ラインＶＧＮＤ１、第２仮想接地ラインＶＧＮＤ２、及び接地ラインＧＮＤのうちのいずれか一つに選択的に接続またはフローティングされる。
いいかえれば、第１セルトランジスタｎ３１は、第１ワードラインＷＬ１と第１仮想接地ラインＶＧＮＤ１とにより選択されるビットセル、及び第１ワードラインＷＬ１と第２仮想接地ラインＶＧＮＤ２とにより選択されるビットセルにより共有される。
また、第２セルトランジスタｎ３２は、第２ワードラインＷＬ２と第１仮想接地ラインＶＧＮＤ１とにより選択されるビットセル、及び第２ワードラインＷＬ２と第２仮想接地ラインＶＧＮＤ２とにより選択されるビットセルにより共有される。
【００１８】
図３は、本発明による１カラムビットメモリセル構造で、第１ワードラインＷＬ１により選択されて、隣接した二つのビットセルにデータ０、１がコーディングされ、第２ワードラインＷＬ２により選択されて、隣接した二つのビットセルにデータ０、０がコーディングされた場合を示す。
図３を参照すれば、第１ワードラインＷＬ１により選択されて、隣接した二つのビットセルにデータ０、１がコーディングされた場合には、第１セルトランジスタｎ３１のソースは第１仮想接地ラインＶＧＮＤ１に接続される。
また、第２ワードラインＷＬ２により選択されて、隣接した二つのビットセルにデータ０、０がコーディングされた場合には、第２セルトランジスタｎ３２のソースは、接地ラインＧＮＤに接続される。
【００１９】
この場合の動作を調べれば、初期に、ビットラインＢＬと第１及び第２仮想接地ラインＶＧＮＤ１、ＶＧＮＤ２とは、いずれも論理“ハイ”になり、接地ラインＧＮＤは、常に論理“ロー”値を有する。
【００２０】
第１ワードラインＷＬ１が論理“ハイ”になり、第１仮想接地ラインＶＧＮＤ１が論理“ハイ”から論理“ロー”になる場合には、第１セルトランジスタｎ３１がターンオンされて、ビットラインＢＬから第１仮想接地ラインＶＧＮＤ１にディスチャージパスが形成される。これにより、第１セルトランジスタｎ３１を通じてビットラインＢＬが論理“ハイ”から論理“ロー”にディスチャージされ、ビットラインＢＬの論理“ロー”値が周辺回路を通じて読出される。すなわち、第１ワードラインＷＬ１と第１仮想接地ラインＶＧＮＤ１とにより選択されるビットセルにコーディングされたデータ０が読出される。
【００２１】
第１ワードラインＷＬ１が論理“ハイ”になり、第２仮想接地ラインＶＧＮＤ２が論理“ハイ”から論理“ロー”になる場合には、第１セルトランジスタｎ３１がターンオンされても、第１仮想接地ラインＶＧＮＤ１とビットラインＢＬとは、いずれも論理“ハイ”状態である。したがって、ビットラインＢＬの論理“ハイ”値が周辺回路を通じて読出される。すなわち、第１ワードラインＷＬ１と第２仮想接地ラインＶＧＮＤ２とにより選択されるビットセルにコーディングされたデータ１が読出される。
【００２２】
第２ワードラインＷＬ２が論理“ハイ”になり、第１仮想接地ラインＶＧＮＤ１が論理“ハイ”から論理“ロー”になる場合には、第２セルトランジスタｎ３２がターンオンされて、ビットラインＢＬから接地ラインＧＮＤにディスチャージパスが形成される。これにより、第２セルトランジスタｎ３２を通じてビットラインＢＬが論理“ハイ”から論理“ロー”にディスチャージされ、ビットラインＢＬの論理“ロー”値が周辺回路を通じて読出される。すなわち、第２ワードラインＷＬ２と第１仮想接地ラインＶＧＮＤ１とにより選択されるビットセルにコーディングされたデータ０が読出される。
【００２３】
第２ワードラインＷＬ２が論理“ハイ”になり、第２仮想接地ラインＶＧＮＤ２が論理“ハイ”から論理“ロー”になる場合には、第２セルトランジスタｎ３２がターンオンされて、ビットラインＢＬから接地ラインＧＮＤにディスチャージパスが形成される。これにより、第２セルトランジスタｎ３２を通じてビットラインＢＬが論理“ハイ”から論理“ロー”にディスチャージされ、ビットラインＢＬの論理“ロー”値が周辺回路を通じて読出される。すなわち、第２ワードラインＷＬ２と第２仮想接地ラインＶＧＮＤ２とにより選択されるビットセルにコーディングされたデータ０が読出される。
【００２４】
図４は、本発明による１カラムビットメモリセル構造で、第１ワードラインＷＬ１により選択されて、隣接した二つのビットセルにデータ０、０がコーディングされ、第２ワードラインＷＬ２により選択されて、隣接した二つのビットセルにデータ０、０がコーディングされた場合を示す。
図４を参照すれば、第１ワードラインＷＬ１により選択されて、隣接した二つのビットセルにデータ０、０がコーディングされた場合には、第１セルトランジスタｎ３１のソースは、接地ラインＧＮＤに接続される。また、第２ワードラインＷＬ２により選択されて、隣接した二つのビットセルにデータ０、０がコーディングされた場合には、第２セルトランジスタｎ３２のソースは、接地ラインＧＮＤに接続される。
【００２５】
図５は、本発明による１カラムビットメモリセル構造で、第１ワードラインＷＬ１により選択されて、隣接した二つのビットセルにデータ１、１がコーディングされ、第２ワードラインＷＬ２により選択されて、隣接した二つのビットセルにデータ１、１がコーディングされた場合を示す。
図５を参照すれば、第１ワードラインＷＬ１により選択されて、隣接した二つのビットセルにデータ１、１がコーディングされた場合には、第１セルトランジスタｎ３１のソースは、フローティングされる。また、第２ワードラインＷＬ２により選択されて、隣接した二つのビットセルにデータ１、１がコーディングされた場合には、第２セルトランジスタｎ３２のソースは、フローティングされる。
【００２６】
この時、フローティングされた第１セルトランジスタｎ３１のソースと、フローティングされた第２セルトランジスタｎ３２のソースとは、一種のアンテナとなって雑音が生じる恐れがある。したがって、このような雑音を防止するために第１セルトランジスタｎ３１のソースと第２セルトランジスタｎ３２のソースとがビットラインＢＬに接続される場合もある。
【００２７】
図４に示した場合の動作と図５に示した場合の動作とは、図３に示した場合と同じ原理によりなされるのでここで詳細な説明は省略する。
【００２８】
図６ないし図８は、本発明によるメタルプログラマブルＲＯＭの２カラムビットメモリセル構造を示す図面である。
図６ないし図８を参照すれば、本発明による２カラムビットメモリセル構造は、第１及び第２ワードラインＷＬ１、ＷＬ２、第１及び第２ビットラインＢＬ１、ＢＬ２、第１ないし第３仮想接地ラインＶＧＮＤ１、ＶＧＮＤ２、ＶＧＮＤ３、接地ラインＧＮＤ、第１ないし第４ＮＭＯＳセルトランジスタｎ６１ないしｎ６４を具備する。
【００２９】
第１セルトランジスタｎ６１は、ドレインが第１ビットラインＢＬ１に接続され、ゲートが第１ワードラインＷＬ１に接続され、第２セルトランジスタｎ６２は、ドレインが第１ビットラインＢＬ１に接続され、ゲートが第２ワードラインＷＬ２に接続される。
第３セルトランジスタｎ６３は、ドレインが第２ビットラインＢＬ２に接続され、ゲートが第１ワードラインＷＬ１に接続され、第４セルトランジスタｎ６４は、ドレインが第２ビットラインＢＬ２に接続され、ゲートが第２ワードラインＷＬ２に接続される。
第１セルトランジスタｎ６１のソースは、第１ワードラインＷＬ１により選択されて、隣接した二つのビットセルにコーディングされるデータによって第１仮想接地ラインＶＧＮＤ１、第２仮想接地ラインＶＧＮＤ２、及び接地ラインＧＮＤのうちのいずれか一つに選択的に接続またはフローティングされる。
第２セルトランジスタｎ６２のソースは、第２ワードラインＷＬ２により選択されて、隣接した二つのビットセルにコーディングされるデータによって第１仮想接地ラインＶＧＮＤ１、第２仮想接地ラインＶＧＮＤ２、及び接地ラインＧＮＤのうちのいずれか一つに選択的に接続またはフローティングされる。
【００３０】
また、第３セルトランジスタｎ６３のソースは、第１ワードラインＷＬ１により選択されて、さらに他の隣接した二つのビットセルにコーディングされるデータによって、第２仮想接地ラインＶＧＮＤ２、第３仮想接地ラインＶＧＮＤ３、及び接地ラインＧＮＤのうちのいずれか一つに選択的に接続またはフローティングされる。
第４セルトランジスタｎ６４のソースは、第２ワードラインＷＬ２により選択されて、さらに他の隣接した二つのビットセルにコーディングされるデータによって、第２仮想接地ラインＶＧＮＤ２、第３仮想接地ラインＶＧＮＤ３、及び接地ラインＧＮＤのうちのいずれか一つに選択的に接続またはフローティングされる。
【００３１】
いいかえれば、第１セルトランジスタｎ６１は、第１ワードラインＷＬ１と第１仮想接地ラインＶＧＮＤ１とにより選択されるビットセル、及び第１ワードラインＷＬ１と第２仮想接地ラインＶＧＮＤ２とにより選択されるビットセルにより共有される。
第２セルトランジスタｎ６２は、第２ワードラインＷＬ２と第１仮想接地ラインＶＧＮＤ１とにより選択されるビットセル、及び第２ワードラインＷＬ２と第２仮想接地ラインＶＧＮＤ２とにより選択されるビットセルにより共有される。
第３セルトランジスタｎ６３は、第１ワードラインＷＬ１と第２仮想接地ラインＶＧＮＤ１とにより選択されるビットセル、及び第１ワードラインＷＬ１と第３仮想接地ラインＶＧＮＤ３とにより選択されるビットセルにより共有される。また、第４セルトランジスタｎ６４は、第２ワードラインＷＬ２と第２仮想接地ラインＶＧＮＤ２とにより選択されるビットセル、及び第２ワードラインＷＬ２と第３仮想接地ラインＶＧＮＤ３とにより選択されるビットセルにより共有される。
【００３２】
図６は、本発明による２カラムビットメモリセル構造で第１ワードラインＷＬ１により選択されて、隣接した４つのビットセルにデータ０、０、１、０がコーディングされ、第２ワードラインＷＬ２により選択されて、隣接した４つのビットセルにデータ１、０、１、１がコーディングされた場合を示す。
図６を参照すれば、第１ワードラインＷＬ１により選択されて、隣接した４つのビットセルにデータ０、０、１、０がコーディングされた場合には、第１セルトランジスタｎ６１のソースは、接地ラインＧＮＤに接続され、第３セルトランジスタｎ６３のソースは、第３仮想接地ラインＶＧＮＤ３に接続される。
また、第２ワードラインＷＬ２により選択されて、隣接した４つのビットセルにデータ１、０、１、１がコーディングされた場合には、第２セルトランジスタｎ６２のソースは、第２仮想接地ラインＶＧＮＤ２に接続され、第４セルトランジスタｎ６４のソースは、フローティングされる。
この時、フローティングされた第４セルトランジスタｎ６４のソースは、一種のアンテナになって雑音が生じる恐れがある。したがって、このような雑音を防止するために、第４セルトランジスタｎ６４のソースは、第２ビットラインＢＬ２に接続される場合もある。
【００３３】
図７は、本発明による２カラムビットメモリセル構造で、第１ワードラインＷＬ１により選択されて、隣接した４つのビットセルにデータ０、０、０、０がコーディングされ、第２ワードラインＷＬ２により選択されて、隣接した４つのビットセルにデータ０、０、０、０がコーディングされた場合を示す。
図７を参照すれば、第１ワードラインＷＬ１により選択されて、隣接した４つのビットセルにデータ０、０、０、０がコーディングされた場合には、第１セルトランジスタｎ６１のソースは、接地ラインＧＮＤに接続され、第３セルトランジスタｎ６３のソースも接地ラインＧＮＤに接続される。
また、第２ワードラインＷＬ２により選択されて、隣接した４つのビットセルにデータ０、０、０、０がコーディングされた場合には、第２セルトランジスタｎ６２のソースは、接地ラインＧＮＤに接続され、第４セルトランジスタｎ６４のソースも、接地ラインＧＮＤに接続される。
【００３４】
図８は、本発明による２カラムビットメモリセル構造で、第１ワードラインＷＬ１により選択されて、隣接した４つのビットセルにデータ１、１、１、１がコーディングされ、第２ワードラインＷＬ２により選択されて、隣接した４つのビットセルにデータ１、１、１、１がコーディングされた場合を示す。
図８を参照すれば、第１ワードラインＷＬ１により選択されて、隣接した４つのビットセルにデータ１、１、１、１がコーディングされた場合には、第１セルトランジスタｎ６１のソースと第３セルトランジスタｎ６３のソースとはいずれもフローティングされる。
また、第２ワードラインＷＬ２により選択されて、隣接した４つのビットセルにデータ１、１、１、１がコーディングされた場合には、第２セルトランジスタｎ６２のソースと第４セルトランジスタｎ６４のソースとがいずれもフローティングされる。
この時、フローティングされた第１ないし第４セルトランジスタｎ６１ないしｎ６４のソースは、一種のアンテナになって雑音が生じる恐れがある。したがって、このような雑音を防止するために第１及び第２セルトランジスタｎ６１、ｎ６２のソースは、第１ビットラインＢＬ１に接続される場合もあり、第３及び第４セルトランジスタｎ６３、ｎ６４のソースは、第２ビットラインＢＬ２に接続される場合もある。
【００３５】
図６ないし図８に示した場合の動作は、図３に示した場合と同じ原理によりなされるのでここで詳細な説明は省略する。
【００３６】
前述したように、本発明によるメタルプログラマブルＲＯＭのメモリセル構造では、一つのセルトランジスタが同じワードラインにより選択される隣接した二つのビットセルにより共有される。これにより、ディヒュージョンプログラマブルＲＯＭと同じ水準の集積度を維持でき、また、ビットラインの負荷キャパシタンスを減少して、読出し動作速度を向上させ、省エネルギー化を達成できる。
【００３７】
以上のように、図面と明細書とで最適の実施形態を開示した。本明細書には１カラムビットメモリセル構造と２カラムビットメモリセル構造とだけを説明したが、４カラム以上のメモリセル構造も可能である。また、ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であればこれより多様な変形及び均等な他の実施形態が可能であるということを理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００３８】
【発明の効果】
前述したように、本発明によるメタルプログラマブルＲＯＭのメモリセル構造は、ディヒュージョンプログラマブルＲＯＭと同じ水準の集積度を持って、読出し動作速度を向上させ、電力消耗を減少させる。
【図面の簡単な説明】
【図１】従来のメタルプログラマブルＲＯＭの２カラムビットメモリセル構造を示す図面。
【図２】従来のメタルプログラマブルＲＯＭの４カラムビットメモリセル構造を示す図面。
【図３】本発明によるメタルプログラマブルＲＯＭの１カラムビットメモリセル構造を示す図面。
【図４】本発明によるメタルプログラマブルＲＯＭの１カラムビットメモリセル構造を示す図面。
【図５】本発明によるメタルプログラマブルＲＯＭの１カラムビットメモリセル構造を示す図面。
【図６】本発明によるメタルプログラマブルＲＯＭの２カラムビットメモリセル構造を示す図面。
【図７】本発明によるメタルプログラマブルＲＯＭの２カラムビットメモリセル構造を示す図面。
【図８】本発明によるメタルプログラマブルＲＯＭの２カラムビットメモリセル構造を示す図面。
Claims (9)
- ワードラインと、
ビットラインと、
第１及び第２仮想接地ラインと、
前記ワードラインの信号と前記第１仮想接地ラインの信号とにより選択される第１ビットセルと、
前記ワードラインの信号と前記第２仮想接地ラインの信号とにより選択される第２ビットセルと、を具備し、
前記第１ビットセルと前記第２ビットセルとは、前記ビットラインに一端が接続された一つのセルトランジスタを共有し、前記第１ビットセルと前記第２ビットセルにデータ１がコーディングされる場合、前記セルトランジスタの他端は前記ビットラインに接続されることを特徴とするメモリセル構造。 - 接地ラインをさらに具備することを特徴とする請求項１に記載のメモリセル構造。
- 前記セルトランジスタの他端は、前記ビットライン、前記第１仮想接地ライン、前記第２仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続され、前記セルトランジスタのゲートは、前記ワードラインに接続されることを特徴とする請求項２に記載のメモリセル構造。
- 第１及び第２ワードラインと、
ビットラインと、
接地ラインと、
第１及び第２仮想接地ラインと、
ドレインが前記ビットラインに接続され、ゲートが前記第１ワードラインに接続される第１セルトランジスタと、
ドレインが前記ビットラインに接続され、ゲートが前記第２ワードラインに接続される第２セルトランジスタと、を具備し、
前記第１セルトランジスタは、前記第１ワードラインと前記第１仮想接地ラインとにより選択される第１ビットセル、及び前記第１ワードラインと前記第２仮想接地ラインとにより選択される第２ビットセルにより共有され、この２つのビットセルにデータ１がコーディングされる場合、ソースが前記ビットラインに接続され、
前記第２セルトランジスタは、前記第２ワードラインと前記第１仮想接地ラインとにより選択される第３ビットセル、及び前記第２ワードラインと前記第２仮想接地ラインとにより選択される第４ビットセルにより共有され、この２つのビットセルにデータ１がコーディングされる場合、ソースが前記ビットラインに接続されることを特徴とするメモリセル構造。 - 前記第１セルトランジスタのソースは、前記ビットライン、前記第１仮想接地ライン、前記第２仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続されることを特徴とする請求項４に記載のメモリセル構造。
- 前記第２セルトランジスタのソースは、前記ビットライン、前記第１仮想接地ライン、前記第２仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続されることを特徴とする請求項４に記載のメモリセル構造。
- 第１及び第２ワードラインと、
第１及び第２ビットラインと、
接地ラインと、
第１、第２、及び第３仮想接地ラインと、
ドレインが前記第１ビットラインに接続され、ゲートが前記第１ワードラインに接続される第１セルトランジスタと、
ドレインが前記第１ビットラインに接続され、ゲートが前記第２ワードラインに接続される第２セルトランジスタと、
ドレインが前記第２ビットラインに接続され、ゲートが前記第１ワードラインに接続される第３セルトランジスタと、
ドレインが前記第２ビットラインに接続され、ゲートが前記第２ワードラインに接続される第４セルトランジスタと、を具備し、
前記第１セルトランジスタは、前記第１ワードラインと前記第１仮想接地ラインとにより選択されるビットセル、及び前記第１ワードラインと前記第２仮想接地ラインとにより選択されるビットセルにより共有され、この２つのビットセルにデータ１がコーディングされる場合、ソースが前記第１ビットラインに接続され、
前記第２セルトランジスタは、前記第２ワードラインと前記第１仮想接地ラインとにより選択されるビットセル、及び前記第２ワードラインと前記第２仮想接地ラインとにより選択されるビットセルにより共有され、この２つのビットセルにデータ１がコーディングされる場合、ソースが前記第１ビットラインに接続され、
前記第３セルトランジスタは、前記第１ワードラインと前記第２仮想接地ラインとにより選択されるビットセル、及び前記第１ワードラインと前記第３仮想接地ラインとにより選択されるビットセルにより共有され、この２つのビットセルにデータ１がコーディングされる場合、ソースが前記第２ビットラインに接続され、
前記第４セルトランジスタは、前記第２ワードラインと前記第２仮想接地ラインとにより選択されるビットセル、及び前記第２ワードラインと前記第３仮想接地ラインとにより選択されるビットセルにより共有され、この２つのビットセルにデータ１がコーディングされる場合、ソースが前記第２ビットラインに接続されることを特徴とするメモリセル構造。 - 前記第１及び第２セルトランジスタのソースは、前記第１ビットライン、前記第１仮想接地ライン、前記第２仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続されることを特徴とする請求項７に記載のメモリセル構造。
- 前記第３及び第４セルトランジスタのソースは、前記第２ビットライン、前記第２仮想接地ライン、前記第３仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続されることを特徴とする請求項７に記載のメモリセル構造。
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