JP2002373498A - 集積度及び読出し動作速度を向上させ、省エネルギー性となるメタルプログラマブルｒｏｍのメモリセル構造 - Google Patents
集積度及び読出し動作速度を向上させ、省エネルギー性となるメタルプログラマブルｒｏｍのメモリセル構造Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 集積度及び読出し動作速度を向上させ、省エ
ネルギー性となるメタル（またはビア）プログラマブル
ＲＯＭのメモリセル構造を提供する。 【解決手段】 ワードライン、ビットライン、第１及び
第２仮想接地ライン、前記ワードラインの信号と前記第
１仮想接地ラインの信号とにより選択される第１ビット
セル、及び前記ワードラインの信号と前記第２仮想接地
ラインの信号とにより選択される第２ビットセルを具備
し、前記第１ビットセルと前記第２ビットセルとが、前
記ビットラインに一端が接続された一つのセルトランジ
スタを共有することを特徴とする。前記セルトランジス
タの他端は、前記第１仮想接地ライン、前記第２仮想接
地ライン、及び前記接地ラインのうちのいずれか一つに
選択的に接続またはフローティングされ、前記セルトラ
ンジスタのゲートは、前記ワードラインに接続される。
ネルギー性となるメタル（またはビア）プログラマブル
ＲＯＭのメモリセル構造を提供する。 【解決手段】 ワードライン、ビットライン、第１及び
第２仮想接地ライン、前記ワードラインの信号と前記第
１仮想接地ラインの信号とにより選択される第１ビット
セル、及び前記ワードラインの信号と前記第２仮想接地
ラインの信号とにより選択される第２ビットセルを具備
し、前記第１ビットセルと前記第２ビットセルとが、前
記ビットラインに一端が接続された一つのセルトランジ
スタを共有することを特徴とする。前記セルトランジス
タの他端は、前記第１仮想接地ライン、前記第２仮想接
地ライン、及び前記接地ラインのうちのいずれか一つに
選択的に接続またはフローティングされ、前記セルトラ
ンジスタのゲートは、前記ワードラインに接続される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特にメタルプログラマブルＲＯＭのメモリセル構
造に関する。
係り、特にメタルプログラマブルＲＯＭのメモリセル構
造に関する。
【０００２】
【従来の技術】マスクＲＯＭは、使用者が必要とするデ
ータを製造工程段階であらかじめコーディングし、コー
ディングされたデータを反復して読出させる半導体メモ
リ装置である。マスクＲＯＭには、エンベデッドディヒ
ュージョンプログラマブルＲＯＭ（embedded diffusio
n-programmable ROM）とエンベデッドメタルプログラ
マブルＲＯＭ（embedded metal programmable ROM）
とがある。エンベデッドディヒュージョンプログラマブ
ルＲＯＭは、ＲＯＭデータコードが製造工程のうちのデ
ィヒュージョン工程段階で作り込まれ、エンベデッドメ
タルプログラマブルＲＯＭは、ＲＯＭデータコードが製
造工程のうちのメタル工程段階で作り込まれる。一方、
エンベデッドメタルプログラマブルＲＯＭとほぼ同じエ
ンベデッドビアプログラマブルＲＯＭ（embedded via
programmable ROM）があるが、エンベデッドビアプ
ログラマブルＲＯＭは、ＲＯＭデータコードが製造工程
のうちのビア工程段階で作り込まれる。
ータを製造工程段階であらかじめコーディングし、コー
ディングされたデータを反復して読出させる半導体メモ
リ装置である。マスクＲＯＭには、エンベデッドディヒ
ュージョンプログラマブルＲＯＭ（embedded diffusio
n-programmable ROM）とエンベデッドメタルプログラ
マブルＲＯＭ（embedded metal programmable ROM）
とがある。エンベデッドディヒュージョンプログラマブ
ルＲＯＭは、ＲＯＭデータコードが製造工程のうちのデ
ィヒュージョン工程段階で作り込まれ、エンベデッドメ
タルプログラマブルＲＯＭは、ＲＯＭデータコードが製
造工程のうちのメタル工程段階で作り込まれる。一方、
エンベデッドメタルプログラマブルＲＯＭとほぼ同じエ
ンベデッドビアプログラマブルＲＯＭ（embedded via
programmable ROM）があるが、エンベデッドビアプ
ログラマブルＲＯＭは、ＲＯＭデータコードが製造工程
のうちのビア工程段階で作り込まれる。
【０００３】一般に、エンベデッドディヒュージョンプ
ログラマブルＲＯＭがエンベデッドメタルプログラマブ
ルＲＯＭより好まれてきたが、これは、前者が後者より
約２５％ないし３５％の高集積化をなしうるからであ
る。しかし、エンベデッドディヒュージョンプログラマ
ブルＲＯＭは、使用者から受け取ったデータが入力され
た後、完成品を作るまでに、エンベデッドメタルプログ
ラマブルＲＯＭに比べて多少時間がかかる短所がある。
最近では、半導体製造工程技術の発展によってエンベデ
ッドメタル（またはビア）プログラマブルＲＯＭの集積
度が大きく向上しており、完成品を作るまでの時間（Ｔ
ｉｍｅ−ｔｏ−Ｍａｒｋｅｔ）で有利なエンベデッドメ
タル（またはビア）プログラマブルＲＯＭの重要性が浮
び上がってきている。
ログラマブルＲＯＭがエンベデッドメタルプログラマブ
ルＲＯＭより好まれてきたが、これは、前者が後者より
約２５％ないし３５％の高集積化をなしうるからであ
る。しかし、エンベデッドディヒュージョンプログラマ
ブルＲＯＭは、使用者から受け取ったデータが入力され
た後、完成品を作るまでに、エンベデッドメタルプログ
ラマブルＲＯＭに比べて多少時間がかかる短所がある。
最近では、半導体製造工程技術の発展によってエンベデ
ッドメタル（またはビア）プログラマブルＲＯＭの集積
度が大きく向上しており、完成品を作るまでの時間（Ｔ
ｉｍｅ−ｔｏ−Ｍａｒｋｅｔ）で有利なエンベデッドメ
タル（またはビア）プログラマブルＲＯＭの重要性が浮
び上がってきている。
【０００４】図１は、従来のメタルプログラマブルＲＯ
Ｍの２カラムビットメモリセル構造を示す図面である。
図１を参照すれば、従来のメタルプログラマブルＲＯＭ
の２カラムビットメモリセルは、第１及び第２ワードラ
インＷＬ１、ＷＬ２、第１及び第２ビットラインＢＬ
１、ＢＬ２、仮想接地ラインＶＧＮＤ、第１ないし第４
ＮＭＯＳセルトランジスタｎ１１ないしｎ１４を具備す
る。第１ないし第４ＮＭＯＳセルトランジスタｎ１１な
いしｎ１４の一端は、仮想接地ラインＶＧＮＤに共通接
続される。また、第１及び第３ＮＭＯＳセルトランジス
タｎ１１、ｎ１３のゲートには、第１ワードラインＷＬ
１が接続され、第２及び第４ＮＭＯＳセルトランジスタ
ｎ１２、ｎ１４のゲートには、第２ワードラインＷＬ２
が接続される。
Ｍの２カラムビットメモリセル構造を示す図面である。
図１を参照すれば、従来のメタルプログラマブルＲＯＭ
の２カラムビットメモリセルは、第１及び第２ワードラ
インＷＬ１、ＷＬ２、第１及び第２ビットラインＢＬ
１、ＢＬ２、仮想接地ラインＶＧＮＤ、第１ないし第４
ＮＭＯＳセルトランジスタｎ１１ないしｎ１４を具備す
る。第１ないし第４ＮＭＯＳセルトランジスタｎ１１な
いしｎ１４の一端は、仮想接地ラインＶＧＮＤに共通接
続される。また、第１及び第３ＮＭＯＳセルトランジス
タｎ１１、ｎ１３のゲートには、第１ワードラインＷＬ
１が接続され、第２及び第４ＮＭＯＳセルトランジスタ
ｎ１２、ｎ１４のゲートには、第２ワードラインＷＬ２
が接続される。
【０００５】図１は、第１ワードラインＷＬ１により選
択される二つのビットセルにデータ０、１がコーディン
グされ、第２ワードラインＷＬ２により選択される二つ
のビットセルにデータ０、０がコーディングされた場合
を示す。図１に示したように、第１ワードラインＷＬ１
により選択される二つのビットセルにデータ０、１がコ
ーディングされた場合には、第１セルトランジスタｎ１
１の他端は、第１ビットラインＢＬ１に接続され、第３
セルトランジスタｎ１３の他端は、フローティングされ
る。また、図１に示したように、第２ワードラインＷＬ
２により選択される二つのビットセルにデータ０、０が
コーディングされた場合には、第２セルトランジスタｎ
１２の他端は、第１ビットラインＢＬ１に接続され、第
４セルトランジスタｎ１４の他端は、第２ビットライン
ＢＬ２に接続される。
択される二つのビットセルにデータ０、１がコーディン
グされ、第２ワードラインＷＬ２により選択される二つ
のビットセルにデータ０、０がコーディングされた場合
を示す。図１に示したように、第１ワードラインＷＬ１
により選択される二つのビットセルにデータ０、１がコ
ーディングされた場合には、第１セルトランジスタｎ１
１の他端は、第１ビットラインＢＬ１に接続され、第３
セルトランジスタｎ１３の他端は、フローティングされ
る。また、図１に示したように、第２ワードラインＷＬ
２により選択される二つのビットセルにデータ０、０が
コーディングされた場合には、第２セルトランジスタｎ
１２の他端は、第１ビットラインＢＬ１に接続され、第
４セルトランジスタｎ１４の他端は、第２ビットライン
ＢＬ２に接続される。
【０００６】図２は、従来のメタルプログラマブルＲＯ
Ｍの４カラムビットメモリセル構造を示す図面である。
図２を参照すれば、従来のメタルプログラマブルＲＯＭ
の４カラムビットメモリセルは、第１及び第２ワードラ
インＷＬ１、ＷＬ２、第１及び第２ビットラインＢＬ
１、ＢＬ２、第１ないし第３仮想接地ラインＶＧＮＤ１
ないしＶＧＮＤ３、第１ないし第８ＮＭＯＳセルトラン
ジスタｎ２１ないしｎ２８を具備する。第１及び第２セ
ルトランジスタｎ２１、ｎ２２の一端は、第１仮想接地
ラインＶＧＮＤ１に共通接続される。第３ないし第６Ｎ
ＭＯＳセルトランジスタｎ２３ないしｎ２６の一端は、
第２仮想接地ラインＶＧＮＤ２に共通接続される。第７
及び第８セルトランジスタｎ２７、ｎ２８の一端は、第
３仮想接地ラインＶＧＮＤ３に共通接続される。また、
第１、第３、第５、第７セルトランジスタｎ２１、ｎ２
３、ｎ２５、ｎ２７のゲートには、第１ワードラインＷ
Ｌ１が接続され、第２、第４、第６、第８セルトランジ
スタｎ２２、ｎ２４、ｎ２６、ｎ２８のゲートには、第
２ワードラインＷＬ２が接続される。
Ｍの４カラムビットメモリセル構造を示す図面である。
図２を参照すれば、従来のメタルプログラマブルＲＯＭ
の４カラムビットメモリセルは、第１及び第２ワードラ
インＷＬ１、ＷＬ２、第１及び第２ビットラインＢＬ
１、ＢＬ２、第１ないし第３仮想接地ラインＶＧＮＤ１
ないしＶＧＮＤ３、第１ないし第８ＮＭＯＳセルトラン
ジスタｎ２１ないしｎ２８を具備する。第１及び第２セ
ルトランジスタｎ２１、ｎ２２の一端は、第１仮想接地
ラインＶＧＮＤ１に共通接続される。第３ないし第６Ｎ
ＭＯＳセルトランジスタｎ２３ないしｎ２６の一端は、
第２仮想接地ラインＶＧＮＤ２に共通接続される。第７
及び第８セルトランジスタｎ２７、ｎ２８の一端は、第
３仮想接地ラインＶＧＮＤ３に共通接続される。また、
第１、第３、第５、第７セルトランジスタｎ２１、ｎ２
３、ｎ２５、ｎ２７のゲートには、第１ワードラインＷ
Ｌ１が接続され、第２、第４、第６、第８セルトランジ
スタｎ２２、ｎ２４、ｎ２６、ｎ２８のゲートには、第
２ワードラインＷＬ２が接続される。
【０００７】図２は、第１ワードラインＷＬ１により選
択される４つのビットセルにデータ０、０、１、０がコ
ーディングされ、第２ワードラインＷＬ２により選択さ
れる４つのビットセルにデータ１、０、１、１がコーデ
ィングされた場合を示す。図２に示したように、第１ワ
ードラインＷＬ１により選択される４つのビットセルに
データ０、０、１、０がコーディングされた場合には、
ｎ２１とｎ２３との他端は、第１ビットラインＢＬ１に
接続され、ｎ２５の他端は、フローティングされ、ｎ２
７の他端は、第２ビットラインＢＬ２に接続される。ま
た、図２に示したように、第２ワードラインＷＬ２によ
り選択される４つのビットセルにデータ１、０、１、１
がコーディングされた場合には、ｎ２２、ｎ２６、ｎ２
８の他端は、フローティングされ、ｎ２４の他端は、第
１ビットラインＢＬ１に接続される。
択される４つのビットセルにデータ０、０、１、０がコ
ーディングされ、第２ワードラインＷＬ２により選択さ
れる４つのビットセルにデータ１、０、１、１がコーデ
ィングされた場合を示す。図２に示したように、第１ワ
ードラインＷＬ１により選択される４つのビットセルに
データ０、０、１、０がコーディングされた場合には、
ｎ２１とｎ２３との他端は、第１ビットラインＢＬ１に
接続され、ｎ２５の他端は、フローティングされ、ｎ２
７の他端は、第２ビットラインＢＬ２に接続される。ま
た、図２に示したように、第２ワードラインＷＬ２によ
り選択される４つのビットセルにデータ１、０、１、１
がコーディングされた場合には、ｎ２２、ｎ２６、ｎ２
８の他端は、フローティングされ、ｎ２４の他端は、第
１ビットラインＢＬ１に接続される。
【０００８】
【発明が解決しようとする課題】ところで、前述した従
来のメタルプログラマブルＲＯＭは、ビットラインを共
有するディヒュージョン領域が互いに分離されているた
め、ディヒュージョンプログラマブルＲＯＭに比べて面
積が大きい短所があり、ビットラインの負荷キャパシタ
ンスの増加によって読出し動作速度が低下し、電力消耗
が増加する短所がある。したがって、本発明の目的は、
ディヒュージョンプログラマブルＲＯＭと同じ水準の集
積度を有して、読出し動作速度を向上させて、省エネル
ギー性であるメタル（またはビア）プログラマブルＲＯ
Ｍのメモリセル構造を提供することである。
来のメタルプログラマブルＲＯＭは、ビットラインを共
有するディヒュージョン領域が互いに分離されているた
め、ディヒュージョンプログラマブルＲＯＭに比べて面
積が大きい短所があり、ビットラインの負荷キャパシタ
ンスの増加によって読出し動作速度が低下し、電力消耗
が増加する短所がある。したがって、本発明の目的は、
ディヒュージョンプログラマブルＲＯＭと同じ水準の集
積度を有して、読出し動作速度を向上させて、省エネル
ギー性であるメタル（またはビア）プログラマブルＲＯ
Ｍのメモリセル構造を提供することである。
【０００９】
【課題を解決するための手段】前記課題を解決するため
の本発明の一面によるメタルプログラマブルＲＯＭのメ
モリセル構造は、ワードライン、ビットライン、第１及
び第２仮想接地ライン、前記ワードラインの信号と前記
第１仮想接地ラインの信号とにより選択される第１ビッ
トセル、及び前記ワードラインの信号と前記第２仮想接
地ラインの信号とにより選択される第２ビットセルを具
備し、前記第１ビットセルと前記第２ビットセルとは、
前記ビットラインに一端が接続された一つのセルトラン
ジスタを共有することを特徴とする。
の本発明の一面によるメタルプログラマブルＲＯＭのメ
モリセル構造は、ワードライン、ビットライン、第１及
び第２仮想接地ライン、前記ワードラインの信号と前記
第１仮想接地ラインの信号とにより選択される第１ビッ
トセル、及び前記ワードラインの信号と前記第２仮想接
地ラインの信号とにより選択される第２ビットセルを具
備し、前記第１ビットセルと前記第２ビットセルとは、
前記ビットラインに一端が接続された一つのセルトラン
ジスタを共有することを特徴とする。
【００１０】前記本発明の一面によるメタルプログラマ
ブルＲＯＭのメモリセル構造は、接地ラインをさらに具
備する。前記セルトランジスタの他端は、前記第１仮想
接地ライン、前記第２仮想接地ライン、及び前記接地ラ
インのうちのいずれか一つに選択的に接続またはフロー
ティングされ、前記セルトランジスタのゲートは、前記
ワードラインに接続される。
ブルＲＯＭのメモリセル構造は、接地ラインをさらに具
備する。前記セルトランジスタの他端は、前記第１仮想
接地ライン、前記第２仮想接地ライン、及び前記接地ラ
インのうちのいずれか一つに選択的に接続またはフロー
ティングされ、前記セルトランジスタのゲートは、前記
ワードラインに接続される。
【００１１】前記課題を解決するための本発明の他の一
面によるメタルプログラマブルＲＯＭのメモリセル構造
は、第１及び第２ワードライン、ビットライン、接地ラ
イン、第１及び第２仮想接地ライン、ドレインが前記ビ
ットラインに接続され、ゲートが前記第１ワードライン
に接続される第１セルトランジスタ、及びドレインが前
記ビットラインに接続され、ゲートが前記第２ワードラ
インに接続される第２セルトランジスタを具備すること
を特徴とする。
面によるメタルプログラマブルＲＯＭのメモリセル構造
は、第１及び第２ワードライン、ビットライン、接地ラ
イン、第１及び第２仮想接地ライン、ドレインが前記ビ
ットラインに接続され、ゲートが前記第１ワードライン
に接続される第１セルトランジスタ、及びドレインが前
記ビットラインに接続され、ゲートが前記第２ワードラ
インに接続される第２セルトランジスタを具備すること
を特徴とする。
【００１２】前記第１セルトランジスタのソースは、前
記第１仮想接地ライン、前記第２仮想接地ライン、及び
前記接地ラインのうちのいずれか一つに選択的に接続ま
たはフローティングされる。前記第２セルトランジスタ
のソースは、前記第１仮想接地ライン、前記第２仮想接
地ライン、及び前記接地ラインのうちのいずれか一つに
選択的に接続またはフローティングされる。
記第１仮想接地ライン、前記第２仮想接地ライン、及び
前記接地ラインのうちのいずれか一つに選択的に接続ま
たはフローティングされる。前記第２セルトランジスタ
のソースは、前記第１仮想接地ライン、前記第２仮想接
地ライン、及び前記接地ラインのうちのいずれか一つに
選択的に接続またはフローティングされる。
【００１３】前記課題を解決するための本発明のさらに
他の一面によるメタルプログラマブルＲＯＭのメモリセ
ル構造は、第１及び第２ワードライン、第１及び第２ビ
ットライン、接地ライン、第１、第２、及び第３仮想接
地ライン、ドレインが前記第１ビットラインに接続さ
れ、ゲートが前記第１ワードラインに接続される第１セ
ルトランジスタ、ドレインが前記第１ビットラインに接
続され、ゲートが前記第２ワードラインに接続される第
２セルトランジスタ、ドレインが前記第２ビットライン
に接続され、ゲートが前記第１ワードラインに接続され
る第３セルトランジスタ、及びドレインが前記第２ビッ
トラインに接続され、ゲートが前記第２ワードラインに
接続される第４セルトランジスタを具備することを特徴
とする。
他の一面によるメタルプログラマブルＲＯＭのメモリセ
ル構造は、第１及び第２ワードライン、第１及び第２ビ
ットライン、接地ライン、第１、第２、及び第３仮想接
地ライン、ドレインが前記第１ビットラインに接続さ
れ、ゲートが前記第１ワードラインに接続される第１セ
ルトランジスタ、ドレインが前記第１ビットラインに接
続され、ゲートが前記第２ワードラインに接続される第
２セルトランジスタ、ドレインが前記第２ビットライン
に接続され、ゲートが前記第１ワードラインに接続され
る第３セルトランジスタ、及びドレインが前記第２ビッ
トラインに接続され、ゲートが前記第２ワードラインに
接続される第４セルトランジスタを具備することを特徴
とする。
【００１４】前記第１及び第２セルトランジスタのソー
スは、前記第１仮想接地ライン、前記第２仮想接地ライ
ン、及び前記接地ラインのうちのいずれか一つに選択的
に接続またはフローティングされる。前記第３及び第４
セルトランジスタのソースは、前記第２仮想接地ライ
ン、前記第３仮想接地ライン、及び前記接地ラインのう
ちのいずれか一つに選択的に接続またはフローティング
される。
スは、前記第１仮想接地ライン、前記第２仮想接地ライ
ン、及び前記接地ラインのうちのいずれか一つに選択的
に接続またはフローティングされる。前記第３及び第４
セルトランジスタのソースは、前記第２仮想接地ライ
ン、前記第３仮想接地ライン、及び前記接地ラインのう
ちのいずれか一つに選択的に接続またはフローティング
される。
【００１５】
【発明の実施の形態】本発明並びに本発明の動作上の利
点及び本発明の実施によって達成される目的を十分に理
解するために、本発明の望ましい実施形態を例示する添
付図面及び添付図面に記載された内容を参照する。以
下、添付した図面を参照して、本発明の望ましい実施形
態を説明することによって本発明を詳細に説明する。各
図面に付された同じ参照符号は同じ部材を示す。
点及び本発明の実施によって達成される目的を十分に理
解するために、本発明の望ましい実施形態を例示する添
付図面及び添付図面に記載された内容を参照する。以
下、添付した図面を参照して、本発明の望ましい実施形
態を説明することによって本発明を詳細に説明する。各
図面に付された同じ参照符号は同じ部材を示す。
【００１６】図３ないし図５は、本発明によるメタルプ
ログラマブルＲＯＭの１カラムビットメモリセル構造を
示す図面である。図３ないし図５を参照すれば、本発明
による１カラムビットメモリセル構造は、第１及び第２
ワードラインＷＬ１、ＷＬ２、ビットラインＢＬ、第１
及び第２仮想接地ラインＶＧＮＤ１、ＶＧＮＤ２、接地
ラインＧＮＤ、第１及び第２ＮＭＯＳセルトランジスタ
ｎ３１、ｎ３２を具備する。
ログラマブルＲＯＭの１カラムビットメモリセル構造を
示す図面である。図３ないし図５を参照すれば、本発明
による１カラムビットメモリセル構造は、第１及び第２
ワードラインＷＬ１、ＷＬ２、ビットラインＢＬ、第１
及び第２仮想接地ラインＶＧＮＤ１、ＶＧＮＤ２、接地
ラインＧＮＤ、第１及び第２ＮＭＯＳセルトランジスタ
ｎ３１、ｎ３２を具備する。
【００１７】第１セルトランジスタｎ３１は、ドレイン
がビットラインＢＬに接続され、ゲートが第１ワードラ
インＷＬ１に接続され、第２セルトランジスタｎ３２
は、ドレインがビットラインＢＬに接続され、ゲートが
第２ワードラインＷＬ２に接続される。第１セルトラン
ジスタｎ３１のソースは、第１ワードラインＷＬ１によ
り選択され、隣接した二つのビットセルにコーディング
されるデータによって、第１仮想接地ラインＶＧＮＤ
１、第２仮想接地ラインＶＧＮＤ２、及び接地ラインＧ
ＮＤのうちのいずれか一つに選択的に接続またはフロー
ティングされる。また、第２セルトランジスタｎ３２の
ソースは、第２ワードラインＷＬ２により選択され、隣
接した二つのビットセルにコーディングされるデータに
よって第１仮想接地ラインＶＧＮＤ１、第２仮想接地ラ
インＶＧＮＤ２、及び接地ラインＧＮＤのうちのいずれ
か一つに選択的に接続またはフローティングされる。い
いかえれば、第１セルトランジスタｎ３１は、第１ワー
ドラインＷＬ１と第１仮想接地ラインＶＧＮＤ１とによ
り選択されるビットセル、及び第１ワードラインＷＬ１
と第２仮想接地ラインＶＧＮＤ２とにより選択されるビ
ットセルにより共有される。また、第２セルトランジス
タｎ３２は、第２ワードラインＷＬ２と第１仮想接地ラ
インＶＧＮＤ１とにより選択されるビットセル、及び第
２ワードラインＷＬ２と第２仮想接地ラインＶＧＮＤ２
とにより選択されるビットセルにより共有される。
がビットラインＢＬに接続され、ゲートが第１ワードラ
インＷＬ１に接続され、第２セルトランジスタｎ３２
は、ドレインがビットラインＢＬに接続され、ゲートが
第２ワードラインＷＬ２に接続される。第１セルトラン
ジスタｎ３１のソースは、第１ワードラインＷＬ１によ
り選択され、隣接した二つのビットセルにコーディング
されるデータによって、第１仮想接地ラインＶＧＮＤ
１、第２仮想接地ラインＶＧＮＤ２、及び接地ラインＧ
ＮＤのうちのいずれか一つに選択的に接続またはフロー
ティングされる。また、第２セルトランジスタｎ３２の
ソースは、第２ワードラインＷＬ２により選択され、隣
接した二つのビットセルにコーディングされるデータに
よって第１仮想接地ラインＶＧＮＤ１、第２仮想接地ラ
インＶＧＮＤ２、及び接地ラインＧＮＤのうちのいずれ
か一つに選択的に接続またはフローティングされる。い
いかえれば、第１セルトランジスタｎ３１は、第１ワー
ドラインＷＬ１と第１仮想接地ラインＶＧＮＤ１とによ
り選択されるビットセル、及び第１ワードラインＷＬ１
と第２仮想接地ラインＶＧＮＤ２とにより選択されるビ
ットセルにより共有される。また、第２セルトランジス
タｎ３２は、第２ワードラインＷＬ２と第１仮想接地ラ
インＶＧＮＤ１とにより選択されるビットセル、及び第
２ワードラインＷＬ２と第２仮想接地ラインＶＧＮＤ２
とにより選択されるビットセルにより共有される。
【００１８】図３は、本発明による１カラムビットメモ
リセル構造で、第１ワードラインＷＬ１により選択され
て、隣接した二つのビットセルにデータ０、１がコーデ
ィングされ、第２ワードラインＷＬ２により選択され
て、隣接した二つのビットセルにデータ０、０がコーデ
ィングされた場合を示す。図３を参照すれば、第１ワー
ドラインＷＬ１により選択されて、隣接した二つのビッ
トセルにデータ０、１がコーディングされた場合には、
第１セルトランジスタｎ３１のソースは第１仮想接地ラ
インＶＧＮＤ１に接続される。また、第２ワードライン
ＷＬ２により選択されて、隣接した二つのビットセルに
データ０、０がコーディングされた場合には、第２セル
トランジスタｎ３２のソースは、接地ラインＧＮＤに接
続される。
リセル構造で、第１ワードラインＷＬ１により選択され
て、隣接した二つのビットセルにデータ０、１がコーデ
ィングされ、第２ワードラインＷＬ２により選択され
て、隣接した二つのビットセルにデータ０、０がコーデ
ィングされた場合を示す。図３を参照すれば、第１ワー
ドラインＷＬ１により選択されて、隣接した二つのビッ
トセルにデータ０、１がコーディングされた場合には、
第１セルトランジスタｎ３１のソースは第１仮想接地ラ
インＶＧＮＤ１に接続される。また、第２ワードライン
ＷＬ２により選択されて、隣接した二つのビットセルに
データ０、０がコーディングされた場合には、第２セル
トランジスタｎ３２のソースは、接地ラインＧＮＤに接
続される。
【００１９】この場合の動作を調べれば、初期に、ビッ
トラインＢＬと第１及び第２仮想接地ラインＶＧＮＤ
１、ＶＧＮＤ２とは、いずれも論理“ハイ”になり、接
地ラインＧＮＤは、常に論理“ロー”値を有する。
トラインＢＬと第１及び第２仮想接地ラインＶＧＮＤ
１、ＶＧＮＤ２とは、いずれも論理“ハイ”になり、接
地ラインＧＮＤは、常に論理“ロー”値を有する。
【００２０】第１ワードラインＷＬ１が論理“ハイ”に
なり、第１仮想接地ラインＶＧＮＤ１が論理“ハイ”か
ら論理“ロー”になる場合には、第１セルトランジスタ
ｎ３１がターンオンされて、ビットラインＢＬから第１
仮想接地ラインＶＧＮＤ１にディスチャージパスが形成
される。これにより、第１セルトランジスタｎ３１を通
じてビットラインＢＬが論理“ハイ”から論理“ロー”
にディスチャージされ、ビットラインＢＬの論理“ロ
ー”値が周辺回路を通じて読出される。すなわち、第１
ワードラインＷＬ１と第１仮想接地ラインＶＧＮＤ１と
により選択されるビットセルにコーディングされたデー
タ０が読出される。
なり、第１仮想接地ラインＶＧＮＤ１が論理“ハイ”か
ら論理“ロー”になる場合には、第１セルトランジスタ
ｎ３１がターンオンされて、ビットラインＢＬから第１
仮想接地ラインＶＧＮＤ１にディスチャージパスが形成
される。これにより、第１セルトランジスタｎ３１を通
じてビットラインＢＬが論理“ハイ”から論理“ロー”
にディスチャージされ、ビットラインＢＬの論理“ロ
ー”値が周辺回路を通じて読出される。すなわち、第１
ワードラインＷＬ１と第１仮想接地ラインＶＧＮＤ１と
により選択されるビットセルにコーディングされたデー
タ０が読出される。
【００２１】第１ワードラインＷＬ１が論理“ハイ”に
なり、第２仮想接地ラインＶＧＮＤ２が論理“ハイ”か
ら論理“ロー”になる場合には、第１セルトランジスタ
ｎ３１がターンオンされても、第１仮想接地ラインＶＧ
ＮＤ１とビットラインＢＬとは、いずれも論理“ハイ”
状態である。したがって、ビットラインＢＬの論理“ハ
イ”値が周辺回路を通じて読出される。すなわち、第１
ワードラインＷＬ１と第２仮想接地ラインＶＧＮＤ２と
により選択されるビットセルにコーディングされたデー
タ１が読出される。
なり、第２仮想接地ラインＶＧＮＤ２が論理“ハイ”か
ら論理“ロー”になる場合には、第１セルトランジスタ
ｎ３１がターンオンされても、第１仮想接地ラインＶＧ
ＮＤ１とビットラインＢＬとは、いずれも論理“ハイ”
状態である。したがって、ビットラインＢＬの論理“ハ
イ”値が周辺回路を通じて読出される。すなわち、第１
ワードラインＷＬ１と第２仮想接地ラインＶＧＮＤ２と
により選択されるビットセルにコーディングされたデー
タ１が読出される。
【００２２】第２ワードラインＷＬ２が論理“ハイ”に
なり、第１仮想接地ラインＶＧＮＤ１が論理“ハイ”か
ら論理“ロー”になる場合には、第２セルトランジスタ
ｎ３２がターンオンされて、ビットラインＢＬから接地
ラインＧＮＤにディスチャージパスが形成される。これ
により、第２セルトランジスタｎ３２を通じてビットラ
インＢＬが論理“ハイ”から論理“ロー”にディスチャ
ージされ、ビットラインＢＬの論理“ロー”値が周辺回
路を通じて読出される。すなわち、第２ワードラインＷ
Ｌ２と第１仮想接地ラインＶＧＮＤ１とにより選択され
るビットセルにコーディングされたデータ０が読出され
る。
なり、第１仮想接地ラインＶＧＮＤ１が論理“ハイ”か
ら論理“ロー”になる場合には、第２セルトランジスタ
ｎ３２がターンオンされて、ビットラインＢＬから接地
ラインＧＮＤにディスチャージパスが形成される。これ
により、第２セルトランジスタｎ３２を通じてビットラ
インＢＬが論理“ハイ”から論理“ロー”にディスチャ
ージされ、ビットラインＢＬの論理“ロー”値が周辺回
路を通じて読出される。すなわち、第２ワードラインＷ
Ｌ２と第１仮想接地ラインＶＧＮＤ１とにより選択され
るビットセルにコーディングされたデータ０が読出され
る。
【００２３】第２ワードラインＷＬ２が論理“ハイ”に
なり、第２仮想接地ラインＶＧＮＤ２が論理“ハイ”か
ら論理“ロー”になる場合には、第２セルトランジスタ
ｎ３２がターンオンされて、ビットラインＢＬから接地
ラインＧＮＤにディスチャージパスが形成される。これ
により、第２セルトランジスタｎ３２を通じてビットラ
インＢＬが論理“ハイ”から論理“ロー”にディスチャ
ージされ、ビットラインＢＬの論理“ロー”値が周辺回
路を通じて読出される。すなわち、第２ワードラインＷ
Ｌ２と第２仮想接地ラインＶＧＮＤ２とにより選択され
るビットセルにコーディングされたデータ０が読出され
る。
なり、第２仮想接地ラインＶＧＮＤ２が論理“ハイ”か
ら論理“ロー”になる場合には、第２セルトランジスタ
ｎ３２がターンオンされて、ビットラインＢＬから接地
ラインＧＮＤにディスチャージパスが形成される。これ
により、第２セルトランジスタｎ３２を通じてビットラ
インＢＬが論理“ハイ”から論理“ロー”にディスチャ
ージされ、ビットラインＢＬの論理“ロー”値が周辺回
路を通じて読出される。すなわち、第２ワードラインＷ
Ｌ２と第２仮想接地ラインＶＧＮＤ２とにより選択され
るビットセルにコーディングされたデータ０が読出され
る。
【００２４】図４は、本発明による１カラムビットメモ
リセル構造で、第１ワードラインＷＬ１により選択され
て、隣接した二つのビットセルにデータ０、０がコーデ
ィングされ、第２ワードラインＷＬ２により選択され
て、隣接した二つのビットセルにデータ０、０がコーデ
ィングされた場合を示す。図４を参照すれば、第１ワー
ドラインＷＬ１により選択されて、隣接した二つのビッ
トセルにデータ０、０がコーディングされた場合には、
第１セルトランジスタｎ３１のソースは、接地ラインＧ
ＮＤに接続される。また、第２ワードラインＷＬ２によ
り選択されて、隣接した二つのビットセルにデータ０、
０がコーディングされた場合には、第２セルトランジス
タｎ３２のソースは、接地ラインＧＮＤに接続される。
リセル構造で、第１ワードラインＷＬ１により選択され
て、隣接した二つのビットセルにデータ０、０がコーデ
ィングされ、第２ワードラインＷＬ２により選択され
て、隣接した二つのビットセルにデータ０、０がコーデ
ィングされた場合を示す。図４を参照すれば、第１ワー
ドラインＷＬ１により選択されて、隣接した二つのビッ
トセルにデータ０、０がコーディングされた場合には、
第１セルトランジスタｎ３１のソースは、接地ラインＧ
ＮＤに接続される。また、第２ワードラインＷＬ２によ
り選択されて、隣接した二つのビットセルにデータ０、
０がコーディングされた場合には、第２セルトランジス
タｎ３２のソースは、接地ラインＧＮＤに接続される。
【００２５】図５は、本発明による１カラムビットメモ
リセル構造で、第１ワードラインＷＬ１により選択され
て、隣接した二つのビットセルにデータ１、１がコーデ
ィングされ、第２ワードラインＷＬ２により選択され
て、隣接した二つのビットセルにデータ１、１がコーデ
ィングされた場合を示す。図５を参照すれば、第１ワー
ドラインＷＬ１により選択されて、隣接した二つのビッ
トセルにデータ１、１がコーディングされた場合には、
第１セルトランジスタｎ３１のソースは、フローティン
グされる。また、第２ワードラインＷＬ２により選択さ
れて、隣接した二つのビットセルにデータ１、１がコー
ディングされた場合には、第２セルトランジスタｎ３２
のソースは、フローティングされる。
リセル構造で、第１ワードラインＷＬ１により選択され
て、隣接した二つのビットセルにデータ１、１がコーデ
ィングされ、第２ワードラインＷＬ２により選択され
て、隣接した二つのビットセルにデータ１、１がコーデ
ィングされた場合を示す。図５を参照すれば、第１ワー
ドラインＷＬ１により選択されて、隣接した二つのビッ
トセルにデータ１、１がコーディングされた場合には、
第１セルトランジスタｎ３１のソースは、フローティン
グされる。また、第２ワードラインＷＬ２により選択さ
れて、隣接した二つのビットセルにデータ１、１がコー
ディングされた場合には、第２セルトランジスタｎ３２
のソースは、フローティングされる。
【００２６】この時、フローティングされた第１セルト
ランジスタｎ３１のソースと、フローティングされた第
２セルトランジスタｎ３２のソースとは、一種のアンテ
ナとなって雑音が生じる恐れがある。したがって、この
ような雑音を防止するために第１セルトランジスタｎ３
１のソースと第２セルトランジスタｎ３２のソースとが
ビットラインＢＬに接続される場合もある。
ランジスタｎ３１のソースと、フローティングされた第
２セルトランジスタｎ３２のソースとは、一種のアンテ
ナとなって雑音が生じる恐れがある。したがって、この
ような雑音を防止するために第１セルトランジスタｎ３
１のソースと第２セルトランジスタｎ３２のソースとが
ビットラインＢＬに接続される場合もある。
【００２７】図４に示した場合の動作と図５に示した場
合の動作とは、図３に示した場合と同じ原理によりなさ
れるのでここで詳細な説明は省略する。
合の動作とは、図３に示した場合と同じ原理によりなさ
れるのでここで詳細な説明は省略する。
【００２８】図６ないし図８は、本発明によるメタルプ
ログラマブルＲＯＭの２カラムビットメモリセル構造を
示す図面である。図６ないし図８を参照すれば、本発明
による２カラムビットメモリセル構造は、第１及び第２
ワードラインＷＬ１、ＷＬ２、第１及び第２ビットライ
ンＢＬ１、ＢＬ２、第１ないし第３仮想接地ラインＶＧ
ＮＤ１、ＶＧＮＤ２、ＶＧＮＤ３、接地ラインＧＮＤ、
第１ないし第４ＮＭＯＳセルトランジスタｎ６１ないし
ｎ６４を具備する。
ログラマブルＲＯＭの２カラムビットメモリセル構造を
示す図面である。図６ないし図８を参照すれば、本発明
による２カラムビットメモリセル構造は、第１及び第２
ワードラインＷＬ１、ＷＬ２、第１及び第２ビットライ
ンＢＬ１、ＢＬ２、第１ないし第３仮想接地ラインＶＧ
ＮＤ１、ＶＧＮＤ２、ＶＧＮＤ３、接地ラインＧＮＤ、
第１ないし第４ＮＭＯＳセルトランジスタｎ６１ないし
ｎ６４を具備する。
【００２９】第１セルトランジスタｎ６１は、ドレイン
が第１ビットラインＢＬ１に接続され、ゲートが第１ワ
ードラインＷＬ１に接続され、第２セルトランジスタｎ
６２は、ドレインが第１ビットラインＢＬ１に接続さ
れ、ゲートが第２ワードラインＷＬ２に接続される。第
３セルトランジスタｎ６３は、ドレインが第２ビットラ
インＢＬ２に接続され、ゲートが第１ワードラインＷＬ
１に接続され、第４セルトランジスタｎ６４は、ドレイ
ンが第２ビットラインＢＬ２に接続され、ゲートが第２
ワードラインＷＬ２に接続される。第１セルトランジス
タｎ６１のソースは、第１ワードラインＷＬ１により選
択されて、隣接した二つのビットセルにコーディングさ
れるデータによって第１仮想接地ラインＶＧＮＤ１、第
２仮想接地ラインＶＧＮＤ２、及び接地ラインＧＮＤの
うちのいずれか一つに選択的に接続またはフローティン
グされる。第２セルトランジスタｎ６２のソースは、第
２ワードラインＷＬ２により選択されて、隣接した二つ
のビットセルにコーディングされるデータによって第１
仮想接地ラインＶＧＮＤ１、第２仮想接地ラインＶＧＮ
Ｄ２、及び接地ラインＧＮＤのうちのいずれか一つに選
択的に接続またはフローティングされる。
が第１ビットラインＢＬ１に接続され、ゲートが第１ワ
ードラインＷＬ１に接続され、第２セルトランジスタｎ
６２は、ドレインが第１ビットラインＢＬ１に接続さ
れ、ゲートが第２ワードラインＷＬ２に接続される。第
３セルトランジスタｎ６３は、ドレインが第２ビットラ
インＢＬ２に接続され、ゲートが第１ワードラインＷＬ
１に接続され、第４セルトランジスタｎ６４は、ドレイ
ンが第２ビットラインＢＬ２に接続され、ゲートが第２
ワードラインＷＬ２に接続される。第１セルトランジス
タｎ６１のソースは、第１ワードラインＷＬ１により選
択されて、隣接した二つのビットセルにコーディングさ
れるデータによって第１仮想接地ラインＶＧＮＤ１、第
２仮想接地ラインＶＧＮＤ２、及び接地ラインＧＮＤの
うちのいずれか一つに選択的に接続またはフローティン
グされる。第２セルトランジスタｎ６２のソースは、第
２ワードラインＷＬ２により選択されて、隣接した二つ
のビットセルにコーディングされるデータによって第１
仮想接地ラインＶＧＮＤ１、第２仮想接地ラインＶＧＮ
Ｄ２、及び接地ラインＧＮＤのうちのいずれか一つに選
択的に接続またはフローティングされる。
【００３０】また、第３セルトランジスタｎ６３のソー
スは、第１ワードラインＷＬ１により選択されて、さら
に他の隣接した二つのビットセルにコーディングされる
データによって、第２仮想接地ラインＶＧＮＤ２、第３
仮想接地ラインＶＧＮＤ３、及び接地ラインＧＮＤのう
ちのいずれか一つに選択的に接続またはフローティング
される。第４セルトランジスタｎ６４のソースは、第２
ワードラインＷＬ２により選択されて、さらに他の隣接
した二つのビットセルにコーディングされるデータによ
って、第２仮想接地ラインＶＧＮＤ２、第３仮想接地ラ
インＶＧＮＤ３、及び接地ラインＧＮＤのうちのいずれ
か一つに選択的に接続またはフローティングされる。
スは、第１ワードラインＷＬ１により選択されて、さら
に他の隣接した二つのビットセルにコーディングされる
データによって、第２仮想接地ラインＶＧＮＤ２、第３
仮想接地ラインＶＧＮＤ３、及び接地ラインＧＮＤのう
ちのいずれか一つに選択的に接続またはフローティング
される。第４セルトランジスタｎ６４のソースは、第２
ワードラインＷＬ２により選択されて、さらに他の隣接
した二つのビットセルにコーディングされるデータによ
って、第２仮想接地ラインＶＧＮＤ２、第３仮想接地ラ
インＶＧＮＤ３、及び接地ラインＧＮＤのうちのいずれ
か一つに選択的に接続またはフローティングされる。
【００３１】いいかえれば、第１セルトランジスタｎ６
１は、第１ワードラインＷＬ１と第１仮想接地ラインＶ
ＧＮＤ１とにより選択されるビットセル、及び第１ワー
ドラインＷＬ１と第２仮想接地ラインＶＧＮＤ２とによ
り選択されるビットセルにより共有される。第２セルト
ランジスタｎ６２は、第２ワードラインＷＬ２と第１仮
想接地ラインＶＧＮＤ１とにより選択されるビットセ
ル、及び第２ワードラインＷＬ２と第２仮想接地ライン
ＶＧＮＤ２とにより選択されるビットセルにより共有さ
れる。第３セルトランジスタｎ６３は、第１ワードライ
ンＷＬ１と第２仮想接地ラインＶＧＮＤ１とにより選択
されるビットセル、及び第１ワードラインＷＬ１と第３
仮想接地ラインＶＧＮＤ３とにより選択されるビットセ
ルにより共有される。また、第４セルトランジスタｎ６
４は、第２ワードラインＷＬ２と第２仮想接地ラインＶ
ＧＮＤ２とにより選択されるビットセル、及び第２ワー
ドラインＷＬ２と第３仮想接地ラインＶＧＮＤ３とによ
り選択されるビットセルにより共有される。
１は、第１ワードラインＷＬ１と第１仮想接地ラインＶ
ＧＮＤ１とにより選択されるビットセル、及び第１ワー
ドラインＷＬ１と第２仮想接地ラインＶＧＮＤ２とによ
り選択されるビットセルにより共有される。第２セルト
ランジスタｎ６２は、第２ワードラインＷＬ２と第１仮
想接地ラインＶＧＮＤ１とにより選択されるビットセ
ル、及び第２ワードラインＷＬ２と第２仮想接地ライン
ＶＧＮＤ２とにより選択されるビットセルにより共有さ
れる。第３セルトランジスタｎ６３は、第１ワードライ
ンＷＬ１と第２仮想接地ラインＶＧＮＤ１とにより選択
されるビットセル、及び第１ワードラインＷＬ１と第３
仮想接地ラインＶＧＮＤ３とにより選択されるビットセ
ルにより共有される。また、第４セルトランジスタｎ６
４は、第２ワードラインＷＬ２と第２仮想接地ラインＶ
ＧＮＤ２とにより選択されるビットセル、及び第２ワー
ドラインＷＬ２と第３仮想接地ラインＶＧＮＤ３とによ
り選択されるビットセルにより共有される。
【００３２】図６は、本発明による２カラムビットメモ
リセル構造で第１ワードラインＷＬ１により選択され
て、隣接した４つのビットセルにデータ０、０、１、０
がコーディングされ、第２ワードラインＷＬ２により選
択されて、隣接した４つのビットセルにデータ１、０、
１、１がコーディングされた場合を示す。図６を参照す
れば、第１ワードラインＷＬ１により選択されて、隣接
した４つのビットセルにデータ０、０、１、０がコーデ
ィングされた場合には、第１セルトランジスタｎ６１の
ソースは、接地ラインＧＮＤに接続され、第３セルトラ
ンジスタｎ６３のソースは、第３仮想接地ラインＶＧＮ
Ｄ３に接続される。また、第２ワードラインＷＬ２によ
り選択されて、隣接した４つのビットセルにデータ１、
０、１、１がコーディングされた場合には、第２セルト
ランジスタｎ６２のソースは、第２仮想接地ラインＶＧ
ＮＤ２に接続され、第４セルトランジスタｎ６４のソー
スは、フローティングされる。この時、フローティング
された第４セルトランジスタｎ６４のソースは、一種の
アンテナになって雑音が生じる恐れがある。したがっ
て、このような雑音を防止するために、第４セルトラン
ジスタｎ６４のソースは、第２ビットラインＢＬ２に接
続される場合もある。
リセル構造で第１ワードラインＷＬ１により選択され
て、隣接した４つのビットセルにデータ０、０、１、０
がコーディングされ、第２ワードラインＷＬ２により選
択されて、隣接した４つのビットセルにデータ１、０、
１、１がコーディングされた場合を示す。図６を参照す
れば、第１ワードラインＷＬ１により選択されて、隣接
した４つのビットセルにデータ０、０、１、０がコーデ
ィングされた場合には、第１セルトランジスタｎ６１の
ソースは、接地ラインＧＮＤに接続され、第３セルトラ
ンジスタｎ６３のソースは、第３仮想接地ラインＶＧＮ
Ｄ３に接続される。また、第２ワードラインＷＬ２によ
り選択されて、隣接した４つのビットセルにデータ１、
０、１、１がコーディングされた場合には、第２セルト
ランジスタｎ６２のソースは、第２仮想接地ラインＶＧ
ＮＤ２に接続され、第４セルトランジスタｎ６４のソー
スは、フローティングされる。この時、フローティング
された第４セルトランジスタｎ６４のソースは、一種の
アンテナになって雑音が生じる恐れがある。したがっ
て、このような雑音を防止するために、第４セルトラン
ジスタｎ６４のソースは、第２ビットラインＢＬ２に接
続される場合もある。
【００３３】図７は、本発明による２カラムビットメモ
リセル構造で、第１ワードラインＷＬ１により選択され
て、隣接した４つのビットセルにデータ０、０、０、０
がコーディングされ、第２ワードラインＷＬ２により選
択されて、隣接した４つのビットセルにデータ０、０、
０、０がコーディングされた場合を示す。図７を参照す
れば、第１ワードラインＷＬ１により選択されて、隣接
した４つのビットセルにデータ０、０、０、０がコーデ
ィングされた場合には、第１セルトランジスタｎ６１の
ソースは、接地ラインＧＮＤに接続され、第３セルトラ
ンジスタｎ６３のソースも接地ラインＧＮＤに接続され
る。また、第２ワードラインＷＬ２により選択されて、
隣接した４つのビットセルにデータ０、０、０、０がコ
ーディングされた場合には、第２セルトランジスタｎ６
２のソースは、接地ラインＧＮＤに接続され、第４セル
トランジスタｎ６４のソースも、接地ラインＧＮＤに接
続される。
リセル構造で、第１ワードラインＷＬ１により選択され
て、隣接した４つのビットセルにデータ０、０、０、０
がコーディングされ、第２ワードラインＷＬ２により選
択されて、隣接した４つのビットセルにデータ０、０、
０、０がコーディングされた場合を示す。図７を参照す
れば、第１ワードラインＷＬ１により選択されて、隣接
した４つのビットセルにデータ０、０、０、０がコーデ
ィングされた場合には、第１セルトランジスタｎ６１の
ソースは、接地ラインＧＮＤに接続され、第３セルトラ
ンジスタｎ６３のソースも接地ラインＧＮＤに接続され
る。また、第２ワードラインＷＬ２により選択されて、
隣接した４つのビットセルにデータ０、０、０、０がコ
ーディングされた場合には、第２セルトランジスタｎ６
２のソースは、接地ラインＧＮＤに接続され、第４セル
トランジスタｎ６４のソースも、接地ラインＧＮＤに接
続される。
【００３４】図８は、本発明による２カラムビットメモ
リセル構造で、第１ワードラインＷＬ１により選択され
て、隣接した４つのビットセルにデータ１、１、１、１
がコーディングされ、第２ワードラインＷＬ２により選
択されて、隣接した４つのビットセルにデータ１、１、
１、１がコーディングされた場合を示す。図８を参照す
れば、第１ワードラインＷＬ１により選択されて、隣接
した４つのビットセルにデータ１、１、１、１がコーデ
ィングされた場合には、第１セルトランジスタｎ６１の
ソースと第３セルトランジスタｎ６３のソースとはいず
れもフローティングされる。また、第２ワードラインＷ
Ｌ２により選択されて、隣接した４つのビットセルにデ
ータ１、１、１、１がコーディングされた場合には、第
２セルトランジスタｎ６２のソースと第４セルトランジ
スタｎ６４のソースとがいずれもフローティングされ
る。この時、フローティングされた第１ないし第４セル
トランジスタｎ６１ないしｎ６４のソースは、一種のア
ンテナになって雑音が生じる恐れがある。したがって、
このような雑音を防止するために第１及び第２セルトラ
ンジスタｎ６１、ｎ６２のソースは、第１ビットライン
ＢＬ１に接続される場合もあり、第３及び第４セルトラ
ンジスタｎ６３、ｎ６４のソースは、第２ビットライン
ＢＬ２に接続される場合もある。
リセル構造で、第１ワードラインＷＬ１により選択され
て、隣接した４つのビットセルにデータ１、１、１、１
がコーディングされ、第２ワードラインＷＬ２により選
択されて、隣接した４つのビットセルにデータ１、１、
１、１がコーディングされた場合を示す。図８を参照す
れば、第１ワードラインＷＬ１により選択されて、隣接
した４つのビットセルにデータ１、１、１、１がコーデ
ィングされた場合には、第１セルトランジスタｎ６１の
ソースと第３セルトランジスタｎ６３のソースとはいず
れもフローティングされる。また、第２ワードラインＷ
Ｌ２により選択されて、隣接した４つのビットセルにデ
ータ１、１、１、１がコーディングされた場合には、第
２セルトランジスタｎ６２のソースと第４セルトランジ
スタｎ６４のソースとがいずれもフローティングされ
る。この時、フローティングされた第１ないし第４セル
トランジスタｎ６１ないしｎ６４のソースは、一種のア
ンテナになって雑音が生じる恐れがある。したがって、
このような雑音を防止するために第１及び第２セルトラ
ンジスタｎ６１、ｎ６２のソースは、第１ビットライン
ＢＬ１に接続される場合もあり、第３及び第４セルトラ
ンジスタｎ６３、ｎ６４のソースは、第２ビットライン
ＢＬ２に接続される場合もある。
【００３５】図６ないし図８に示した場合の動作は、図
３に示した場合と同じ原理によりなされるのでここで詳
細な説明は省略する。
３に示した場合と同じ原理によりなされるのでここで詳
細な説明は省略する。
【００３６】前述したように、本発明によるメタルプロ
グラマブルＲＯＭのメモリセル構造では、一つのセルト
ランジスタが同じワードラインにより選択される隣接し
た二つのビットセルにより共有される。これにより、デ
ィヒュージョンプログラマブルＲＯＭと同じ水準の集積
度を維持でき、また、ビットラインの負荷キャパシタン
スを減少して、読出し動作速度を向上させ、省エネルギ
ー化を達成できる。
グラマブルＲＯＭのメモリセル構造では、一つのセルト
ランジスタが同じワードラインにより選択される隣接し
た二つのビットセルにより共有される。これにより、デ
ィヒュージョンプログラマブルＲＯＭと同じ水準の集積
度を維持でき、また、ビットラインの負荷キャパシタン
スを減少して、読出し動作速度を向上させ、省エネルギ
ー化を達成できる。
【００３７】以上のように、図面と明細書とで最適の実
施形態を開示した。本明細書には１カラムビットメモリ
セル構造と２カラムビットメモリセル構造とだけを説明
したが、４カラム以上のメモリセル構造も可能である。
また、ここで特定の用語が使われたが、これは単に本発
明を説明するための目的で使われたものであって意味限
定や特許請求の範囲に記載された本発明の範囲を制限す
るために使われたものではない。したがって、当業者で
あればこれより多様な変形及び均等な他の実施形態が可
能であるということを理解できる。したがって、本発明
の真の技術的保護範囲は特許請求の範囲の技術的思想に
より決まらねばならない。
施形態を開示した。本明細書には１カラムビットメモリ
セル構造と２カラムビットメモリセル構造とだけを説明
したが、４カラム以上のメモリセル構造も可能である。
また、ここで特定の用語が使われたが、これは単に本発
明を説明するための目的で使われたものであって意味限
定や特許請求の範囲に記載された本発明の範囲を制限す
るために使われたものではない。したがって、当業者で
あればこれより多様な変形及び均等な他の実施形態が可
能であるということを理解できる。したがって、本発明
の真の技術的保護範囲は特許請求の範囲の技術的思想に
より決まらねばならない。
【００３８】
【発明の効果】前述したように、本発明によるメタルプ
ログラマブルＲＯＭのメモリセル構造は、ディヒュージ
ョンプログラマブルＲＯＭと同じ水準の集積度を持っ
て、読出し動作速度を向上させ、電力消耗を減少させ
る。
ログラマブルＲＯＭのメモリセル構造は、ディヒュージ
ョンプログラマブルＲＯＭと同じ水準の集積度を持っ
て、読出し動作速度を向上させ、電力消耗を減少させ
る。
【図１】従来のメタルプログラマブルＲＯＭの２カラム
ビットメモリセル構造を示す図面。
ビットメモリセル構造を示す図面。
【図２】従来のメタルプログラマブルＲＯＭの４カラム
ビットメモリセル構造を示す図面。
ビットメモリセル構造を示す図面。
【図３】本発明によるメタルプログラマブルＲＯＭの１
カラムビットメモリセル構造を示す図面。
カラムビットメモリセル構造を示す図面。
【図４】本発明によるメタルプログラマブルＲＯＭの１
カラムビットメモリセル構造を示す図面。
カラムビットメモリセル構造を示す図面。
【図５】本発明によるメタルプログラマブルＲＯＭの１
カラムビットメモリセル構造を示す図面。
カラムビットメモリセル構造を示す図面。
【図６】本発明によるメタルプログラマブルＲＯＭの２
カラムビットメモリセル構造を示す図面。
カラムビットメモリセル構造を示す図面。
【図７】本発明によるメタルプログラマブルＲＯＭの２
カラムビットメモリセル構造を示す図面。
カラムビットメモリセル構造を示す図面。
【図８】本発明によるメタルプログラマブルＲＯＭの２
カラムビットメモリセル構造を示す図面。
カラムビットメモリセル構造を示す図面。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朱 龍 ▲ジェ▼ 大韓民国ソウル特別市恩平区▲ガルヒュン ▼洞281−150番地 濠洲形ビラー101号 (72)発明者 都 映 淑 大韓民国ソウル特別市城北区安岩洞３街54 番地 大光ビラー１棟203号 Ｆターム(参考） 5B003 AA03 AB02 AB07 AB08 AC02 AC04 AC08
Claims (15)
- 【請求項１】 ワードラインと、 ビットラインと、 第１及び第２仮想接地ラインと、 前記ワードラインの信号と前記第１仮想接地ラインの信
号とにより選択される第１ビットセルと、 前記ワードラインの信号と前記第２仮想接地ラインの信
号とにより選択される第２ビットセルと、を具備し、 前記第１ビットセルと前記第２ビットセルとは、前記ビ
ットラインに一端が接続された一つのセルトランジスタ
を共有することを特徴とするメモリセル構造。 - 【請求項２】 接地ラインをさらに具備することを特徴
とする請求項１に記載のメモリセル構造。 - 【請求項３】 前記セルトランジスタの他端は、前記第
１仮想接地ライン、前記第２仮想接地ライン、及び前記
接地ラインのうちのいずれか一つに選択的に接続または
フローティングされ、前記セルトランジスタのゲート
は、前記ワードラインに接続されることを特徴とする請
求項２に記載のメモリセル構造。 - 【請求項４】 第１及び第２ワードラインと、 ビットラインと、 接地ラインと、 第１及び第２仮想接地ラインと、 ドレインが前記ビットラインに接続され、ゲートが前記
第１ワードラインに接続される第１セルトランジスタ
と、 ドレインが前記ビットラインに接続され、ゲートが前記
第２ワードラインに接続される第２セルトランジスタ
と、を具備することを特徴とするメモリセル構造。 - 【請求項５】 前記第１セルトランジスタのソースは、
前記第１仮想接地ライン、前記第２仮想接地ライン、及
び前記接地ラインのうちのいずれか一つに選択的に接続
またはフローティングされることを特徴とする請求項４
に記載のメモリセル構造。 - 【請求項６】 前記第２セルトランジスタのソースは、
前記第１仮想接地ライン、前記第２仮想接地ライン、及
び前記接地ラインのうちのいずれか一つに選択的に接続
またはフローティングされることを特徴とする請求項４
に記載のメモリセル構造。 - 【請求項７】 前記第１セルトランジスタは、前記第１
ワードラインと前記第１仮想接地ラインとにより選択さ
れる第１ビットセル、及び前記第１ワードラインと前記
第２仮想接地ラインとにより選択される第２ビットセル
により共有されることを特徴とする請求項４に記載のメ
モリセル構造。 - 【請求項８】 前記第２セルトランジスタは、前記第２
ワードラインと前記第１仮想接地ラインとにより選択さ
れる第３ビットセル、及び前記第２ワードラインと前記
第２仮想接地ラインとにより選択される第４ビットセル
により共有されることを特徴とする請求項４に記載のメ
モリセル構造。 - 【請求項９】 第１及び第２ワードラインと、 第１及び第２ビットラインと、 接地ラインと、 第１、第２、及び第３仮想接地ラインと、 ドレインが前記第１ビットラインに接続され、ゲートが
前記第１ワードラインに接続される第１セルトランジス
タと、 ドレインが前記第１ビットラインに接続され、ゲートが
前記第２ワードラインに接続される第２セルトランジス
タと、 ドレインが前記第２ビットラインに接続され、ゲートが
前記第１ワードラインに接続される第３セルトランジス
タと、 ドレインが前記第２ビットラインに接続され、ゲートが
前記第２ワードラインに接続される第４セルトランジス
タと、を具備することを特徴とするメモリセル構造。 - 【請求項１０】 前記第１及び第２セルトランジスタの
ソースは、前記第１仮想接地ライン、前記第２仮想接地
ライン、及び前記接地ラインのうちのいずれか一つに選
択的に接続またはフローティングされることを特徴とす
る請求項９に記載のメモリセル構造。 - 【請求項１１】 前記第３及び第４セルトランジスタの
ソースは、前記第２仮想接地ライン、前記第３仮想接地
ライン、及び前記接地ラインのうちのいずれか一つに選
択的に接続またはフローティングされることを特徴とす
る請求項９に記載のメモリセル構造。 - 【請求項１２】 前記第１セルトランジスタは、前記第
１ワードラインと前記第１仮想接地ラインとにより選択
されるビットセル、及び前記第１ワードラインと前記第
２仮想接地ラインとにより選択されるビットセルにより
共有されることを特徴とする請求項９に記載のメモリセ
ル構造。 - 【請求項１３】 前記第２セルトランジスタは、前記第
２ワードラインと前記第１仮想接地ラインとにより選択
されるビットセル、及び前記第２ワードラインと前記第
２仮想接地ラインとにより選択されるビットセルにより
共有されることを特徴とする請求項９に記載のメモリセ
ル構造。 - 【請求項１４】 前記第３セルトランジスタは、前記第
１ワードラインと前記第２仮想接地ラインとにより選択
されるビットセル、及び前記第１ワードラインと前記第
３仮想接地ラインとにより選択されるビットセルにより
共有されることを特徴とする請求項９に記載のメモリセ
ル構造。 - 【請求項１５】 前記第４セルトランジスタは、前記第
２ワードラインと前記第２仮想接地ラインとにより選択
されるビットセル、及び前記第２ワードラインと前記第
３仮想接地ラインとにより選択されるビットセルにより
共有されることを特徴とする請求項９に記載のメモリセ
ル構造。
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