IT202200000383A1 - Dispositivo rom a maschera migliorato - Google Patents

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IT202200000383A1
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Dario Melchionni
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Sk Hynix Inc
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Description

DESCRIZIONE
Sfondo tecnologico dell?invenzione
Campo dell?invenzione
La presente invenzione si riferisce in generale al settore dei dispositivi di memoria. In particolare, la presente invenzione si riferisce ad un dispositivo di memoria a stato solido. Pi? in particolare, la presente invenzione si riferisce ad un dispositivo di memoria ROM (?Read Only Memory?, ovvero memoria a sola lettura) a maschera migliorato.
Panoramica del relativo stato della tecnica
I dispositivi ROM sono dispositivi di memoria in grado di memorizzare informazioni, senza alcuna modifica, per la loro vita operativa, ovvero senza perdere l?informazione memorizzata quando viene interrotta l?alimentazione di potenza elettrica.
I dispositivi ROM sono principalmente classificati in dispositivi ROM a maschera e dispositivi ROM programmabili.
Con particolare riferimento ai dispositivi ROM a maschera, un dispositivo ROM a maschera ? un dispositivo di memoria che ? programmato mediante maschera durante la fabbricazione per memorizzare un insieme di dati o istruzioni di programma immodificabili.
Un tipico dispositivo ROM a maschera comprende una pluralit? di celle di memoria disposte in righe di celle di memoria e colonne di celle di memoria, una pluralit? di word line ciascuna associata ad una corrispondente riga di celle di memoria, ed una pluralit? di bit line ciascuna associata ad una corrispondente colonna di celle di memoria, le celle di memoria essendo tipicamente disposte ad intersezioni tra le world line e le bit line.
In un tipico dispositivo ROM a maschera, le celle di memoria sono programmabili (durante la fabbricazione) per memorizzare ciascuna un valore logico. Una cella di memoria convenzionale, che ? una cella di memoria a singolo transistore, tipicamente comprende un transistore MOS (ad esempio, un transistore NMOS) avente un terminale di gate elettricamente accoppiato ad una rispettiva word line, un terminale di source ed un terminale di drain. Uno stato di accoppiamento del terminale di drain o del terminale di source del transistore MOS di ciascuna cella di memoria determina il valore logico memorizzato nella cella di memoria (o, equivalentemente, il valore logico a cui la cella di memoria ? programmata).
In accordo con una implementazione nota, il terminale di drain del transistore MOS della cella di memoria ? elettricamente accoppiato ad una rispettiva bit line, ed il terminale di source del transistore MOS della cella di memoria pu? essere elettricamente flottante, il che corrisponde ad un primo valore logico (ad esempio, il valore logico ?0?) letto durante un?operazione di lettura di quella cella di memoria, o elettricamente accoppiato ad una linea di massa o terra, il che corrisponde ad un secondo valore logico (ad esempio, il valore logico ?1?) letto durante l?operazione di lettura di quella cella di memoria. Una connessione elettrica (come un contatto e/o una via) ? tipicamente formata dal terminale di source ad una linea di massa (attraverso una pluralit? di strati dielettrici e conduttivi tra essi) al fine di ottenere il corrispondente accoppiamento elettrico.
Riassunto dell?invenzione
La Richiedente ha compreso che i dispositivi ROM a maschera convenzionali non sono soddisfacenti per applicazioni che richiedono un alto grado di integrazione e/o una elevata quantit? di dati da memorizzare.
Secondo la Richiedente, ci? ? essenzialmente dovuto al fatto che i valori logici che ciascuna cella di memoria ? in grado di memorizzare sono valori logici a 1-bit.
La Richiedente ha anche compreso che integrare i dispositivi ROM a maschera convenzionali in sistemi di memoria possono dare luogo a problematiche. Considerando, solo come esempio, un sistema di memoria che comprende sia un dispositivo ROM a maschera che un altro tipo di dispositivo di memoria, come un dispositivo di memoria flash NAND tridimensionale (?3D?), la programmazione del dispositivo ROM a maschera influisce significativamente sulla fabbricazione del dispositivo di memoria flash NAND tridimensionale.
Ad esempio, nel caso in cui si desidera che le celle di memoria del dispositivo ROM a maschera siano formate come una struttura PUC (?Periphery Under Cell?, ovvero periferia sotto cella) del dispositivo di memoria flash NAND tridimensionale, la programmazione del dispositivo ROM a maschera (e, in particolare, la connessione da formare attraverso il sistema di memoria per fornire la programmazione del dispositivo ROM a maschera) pu? influenzare la fabbricazione del sistema di memoria.
Infatti, il dispositivo di memoria flash NAND tridimensionale tipicamente determina connessioni elettriche di grande area come contatti e/o via), che pone limitanti vincoli di layout nel fabbricare connessioni elettriche aggiuntive dedicate attraverso il sistema di memoria per eseguire la programmazione del dispositivo ROM a maschera. Ci? non ? vantaggioso in termini di efficienza di area.
Inoltre, la programmazione del dispositivo ROM a maschera (e, quindi, un layout delle corrispondenti connessioni elettriche per ottenerla) dipendono effettivamente dalle informazioni da memorizzare nel dispositivo ROM a maschera, quindi la fabbricazione del sistema di memoria flash NAND tridimensionale deve essere adattata in accordo con il layout delle connessioni elettriche del dispositivo ROM a maschera al di sotto di esso. Ci? non ? vantaggioso in termini di efficienza di fabbricazione, in quanto la fabbricazione di uno stesso sistema di memoria flash NAND tridimensionale pu? richiedere svariate modifiche nel set di fotomaschere.
Inoltre, non sono consentite modifiche nella programmazione del dispositivo ROM a maschera in stadi pi? avanzati della fabbricazione (e, in particolare, dopo la fabbricazione del sistema di memoria flash NAND tridimensionale). Ci? ? anche svantaggioso in termini di efficienza di fabbricazione, in quanto ? esclusa la possibilit? di correggere errori della programmazione del dispositivo ROM a maschera emersi successivamente.
Inoltre, il layout del dispositivo ROM a maschera ? significativamente influenzato da disturbi elettrici generati da circuiteria periferica del sistema di memoria: poich? gli strati superiori della struttura PUC sono tipicamente utilizzati per segnali di alimentazione e segnali rumorosi (come segnali di clock), linee sensibili ai disturbi (come le word line e le bit line) devono essere fornite agli strati inferiori della struttura PUC, per cui le connessioni elettriche del dispositivo ROM a maschera devono necessariamente essere fornite agli strati superiori della struttura PUC.
La Richiedente ha affrontato le problematiche sopra menzionate, ed ha escogitato un dispositivo ROM a maschera in cui ciascuna cella di memoria ? in grado di memorizzare un valore logico a 2-bit e che possa facilmente essere integrato in sistemi di memoria.
Uno o pi? aspetti della presente invenzione sono esposti nelle rivendicazioni indipendenti, con caratteristiche vantaggiose della stessa invenzione che sono indicate nelle rivendicazioni dipendenti, la cui formulazione ? qui allegata alla lettera per riferimento (con qualsiasi caratteristica vantaggiosa fornita con riferimento ad uno specifico aspetto della presente invenzione che si applica mutatis mutandis a qualsiasi altro aspetto).
Pi? specificamente, un aspetto della presente invenzione si riferisce ad un dispositivo di memoria a sola lettura a maschera. Il dispositivo di memoria a sola lettura a maschera comprende una pluralit? di celle di memoria a singolo transistore disposte in righe di celle di memoria e colonne di celle di memoria. Il dispositivo di memoria a sola lettura a maschera comprende una pluralit? di word line ciascuna associata ad una corrispondente riga di celle di memoria della pluralit? di celle di memoria. Il dispositivo di memoria a sola lettura a maschera comprende una pluralit? di bit line ciascuna associata ad una corrispondente colonna di celle di memoria della pluralit? di celle di memoria. Il dispositivo di memoria a sola lettura a maschera comprende una linea di massa che fornisce in maniera fissa un potenziale elettrico di massa. Il dispositivo di memoria a sola lettura a maschera comprende una pluralit? di prime linee di riferimento ciascuna che fornisce selettivamente un primo potenziale elettrico di riferimento in una prima fase di lettura di una operazione di lettura, ed un secondo potenziale elettrico di riferimento maggiore del primo potenziale elettrico di riferimento in una seconda fase di lettura dell?operazione di lettura. Il dispositivo di memoria a sola lettura a maschera comprende una pluralit? di seconde linee di riferimento ciascuna che fornisce selettivamente il secondo potenziale elettrico di riferimento nella prima fase di lettura ed il primo potenziale elettrico di riferimento nella seconda fase di lettura. Ciascuna cella di memoria comprende un transistore MOS avente un terminale di gate elettricamente accoppiato ad una rispettiva word line, un terminale di drain elettricamente accoppiato ad una rispettiva bit line, ed un terminale di source. Il terminale di source ? elettricamente flottante o elettricamente accoppiato ad una tra una rispettiva prima linea di riferimento, una rispettiva seconda linea di riferimento e la linea di massa, per cui un primo valore logico, un secondo valore logico, un terzo valore logico o un quarto valore logico ? rispettivamente letto durante l?operazione di lettura di quella cella di memoria.
In accordo con una forma di realizzazione, le cui caratteristiche possono essere aggiuntive o alternative ad una qualsiasi delle precedenti caratteristiche, almeno una linea di riferimento tra detta pluralit? di prime linee di riferimento e detta pluralit? di seconde linee di riferimento ? condivisa da colonne di celle di memoria adiacenti.
In accordo con una forma di realizzazione, le cui caratteristiche possono essere aggiuntive o alternative ad una qualsiasi delle precedenti caratteristiche, ciascuna prima linea di riferimento ? condivisa da una rispettiva prima coppia di colonne di celle di memoria adiacenti.
In accordo con una forma di realizzazione, le cui caratteristiche possono essere aggiuntive o alternative ad una qualsiasi delle precedenti caratteristiche, ciascuna seconda linea di riferimento ? condivisa da una rispettiva seconda coppia di colonne di celle di memoria adiacenti diversa dalla ed adiacente alla prima coppia di colonne di celle di memoria adiacenti.
In accordo con una forma di realizzazione, le cui caratteristiche possono essere aggiuntive o alternative ad una qualsiasi delle precedenti caratteristiche, il dispositivo di memoria a sola lettura a maschera ulteriormente comprende un circuito di selezione di bit line per selezionare bit line associate a celle di memoria da leggere durante l?operazione di lettura, il circuito di selezione di bit line essendo configurato per rendere ciascuna bit line non selezionata elettricamente flottante durante l?operazione di lettura.
In accordo con una forma di realizzazione, le cui caratteristiche possono essere aggiuntive o alternative ad una qualsiasi delle precedenti caratteristiche, detta pluralit? di prime linee di riferimento e detta pluralit? di seconde linee di riferimento comprendono una coppia di prime e seconde linee di riferimento per ciascuna colonna di celle di memoria.
In accordo con una forma di realizzazione, le cui caratteristiche possono essere aggiuntive o alternative ad una qualsiasi delle precedenti caratteristiche, il dispositivo di memoria a sola lettura a maschera ulteriormente comprende un sistema di pilotaggio per pilotare la pluralit? di prime linee di riferimento e la pluralit? di seconde linee di riferimento con il primo ed il secondo potenziale elettrico di riferimento.
In accordo con una forma di realizzazione, le cui caratteristiche possono essere aggiuntive o alternative ad una qualsiasi delle precedenti caratteristiche, il sistema di pilotaggio comprende un invertitore CMOS o un invertitore NMOS.
In accordo con una forma di realizzazione, le cui caratteristiche possono essere aggiuntive o alternative ad una qualsiasi delle precedenti caratteristiche, il primo potenziale elettrico di riferimento ? il potenziale elettrico di massa.
Un altro aspetto della presente invenzione si riferisce ad un sistema di memoria comprendente il dispositivo di memoria a sola lettura a maschera di cui sopra, o pi? di essi.
In accordo con una forma di realizzazione, le cui caratteristiche possono essere aggiuntive o alternative ad una qualsiasi delle precedenti caratteristiche, il sistema di memoria comprende un dispositivo di memoria flash NAND tridimensionale.
In accordo con una forma di realizzazione, le cui caratteristiche possono essere aggiuntive o alternative ad una qualsiasi delle precedenti caratteristiche, la pluralit? di celle di memoria del dispositivo di memoria a sola lettura a maschera formano una struttura a periferia sotto cella di detto dispositivo di memoria flash NAND tridimensionale.
In accordo con una forma di realizzazione, le cui caratteristiche possono essere aggiuntive o alternative ad una qualsiasi delle precedenti caratteristiche, almeno una, preferibilmente entrambe, tra la prima e la seconda linea di riferimento ? formata da uno strato metallico pi? in alto del sistema di memoria.
In accordo con una forma di realizzazione, le cui caratteristiche possono essere aggiuntive o alternative ad una qualsiasi delle precedenti caratteristiche, il terminale di source di ciascun transistore MOS ? elettricamente accoppiato ad una tra la prima linea di riferimento, la seconda linea di riferimento e la linea di massa per mezzo di un rispettivo accoppiamento elettrico formato dallo strato metallico pi? in alto del sistema di memoria.
Un ulteriore aspetto della presente invenzione si riferisce ad un sistema elettronico comprendente almeno uno tra il dispositivo di memoria a sola lettura a maschera di cui sopra (o pi? di essi), ed il sistema di memoria di cui sopra (o pi? di essi).
Breve descrizione dei disegni allegati
Queste ed altre caratteristiche e vantaggi della presente invenzione risulteranno evidenti dalla seguente descrizione di alcune forme di realizzazione esemplificative e non limitative della stessa; per una sua migliore intelligibilit?, la descrizione che segue dovrebbe essere letta facendo riferimento ai disegni allegati, in cui:
la Figura 1A mostra schematicamente un dispositivo ROM a maschera in accordo con una forma di realizzazione della presente invenzione;
le Figure 1B e 1C mostrano una cella di memoria del dispositivo ROM a maschera della Figura 1A in una prima ed una seconda fase di lettura, rispettivamente, in accordo con una forma di realizzazione della presente invenzione;
la Figura 1D mostra uno schema circuitale di un sottoinsieme delle celle di memoria del dispositivo ROM a maschera della Figura 1A in esemplificativi stati di accoppiamento, in accordo con una forma di realizzazione della presente invenzione;
la Figura 1E mostra un sistema di pilotaggio del dispositivo ROM a maschera in accordo con forme di realizzazione della presente invenzione;
la Figura 2A mostra schematicamente un dispositivo ROM a maschera in accordo con un?altra forma di realizzazione della presente invenzione;
la Figura 2B mostra uno schema circuitale di un sottoinsieme delle celle di memoria del dispositivo ROM a maschera della Figura 2A in esemplificativi stati di accoppiamento, in accordo con una forma di realizzazione della presente invenzione;
la Figura 3A mostra una vista in sezione semplificata di un sistema di memoria in accordo con una forma di realizzazione della presente invenzione;
la Figura 3B mostra una vista in pianta semplificata del sistema di memoria della Figura 3A in esemplificativi stati di accoppiamento, in accordo con una forma di realizzazione della presente invenzione, e
la Figura 4 mostra uno schema a blocchi semplificato di un apparato elettronico in accordo con una forma di realizzazione della presente invenzione.
Descrizione dettagliata di forme di realizzazione preferite dell?invenzione
La Figura 1A mostra schematicamente, in accordo con una forma di realizzazione della presente invenzione, un dispositivo ROM (?Read Only Memory?) a maschera 100, ovvero, un dispositivo di memoria che ? programmato mediante maschera durante la fabbricazione per memorizzare un insieme immodificabile di dati o istruzioni di programma.
Nel seguito, quando una o pi? caratteristiche sono introdotte dalla dicitura ?in accordo con una forma di realizzazione?, esse devono essere intese come caratteristiche aggiuntive o alternative ad una qualsiasi caratteristica precedentemente introdotta, a meno di indicazione contraria e/o a meno che vi sia una evidente incompatibilit? tra combinazioni di caratteristiche.
Nel seguito, saranno mostrati e discussi solo elementi ed operazioni ritenuti rilevanti per la comprensione della presente invenzione, con altri elementi ed operazioni ben noti che saranno intenzionalmente omessi per brevit?.
In accordo con una forma di realizzazione, il dispositivo ROM a maschera 100 comprende una pluralit? di celle di memoria 105m,n (m = 1, 2, ?, M, n = 1, 2, ?, N). In accordo con una forma di realizzazione, le celle di memoria 105m,n sono programmabili (durante la fabbricazione) per memorizzare ciascuna un valore logico tra una pluralit? di valori logici.
In accordo con una forma di realizzazione, le celle di memoria 105m,n sono disposte in righe di celle di memoria e colonne di celle di memoria (la disposizione a righe e colonne delle celle di memoria 105m,n definendo una matrice di memoria o array di memoria). In accordo con una forma di realizzazione, le celle di memoria 105m,n sono disposte in M righe di celle di memoria e N colonne di celle di memoria.
In accordo con una forma di realizzazione, il dispositivo ROM a maschera 100 comprende una pluralit? di word line WLm ciascuna associata ad una corrispondente riga di celle di memoria, ed una pluralit? di bit line BLn ciascuna associata ad una corrispondente colonna di celle di memoria, le celle di memoria 105m,n essendo ad esempio disposte ad intersezioni tra le world line WLm e le bit line BLn. Solo come esempio, la cella di memoria 1051,1 ? associata alla (ovvero, ? disposta all?intersezione della) word line WL1 e della bit line BL1, la cella di memoria 1051,2 ? associata alla (ovvero, ? disposta all?intersezione della) word line WL1 e della bit line BL2, la cella di memoria 1051,3 ? associata alla (ovvero, ? disposta all?intersezione della) word line WL1 e della bit line BL3, la cella di memoria 1051,4 ? associata alla (ovvero, ? disposta all?intersezione della) word line WL1 e della bit line BL4, e la cella di memoria 1051,N ? associata alla (ovvero, ? disposta all?intersezione della) word line WL1 e della bit line BLN.
In accordo con una forma di realizzazione, il dispositivo ROM a maschera 100 comprende un circuito di selezione di word line 110 per selezionare una o pi? word line tra la pluralit? di word line WLm in accordo con un indirizzo di riga.
In accordo con una forma di realizzazione, il dispositivo ROM a maschera 100 comprende un circuito di selezione di bit line 115 per selezionare una o pi? bit line tra la pluralit? di bit line BLn in accordo con un indirizzo di colonna.
In accordo con una forma di realizzazione, ciascuna coppia di word line e bit line selezionata identifica una corrispondente cella di memoria selezionata della pluralit? di celle di memoria 105m,n.
In accordo con una forma di realizzazione, il dispositivo ROM a maschera 100 comprende un circuito di lettura 120 per leggere il valore logico della (ovvero, memorizzato nella) cella di memoria selezionata 105m,n.
In accordo con una forma di realizzazione, il circuito di lettura 120 ? configurato per leggere il valore logico della cella di memoria selezionata 105m,n in accordo con una corrente elettrica che scorre attraverso la bit line BLn associata alla cella di memoria selezionata 105m,n.
In accordo con una forma di realizzazione, il dispositivo ROM a maschera 100 comprende una unit? logica di controllo 125 configurata per controllare un funzionamento complessivo del dispositivo ROM a maschera 100. Come concettualmente rappresentato in figura mediante rispettive connessioni a freccia, l?unit? logica di controllo 125 pu? essere configurata per fornire l?indirizzo di riga al circuito di selezione di word line 110, per fornire l?indirizzo di colonna al circuito di selezione di bit line 115, per ricevere il valore logico letto dal circuito di lettura 120, e per controllare un sistema di pilotaggio (discusso nel seguito).
In accordo con una forma di realizzazione, il dispositivo ROM a maschera 100 comprende una linea di massa GL che fornisce in maniera fissa un potenziale elettrico di massa (o terra). In accordo con una forma di realizzazione, come usuale nei circuiti elettronici, il potenziale elettrico di massa pu? essere posto a 0 V.
In accordo con una forma di realizzazione, il dispositivo ROM a maschera 100 comprende una pluralit? di linee di riferimento RLA,n. In accordo con una forma di realizzazione, ciascuna linea di riferimento RLA,n ? associata ad una rispettiva (n-esima) colonna di celle di memoria. In questa forma di realizzazione, la linea di riferimento RLA,1 ? associata alla colonna di celle di memoria 1051,1-105M,1 (ovvero, n=1), la linea di riferimento RLA,2 ? associata alla colonna di celle di memoria 1051,2-105M,2 (ovvero, n=2), la linea di riferimento RLA,3 ? associata alla colonna di celle di memoria 1051,3-105M,3 (ovvero, n=3), la linea di riferimento RLA,4 ? associata alla colonna di celle di memoria 1051,4-105M,4 (ovvero, n=4), e la linea di riferimento RLA,N ? associata alla colonna di celle di memoria 1051,N-105M,N (ovvero, n=N).
In accordo con una forma di realizzazione, ciascuna linea di riferimento RLA,n fornisce selettivamente un primo potenziale elettrico di riferimento Vx o un secondo potenziale elettrico di riferimento Vy. In accordo con una forma di realizzazione, il secondo potenziale elettrico di riferimento Vy ? maggiore del primo potenziale elettrico di riferimento Vx, ragione per cui il primo Vx ed il secondo Vy potenziale elettrico di riferimento saranno indicati come potenziale elettrico basso Vx e potenziale elettrico alto Vy, rispettivamente.
In accordo con una forma di realizzazione, il potenziale elettrico basso Vx ? uguale (o quasi o sostanzialmente uguale) al potenziale elettrico di massa (come dettagliato nel seguito quando si discuter? un sistema di pilotaggio del dispositivo ROM a maschera 100).
In accordo con una forma di realizzazione, il potenziale elettrico alto Vy ? uguale (o quasi uguale) ad un potenziale elettrico di alimentazione VDD che alimenta il dispositivo ROM a maschera 100 (come dettagliato nel seguito quando si discuter? il sistema di pilotaggio del dispositivo ROM a maschera 100).
In accordo con una forma di realizzazione, il dispositivo ROM a maschera 100 comprende una pluralit? di ulteriori linee di riferimento RLB,n. In accordo con una forma di realizzazione, ciascuna linea di riferimento RLB,n ? associata ad una rispettiva (n-esima) colonna di celle di memoria. In questa forma di realizzazione, la linea di riferimento RLB,1 ? associata alla colonna di celle di memoria 1051,1-105M,1 (ovvero, n=1), la linea di riferimento RLB,2 ? associata alla colonna di celle di memoria 1051,2-105M,2 (ovvero, n=2), la linea di riferimento RLB,3 ? associata alla colonna di celle di memoria 1051,3-105M,3 (ovvero, n=3), la linea di riferimento RLB,4 ? associata alla colonna di celle di memoria 1051,4-105M,4 (ovvero, n=4), e la linea di riferimento RLB,N ? associata alla colonna di celle di memoria 1051,N-105M,N (ovvero, n=N).
In accordo con una forma di realizzazione, ciascuna linea di riferimento RLB,n fornisce selettivamente il potenziale elettrico basso Vx o il potenziale elettrico alto Vy.
In accordo con una forma di realizzazione, il dispositivo ROM a maschera 100 comprende un sistema di pilotaggio 130 per pilotare le linee di riferimento RLA,n, RLB,n con il potenziale elettrico basso Vx ed il potenziale elettrico alto Vy.
In accordo con una forma di realizzazione, il sistema di pilotaggio 130 opera sotto il controllo dell?unit? logica di controllo 125 (come concettualmente illustrato in figura mediante connessione a freccia tra l?unit? logica di controllo 125 ed il sistema di pilotaggio 130).
Il sistema di pilotaggio 130 ? concettualmente rappresentato nelle figure come un sistema di commutazione che accoppia selettivamente ciascuna linea di riferimento RLA,n, RLB,n ad un terminale elettrico di riferimento che fornisce il potenziale elettrico basso Vx o ad un terminale elettrico di riferimento che fornisce il potenziale elettrico alto Vy. Ad ogni modo, l?implementazione pratica del sistema di pilotaggio 130 non ? limitativa per la presente invenzione.
Solo come esempio di implementazione pratica, il sistema di pilotaggio 130 pu? comprendere, per ciascuna linea di riferimento RLA,n, RLB,n, o per ciascun gruppo di linee di riferimento RLA,n, RLB,n, un invertitore CMOS PN1 ed un buffer CMOS PN2 (mostrati nel disegno a sinistra della Figura 1E), o altro tipo di driver, ciascuno alimentato tra il potenziale elettrico di alimentazione VDD ed il potenziale elettrico di massa. L?invertitore CMOS PN1 ha un terminale di uscita elettricamente accoppiato alla linea di riferimento RLA,n, ed il buffer CMOS PN2 ha un terminale di uscita elettricamente accoppiato alla linea di riferimento RLB,n. In accordo con una forma di realizzazione, ciascun invertitore CMOS PN1 pu? essere configurato per pilotare selettivamente la linea di riferimento RLA,n con il potenziale elettrico di massa o con il potenziale elettrico di alimentazione in accordo con un corrispondente segnale di controllo S fornito (ad esempio, dall?unit? logica di controllo 125) ad un terminale di ingresso dell?invertitore CMOS PN1. In accordo con una forma di realizzazione, ciascun buffer CMOS PN2 pu? essere configurato per pilotare selettivamente la linea di riferimento RLB,n con il potenziale elettrico di alimentazione o il potenziale elettrico di massa in accordo con il corrispondente segnale di controllo S fornito ad un terminale di ingresso del buffer CMOS PN2. In questa implementazione pratica, il transistore PMOS (che ? elettricamente accoppiato al potenziale elettrico di alimentazione VDD) dell?invertitore CMOS PN1 agisce da transistore di pull-up abilitato dal livello logico basso del segnale di controllo S, per cui il potenziale elettrico alto Vy ? al potenziale elettrico di alimentazione VDD. In questa implementazione pratica, il transistore NMOS (che ? elettricamente accoppiato al potenziale elettrico di massa) dell?invertitore CMOS PN1 agisce da transistore di pull-down abilitato dal livello logico alto del segnale di controllo S, per cui il potenziale elettrico basso Vx ? uguale al potenziale elettrico di massa. In maniera simile, il transistore NMOS (che ? elettricamente accoppiato al potenziale elettrico di alimentazione VDD) del buffer CMOS PN2 agisce da transistore di pull-up abilitato dal livello logico alto del segnale di controllo S, per cui il potenziale elettrico alto Vy ? uguale al potenziale elettrico di alimentazione VDD. In questa implementazione pratica, il transistore PMOS (che ? elettricamente accoppiato al potenziale elettrico di massa) del buffer CMOS PN2 agisce da transistore di pull-down abilitato dal livello logico basso del segnale di controllo S, per cui il potenziale elettrico basso Vx ? uguale al potenziale elettrico di massa.
Solo come altro esempio di implementazione pratica, il sistema di pilotaggio 130 pu? comprendere, per ciascuna linea di riferimento RLA,n, RLB,n, o per ciascun gruppo di linee di riferimento RLA,n, RLB,n, un invertitore NMOS-NMOS NN1 ed un buffer NMOS-NMOS NN2 (mostrati nel disegno a destra della Figura 1E), o altro tipo di driver, ciascuno alimentato tra il potenziale elettrico di alimentazione VDD ed il potenziale elettrico di massa. L?invertitore NMOS-NMOS NN1 ha un terminale di uscita elettricamente accoppiato alla linea di riferimento RLA,n ed il buffer NMOS-NMOS NN2 ha un terminale di uscita elettricamente accoppiato alla linea di riferimento RLB,n. In accordo con una forma di realizzazione, ciascun invertitore NMOS-NMOS NN1 comprende un transistore NMOS elettricamente accoppiato al potenziale elettrico di massa ed agente da transistore di pulldown abilitato da un segnale di controllo S, ed un transistore NMOS elettricamente accoppiato al potenziale elettrico di alimentazione VDD ed agente da transistore di pull-up abilitato da un segnale di controllo ?<?>. In accordo con una forma di realizzazione, il segnale di controllo ?<? >? la versione negata del segnale di controllo S. In accordo con una forma di realizzazione, ciascun invertitore NMOS-NMOS NN1 pu? essere configurato per pilotare selettivamente la linea di riferimento RLA,n con il potenziale elettrico di massa (livello logico basso) o con il potenziale elettrico di alimentazione VDD meno il potenziale elettrico di soglia del transistore NMOS (livello logico alto) in accordo con il corrispondente segnale di controllo S, ?<? >rispettivamente fornito (ad esempio, dall?unit? logica di controllo 125) ad un terminale di ingresso (ad esempio, il terminale di gate) dei transistori di pull-down e di pull-up dell?invertitore NMOS-NMOS NN1.
In aggiunta, ciascun buffer NMOS-NMOS NN2 comprende un transistore NMOS elettricamente accoppiato al potenziale elettrico di massa ed agente da transistore di pulldown abilitato dal segnale di controllo ?<?>, ed un transistore NMOS elettricamente accoppiato al potenziale elettrico di alimentazione VDD ed agente da transistore di pull-up abilitato dal segnale di controllo S. In accordo con una forma di realizzazione, ciascun buffer NMOS-NMOS NN2 pu? essere configurato per pilotare selettivamente la linea di riferimento RLB,n con il potenziale elettrico di alimentazione VDD meno il potenziale elettrico di soglia del transistore NMOS (livello logico alto) o con il potenziale elettrico di massa (livello logico basso) in accordo con il corrispondente segnale di controllo S, ?<? >rispettivamente fornito ad un terminale di ingresso (ad esempio, il terminale di gate) dei transistori di pull-down e di pull-up del buffer NMOS-NMOS NN2.
In questa implementazione pratica, il potenziale elettrico basso Vx ? uguale al potenziale elettrico di massa ed il potenziale elettrico alto Vy ? sostanzialmente uguale al potenziale elettrico di alimentazione VDD (ovvero, il potenziale elettrico di alimentazione meno il potenziale elettrico di soglia). Rispetto all?implementazione del sistema di pilotaggio 130 basata su invertitore CMOS e su buffer CMOS, l?implementazione del sistema di pilotaggio 130 basata sull?invertitore NMOS-NMOS e sul buffer NMOS-NMOS consente di ottenere una significativa riduzione del consumo di potenza pur senza inficiare l?operazione di lettura della cella di memoria selezionata 105m,n. Inoltre, rispetto all?implementazione del sistema di pilotaggio 130 basata sull?invertitore CMOS e sul buffer CMOS, l?implementazione del sistema di pilotaggio 130 basata sull?invertitore NMOS-NMOS e sul buffer NMOS-NMOS ? pi? efficiente in termini di occupazione di area (in quanto non ? richiesta alcuna sacca n (n-well) separata).
Come meglio discusso nel seguito, durante un?operazione di lettura di una cella di memoria selezionata 105m,n, la corrispondente linea di riferimento RLA,n fornisce il potenziale elettrico basso Vx in una prima fase di lettura dell?operazione di lettura, ed il potenziale elettrico alto Vy in una seconda fase di lettura dell?operazione di lettura, e la corrispondente linea di riferimento RLB,n fornisce il potenziale elettrico alto Vy nella prima fase di lettura dell?operazione di lettura ed il potenziale elettrico basso Vx nella seconda fase di lettura dell?operazione di lettura. In altre parole, considerando il potenziale elettrico basso Vx come un livello logico basso (?0?) ed il potenziale elettrico alto Vy come un livello logico alto (?1?), durante l?operazione di lettura della cella di memoria selezionata 105m,n le corrispondenti linee di riferimento RLA,n, RLB,n sono rispettivamente poste al livello logico alto e basso nella prima fase di lettura, ed al livello logico basso e alto nella seconda fase di lettura.
Con riferimento anche alle Figure 1B e 1C, esse mostrano una cella di memoria 105m,n del dispositivo ROM a maschera 100 nella prima e nella seconda fase di lettura, rispettivamente, in accordo con una forma di realizzazione della presente invenzione.
In accordo con una forma di realizzazione, ciascuna cella di memoria 105m,n ? una cella di memoria a singolo transistore.
In accordo con una forma di realizzazione, ciascuna cella di memoria 105m,n comprende un transistore MOS (ad esempio, un transistore NMOS) avente un terminale di gate elettricamente accoppiato (ad esempio, elettricamente connesso) ad una rispettiva word line WLm, un terminale di drain elettricamente accoppiato (ad esempio, elettricamente connesso) ad una rispettiva bit line BLn, ed un terminale di source. Come meglio discusso qui sotto, una condizione di accoppiamento (programmata a maschera) o uno stato di accoppiamento del terminale di source del transistore MOS di ciascuna cella di memoria 105m,n determina il valore logico memorizzato nella cella di memoria 105m,n (o, equivalentemente, il valore logico a cui la cella di memoria 105m,n ? programmata). I riferimenti da (i) a (iv) nelle Figure 1B e 1C denotano stati di accoppiamento differenti e reciprocamente alternativi, che saranno discussi qui sotto.
In accordo con una forma di realizzazione, il terminale di source del transistore MOS della cella di memoria 105m,n pu? essere elettricamente flottante (stato di accoppiamento (i)), o elettricamente accoppiato ad una tra la rispettiva linea di riferimento RLA,n (stato di accoppiamento (ii)), la rispettiva linea di riferimento RLB,n (stato di accoppiamento (iii)) e la linea di massa GL (stato di accoppiamento (iv)), per cui durante l?operazione di lettura di quella cella di memoria 105m,n ? letto un rispettivo valore logico. Un transistore MOS selezionato pu? essenzialmente sperimentare una prima condizione conduttiva in cui non pu? scorrere alcuna corrente attraverso di esso (come quando il terminale di source del transistore MOS ? elettricamente flottante o quando il terminale di source del transistore MOS riceve il potenziale elettrico alto Vy), o una seconda condizione conduttiva in cui una corrente elettrica pu? scorrere (come quando il terminale di source del transistore MOS ? elettricamente accoppiato alla linea di massa GL o quando il terminale di source del transistore MOS riceve il potenziale elettrico basso Vx). Per gli scopi della presente descrizione, la prima condizione conduttiva e la seconda condizione conduttiva del transistore MOS selezionato sono convenzionalmente associate al livello logico basso ed al livello logico alto, rispettivamente, memorizzato nel transistore MOS selezionato.
In accordo con una forma di realizzazione, quando il terminale di source del transistore MOS della cella di memoria 105m,n ? elettricamente flottante (stato di accoppiamento (i)), viene letto il livello logico basso sia nella prima fase di lettura che nella seconda fase di lettura, per cui durante l?operazione di lettura della cella di memoria 105m,n viene letto il valore logico ?00?.
In accordo con una forma di realizzazione, quando il terminale di source del transistore MOS della cella di memoria 105m,n ? elettricamente accoppiato alla linea di riferimento RLA,n (stato di accoppiamento (ii)), nell?esempio qui considerato in cui il potenziale elettrico basso Vx ? fornito nella prima fase di lettura alla linea di riferimento RLA,n (Figura 1B) ed il potenziale elettrico alto Vy ? fornito nella seconda fase di lettura alla linea di riferimento RLA,n (Figura 1C), nella prima fase di lettura viene letto il livello logico alto e nella seconda fase di lettura viene letto il livello logico basso, per cui durante l?operazione di lettura di quella cella di memoria 105m,n viene letto il valore logico ?10?.
In accordo con una forma di realizzazione, quando il terminale di source del transistore MOS della cella di memoria 105m,n ? elettricamente accoppiato alla linea di riferimento RLB,n (stato di accoppiamento (iii)), nell?esempio qui considerato in cui il potenziale elettrico alto Vy ? fornito nella prima fase di lettura alla linea di riferimento RLB,n (Figura 1B) ed il potenziale elettrico basso Vx ? fornito nella seconda fase di lettura alla linea di riferimento RLB,n (Figura 1C), nella prima fase di lettura viene letto il livello logico basso e nella seconda fase di lettura viene letto il livello logico alto, per cui durante l?operazione di lettura di quella cella di memoria 105m,n ? letto il valore logico ?01?.
In accordo con una forma di realizzazione, quando il terminale di source del transistore MOS della cella di memoria 105m,n ? elettricamente accoppiato alla linea di massa GL (stato di accoppiamento (iv)), il livello logico alto ? letto sia nella prima che nella seconda fase di lettura, per cui durante l?operazione di lettura di quella cella di memoria 105m,n viene letto il valore logico ?11?.
Pertanto, in accordo con la presente invenzione, ciascuna cella di memoria 105m,n pu? memorizzare un valore logico di 2 bit (ovvero, un valore logico tra i valori logici ?00?, ?01?, ?10? e ?11?), ovvero un valore logico avente un doppio numero di bit rispetto ai convenzionali dispositivi ROM a maschera. Ci? consente di ridurre significativamente la dimensione del dispositivo ROM a maschera 100: infatti, a parit? di quantit? di dati complessiva da memorizzare nel dispositivo ROM a maschera 100, ? richiesto un numero inferiore di (in particolare, la met? delle) celle di memoria 105m,n, il che decreta una riduzione nelle dimensioni dell?array di memoria e del numero di word line e/o bit line (come pu? essere facilmente verificato, la presenza delle linee di riferimento RLA,n, RLB,n e del sistema di pilotaggio 130 non impatta significativamente sulla riduzione delle dimensioni del dispositivo ROM a maschera 100 ottenuta dalla riduzione della dimensione dell?array di memoria e del numero di word line e/o di bit line).
Ci? pu? essere apprezzato in Figura 1D, che mostra un diagramma circuitale di un sottoinsieme delle celle di memoria del dispositivo ROM a maschera 100 (in particolare, le celle di memoria 1051,2-1051,4, 1052,2-1052,4, 105(M-1),2-105(M-2),4, 105M,2-105M,4) negli esemplificativi stati di accoppiamento, ed il rispettivo valore logico in esse memorizzato.
Come si pu? anche apprezzare nella Figura 1D, in questa forma di realizzazione non ? attesa alcuna perdita (leakage) di corrente conduttiva tra bit line adiacenti BLn, per cui durante l?operazione di lettura il circuito di selezione di bit line 115 pu? essere configurato per rendere ciascuna bit line non selezionata BLn elettricamente flottante o polarizzata al potenziale elettrico di massa.
Con riferimento alla Figura 2A, essa mostra schematicamente un dispositivo ROM a maschera 200 in accordo con un?altra forma di realizzazione della presente invenzione.
Il dispositivo ROM a maschera 200 ? analogo nella struttura al dispositivo ROM a maschera 100, ovvero comprende la pluralit? di celle di memoria 105m,n disposte in M righe di celle di memoria (m= 1, 2, ?, M) ed N colonne di celle di memoria (n= 1, 2, ?, N), la pluralit? di word line WLm ciascuna associata ad una corrispondente riga di celle di memoria, la pluralit? di bit line BLn ciascuna associata ad una corrispondente colonna di celle di memoria, il circuito di selezione di word line 110 per selezionare una o pi? word line tra la pluralit? di word line WLm in accordo con l?indirizzo di riga, il circuito di selezione di bit line 115 per selezionare una o pi? bit line tra la pluralit? di bit line BLn in accordo con l?indirizzo di colonna, il circuito di lettura 120 per leggere il valore logico della cella di memoria selezionata 105m,n, l?unit? logica di controllo 125, e le linee di massa GL che forniscono in maniera fissa il potenziale elettrico di massa.
In maniera simile al dispositivo ROM a maschera 100, il dispositivo ROM a maschera 200 comprende una pluralit? di linee di riferimento RLA,p (p=1, 2, ? P) ciascuna che fornisce selettivamente il potenziale elettrico basso Vx (ovvero, il livello logico basso) nella prima fase di lettura dell?operazione di lettura ed il potenziale elettrico alto Vy (ovvero, il livello logico alto) nella seconda fase di lettura dell?operazione di lettura, ed una pluralit? di ulteriori linee di riferimento RLB,r (r=1, 2, ? R) ciascuna che fornisce selettivamente il potenziale elettrico alto Vy (ovvero, il livello logico alto) nella prima fase di lettura dell?operazione di lettura ed il potenziale elettrico basso Vx (ovvero, il livello logico basso) nella seconda fase di lettura dell?operazione di lettura.
Diversamente dalla precedente forma di realizzazione, in cui ? fornita una coppia di linee di riferimento RLA,n, RLB,n per ciascuna colonna di celle di memoria, nella forma di realizzazione di Figura 2A una o pi? tra le linee di riferimento RLA,p e le linee di riferimento RLB,r sono condivise da colonne adiacenti di celle di memoria.
In accordo con una forma di realizzazione, come illustrato nella Figura 2A, ciascuna linea di riferimento RLA,p ? fornita tra (condivisa da) una rispettiva prima coppia di colonne di celle di memoria adiacenti, e ciascuna linea di riferimento RLB,r ? fornita tra (condivisa da) una rispettiva seconda coppia di colonne di celle di memoria adiacenti diversa dalla e adiacente alla prima coppia di colonne di celle di memoria adiacenti (o, detto in altro modo, ciascuna colonna di celle di memoria condivide la linea di riferimento RLA,p con una delle colonne di celle di memoria adiacenti, e condivide la linea di riferimento RLA,p con l?altra delle colonne di celle di memoria adiacenti).
Nella forma di realizzazione illustrata, la colonna di celle di memoria 1051,1-105M,1 e la colonna di celle di memoria 1051,2-105M,2 rappresentano un esempio di prima coppia di colonne di celle di memoria adiacenti, la colonna di celle di memoria 1051,3-105M,3 e la colonna di celle di memoria 1051,4-105M,4 rappresentano un altro esempio della prima coppia di colonne di celle di memoria adiacenti, e la colonna di celle di memoria 1051,2-105M,2 e la colonna di celle di memoria 1051,3-105M,3 rappresentano un esempio di seconda coppia di colonne di celle di memoria adiacenti che sono adiacenti alle prime coppie di colonne di celle di memoria adiacenti.
Pertanto, nell?esempio in questione, la linea di riferimento RLA,1 (p=1) ? fornita tra (ovvero, condivisa da) la colonna di celle di memoria 1051,1-105M,1, e la linea di riferimento RLB,1 (r=1) ? fornita tra (ovvero, condivisa da) la colonna di celle di memoria 1051,1-105M,1 e la colonna di celle di memoria 1051,2-105M,2. In accordo con una forma di realizzazione, la linea di riferimento RLB,2 (r=2) ? fornita tra (ovvero, condivisa da) la colonna di celle di memoria 1051,3-105M,3 e la colonna di celle di memoria 1051,4-105M,4, e la linea di riferimento RLA,2 (p=2) ? fornita tra (ovvero, condivisa da) la colonna di celle di memoria 1051,2-105M,2 e la colonna di celle di memoria 1051,3-105M,3.
Grazie a tale condivisione di linee di riferimento, ? presente un minor numero di linee di riferimento (rispetto alla forma di realizzazione precedentemente descritta), che riduce complessit? e costi del dispositivo ROM a maschera 200. Nell?esempio considerato in cui ciascuna colonna di celle di memoria condivide la linea di riferimento RLA,p o la linea di riferimento RLB,r con una colonna di celle di memoria adiacente e, rispettivamente, la linea di riferimento RLB,r o la linea di riferimento RLA,p con l?altra colonna di celle di memoria adiacente, quando ? presente un?altra colonna di celle di memoria adiacente pu? essere previsto un numero P = N/2+1 di linee di riferimento RLA,p ed un numero R = N/2+1 di linee di riferimento RLA,r.
Inoltre, come si pu? apprezzare nelle figure, la condivisione delle linee di riferimento comporta anche una condivisione di bit line tra coppie di transistori; di conseguenza, si ottiene una riduzione della lunghezza della bit line rispetto alla precedente forma di realizzazione, il che riduce il tempo di accesso del dispositivo ROM a maschera 200 (infatti, il tempo di accesso ? strettamente correlato al carico capacitivo della bit line, che a sua volta ? proporzionale alla lunghezza della bit line).
In maniera simile al dispositivo ROM a maschera 100, il dispositivo ROM a maschera 200 comprende un sistema di pilotaggio 230 per pilotare le linee di riferimento RLA,p, RLB,s con il potenziale elettrico basso Vx ed il potenziale elettrico alto Vy.
Il sistema di pilotaggio 230 ? simile nella struttura al sistema di pilotaggio 130. In maniera simile al sistema di pilotaggio 130, in accordo con implementazioni pratiche, il sistema di pilotaggio 230 pu? comprendere, per ciascuna linea di riferimento RLA,p, RLB,s, o per ciascun gruppo di linee di riferimento RLA,p, RLB,s, un invertitore CMOS (non mostrato), o altro tipo di driver, alimentato tra il potenziale elettrico di alimentazione ed il potenziale elettrico di massa, ed avente un terminale di uscita elettricamente accoppiato alla linea di riferimento RLA,p,RLB,s, o un invertitore NMOS-NMOS (non mostrato), o altro tipo di driver, alimentato tra il potenziale elettrico di alimentazione ed il potenziale elettrico di massa, ed avente un terminale di uscita elettricamente accoppiato alla linea di riferimento RLA,p, RLB,s.
A causa del numero inferiore di linee di riferimento rispetto alla precedente forma di realizzazione, il sistema di pilotaggio 230 pu? avere, rispetto al sistema di pilotaggio 130, una dimensione minore (in pratica, un minor numero di driver), il che concorre alla riduzione di complessit?, costi e consumo di potenza del dispositivo ROM a maschera 200.
Ci? pu? essere apprezzato in Figura 2B, la quale mostra un diagramma circuitale di un sottoinsieme delle celle di memoria del dispositivo ROM a maschera 200 (in particolare, le celle di memoria 1051,2-1051,4, 1052,2-1052,4, 105(M-1),2-105(M-2),4, 105M,2-105M,4) negli stessi esemplificativi stati di accoppiamento di Figura 1D.
Come pu? essere apprezzato in Figura 2B, in questa forma di realizzazione possono sorgere leakage di correnti conduttive tra bit line adiacenti BLn: nell?esempio illustrato, la selezione della cella di memoria 1051,3 (ovvero, selezione della word line WL1 e della bit line BL3) pu? determinare un indesiderato percorso conduttivo verso la bit line non selezionata BL2 attraverso la cella di memoria 1051,2 (che ? anche associata alla stessa word line WL1 della cella di memoria 1051,3). Per evitare questi leakage di corrente, in accordo con una forma di realizzazione, il circuito di selezione di bit line 115 pu? essere configurato per rendere ciascuna bit line non selezionata BLn elettricamente flottante durante l?operazione di lettura.
Con riferimento ora alle Figure 3A e 3B, la Figura 3A mostra una vista in sezione semplificata di un sistema di memoria 300 (ovvero, di una sua porzione) in accordo con una forma di realizzazione della presente invenzione, e la Figura 3B ? una vista in pianta semplificata del sistema di memoria 300 (ovvero, di una sua porzione) negli stati di accoppiamento (i)-(iv).
In accordo con una forma di realizzazione, il sistema di memoria 300 ? un sistema integrato a semiconduttori (come un sistema LSI (?Large Scale Integration?) o un sistema VLSI (?Very Large Scale Integration?)) formato su una singola piastrina di semiconduttore.
In accordo con una forma di realizzazione, il sistema di memoria 300 comprende il dispositivo ROM a maschera 100 o il dispositivo ROM a maschera 200 (da qui in avanti concisamente indicato come dispositivo ROM a maschera 100,200).
In accordo con una forma di realizzazione, il sistema di memoria 300 comprende un dispositivo di memoria flash NAND tridimensionale. In accordo con una forma di realizzazione, le celle di memoria del dispositivo ROM a maschera 100, 200 formano una struttura PUC (?Periphery Under Cell?, ovvero periferia sotto cella) del dispositivo di memoria flash NAND tridimensionale, ovvero con celle di memoria 305 flash NAND tridimensionali del dispositivo di memoria flash NAND tridimensionale che sono formate al di sopra delle celle di memoria 105m,n del dispositivo ROM a maschera 100,200.
In accordo con una forma di realizzazione, come tipico in moderni sistemi integrati a semiconduttore, il sistema di memoria 300 comprende livelli multipli di interconnessioni metalliche (strati metallici) reciprocamente separati tra loro da rispettivi strati dielettrici.
In accordo con una forma di realizzazione, gli strati metallici comprendono strati metallici formati al di sopra delle celle di memoria flash NAND 305 (da qui in avanti, strati metallici superiori) reciprocamente separati tra loro da rispettivi strati dielettrici (da qui in avanti, strati dielettrici superiori).
Nella Figura 3A sono mostrati a titolo di esempio tre strati metallici superiori 3101U, 3102U, 3103U e tre strati dielettrici superiori 3151U, 3152U, 3153U, sebbene ci? non debba essere inteso in maniera limitativa.
In accordo con una forma di realizzazione, gli strati metallici comprendono strati metallici formati (al di sopra delle celle di memoria 105m,n) al di sotto delle celle di memoria flash NAND 305 (da qui in avanti, strati metallici inferiori) reciprocamente separati tra loro da rispettivi strati dielettrici (da qui in avanti, strati dielettrici inferiori).
Nella Figura 3A sono mostrati a titolo di esempio tre strati metallici inferiori 3101L, 3102L, 3103L e tre strati dielettrici inferiori 3151L, 3152L, 3153L, sebbene ci? non debba essere inteso in maniera limitativa.
In accordo con una forma di realizzazione, gli strati metallici inferiori 3101L, 3102L, 3103L (o almeno un loro sottoinsieme) sono gli strati da cui sono formate le linee sensibili ai disturbi. In accordo con una forma di realizzazione, gli strati metallici inferiori 3101L, 3102L, 3103L (o almeno un loro sottoinsieme) sono gli strati da cui sono formate le bit line del sistema di memoria (incluse le bit line BLn del dispositivo ROM a maschera 100, 200), e/o le linee di massa del sistema di memoria (incluse le linee di massa GL del dispositivo ROM a maschera 100,200), e/o le word line del sistema di memoria (incluse le word line WLm del dispositivo ROM a maschera 100, 200).
In accordo con una forma di realizzazione, gli strati metallici superiori 3101U, 3102U, 3103U (o almeno un loro sottoinsieme) sono gli strati da cui sono formate le linee disturbanti (ad esempio, in modo da separarle dalle linee sensibili ai disturbi previste negli strati metallici inferiori 3101L, 3102L, 3103L). In accordo con una forma di realizzazione, gli strati metallici superiori 3101U, 3102U, 3103U (o almeno un loro sottoinsieme) sono gli strati da cui sono formate le linee di alimentazione e le linee di distribuzione di clock.
In accordo con una forma di realizzazione, gli strati metallici superiori 3101U, 3102U, 3103U (o almeno un loro sottoinsieme) sono gli strati da cui sono formate le linee di riferimento del dispositivo ROM a maschera 100,200 (ovvero, le linee di riferimento RLA,n, RLB,n del dispositivo ROM a maschera 100, o le linee di riferimento RLA,p, RLB,s del dispositivo ROM a maschera 200), o un loro sottoinsieme. In accordo con una forma di realizzazione, le linee di riferimento del dispositivo ROM a maschera 100,200 (ovvero, le linee di riferimento RLA,n, RLB,n del dispositivo ROM a maschera 100, o le linee di riferimento RLA,p, RLB,s del dispositivo ROM a maschera 200), o un loro sottoinsieme, sono formate dallo strato metallico pi? in alto del sistema di memoria 300 (ovvero, lo strato metallico pi? in alto degli strati metallici superiori, ovvero lo strato metallico 3101U nell?esempio in questione).
Formare le linee di riferimento del dispositivo ROM a maschera 100,200 dagli strati metallici superiori (e, in particolare, dallo strato metallico pi? in alto) del sistema di memoria 300 non impatta significativamente sul consumo di potenza: infatti, gli strati metallici superiori mostrano resistenze basse (o relativamente basse), che determina linee capacitive strette (o relativamente strette) e basse (o relativamente basse).
Solo come esempio, la Richiedente ha accertato che, per il dispositivo ROM a maschera 200, la carica elettrica aggiuntiva richiesta per caricare le linee di riferimento RLA,p, RLB,s al potenziale elettrico di alimentazione VDD ? comparabile alla carica elettrica risparmiata dalla riduzione della lunghezza delle bit line.
In accordo con una forma di realizzazione, come tipico in moderni sistemi integrati a semiconduttore, il sistema di memoria 300 comprende una pluralit? di connessioni elettriche (ad esempio, contatti e/o vie) per realizzare connessioni verticali tra interconnessioni su differenti livelli. Due contatti sono esemplificativamente mostrati in Figura 3B, ovvero un contatto di source 320 elettricamente connesso ad un rispettivo terminale di source delle celle di memoria 105m,n, ed un contatto di massa 325 connesso ad una rispettiva linea di massa.
Come visibile nella Figura 3B, il terminale di source di ciascun transistore MOS di ciascuna cella di memoria ? elettricamente flottante (stato di accoppiamento (i)), o ? elettricamente accoppiato ad una tra una rispettiva linea di riferimento RLA,n, RLA,p (stato di accoppiamento (ii)), una rispettiva linea di riferimento RLB,n, RLB,s (stato di accoppiamento (iii)), ed una rispettiva linea di massa (stato di accoppiamento (iv)) per mezzo di un rispettivo accoppiamento elettrico formato dallo strato metallico pi? in alto. In particolare, come visibile in Figura 3B, l?accoppiamento elettrico 330 tra il contatto di source 320 e la linea di riferimento RLA,n, RLA,p implementa lo stato di accoppiamento (ii), l?accoppiamento elettrico 335 tra il contatto di source 320 e la linea di riferimento RLB,n, RLB,s implementa lo stato di accoppiamento (iii), e l?accoppiamento elettrico 340 tra il contatto di source 320 ed il contatto di massa 325 implementa lo stato di accoppiamento (iv).
Formare gli accoppiamenti elettrici 330-340 (e, quindi, la programmazione delle celle di memoria 105m,n) nello strato metallico pi? in alto consente di modificare la programmazione del dispositivo ROM a maschera 100,200 in una fase avanzata della seconda met? del processo di fabbricazione del sistema di memoria 300: ci? fornisce un maggiore grado di scelta di progetto, che ? efficiente nella riduzione dei costi. Inoltre, formare gli accoppiamenti elettrici 330-340 (e, quindi, la programmazione delle celle di memoria 105m,n) per mezzo dello strato metallico pi? in alto evita di fabbricare connessioni elettriche dedicate aggiuntive nel sistema di memoria che potrebbero invece porre limitanti vincoli di layout.
La Figura 4 mostra un diagramma a blocchi semplificato di un apparato elettronico in accordo con una forma di realizzazione della presente invenzione.
In accordo con una forma di realizzazione, l?apparato elettronico 400 comprende una memoria. La memoria pu? comprendere il dispositivo ROM a maschera 100 (o pi? di essi), il dispositivo ROM a maschera 200 (o pi? di essi) o il sistema di memoria 300.
In accordo con una forma di realizzazione, l?apparato elettronico 400 pu? comprendere un controllore 405 (ad esempio, uno o pi? microprocessori e/o uno o pi? microcontrollori).
In accordo con una forma di realizzazione, l?apparato elettronico 400 pu? comprendere un dispositivo di ingresso/uscita 410, come uno schermo e/o una tastiera.
In accordo con una forma di realizzazione, l?apparato elettronico 400 pu? comprendere un?interfaccia wireless 415 (ad esempio, una o pi? antenne e/o uno o pi? ricetrasmettitori wireless) per scambiare in maniera wireless (senza fili) messaggi con una rete di comunicazione senza fili (non mostrata).
In accordo con una forma di realizzazione, l?apparato elettronico 400 pu? comprendere un dispositivo di alimentazione (ad esempio, una batteria) 420 per alimentare l?apparato elettronico 400.
In accordo con una forma di realizzazione, l?apparato elettronico 400 pu? comprendere uno o pi? canali di comunicazione (bus) 425 per consentire lo scambio di dati tra la memoria, il controllore 405 (quando presente), il dispositivo di ingresso/uscita 410 (quando presente), l?interfaccia wireless 415 (quando presente), ed il dispositivo di alimentazione 420 (quando presente).
Naturalmente, al fine di soddisfare requisiti locali e specifici, un tecnico del ramo pu? applicare all'invenzione sopra descritta molte modifiche ed alterazioni logiche e/o fisiche. Pi? specificamente, sebbene la presente invenzione sia stata descritta con un certo grado di particolarit? con riferimento a sue forme di realizzazione preferite, si dovrebbe comprendere che sono possibili varie omissioni, sostituzioni e cambiamenti nella forma e nei dettagli, nonch? altre forme di realizzazione. In particolare, differenti forme di realizzazione dell?invenzione possono anche essere messe in pratica senza i dettagli specifici enunciati nella descrizione precedente per fornire una loro pi? completa comprensione; al contrario, caratteristiche ben note possono essere state omesse o semplificate per non appesantire la descrizione con dettagli non necessari. Inoltre, ? espressamente inteso che elementi specifici e/o passi del metodo descritti in relazione a qualsiasi forma di realizzazione divulgata dell?invenzione possono essere incorporati in qualsiasi altra forma di realizzazione.
In particolare, considerazioni simili si applicano se il dispositivo ROM a maschera ha una struttura diversa o include componenti equivalenti. In ogni caso, qualsiasi suo componente pu? essere separato in pi? elementi, o due o pi? componenti possono essere combinati in un unico elemento; inoltre, ogni componente pu? essere replicato per supportare l?esecuzione delle corrispondenti operazioni in parallelo. Va inoltre notato che (salvo diversa indicazione) qualsiasi interazione tra componenti differenti generalmente non deve essere continua e pu? essere diretta o indiretta tramite uno o pi? intermediari.

Claims (12)

RIVENDICAZIONI
1. Un dispositivo di memoria a sola lettura a maschera (100;200) comprendente: una pluralit? di celle di memoria a singolo transistore (105m,n) disposte in righe di celle di memoria e colonne di celle di memoria;
una pluralit? di word line (WLm) ciascuna associata ad una corrispondente riga di celle di memoria della pluralit? di celle di memoria;
una pluralit? di bit line (BLn) ciascuna associata ad una corrispondente colonna di celle di memoria della pluralit? di celle di memoria;
una linea di massa (GL) che fornisce in maniera fissa un potenziale elettrico di massa;
una pluralit? di prime linee di riferimento (RLA,n;RLA,p) ciascuna che fornisce selettivamente un primo potenziale elettrico di riferimento (Vx) in una prima fase di lettura di una operazione di lettura, ed un secondo potenziale elettrico di riferimento (Vy) maggiore del primo potenziale elettrico di riferimento in una seconda fase di lettura dell?operazione di lettura;
una pluralit? di seconde linee di riferimento (RLB,n;RLB,s) ciascuna che fornisce selettivamente il secondo potenziale elettrico di riferimento (Vy) nella prima fase di lettura ed il primo potenziale elettrico di riferimento (Vx) nella seconda fase di lettura;
in cui ciascuna cella di memoria comprende un transistore MOS avente un terminale di gate elettricamente accoppiato ad una rispettiva word line, un terminale di drain elettricamente accoppiato ad una rispettiva bit line, ed un terminale di source, il terminale di source essendo elettricamente flottante o elettricamente accoppiato ad una tra una rispettiva prima linea di riferimento, una rispettiva seconda linea di riferimento e la linea di massa, per cui un primo valore logico, un secondo valore logico, un terzo valore logico o un quarto valore logico ? rispettivamente letto durante l?operazione di lettura di quella cella di memoria.
2. Dispositivo di memoria a sola lettura a maschera (200) in accordo con la rivendicazione 1, in cui almeno una linea di riferimento tra detta pluralit? di prime linee di riferimento (RLA,p) e detta pluralit? di seconde linee di riferimento (RLB,s) ? condivisa da colonne di celle di memoria adiacenti.
3. Dispositivo di memoria a sola lettura a maschera (200) in accordo con la rivendicazione 1 o 2, in cui ciascuna prima linea di riferimento (RLA,p) ? condivisa da una rispettiva prima coppia di colonne di celle di memoria adiacenti, e ciascuna seconda linea di riferimento (RLB,s) ? condivisa da una rispettiva seconda coppia di colonne di celle di memoria adiacenti diversa dalla e adiacente alla prima coppia di colonne di celle di memoria adiacenti.
4. Dispositivo di memoria a sola lettura a maschera (200) in accordo con la rivendicazione 2 o 3, ulteriormente comprendente un circuito di selezione di bit line (115) per selezionare bit line associate a celle di memoria da leggere durante l?operazione di lettura, il circuito di selezione di bit line essendo configurato per rendere ciascuna bit line non selezionata elettricamente flottante durante l?operazione di lettura.
5. Dispositivo di memoria a sola lettura a maschera (100) in accordo con la rivendicazione 1, in cui detta pluralit? di prime linee di riferimento (RLA,n) e detta pluralit? di seconde linee di riferimento (RLB,n) comprendono una coppia di prime e seconde linee di riferimento per ciascuna colonna di celle di memoria.
6. Dispositivo di memoria a sola lettura a maschera (100;200) in accordo con una qualsiasi delle precedenti rivendicazioni, ulteriormente comprendente un sistema di pilotaggio (130;230) per pilotare la pluralit? di prime linee di riferimento (RLA,n;RLA,p) e la pluralit? di seconde linee di riferimento (RLB,n;RLB,s) con il primo (Vx) ed il secondo (Vy) potenziale elettrico di riferimento, il sistema di pilotaggio comprendendo un invertitore CMOS o un invertitore NMOS.
7. Dispositivo di memoria a sola lettura a maschera (100;200) in accordo con una qualsiasi delle precedenti rivendicazioni, in cui il primo potenziale elettrico di riferimento (Vx) ? il potenziale elettrico di massa.
8. Un sistema di memoria (300) comprendente il dispositivo di memoria a sola lettura a maschera (100;200) in accordo con una qualsiasi delle precedenti rivendicazioni.
9. Sistema di memoria (300) in accordo con la rivendicazione 8, in cui il sistema di memoria comprende un dispositivo di memoria flash NAND tridimensionale, la pluralit? di celle di memoria (105m,n) del dispositivo di memoria a sola lettura a maschera (100;200) formando una struttura a periferia sotto cella di detto dispositivo di memoria flash NAND tridimensionale.
10. Sistema di memoria (300) in accordo con la rivendicazione 8 o 9, in cui almeno una, preferibilmente entrambe, tra la prima (RLA,n;RLA,p) e la seconda (RLB,n;RLB,s) linea di riferimento ? formata da uno strato metallico pi? in alto (3101U) del sistema di memoria.
11. Sistema di memoria (300) in accordo con la rivendicazione 10, in cui il terminale di source di ciascun transistore MOS ? elettricamente accoppiato ad una tra la prima linea di riferimento (RLA,n;RLA,p), la seconda linea di riferimento (RLB,n;RLB,s) e la linea di massa (GL) per mezzo di un rispettivo accoppiamento elettrico (330,335,340) formato dallo strato metallico pi? in alto (3101U) del sistema di memoria.
12. Sistema elettronico (400) comprendente almeno uno tra il dispositivo di memoria a sola lettura a maschera (100;200) in accordo con una qualsiasi rivendicazione da 1 a 8, ed il sistema di memoria (300) in accordo con una qualsiasi rivendicazione da 8 a 11.
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