JP7370730B2 - 半導体記憶装置 - Google Patents
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Description
(半導体記憶装置の構成例)
図1は、実施形態1に従う半導体記憶装置1000の構成例を説明するブロック図である。
図2を参照して、メモリセルMC00およびMC10はともに同じ構成である。
拡散層がストライプコンタクト(フィン)として形成される。
NチャネルMOSトランジスタAT1は、フィンF100,F102と交差する方向に設けられたゲートG100を有し、ソースは、ゲートを覆う層間絶縁膜中に埋め込まれた導電性膜からなるローカルインターコネクト(以下、LICとも称する)L100を介してフィンF100,F102と接続される。ドレインは、LICL102を介してフィンF100,F102と接続される。
ゲートG104は、LICL114と接続される。
NチャネルMOSトランジスタAT2は、フィンF112,F114と交差する方向に設けられたゲートG114を有し、ソースは、LICL136を介してフィンF112,F114と接続される。ドレインは、LICL138を介してフィンF112,F114と接続される。
ゲートG118は、LICL138と接続される。
実施形態1においては、ゲート配線を共通化するのではなく、分断して短くすることによりゲート配線の抵抗を抑制する。具体的には、上層の金属配線層を用いて共通ノードを接続する。
LICL100は、ビアV100を介して第1金属配線層の配線M100(ビット線/BL0)と接続される。
LICL130は、ビアV115を介して第1金属配線層の配線M114(接地電圧VSS)と接続される。
第3金属配線層の配線M300(接地電圧VSS)は、ビアV300を介して配線M210と接続され、ビアV301を介して配線M214と接続される。
上記の実施形態1においては、シングルポートのメモリセルMCの構成について説明した。
図7は、実施形態2に従う半導体記憶装置1000#の構成例を説明するブロック図である。
図8を参照して、メモリセルMC00#およびMC01#はともに同じ構成である。
メモリセルMC00#は、PチャネルMOSトランジスタPT0,PT1と、NチャネルMOSトランジスタNT0,NT1,NA0,NA1,NR0,NR1とを含む。
拡散層がストライプコンタクト(フィン)として形成される。
NチャネルMOSトランジスタNA0は、フィンF2,F4と交差する方向に設けられたゲートG6を有し、ソースは、LICL6を介してフィンF2,F4と接続される。ドレインは、LICL8を介してフィンF2,F4と接続される。
PチャネルMOSトランジスタPT0は、フィンF16と交差する方向に設けられたゲートG8を有し、ソースは、LICL18を介してフィンF16と接続される。ドレインは、LICL16を介してフィンF16およびゲートG14と接続される。本例においては、PチャネルMOSトランジスタPT0とNチャネルMOSトランジスタNT0のゲートは共通化されている。
NチャネルMOSトランジスタNR0は、フィンF12,F14と交差する方向に設けられたゲートG22を有し、ソースは、LICL50を介してフィンF12,F14と接続される。ドレインは、LICL52を介してフィンF12,F14と接続される。
NチャネルMOSトランジスタNR1は、フィンF12,F14と交差する方向に設けられたゲートG24を有し、ソースは、LICL56を介してフィンF12,F14と接続される。ドレインは、LICL52を介してフィンF12,F14と接続される。
メモリセルMC01#側の構成について説明する。
PチャネルMOSトランジスタPT2は、フィンF6と交差する方向に設けられたゲートG2を有し、ソースは、LICL12を介してフィンF6と接続される。ドレインは、LICL14を介してフィンF6およびゲートG12と接続される。本例においては、PチャネルMOSトランジスタPT2とNチャネルMOSトランジスタNT2のゲートは共通化されている。
NチャネルMOSトランジスタNR2は、フィンF12,F14と交差する方向に設けられたゲートG20を有し、ソースは、LICL50を介してフィンF12,F14と接続される。ドレインは、LICL48を介してフィンF12,F14と接続される。
NチャネルMOSトランジスタNR3は、フィンF12,F14と交差する方向に設けられたゲートG18を有し、ソースは、LICL40を介してフィンF12,F14と接続される。ドレインは、LICL48を介してフィンF12,F14と接続される。
実施形態2においては、ウェル領域PW1に形成されるNチャネルMOSトランジスタNT1およびNチャネルMOSトランジスタNR0のゲートは、それぞれ独立に設けられている。また、NチャネルMOSトランジスタNT3およびNチャネルMOSトランジスタNR2のゲートは、それぞれ独立に設けられている。
実施形態2においては、ゲート配線を共通化するのではなく、分断して短くすることによりゲート配線の抵抗を抑制する。具体的には、上層の金属配線層を用いて共通ノードを接続する。
メモリセルMC00#側の構成について説明する。
LICL8,LICL16は、ビアV77,V77Aをそれぞれ介して第1金属配線層の配線M77と接続される。
LICL22は、ビアV80を介して第1金属配線層の配線M80(電源電圧VDD)と接続される。
LICL30は、ビアV85を介して配線M85(接地電圧VSS)と接続される。
LICL34は、ビアV82を介して配線M82(ビット線/BL0)と接続される。
LICL54は、ビアV90を介して配線M90(ワード線RWL0)と接続される。
LICL2は、ビアV70を介して第1金属配線層の配線M70(接地電圧VSS)と接続される。
LICL12は、ビアV74を介して第1金属配線層の配線M74(電源電圧VDD)と接続される。
LICL36は、ビアV84を介して配線M84(ワード線WL1)と接続される。
配線MT6(接地電圧VSS)は、ビアVA6を介して配線M70と接続され、ビアVA8を介して配線M73と接続される。
配線MT10(電源電圧VDD)は、ビアVA12を介して配線M74と接続され、ビアVA14を介して配線M80と接続され、ビアVA16を介して配線M78と接続される。
配線MT36(ワード線WL1)は、ビアVA24を介して配線M84と接続される。
配線MT16(読出ビット線RBL0)は、ビアV28Aを介して配線M87と接続され、ビアV28Bを介して配線M91と接続される。
配線MT20(読出ワード線RWL1)は、ビアVA34を介して配線M88と接続される。
図13は、実施形態2の変形例に従うメモリセルMC00#,MC01#のレイアウト構成を説明する図(その1)である。
拡散層がストライプコンタクト(フィン)として形成される。
具体的には、LICL36は、フィンF8,F10とゲートG13とが交差する部分の上に設けられる。LICL44は、フィンF12,F14とゲートG20とが交差する部分の上に設けられる。LICL46は、フィンF12,F14とゲートG22とが交差する部分の上に設けられる。LICL38は、フィンF8,F10とゲートG16とが交差する部分の上に設けられる。
図14は、実施形態2の変形例に従うメモリセルMC00#,MC01#のレイアウト構成を説明する図(その2)である。
実施形態2の変形例に従うメモリセルMC00#,MC01#の接続関係は、図10で説明した接続関係と基本的に同様である。
図16は、実施形態2の変形例に従うメモリセルMC00#,MC01#のレイアウト構成を説明する図(その4)である。
実施形態3においては、マルチポートの検索メモリセルMCの構成について説明する。
図19は、ある実施形態に従うメモリセルMC0#0の構成例を説明する回路図である。
図20は、実施形態3に従うメモリセルMC0#0のレイアウト構成を説明する図(その1)である。
拡散層がストライプコンタクト(フィン)として形成される。
PチャネルMOSトランジスタPT2は、フィンF6と交差する方向に設けられたゲートG2を有し、ソースは、LICL12を介してフィンF6と接続される。ドレインは、LICL4を介してフィンF4およびゲートG12と接続される。
PチャネルMOSトランジスタPT1は、フィンF20と交差する方向に設けられたゲートG8を有し、ソースは、LICL18を介してフィンF20と接続される。ドレインは、LICL8を介してフィンF20およびゲートG14と接続される。本例においては、PチャネルMOSトランジスタPT0とNチャネルMOSトランジスタNT0のゲートは共通化されている。
実施形態3においては、ゲート配線を共通化するのではなく、分断して短くすることによりゲート配線の抵抗を抑制する。具体的には、上層の金属配線層を用いて共通ノードを接続する。
LICL2は、ビアV70を介して第1金属配線層の配線M70(接地電圧VSS)と接続される。
LICL6は、ビアV75を介して配線M75(ビット線BL0)と接続される。
LICL10は、ビアV73を介して配線M73(接地電圧VSS)と接続される。
LICL22は、ビアV80を介して配線M80(電源電圧VDD)と接続される。
LICL26は、ビアV83を介して配線M83(ビット線/BL0)と接続される。
LICL28は、ビアV85を介して配線M85と接続される。
LICL60は、ビアV85Bを介して配線M85と接続される。
LICL32は、ビアV79を介して配線M79と接続される。
LICL64は、ビアV79Bを介して配線M79と接続される。
LICL34は、ビアV82を介して配線M82(ビット線/BL0)と接続される。
LICL38は、ビアV88を介して配線M88(/サーチ線SLA0)と接続される。
LICL50は、ビアV90を介して配線M90(サーチ線SLA0)と接続される。
LICL68は、ビアV92を介して配線M92(サーチ線SLB0)と接続される。
具体的には、Y方向に沿って第2金属配線層の配線が形成される。第2金属配線層の配線は、第1金属配線層の配線を覆う層間絶縁膜の上に形成されている。
配線MT10(電源電圧VDD)は、ビアVA12を介して配線M74と接続され、ビアVA14を介して配線M80と接続され、ビアVA16を介して配線M78と接続される。
配線MT20(ソース線/SLA0)は、ビアVA37を介して配線M88と接続される。
配線MT26(ソース線/SLB0)は、ビアVA39を介して配線M94と接続される。
配線MT40(接地電圧VSS)は、ビアVA25を介して配線M81と接続される。
配線MT34(接地電圧VSS)は、ビアVA34を介して配線M91と接続される。
図23は、実施形態3に従うメモリセルMC0#0のレイアウト構成を説明する図(その4)である。
本例においては、配線MT40,MT42,MT44,MT45,MT46,MT48,MT50が設けられる。
実施形態3の変形例においては、NチャネルMOSトランジスタを形成するPウェル領域を左右で均一にするレイアウト構成について説明する。
図24は、実施形態3の変形例に従うメモリセルMC0#0のレイアウト構成を説明する図(その1)である。
拡散層がストライプコンタクト(フィン)として形成される。
PチャネルMOSトランジスタPT2は、フィンF6と交差する方向に設けられたゲートG2を有し、ソースは、LICL12を介してフィンF6と接続される。ドレインは、LICL4を介してフィンF4およびゲートG12と接続される。
PチャネルMOSトランジスタPT0は、フィンF20と交差する方向に設けられたゲートG8を有し、ソースは、LICL18を介してフィンF20と接続される。ドレインは、LICL8を介してフィンF20およびゲートG14と接続される。本例においては、PチャネルMOSトランジスタPT0とNチャネルMOSトランジスタNT0のゲートは共通化されている。
実施形態3の変形例においては、ゲート配線を共通化するのではなく、分断して短くすることによりゲート配線の抵抗を抑制する。具体的には、上層の金属配線層を用いて共通ノードを接続する。
LICL2は、ビアV70を介して第1金属配線層の配線M100(接地電圧VSS)と接続される。
LICL6は、ビアV75を介して配線M75(ビット線BL0)と接続される。
LICL10は、ビアV73を介して配線M112(接地電圧VSS)と接続される。
LICL22は、ビアV80を介して配線M80(電源電圧VDD)と接続される。
LICL26は、ビアV83を介して配線M83(ビット線/BL0)と接続される。
LICL28は、ビアV85を介して配線M85と接続される。
LICL30は、ビアV81を介して配線M81(接地電圧VSS)と接続される。
LICL46は、ビアV79Aを介して配線M79と接続される。
LICL34は、ビアV82を介して配線M82(ビット線/BL0)と接続される。
LICL50は、ビアV90を介して配線M90(サーチ線SLB0)と接続される。
配線M104は、ビアV104Aを介してLICL4と接続される。
配線M108は、ビアV108Aを介してLICL8と接続される。
具体的には、Y方向に沿って第2金属配線層の配線が形成される。第2金属配線層の配線は、第1金属配線層の配線を覆う層間絶縁膜の上に形成されている。
配線MT10(電源電圧VDD)は、ビアVA12を介して配線M74と接続され、ビアVA14を介して配線M80と接続され、ビアVA16を介して配線M78と接続される。
配線MT20(ソース線SLB0)は、ビアVA37を介して配線M90と接続される。
配線MT22(ソース線/SLA0)は、ビアVA46を介して配線M102と接続される。
配線MT40(接地電圧VSS)は、ビアVA25を介して配線M81と接続される。
配線MT4(ワード線WL0)は、ビアVA4を介して配線M72と接続される。
本例においては、配線MT40,MT42,MT44,MT45,MT46,MT48,MT50が設けられる。
以上、本開示によってなされた発明を実施形態に基づき具体的に説明したが、本開示は実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
Claims (8)
- ワード線と、
正相ビット線と、
逆相ビット線と、
第1のNチャネルMOSトランジスタおよび第1のPチャネルMOSトランジスタを含んでCMOSインバータを構成する第1のCMOSインバータと、
第2のNチャネルMOSトランジスタおよび第2のPチャネルMOSトランジスタを含んでCMOSインバータを構成するとともに、当該CMOSインバータの入力端子が第1の記憶ノードとして前記第1のCMOSインバータの出力端子に接続され、当該CMOSインバータの出力端子が第2の記憶ノードとして前記第1のCMOSインバータの入力端子に接続された第2のCMOSインバータと、
ゲートが前記ワード線に接続され、ドレインが前記正相ビット線に接続され、ソースが前記第1の記憶ノードに接続された第3のNチャネルMOSトランジスタと、
ゲートが前記ワード線に接続され、ドレインが前記逆相ビット線に接続され、ソースが前記第2の記憶ノードに接続された第4のNチャネルMOSトランジスタとを備え、
前記第1のNチャネルMOSトランジスタは、第1のゲートを有し、
前記第1のPチャネルMOSトランジスタは、第2のゲートを有し、
前記第2のNチャネルMOSトランジスタは、第3のゲートを有し、
前記第2のPチャネルMOSトランジスタは、第4のゲートを有し、
前記第1のNチャネルMOSトランジスタの前記第1のゲートを形成する第1ゲート配線および前記第1のPチャネルMOSトランジスタの前記第2のゲートを形成する第2ゲート配線は、上層の金属配線層に形成される第1のメタルを介して互いに接続され、
前記第2のNチャネルMOSトランジスタの前記第3のゲートを形成する第3ゲート配線および前記第2のPチャネルMOSトランジスタの前記第4のゲートを形成する第4ゲート配線は、前記上層の金属配線層に形成される第2のメタルを介して互いに接続される、半導体記憶装置。 - 前記第1および第2のNチャネルMOSトランジスタおよび第1および第2のPチャネルMOSトランジスタは、Fin型のトランジスタである、請求項1記載の半導体記憶装置。
- 前記Fin型のトランジスタは、チャネルを形成するためのストライプコンタクトを有し、
前記第1のNチャネルMOSトランジスタの前記第1ゲート配線は、第1ストライプコンタクトを跨ぐように形成され、前記第1ストライプコンタクトと前記第1ゲート配線とが交差する部分の上に第1ビアを介して前記第1のメタルと接続され、
前記第1のPチャネルMOSトランジスタの前記第2ゲート配線は、第2ストライプコンタクトを跨ぐように形成され、前記第2ストライプコンタクトと前記第2ゲート配線とが交差する部分の上に第2ビアを介して前記第1のメタルと接続され、
前記第2のNチャネルMOSトランジスタの前記第3ゲート配線は、第3ストライプコンタクトを跨ぐように形成され、前記第3ストライプコンタクトと前記第3ゲート配線とが交差する部分の上に第3ビアを介して前記第2のメタルと接続され、
前記第2のPチャネルMOSトランジスタの前記第4ゲート配線は、第4ストライプコンタクトを跨ぐように形成され、前記第4ストライプコンタクトと前記第4ゲート配線とが交差する部分の上に第4ビアを介して前記第2のメタルと接続される、請求項2記載の半導体記憶装置。 - 前記第1、第2、第3および第4ゲート配線は、ゲートカットマスクパターンにより形成される、請求項3記載の半導体記憶装置。
- ワード線と、
読出ワード線と、
正相ビット線と、
逆相ビット線と、
読出ビット線と、
第1のNチャネルMOSトランジスタおよび第1のPチャネルMOSトランジスタを含んでCMOSインバータを構成する第1のCMOSインバータと、
第2のNチャネルMOSトランジスタおよび第2のPチャネルMOSトランジスタを含んでCMOSインバータを構成するとともに、当該CMOSインバータの入力端子が第1の記憶ノードとして前記第1のCMOSインバータの出力端子に接続され、当該CMOSインバータの出力端子が第2の記憶ノードとして前記第1のCMOSインバータの入力端子に接続された第2のCMOSインバータと、
ゲートが前記ワード線に接続され、ドレインが前記正相ビット線に接続され、ソースが前記第1の記憶ノードに接続された第3のNチャネルMOSトランジスタと、
ゲートが前記ワード線に接続され、ドレインが前記逆相ビット線に接続され、ソースが前記第2の記憶ノードに接続された第4のNチャネルMOSトランジスタと、
ゲートが前記第1の記憶ノードに接続され、ソースが固定電圧に接続される第5のNチャネルMOSトランジスタと、
ゲートが前記読出ワード線に接続され、ソースが前記第5のNチャネルMOSトランジスタのドレインに接続され、ドレインが前記読出ビット線に接続される第6のNチャネルMOSトランジスタとを備え、
前記第1のNチャネルMOSトランジスタは、第1のゲートを有し、
前記第2のNチャネルMOSトランジスタは、第2のゲートを有し、
前記第5のNチャネルMOSトランジスタは、第3のゲートを有し、
前記第6のNチャネルMOSトランジスタは、第4のゲートを有し、
前記第1のNチャネルMOSトランジスタの前記第1のゲートを形成する第1ゲート配線および前記第5のNチャネルMOSトランジスタの前記第3のゲートを形成する第3ゲート配線は、上層の金属配線層に形成される第1のメタルを介して互いに接続される、半導体記憶装置。 - 前記第1~第6のNチャネルMOSトランジスタおよび第1および第2のPチャネルMOSトランジスタは、Fin型のトランジスタである、請求項5記載の半導体記憶装置。
- 第1ワード線と、
第2ワード線と、
第1の記憶ノードに1ビットの情報を保持可能に構成された第1セルと、
第2の記憶ノードに1ビットの情報を保持可能に構成され、前記第1セルに隣接する第2セルと、
前記第1および第2セルに対して共通に設けられるビット線対と、
第1および第2マッチ線と、
前記第1および第2セルが保持する情報に対する第1データ検索時に第1データを伝達する第1サーチ線対と、
前記第1および第2セルが保持する情報に対する第2データ検索時に第2データを伝達する第2サーチ線対と、
前記第1サーチ線対と前記第1マッチ線とに接続され、前記第1の記憶ノードが保持する情報と前記第1サーチ線対に伝達される第1データとの比較結果に基づいて前記第1マッチ線を駆動する第1論理演算セルと、
前記第2サーチ線対と前記第2マッチ線とに接続され、前記第1の記憶ノードが保持する情報と前記第2サーチ線対に伝達される第2データとの比較結果に基づいて前記第2マッチ線を駆動する第2論理演算セルとを備え、
前記第1セルは、
第1のNチャネルMOSトランジスタおよび第1のPチャネルMOSトランジスタを含んでCMOSインバータを構成する第1のCMOSインバータと、
第2のNチャネルMOSトランジスタおよび第2のPチャネルMOSトランジスタを含んでCMOSインバータを構成するとともに、当該CMOSインバータの入力端子が前記第1の記憶ノードとして前記第1のCMOSインバータの出力端子に接続され、当該CMOSインバータの出力端子が前記第2の記憶ノードとして前記第1のCMOSインバータの入力端子に接続された第2のCMOSインバータと、
ゲートが前記第1ワード線に接続され、ドレインが前記ビット線対の一方に接続され、ソースが前記第1の記憶ノードに接続された第3のNチャネルMOSトランジスタと、
ゲートが前記第1ワード線に接続され、ドレインが前記ビット線対の他方に接続され、ソースが前記第2の記憶ノードに接続された第4のNチャネルMOSトランジスタとを含み、
前記第2セルは、
第5のNチャネルMOSトランジスタおよび第3のPチャネルMOSトランジスタを含んでCMOSインバータを構成する第3のCMOSインバータと、
第6のNチャネルMOSトランジスタおよび第4のPチャネルMOSトランジスタを含んでCMOSインバータを構成するとともに、当該CMOSインバータの入力端子が第3の記憶ノードとして前記第3のCMOSインバータの出力端子に接続され、当該CMOSインバータの出力端子が第4の記憶ノードとして前記第3のCMOSインバータの入力端子に接続された第4のCMOSインバータと、
ゲートが前記第2ワード線に接続され、ドレインが前記ビット線対の一方に接続され、ソースが前記第3の記憶ノードに接続された第7のNチャネルMOSトランジスタと、
ゲートが前記第2ワード線に接続され、ドレインが前記ビット線対の他方に接続され、ソースが前記第4の記憶ノードに接続された第8のNチャネルMOSトランジスタとを含み、
前記第1論理演算セルは、
ソースが固定電圧と接続され、ゲートが前記第1サーチ線対の一方と接続される第9のNチャネルMOSトランジスタと、
ソースが前記第9のNチャネルMOSトランジスタと接続され、ゲートが前記第1の記憶ノードに接続され、ドレインが前記第1マッチ線と接続される第10のNチャネルMOSトランジスタと、
ソースが固定電圧と接続され、ゲートが前記第1サーチ線対の他方と接続される第11のNチャネルMOSトランジスタと、
ソースが前記第11のNチャネルMOSトランジスタと接続され、ゲートが前記第3の記憶ノードに接続され、ドレインが前記第1マッチ線と接続される第12のNチャネルMOSトランジスタとを含み、
前記第2論理演算セルは、
ソースが固定電圧と接続され、ゲートが前記第2サーチ線対の一方と接続される第13のNチャネルMOSトランジスタと、
ソースが前記第13のNチャネルMOSトランジスタと接続され、ゲートが前記第1の記憶ノードに接続され、ドレインが前記第2マッチ線と接続される第14のNチャネルMOSトランジスタと、
ソースが固定電圧と接続され、ゲートが前記第2サーチ線対の他方と接続される第15のNチャネルMOSトランジスタと、
ソースが前記第15のNチャネルMOSトランジスタと接続され、ゲートが前記第3の記憶ノードに接続され、ドレインが前記第2マッチ線と接続される第16のNチャネルMOSトランジスタとを含み、
前記第2のNチャネルMOSトランジスタの第1のゲートを形成する第1ゲート配線、前記第10のNチャネルMOSトランジスタの第2のゲートを形成する第2ゲート配線および前記第14のNチャネルMOSトランジスタの第3のゲートを形成する第3ゲート配線は、上層の金属配線層に形成される第1のメタルを介して互いに接続され、
前記第6のNチャネルMOSトランジスタの第4のゲートを形成する第4ゲート配線、前記第16のNチャネルMOSトランジスタの第5のゲートを形成する第5ゲート配線および前記第14のNチャネルMOSトランジスタの第6のゲートを形成する第6ゲート配線は、前記上層の金属配線層に形成される第2のメタルを介して互いに接続される、半導体記憶装置。 - 第1ワード線と、
第2ワード線と、
第1の記憶ノードに1ビットの情報を保持可能に構成された第1セルと、
第2の記憶ノードに1ビットの情報を保持可能に構成され、前記第1セルに隣接する第2セルと、
前記第1および第2セルに対して共通に設けられるビット線対と、
第1および第2マッチ線と、
前記第1および第2セルが保持する情報に対する第1データ検索時に第1データを伝達する第1サーチ線対と、
前記第1および第2セルが保持する情報に対する第2データ検索時に第2データを伝達する第2サーチ線対と、
前記第1サーチ線対と前記第1マッチ線とに接続され、前記第1の記憶ノードが保持する情報と前記第1サーチ線対に伝達される第1データとの比較結果に基づいて前記第1マッチ線を駆動する第1論理演算セルと、
前記第2サーチ線対と前記第2マッチ線とに接続され、前記第1の記憶ノードが保持する情報と前記第2サーチ線対に伝達される第2データとの比較結果に基づいて前記第2マッチ線を駆動する第2論理演算セルとを備え、
前記第1セルは、
第1のNチャネルMOSトランジスタおよび第1のPチャネルMOSトランジスタを含んでCMOSインバータを構成する第1のCMOSインバータと、
第2のNチャネルMOSトランジスタおよび第2のPチャネルMOSトランジスタを含んでCMOSインバータを構成するとともに、当該CMOSインバータの入力端子が前記第1の記憶ノードとして前記第1のCMOSインバータの出力端子に接続され、当該CMOSインバータの出力端子が前記第2の記憶ノードとして前記第1のCMOSインバータの入力端子に接続された第2のCMOSインバータと、
ゲートが前記第1ワード線に接続され、ドレインが前記ビット線対の一方に接続され、ソースが前記第1の記憶ノードに接続された第3のNチャネルMOSトランジスタと、
ゲートが前記第1ワード線に接続され、ドレインが前記ビット線対の他方に接続され、ソースが前記第2の記憶ノードに接続された第4のNチャネルMOSトランジスタとを含み、
前記第2セルは、
第5のNチャネルMOSトランジスタおよび第3のPチャネルMOSトランジスタを含んでCMOSインバータを構成する第3のCMOSインバータと、
第6のNチャネルMOSトランジスタおよび第4のPチャネルMOSトランジスタを含んでCMOSインバータを構成するとともに、当該CMOSインバータの入力端子が第3の記憶ノードとして前記第3のCMOSインバータの出力端子に接続され、当該CMOSインバータの出力端子が第4の記憶ノードとして前記第3のCMOSインバータの入力端子に接続された第4のCMOSインバータと、
ゲートが前記第2ワード線に接続され、ドレインが前記ビット線対の一方に接続され、ソースが前記第3の記憶ノードに接続された第7のNチャネルMOSトランジスタと、
ゲートが前記第2ワード線に接続され、ドレインが前記ビット線対の他方に接続され、ソースが前記第4の記憶ノードに接続された第8のNチャネルMOSトランジスタとを含み、
前記第1論理演算セルは、
ソースが固定電圧と接続され、ゲートが前記第1サーチ線対の一方と接続される第9のNチャネルMOSトランジスタと、
ソースが前記第9のNチャネルMOSトランジスタと接続され、ゲートが前記第1の記憶ノードに接続され、ドレインが前記第1マッチ線と接続される第10のNチャネルMOSトランジスタと、
ソースが固定電圧と接続され、ゲートが前記第1サーチ線対の他方と接続される第11のNチャネルMOSトランジスタと、
ソースが前記第11のNチャネルMOSトランジスタと接続され、ゲートが前記第3の記憶ノードに接続され、ドレインが前記第1マッチ線と接続される第12のNチャネルMOSトランジスタとを含み、
前記第2論理演算セルは、
ソースが固定電圧と接続され、ゲートが前記第2サーチ線対の一方と接続される第13のNチャネルMOSトランジスタと、
ソースが前記第13のNチャネルMOSトランジスタと接続され、ゲートが前記第1の記憶ノードに接続され、ドレインが前記第2マッチ線と接続される第14のNチャネルMOSトランジスタと、
ソースが固定電圧と接続され、ゲートが前記第2サーチ線対の他方と接続される第15のNチャネルMOSトランジスタと、
ソースが前記第15のNチャネルMOSトランジスタと接続され、ゲートが前記第3の記憶ノードに接続され、ドレインが前記第2マッチ線と接続される第16のNチャネルMOSトランジスタとを含み、
前記第2のNチャネルMOSトランジスタの第1のゲートを形成する第1ゲート配線および前記第14のNチャネルMOSトランジスタの第2のゲートを形成する第2ゲート配線は、上層の金属配線層に形成される第1のメタルを介して互いに接続され、
前記第6のNチャネルMOSトランジスタの第3のゲートを形成する第3ゲート配線および前記第16のNチャネルMOSトランジスタの第4のゲートを形成する第4ゲート配線は、前記上層の金属配線層に形成される第2のメタルを介して互いに接続される、半導体記憶装置。
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