JP2020188116A

JP2020188116A - 半導体記憶装置

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Publication number: JP2020188116A
Application number: JP2019091473A
Authority: JP
Inventors: 新居　浩二; Koji Arai; 浩二新居
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2019-05-14
Filing date: 2019-05-14
Publication date: 2020-11-19
Anticipated expiration: 2039-05-14
Also published as: JP7370730B2

Abstract

【課題】高速な動作が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のトランジスタから構成されたＣＭＯＳ型ＳＲＡＭメモリセルを含む。ＣＭＯＳ型ＳＲＡＭメモリセルを構成する複数のトランジスタのうち共通ノードを構成する一部のトランジスタのゲート配線が、ゲート配線よりも上層の金属配線層に形成されるメタルを介して互いに接続される。【選択図】図３

Description

この開示は、半導体記憶装置のうちＣＭＯＳ型ＳＲＡＭメモリセルのレイアウトに関するものである。

近年、携帯端末機器の普及に伴い、音声および画像のような大量のデータを高速に処理するデジタル信号処理の重要性が高くなってきている。このような携帯端末機器に搭載する半導体記憶装置として高速なアクセス処理が可能なＳＲＡＭが重要な位置を占めている。

近年では、特に半導体チップに搭載するシステムの大規模化に伴いＳＲＡＭのビット容量も大容量にする傾向にある。こうしたシステム側の要求に応じるためにＳＲＡＭを構成するメモリセルのサイズはより縮小されることが望まれている。

特開２００２−４３４４１号公報

一方で、レイアウトサイズを小さくするために複数のトランジスタのゲートを構成するメタルを延伸して共通化する方式が採用されている（特許文献１参照）。

しかしながら、ゲートを構成するメタルは高抵抗な材料であるため高速化という点で課題がある。

本開示は、上記のような問題を解決するためになされたものであって、高速な動作が可能な半導体記憶装置を提供する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

ある局面に従う半導体記憶装置は、ワード線と、正相ビット線と、逆相ビット線と、第１のＮチャネルＭＯＳトランジスタおよび第１のＰチャネルＭＯＳトランジスタを含んでＣＭＯＳインバータを構成する第１のＣＭＯＳインバータと、第２のＮチャネルＭＯＳトランジスタおよび第２のＰチャネルＭＯＳトランジスタを含んでＣＭＯＳインバータを構成するとともに、当該ＣＭＯＳインバータの入力端子が第１の記憶ノードとして第１のＣＭＯＳインバータの出力端子に接続され、当該ＣＭＯＳインバータの出力端子は第２の記憶ノードとして第１のＣＭＯＳインバータの入力端子に接続された第２のＣＭＯＳインバータとを含む。ゲートがワード線に接続され、ドレインが正相ビット線に接続され、ソースが第１の記憶ノードに接続された第３のＮチャネルＭＯＳトランジスタと、ゲートがワード線に接続され、ドレインが逆相ビット線に接続され、ソースが第２の記憶ノードに接続された第４のＮチャネルＭＯＳトランジスタとをさらに備える。第１のＮチャネルＭＯＳトランジスタは、第１のゲートを有し、第１のＰチャネルＭＯＳトランジスタは、第２のゲートを有し、第２のＮチャネルＭＯＳトランジスタは、第３のゲートを有し、第２のＰチャネルＭＯＳトランジスタは、第４のゲートを有する。第１のＮチャネルＭＯＳトランジスタの第１のゲートを形成する第１ゲート配線および第１のＰチャネルＭＯＳトランジスタの第２のゲートを形成する第２ゲート配線は、上層の金属配線層に形成される第１のメタルを介して互いに接続される。第２のＮチャネルＭＯＳトランジスタの第３のゲートを形成する第３ゲート配線および第２のＰチャネルＭＯＳトランジスタの第４のゲートを形成する第４ゲート配線は、上層の金属配線層に形成される第２のメタルを介して互いに接続される。

ある実施形態に従う半導体装置は、装置の大型化を抑制しつつ、高速な動作が可能である。

実施形態１に従う半導体記憶装置１０００の構成例を説明するブロック図である。実施形態１に従うメモリセルＭＣ００，ＭＣ１０の回路構成図である。実施形態１に従うメモリセルＭＣ００，ＭＣ１０のレイアウト構成を説明する図（その１）である。実施形態１に従うメモリセルＭＣ００，ＭＣ１０のレイアウト構成を説明する図（その２）である。実施形態１に従うメモリセルＭＣ００，ＭＣ１０のレイアウト構成を説明する図（その３）である。実施形態１に従うメモリセルＭＣ００，ＭＣ１０のレイアウト構成を説明する図（その４）である。実施形態２に従う半導体記憶装置１０００＃の構成例を説明するブロック図である。実施形態２に従うメモリセルＭＣ００＃，ＭＣ０１＃の回路構成図である。実施形態２に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その１）である。実施形態２に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その２）である。実施形態２に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その３）である。実施形態２に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その４）である。実施形態２の変形例に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その１）である。実施形態２の変形例に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その２）である。実施形態２の変形例に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その３）である。実施形態２の変形例に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その４）である。実施形態２の変形例に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成とゲートカットマスクパターンとの関係を説明する図である。実施形態３に従う半導体記憶装置１００の構成例を説明するブロック図である。ある実施形態に従うメモリセルＭＣ０＃０の構成例を説明する回路図である。実施形態３に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その１）である。実施形態３に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その２）である。実施形態３に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その３）である。実施形態３に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その４）である。実施形態３の変形例に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その１）である。実施形態３の変形例に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その２）である。実施形態３の変形例に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その３）である。実施形態３の変形例に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その４）である。

以下、各実施形態について図面を参照しながら詳細に説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。

（実施形態１）
（半導体記憶装置の構成例）
図１は、実施形態１に従う半導体記憶装置１０００の構成例を説明するブロック図である。

図１を参照して、半導体記憶装置１０００は、行デコーダ１０２と、読出／書込回路１０８，１１０と、メモリアレイとを含む。メモリアレイは、行列状に配置された複数のメモリセルを含む。一例として、行列状にメモリセルＭＣ００〜ＭＣ１１が設けられる場合が示されている。

また、メモリセル行に対応してワード線ＷＬが設けられる。また、メモリセル列に対応してビット線対ＢＬ，／ＢＬが設けられる。

本例においては、メモリセルＭＣ００，ＭＣ１０に対応してワード線ＷＬ０が設けられる。メモリセルＭＣ０１，ＭＣ１１に対応してワード線ＷＬ１が設けられる。

また、メモリセルＭＣ００，ＭＣ０１に対応してビット線対ＢＬ０，／ＢＬ０が設けられる。また、メモリセルＭＣ１０，ＭＣ１１に対応してビット線対ＢＬ１，／ＢＬ１が設けられる。

読出／書込回路１０８は、ビット線対ＢＬ０，／ＢＬ０と接続され、メモリセルＭＣ００，ＭＣ０１に対する読出あるいは書込動作を実行する。

読出／書込回路１１０は、ビット線対ＢＬ１，／ＢＬ１と接続され、メモリセルＭＣ１０，ＭＣ１１に対する読出あるいは書込動作を実行する。

図２は、実施形態１に従うメモリセルＭＣ００，ＭＣ１０の回路構成図である。
図２を参照して、メモリセルＭＣ００およびＭＣ１０はともに同じ構成である。

メモリセルＭＣ００は、ＰチャネルＭＯＳトランジスタＰ０，Ｐ１と、ＮチャネルＭＯＳトランジスタＮ０，Ｎ１，ＡＴ０，ＡＴ１とを含む。

ＰチャネルＭＯＳトランジスタＰ０，ＮチャネルＭＯＳトランジスタＮ０は、第１のＣＭＯＳインバータを構成する。

ＰチャネルＭＯＳトランジスタＰ１，ＮチャネルＭＯＳトランジスタＮ１は、第２のＣＭＯＳインバータを構成する。

第１のＣＭＯＳインバータの入力端子を第１の記憶ノードＮＤ１として第２のＣＭＯＳインバータの出力端子に接続し、第１のＣＭＯＳインバータの出力端子を第２の記憶ノードＮＤ０として第１のＣＭＯＳインバータの入力端子に接続する。当該構成によりラッチ回路を形成する。

ＮチャネルＭＯＳトランジスタＡＴ０は、ビット線ＢＬ０と記憶ノードＮＤ０との間に設けられ、そのゲートはワード線ＷＬ０と接続される。ＮチャネルＭＯＳトランジスタＡＴ１は、ビット線／ＢＬ０と記憶ノードＮＤ１との間に設けられ、そのゲートはワード線ＷＬ０と接続される。

ワード線ＷＬ０を活性化させることによりビット線ＢＬ０，／ＢＬ０と記憶ノードＮＤ０，ＮＤ１とがそれぞれ接続され、読出動作あるいは書込動作を実行することが可能である。

メモリセルＭＣ１０は、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３と、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３，ＡＴ２，ＡＴ３とを含む。

ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの接続関係は、メモリセルＭＣ００と基本的に同様であるのでその詳細な説明については繰り返さない。

ＮチャネルＭＯＳトランジスタＡＴ２，ＡＴ３は、ビット線ＢＬ１，／ＢＬ１とそれぞれ接続される。

図３は、実施形態１に従うメモリセルＭＣ００，ＭＣ１０のレイアウト構成を説明する図（その１）である。

図３を参照して、一例としてＦｉｎＦＥＴのレイアウト構成について説明する。
拡散層がストライプコンタクト（フィン）として形成される。

ある実施形態に従うメモリセルＭＣ００では、行方向に、Ｐ型導電型のＰウェルＰＷ０と、Ｎ型導電型のＮウェルＮＷ０と、Ｐ型導電型のＰウェルＰＷ１と、Ｎ型導電型のＮウェルＮＷ１と、Ｐ型導電型のＰウェルＰＷ２とが順に形成される。

ＰウェルＰＷ０には、メモリセルＭＣ００を構成するＮチャネルＭＯＳトランジスタＡＴ１，Ｎ１が配置される。

ＮウェルＮＷ０には、メモリセルＭＣ００を構成するＰチャネルＭＯＳトランジスタＰ０，Ｐ１が配置される。

ＰウェルＰＷ１は、メモリセルＭＣ００およびＭＣ１０を構成するＮチャネルＭＯＳトランジスタＮ０，ＡＴ０，Ｎ２，ＡＴ２が配置される。

ＮウェルＮＷ１は、メモリセルＭＣ１０を構成するＰチャネルＭＯＳトランジスタＰ２，Ｐ３が配置される。

ＰウェルＰＷ２は、メモリセルＭＣ１０を構成するＮチャネルＭＯＳトランジスタＡＴ３，Ｎ３が配置される。

拡散層を形成するフィンＦ１００，Ｆ１０２，Ｆ１０４，Ｆ１０６，Ｆ１０８，Ｆ１１０，Ｆ１１２，Ｆ１１４，Ｆ１１６，Ｆ１１８，Ｆ１２０，Ｆ１２２は、半導体基板の平面から垂直に突出した突起半導体層からなり、Ｙ方向に沿って延在して配置される。

メモリセルＭＣ００側の構成について説明する。
ＮチャネルＭＯＳトランジスタＡＴ１は、フィンＦ１００，Ｆ１０２と交差する方向に設けられたゲートＧ１００を有し、ソースは、ゲートを覆う層間絶縁膜中に埋め込まれた導電性膜からなるローカルインターコネクト（以下、ＬＩＣとも称する）Ｌ１００を介してフィンＦ１００，Ｆ１０２と接続される。ドレインは、ＬＩＣＬ１０２を介してフィンＦ１００，Ｆ１０２と接続される。

ＮチャネルＭＯＳトランジスタＮ１は、フィンＦ１００，Ｆ１０２と交差する方向に設けられたゲートＧ１０２を有し、ソースは、ＬＩＣＬ１０４を介してフィンＦ１００，Ｆ１０２と接続される。

ＮチャネルＭＯＳトランジスタＡＴ１およびＮチャネルＭＯＳトランジスタＮ１のドレインは共通ノードとしてＬＩＣＬ１０２と接続される。

また、フィンＦ１００，Ｆ１０２とゲートＧ１００とが交差する部分の上にＬＩＣＬ１０１が設けられる。また、フィンＦ１００，Ｆ１０２とゲートＧ１０２とが交差する部分の上にＬＩＣＬ１０３が設けられる。本例においては、ＬＩＣＬ１０１，ＬＩＣＬ１０３にゲートコンタクトが形成される。当該ゲートコンタクトは、シリコンカーバイドエッチストップレイヤーおよびチタニウム層等を用いて成型するようにしても良い。また、当該ゲートコンタクトの成型材料としてコバルトを用いるようにしても良い。

ＰチャネルＭＯＳトランジスタＰ０は、フィンＦ１０６と交差する方向に設けられたゲートＧ１０６を有し、ソースは、ＬＩＣＬ１０６を介してフィンＦ１０６と接続される。ドレインは、ＬＩＣＬ１１４を介してフィンＦ１０６と接続される。

ＰチャネルＭＯＳトランジスタＰ１は、フィンＦ１０４と交差する方向に設けられたゲートＧ１０４を有し、ソースは、ＬＩＣＬ１１０を介してフィンＦ１０４と接続される。ドレインは、ＬＩＣＬ１０２を介してフィンＦ１０４と接続される。

ゲートＧ１０６は、ＬＩＣＬ１０２と接続される。
ゲートＧ１０４は、ＬＩＣＬ１１４と接続される。

ＮチャネルＭＯＳトランジスタＡＴ０は、フィンＦ１０８，Ｆ１１０と交差する方向に設けられたゲートＧ１０８を有し、ソースは、ＬＩＣＬ１２２を介してフィンＦ１０８，Ｆ１１０と接続される。ドレインは、ＬＩＣＬ１１４を介してフィンＦ１０８，Ｆ１１０と接続される。

ＮチャネルＭＯＳトランジスタＮ０は、フィンＦ１０８，Ｆ１１０と交差する方向に設けられたゲートＧ１１０を有し、ソースは、ＬＩＣＬ１１６を介してフィンＦ１０８，Ｆ１１０と接続される。

ＮチャネルＭＯＳトランジスタＡＴ０およびＮチャネルＭＯＳトランジスタＮ０のドレインは共通ノードとしてＬＩＣＬ１１４と接続される。

フィンＦ１０８，Ｆ１１０とゲートＧ１１０とが交差する部分の上にＬＩＣＬ１１８が設けられる。また、フィンＦ１０８，Ｆ１１０とゲートＧ１０８とが交差する部分の上にＬＩＣＬ１２０が設けられる。

メモリセルＭＣ１０側の構成について説明する。
ＮチャネルＭＯＳトランジスタＡＴ２は、フィンＦ１１２，Ｆ１１４と交差する方向に設けられたゲートＧ１１４を有し、ソースは、ＬＩＣＬ１３６を介してフィンＦ１１２，Ｆ１１４と接続される。ドレインは、ＬＩＣＬ１３８を介してフィンＦ１１２，Ｆ１１４と接続される。

ＮチャネルＭＯＳトランジスタＮ２は、フィンＦ１１２，Ｆ１１４と交差する方向に設けられたゲートＧ１１２を有し、ソースは、ＬＩＣＬ１３０を介してフィンＦ１１２，Ｆ１１４と接続される。

ＮチャネルＭＯＳトランジスタＡＴ２およびＮチャネルＭＯＳトランジスタＮ２のドレインは共通ノードとしてＬＩＣＬ１３８と接続される。

フィンＦ１１２，Ｆ１１４とゲートＧ１１４とが交差する部分の上にＬＩＣＬ１３４が設けられる。フィンＦ１１２，Ｆ１１４とゲートＧ１１２とが交差する部分の上にＬＩＣＬ１３２が設けられる。

ＰチャネルＭＯＳトランジスタＰ２は、フィンＦ１１６と交差する方向に設けられたゲートＧ１１６を有し、ソースは、ＬＩＣＬ１４０を介してフィンＦ１１６と接続される。ドレインは、ＬＩＣＬ１３８を介してフィンＦ１１６と接続される。

ＰチャネルＭＯＳトランジスタＰ３は、フィンＦ１１８と交差する方向に設けられたゲートＧ１１８を有し、ソースは、ＬＩＣＬ１４８を介してフィンＦ１１８と接続される。ドレインは、ＬＩＣＬ１４４を介してフィンＦ１１８と接続される。

ゲートＧ１１６は、ＬＩＣＬ１４４と接続される。
ゲートＧ１１８は、ＬＩＣＬ１３８と接続される。

ＮチャネルＭＯＳトランジスタＡＴ３は、フィンＦ１２０，Ｆ１２２と交差する方向に設けられたゲートＧ１２０を有し、ソースは、ＬＩＣＬ１５６を介してフィンＦ１２０，Ｆ１２２と接続される。ドレインは、ＬＩＣＬ１４４を介してフィンＦ１２０，Ｆ１２２と接続される。

ＮチャネルＭＯＳトランジスタＮ３は、フィンＦ１２０，Ｆ１２２と交差する方向に設けられたゲートＧ１２２を有し、ソースは、ＬＩＣＬ１５０を介してフィンＦ１２０，Ｆ１２２と接続される。

ＮチャネルＭＯＳトランジスタＡＴ３およびＮチャネルＭＯＳトランジスタＮ３のドレインは共通ノードとしてＬＩＣＬ１４４と接続される。

フィンＦ１２０，Ｆ１２２とゲートＧ１２０とが交差する部分の上にＬＩＣＬ１５４が設けられる。フィンＦ１２０，Ｆ１２２とゲートＧ１２２とが交差する部分の上にＬＩＣＬ１５２が設けられる。

実施形態１においては、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲートは、それぞれ独立に各ウェル領域に設けられている。具体的には、ＰチャネルＭＯＳトランジスタＰ０，ＮチャネルＭＯＳトランジスタＮ０のゲートＧ１０６，Ｇ１１０はそれぞれ独立に設けられている。ＰチャネルＭＯＳトランジスタＰ１，ＮチャネルＭＯＳトランジスタＮ１のゲートＧ１０４，Ｇ１０２はそれぞれ独立に設けられている。

従来では、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲートは共通ノードであるため共通のゲート配線で形成される場合が一般的であった。

しかしながら、一般的にゲート配線は高抵抗な材料で形成される場合が多い。
実施形態１においては、ゲート配線を共通化するのではなく、分断して短くすることによりゲート配線の抵抗を抑制する。具体的には、上層の金属配線層を用いて共通ノードを接続する。

図４は、実施形態１に従うメモリセルＭＣ００，ＭＣ１０のレイアウト構成を説明する図（その２）である。

図４を参照して、第１金属配線層までの配線構造が示されている。具体的には、Ｘ方向に沿って第１金属配線層の配線が形成される。第１金属配線層の配線は、ゲートを覆う層間絶縁膜の上に形成されている。

メモリセルＭＣ００側の構成について説明する。
ＬＩＣＬ１００は、ビアＶ１００を介して第１金属配線層の配線Ｍ１００（ビット線／ＢＬ０）と接続される。

ＬＩＣＬ１０１は、ビアＶ１０２を介して配線Ｍ１０２（ワード線ＷＬ０）と接続される。

ＬＩＣＬ１０３，ＬＩＣＬ１１２は、ビアＶ１０４，Ｖ１０５をそれぞれ介して第１金属配線層の配線Ｍ１０４と接続される。配線Ｍ１０４を用いることによりＮチャネルＭＯＳトランジスタＮ１とＰチャネルＭＯＳトランジスタＰ１のゲートが互いに接続される。

ＬＩＣＬ１０４は、ビアＶ１０６を介して配線Ｍ１０６（接地電圧ＶＳＳ）と接続される。

ＬＩＣＬ１０６は、ビアＶ１１０を介して第１金属配線層の配線Ｍ１１０（電源電圧ＶＤＤ）と接続される。

ＬＩＣＬ１０８，ＬＩＣＬ１１８は、ビアＶ１１２，Ｖ１１３をそれぞれ介して第１金属配線層の配線Ｍ１１２と接続される。配線Ｍ１１２を用いることによりＮチャネルＭＯＳトランジスタＮ０とＰチャネルＭＯＳトランジスタＰ０のゲートが互いに接続される。

ＬＩＣＬ１１０は、ビアＶ１０８を介して配線Ｍ１０８（電源電圧ＶＤＤ）と接続される。

ＬＩＣＬ１１６は、ビアＶ１１４を介して配線Ｍ１１４（接地電圧ＶＳＳ）と接続される。

ＬＩＣＬ１２０は、ビアＶ１１６を介して配線Ｍ１１６（ワード線ＷＬ０）と接続される。

ＬＩＣＬ１２２は、ビアＶ１１８を介して配線Ｍ１１８（ビット線ＢＬ０）と接続される。

メモリセルＭＣ１０側の構成について説明する。
ＬＩＣＬ１３０は、ビアＶ１１５を介して第１金属配線層の配線Ｍ１１４（接地電圧ＶＳＳ）と接続される。

ＬＩＣＬ１３２，ＬＩＣＬ１４２は、ビアＶ１２４，Ｖ１２５をそれぞれ介して第１金属配線層の配線Ｍ１２４と接続される。配線Ｍ１２４を用いることによりＮチャネルＭＯＳトランジスタＮ２とＰチャネルＭＯＳトランジスタＰ２のゲートが互いに接続される。

ＬＩＣＬ１３６は、ビアＶ１２０を介して配線Ｍ１２０（ビット線／ＢＬ１）と接続される。

ＬＩＣＬ１４０は、ビアＶ１２２を介して配線Ｍ１２２（電源電圧ＶＤＤ）と接続される。

ＬＩＣＬ１４６，ＬＩＣＬ１５２は、ビアＶ１２８，Ｖ１２９をそれぞれ介して第１金属配線層の配線Ｍ１２８と接続される。配線Ｍ１２８を用いることによりＮチャネルＭＯＳトランジスタＮ３とＰチャネルＭＯＳトランジスタＰ３のゲートが互いに接続される。

ＬＩＣＬ１４８は、ビアＶ１２６を介して配線Ｍ１２６（電源電圧ＶＤＤ）と接続される。

ＬＩＣＬ１５６は、ビアＶ１３２を介して配線Ｍ１３２（ビット線ＢＬ１）と接続される。

ＬＩＣＬ１５４は、ビアＶ１３０を介して配線Ｍ１３０（ワード線ＷＬ０）と接続される。

ＬＩＣＬ１５０は、ビアＶ１３４を介して配線Ｍ１３４（接地電圧ＶＳＳ）と接続される。

図５は、実施形態１に従うメモリセルＭＣ００，ＭＣ１０のレイアウト構成を説明する図（その３）である。

図５を参照して、第２金属配線層までの配線構造が示されている。具体的には、Ｙ方向に沿って第２金属配線層の配線が形成される。第２金属配線層の配線は、第１金属配線層の配線を覆う層間絶縁膜の上に形成されている。

本例においては、配線Ｍ２００，Ｍ２０２，Ｍ２０４，Ｍ２０６，Ｍ２０８，Ｍ２１０，Ｍ２１２，Ｍ２１４，Ｍ２１６，Ｍ２１８、Ｍ２２０，Ｍ２２２が設けられる。

第２金属配線層の配線Ｍ２００（ＷＬ０）は、ビアＶ２００を介して配線Ｍ１０２と接続される。

配線Ｍ２０２（接地電圧ＶＳＳ）は、ビアＶ２０２を介して配線Ｍ１０６と接続される。

配線Ｍ２０４（ビット線／ＢＬ０）は、ビアＶ２０４を介して配線Ｍ１００と接続される。

配線Ｍ２０６（電源電圧ＶＤＤ）は、ビアＶ２０６を介して配線Ｍ１０８と接続され、ビアＶ２０７を介して配線Ｍ１１０と接続される。

配線Ｍ２０８（ビット線ＢＬ０）は、ビアＶ２０８を介して配線Ｍ１１８と接続される。

配線Ｍ２１０（接地電圧ＶＳＳ）は、ビアＶ２１０を介して配線Ｍ１１４と接続される。

配線Ｍ２１２（ワード線ＷＬ０）は、ビアＶ２１２を介して配線Ｍ１１６と接続される。

配線Ｍ２１４（接地電圧ＶＳＳ）は、ビアＶ２１４を介して配線Ｍ１１４と接続される。

配線Ｍ２１６（ビット線／ＢＬ１）は、ビアＶ２１６を介して配線Ｍ１２０と接続される。

配線Ｍ２１８（電源電圧ＶＤＤ）は、ビアＶ２１８を介して配線Ｍ１２２と接続され、ビアＶ２１９を介して配線Ｍ１２６と接続される。

配線Ｍ２２０（ビット線ＢＬ１）は、ビアＶ２２０を介して配線Ｍ１３２と接続される。

配線Ｍ２２２（接地電圧ＶＳＳ）は、ビアＶ２２２を介して配線Ｍ１３４と接続される。

配線Ｍ２２１（ワード線ＷＬ０）は、ビアＶ２２１を介して配線Ｍ１３０と接続される。

図６は、実施形態１に従うメモリセルＭＣ００，ＭＣ１０のレイアウト構成を説明する図（その４）である。

図６を参照して、第３金属配線層までの配線構造が示されている。具体的には、Ｘ方向に沿って第３金属配線層の配線が形成される。第３金属配線層の配線は、第２金属配線層の配線を覆う層間絶縁膜の上に形成されている。

本例においては、配線Ｍ３００，Ｍ３１０，Ｍ３２０が設けられる。
第３金属配線層の配線Ｍ３００（接地電圧ＶＳＳ）は、ビアＶ３００を介して配線Ｍ２１０と接続され、ビアＶ３０１を介して配線Ｍ２１４と接続される。

配線Ｍ３１０（ワード線ＷＬ０）は、ビアＶ３１０を介して配線Ｍ２００と接続され、ビアＶ３１１を介して配線Ｍ２１２と接続される。また、配線Ｍ３１０（ワード線ＷＬ０）は、ビアＶ３１２を介して配線Ｍ２２１と接続される。

配線Ｍ３２０（接地電圧ＶＳＳ）は、ビアＶ３２０を介して配線Ｍ２０２と接続され、ビアＶ３２１を介して配線Ｍ２２２と接続される。

当該レイアウト構成により、メモリセルのレイアウト面積を縮小することが可能である。

また、メモリセルのＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲートをそれぞれ独立に設けて、上層に金属配線層で接続する構成により、ゲートの抵抗特性を抑制することが可能となる。これによりメモリセルの読出および書込動作の高速化が可能となる。

（実施形態２）
上記の実施形態１においては、シングルポートのメモリセルＭＣの構成について説明した。

実施形態２においては、マルチポートのメモリセルＭＣの構成について説明する。
図７は、実施形態２に従う半導体記憶装置１０００＃の構成例を説明するブロック図である。

図７を参照して、半導体記憶装置１０００＃は、半導体記憶装置１０００と比較してメモリセルを２ポート構成にした点が異なる。

具体的には、行列状にメモリセルＭＣ００＃〜ＭＣ１１＃が設けられる場合が示されている。

メモリセル行に対応してワード線ＷＬおよび読出ワード線ＲＷＬが設けられる。また、メモリセル列に対応してビット線対ＢＬ，／ＢＬおよび読出ビット線ＲＢＬが設けられる。

本例においては、メモリセルＭＣ００＃，ＭＣ１０＃に対応してワード線ＷＬ０および読出ワード線ＲＷＬ０が設けられる。メモリセルＭＣ０１＃，ＭＣ１１＃に対応してワード線ＷＬ１および読出ワード線ＲＷＬ１が設けられる。

また、メモリセルＭＣ００＃，ＭＣ０１＃に対応してビット線対ＢＬ０，／ＢＬ０および読出ビット線ＲＢＬ０が設けられる。また、メモリセルＭＣ１０＃，ＭＣ１１＃に対応してビット線対ＢＬ１，／ＢＬ１および読出ビット線ＲＢＬ１が設けられる。

読出／書込回路１０８は、ビット線対ＢＬ０，／ＢＬ０および読出ビット線ＲＢＬ０と接続され、メモリセルＭＣ００＃，ＭＣ０１＃に対する読出あるいは書込動作を実行する。

読出／書込回路１１０は、ビット線対ＢＬ１，／ＢＬ１および読出ビット線ＲＢＬ１と接続され、メモリセルＭＣ１０＃，ＭＣ１１＃に対する読出あるいは書込動作を実行する。

図８は、実施形態２に従うメモリセルＭＣ００＃，ＭＣ０１＃の回路構成図である。
図８を参照して、メモリセルＭＣ００＃およびＭＣ０１＃はともに同じ構成である。

一例として、Ｙ方向に沿って互いに隣接して配置されたメモリセルが示されている。
メモリセルＭＣ００＃は、ＰチャネルＭＯＳトランジスタＰＴ０，ＰＴ１と、ＮチャネルＭＯＳトランジスタＮＴ０，ＮＴ１，ＮＡ０，ＮＡ１，ＮＲ０，ＮＲ１とを含む。

ＰチャネルＭＯＳトランジスタＰＴ０，ＮチャネルＭＯＳトランジスタＮＴ０は、第１のＣＭＯＳインバータを構成する。

ＰチャネルＭＯＳトランジスタＰＴ１，ＮチャネルＭＯＳトランジスタＮＴ１は、第２のＣＭＯＳインバータを構成する。

第１のＣＭＯＳインバータの入力端子を第１の記憶ノードＮＤ５として第２のＣＭＯＳインバータの出力端子に接続し、第１のＣＭＯＳインバータの出力端子を第２の記憶ノードＮＤ４として第１のＣＭＯＳインバータの入力端子に接続する。当該構成によりラッチ回路を形成する。

ＮチャネルＭＯＳトランジスタＮＡ０は、ビット線ＢＬ０と記憶ノードＮＤ４との間に設けられ、そのゲートはワード線ＷＬ０と接続される。ＮチャネルＭＯＳトランジスタＮＡ１は、ビット線／ＢＬ０と記憶ノードＮＤ５との間に設けられ、そのゲートはワード線ＷＬ０と接続される。

ワード線ＷＬ０を活性化させることによりビット線ＢＬ０，／ＢＬ０と記憶ノードＮＤ４，ＮＤ５とがそれぞれ接続され、読出動作あるいは書込動作を実行することが可能である。

ＮチャネルＭＯＳトランジスタＮＲ０，ＮＲ１は、接地電圧ＶＳＳと読出ビット線ＲＢＬ０との間に直列に接続される。

ＮチャネルＭＯＳトランジスタＮＲ０のゲートは、記憶ノードＮＤ５と接続される。ＮチャネルＭＯＳトランジスタＮＲ１のゲートは、読出ワード線ＲＷＬ０と接続される。

メモリセルＭＣ０１＃は、ＰチャネルＭＯＳトランジスタＰＴ２，ＰＴ３と、ＮチャネルＭＯＳトランジスタＮＴ２，ＮＴ３，ＮＡ２，ＮＡ３，ＮＲ２，ＮＲ３とを含む。

ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの接続関係は、メモリセルＭＣ００＃と基本的に同様であるのでその詳細な説明については繰り返さない。

ＮチャネルＭＯＳトランジスタＮＡ２，ＮＡ３のゲートは、ワード線ＷＬ１と接続される。ＮチャネルＭＯＳトランジスタＮＲ３のゲートは、読出ワード線ＲＷＬ１と接続される。

図９は、実施形態２に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その１）である。

図９を参照して、一例としてＦｉｎＦＥＴのレイアウト構成について説明する。
拡散層がストライプコンタクト（フィン）として形成される。

ある実施形態に従うメモリセルＭＣ００＃では、行方向に、Ｐ型導電型のＰウェルＰＷ０と、Ｎ型導電型のＮウェルＮＷ０と、Ｐ型導電型のＰウェルＰＷ１とが順に形成される。

ＰウェルＰＷ０には、メモリセルＭＣ００＃を構成するＮチャネルＭＯＳトランジスタＮＡ０，ＮＴ０とメモリセルＭＣ０１＃を構成するＮチャネルＭＯＳトランジスタＮＡ２、ＮＴ２とが配置される。

ＮウェルＮＷ０には、メモリセルＭＣ００＃を構成するＰチャネルＭＯＳトランジスタＰＴ０，ＰＴ１と、メモリセルＭＣ０１＃を構成するＰチャネルＭＯＳトランジスタＰＴ２，ＰＴ３とが配置される。

ＰウェルＰＷ１には、メモリセルＭＣ００＃を構成するＮチャネルＭＯＳトランジスタＮＡ１，ＮＴ１，ＮＲ０，ＮＲ１と、メモリセルＭＣ０１＃を構成するＮチャネルＭＯＳトランジスタＮＡ３，ＮＴ３，ＮＲ２，ＮＲ３とが配置される。

拡散層を形成するフィンＦ２，Ｆ４，Ｆ６，Ｆ８，Ｆ１０，Ｆ１２，Ｆ１４，Ｆ１６，Ｆ１８は、半導体基板の平面から垂直に突出した突起半導体層からなり、Ｙ方向に沿って延在して配置される。

メモリセルＭＣ００＃側の構成について説明する。
ＮチャネルＭＯＳトランジスタＮＡ０は、フィンＦ２，Ｆ４と交差する方向に設けられたゲートＧ６を有し、ソースは、ＬＩＣＬ６を介してフィンＦ２，Ｆ４と接続される。ドレインは、ＬＩＣＬ８を介してフィンＦ２，Ｆ４と接続される。

ＮチャネルＭＯＳトランジスタＮＴ０は、フィンＦ２，Ｆ４と交差する方向に設けられたゲートＧ８を有し、ソースは、ＬＩＣＬ１０を介してフィンＦ２，Ｆ４と接続される。

ＮチャネルＭＯＳトランジスタＮＡ０およびＮチャネルＭＯＳトランジスタＮＴ０のドレインは共通ノードとしてＬＩＣＬ８と接続される。

ゲートＧ６には、ＬＩＣＬ７が設けられる。
ＰチャネルＭＯＳトランジスタＰＴ０は、フィンＦ１６と交差する方向に設けられたゲートＧ８を有し、ソースは、ＬＩＣＬ１８を介してフィンＦ１６と接続される。ドレインは、ＬＩＣＬ１６を介してフィンＦ１６およびゲートＧ１４と接続される。本例においては、ＰチャネルＭＯＳトランジスタＰＴ０とＮチャネルＭＯＳトランジスタＮＴ０のゲートは共通化されている。

ＰチャネルＭＯＳトランジスタＰＴ１は、フィンＦ１８と交差する方向に設けられたゲートＧ１４を有し、ソースは、ＬＩＣＬ２２を介してフィンＦ１８と接続される。ドレインは、ＬＩＣＬ２４を介してフィンＦ１８およびゲートＧ８と接続される。本例においては、ＰチャネルＭＯＳトランジスタＰＴ１とＮチャネルＭＯＳトランジスタＮＴ１のゲートは共通化されている。

ＮチャネルＭＯＳトランジスタＮＡ１は、フィンＦ８，Ｆ１０と交差する方向に設けられたゲートＧ１６を有し、ソースは、ＬＩＣＬ３４を介してフィンＦ８，Ｆ１０と接続される。ドレインは、ＬＩＣＬ３２を介してフィンＦ８，Ｆ１０と接続される。

ＮチャネルＭＯＳトランジスタＮＴ１は、フィンＦ８，Ｆ１０と交差する方向に設けられたゲートＧ１４を有し、ソースは、ＬＩＣＬ３０を介してフィンＦ８，Ｆ１０と接続される。

ＮチャネルＭＯＳトランジスタＮＡ１およびＮチャネルＭＯＳトランジスタＮＴ１のドレインは共通ノードとしてＬＩＣＬ３２と接続される。

ゲートＧ１６には、ＬＩＣＬ３８が設けられる。
ＮチャネルＭＯＳトランジスタＮＲ０は、フィンＦ１２，Ｆ１４と交差する方向に設けられたゲートＧ２２を有し、ソースは、ＬＩＣＬ５０を介してフィンＦ１２，Ｆ１４と接続される。ドレインは、ＬＩＣＬ５２を介してフィンＦ１２，Ｆ１４と接続される。

ゲートＧ２２には、ＬＩＣＬ４６が設けられる。
ＮチャネルＭＯＳトランジスタＮＲ１は、フィンＦ１２，Ｆ１４と交差する方向に設けられたゲートＧ２４を有し、ソースは、ＬＩＣＬ５６を介してフィンＦ１２，Ｆ１４と接続される。ドレインは、ＬＩＣＬ５２を介してフィンＦ１２，Ｆ１４と接続される。

ゲートＧ２４には、ＬＩＣＬ５４が設けられる。
メモリセルＭＣ０１＃側の構成について説明する。

ＮチャネルＭＯＳトランジスタＮＡ２は、フィンＦ２，Ｆ４と交差する方向に設けられたゲートＧ４を有し、ソースは、ＬＩＣＬ６を介してフィンＦ２，Ｆ４と接続される。ドレインは、ＬＩＣＬ４を介してフィンＦ２，Ｆ４と接続される。

ＮチャネルＭＯＳトランジスタＮＴ２は、フィンＦ２，Ｆ４と交差する方向に設けられたゲートＧ２を有し、ソースは、ＬＩＣＬ２を介してフィンＦ２，Ｆ４と接続される。

ＮチャネルＭＯＳトランジスタＮＡ２およびＮチャネルＭＯＳトランジスタＮＴ２のドレインは共通ノードとしてＬＩＣＬ４と接続される。

ゲートＧ４には、ＬＩＣＬ５が設けられる。
ＰチャネルＭＯＳトランジスタＰＴ２は、フィンＦ６と交差する方向に設けられたゲートＧ２を有し、ソースは、ＬＩＣＬ１２を介してフィンＦ６と接続される。ドレインは、ＬＩＣＬ１４を介してフィンＦ６およびゲートＧ１２と接続される。本例においては、ＰチャネルＭＯＳトランジスタＰＴ２とＮチャネルＭＯＳトランジスタＮＴ２のゲートは共通化されている。

ＰチャネルＭＯＳトランジスタＰＴ３は、フィンＦ１８と交差する方向に設けられたゲートＧ１２を有し、ソースは、ＬＩＣＬ２２を介してフィンＦ１８と接続される。ドレインは、ＬＩＣＬ２０を介してフィンＦ１８およびゲートＧ２と接続される。本例においては、ＰチャネルＭＯＳトランジスタＰＴ３とＮチャネルＭＯＳトランジスタＮＴ３のゲートは共通化されている。

ＮチャネルＭＯＳトランジスタＮＡ３は、フィンＦ８，Ｆ１０と交差する方向に設けられたゲートＧ１３を有し、ソースは、ＬＩＣＬ２６を介してフィンＦ８，Ｆ１０と接続される。ドレインは、ＬＩＣＬ２８を介してフィンＦ８，Ｆ１０と接続される。

ＮチャネルＭＯＳトランジスタＮＴ３は、フィンＦ８，Ｆ１０と交差する方向に設けられたゲートＧ１２を有し、ソースは、ＬＩＣＬ３０を介してフィンＦ８，Ｆ１０と接続される。

ＮチャネルＭＯＳトランジスタＮＡ３およびＮチャネルＭＯＳトランジスタＮＴ３のドレインは共通ノードとしてＬＩＣＬ２８と接続される。

ゲートＧ１３には、ＬＩＣＬ３６が設けられる。
ＮチャネルＭＯＳトランジスタＮＲ２は、フィンＦ１２，Ｆ１４と交差する方向に設けられたゲートＧ２０を有し、ソースは、ＬＩＣＬ５０を介してフィンＦ１２，Ｆ１４と接続される。ドレインは、ＬＩＣＬ４８を介してフィンＦ１２，Ｆ１４と接続される。

ゲートＧ２０には、ＬＩＣＬ４４が設けられる。
ＮチャネルＭＯＳトランジスタＮＲ３は、フィンＦ１２，Ｆ１４と交差する方向に設けられたゲートＧ１８を有し、ソースは、ＬＩＣＬ４０を介してフィンＦ１２，Ｆ１４と接続される。ドレインは、ＬＩＣＬ４８を介してフィンＦ１２，Ｆ１４と接続される。

ゲートＧ１８には、ＬＩＣＬ４２が設けられる。
実施形態２においては、ウェル領域ＰＷ１に形成されるＮチャネルＭＯＳトランジスタＮＴ１およびＮチャネルＭＯＳトランジスタＮＲ０のゲートは、それぞれ独立に設けられている。また、ＮチャネルＭＯＳトランジスタＮＴ３およびＮチャネルＭＯＳトランジスタＮＲ２のゲートは、それぞれ独立に設けられている。

従来では、ＮチャネルＭＯＳトランジスタＮＴ１およびＮチャネルＭＯＳトランジスタＮＲ０のゲートは共通ノードであるため共通のゲート配線で形成される場合が一般的であった。また、ＮチャネルＭＯＳトランジスタＮＴ３およびＮチャネルＭＯＳトランジスタＮＲ２のゲートは共通ノードであるため共通のゲート配線で形成される場合が一般的である。

しかしながら、一般的にゲート配線は高抵抗な材料で形成される場合が多い。
実施形態２においては、ゲート配線を共通化するのではなく、分断して短くすることによりゲート配線の抵抗を抑制する。具体的には、上層の金属配線層を用いて共通ノードを接続する。

図１０は、実施形態２に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その２）である。

図１０を参照して、第１金属配線層までの配線構造が示されている。
メモリセルＭＣ００＃側の構成について説明する。

ＬＩＣＬ６は、ビアＶ７６を介して第１金属配線層の配線Ｍ７６（ビット線ＢＬ０）と接続される。

ＬＩＣＬ７は、ビアＶ７２を介して配線Ｍ７２（ワード線ＷＬ０）と接続される。
ＬＩＣＬ８，ＬＩＣＬ１６は、ビアＶ７７，Ｖ７７Ａをそれぞれ介して第１金属配線層の配線Ｍ７７と接続される。

ＬＩＣＬ１０は、ビアＶ７３を介して配線Ｍ７３（接地電圧ＶＳＳ）と接続される。
ＬＩＣＬ２２は、ビアＶ８０を介して第１金属配線層の配線Ｍ８０（電源電圧ＶＤＤ）と接続される。

ＬＩＣＬ２４，ＬＩＣＬ３２，ＬＩＣＬ４６は、ビアＶ８１，Ｖ８１Ａ，Ｖ８１Ｂをそれぞれ介して第１金属配線層の配線Ｍ８１と接続される。

ＬＩＣＬ１８は、ビアＶ７８を介して配線Ｍ７８（電源電圧ＶＤＤ）と接続される。
ＬＩＣＬ３０は、ビアＶ８５を介して配線Ｍ８５（接地電圧ＶＳＳ）と接続される。

ＬＩＣＬ３８は、ビアＶ８６を介して配線Ｍ８６（ワード線ＷＬ０）と接続される。
ＬＩＣＬ３４は、ビアＶ８２を介して配線Ｍ８２（ビット線／ＢＬ０）と接続される。

ＬＩＣＬ５０は、ビアＶ８９を介して配線Ｍ８９（接地電圧ＶＳＳ）と接続される。
ＬＩＣＬ５４は、ビアＶ９０を介して配線Ｍ９０（ワード線ＲＷＬ０）と接続される。

ＬＩＣＬ５６は、ビアＶ９１を介して配線Ｍ９１（読出ビット線ＲＢＬ０）と接続される。

メモリセルＭＣ０１＃側の構成について説明する。
ＬＩＣＬ２は、ビアＶ７０を介して第１金属配線層の配線Ｍ７０（接地電圧ＶＳＳ）と接続される。

ＬＩＣＬ４，ＬＩＣＬ１４は、ビアＶ７５，Ｖ７５Ａをそれぞれ介して第１金属配線層の配線Ｍ７５と接続される。

ＬＩＣＬ５は、ビアＶ７１を介して配線Ｍ７１（ワード線ＷＬ１）と接続される。
ＬＩＣＬ１２は、ビアＶ７４を介して第１金属配線層の配線Ｍ７４（電源電圧ＶＤＤ）と接続される。

ＬＩＣＬ２０，ＬＩＣＬ２８，ＬＩＣＬ４４は、ビアＶ７９，Ｖ７９Ａ，Ｖ７９Ｂをそれぞれ介して第１金属配線層の配線Ｍ７９と接続される。

ＬＩＣＬ２６は、ビアＶ８３を介して配線Ｍ８３（ビット線／ＢＬ０）と接続される。
ＬＩＣＬ３６は、ビアＶ８４を介して配線Ｍ８４（ワード線ＷＬ１）と接続される。

ＬＩＣＬ４０は、ビアＶ８７を介して配線Ｍ８７（読出ビット線ＲＢＬ０）と接続される。

ＬＩＣＬ４２は、ビアＶ８８を介して配線Ｍ８８（読出ワード線ＲＷＬ１）と接続される。

図１１は、実施形態２に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その３）である。

図１１を参照して、第２金属配線層までの配線構造が示されている。具体的には、Ｙ方向に沿って第２金属配線層の配線が形成される。第２金属配線層の配線は、第１金属配線層の配線を覆う層間絶縁膜の上に形成されている。

本例においては、配線ＭＴ２，ＭＴ４，ＭＴ６，ＭＴ８，ＭＴ１０，ＭＴ１２，ＭＴ１４，ＭＴ１６，ＭＴ１８，ＭＴ２０、ＭＴ２２，ＭＴ３６，ＭＴ３８が設けられる。

第２金属配線層の配線ＭＴ２（ＷＬ１）は、ビアＶＡ２を介して配線Ｍ７１と接続される。

配線ＭＴ４（ワード線ＷＬ０）は、ビアＶＡ４を介して配線Ｍ７２と接続される。
配線ＭＴ６（接地電圧ＶＳＳ）は、ビアＶＡ６を介して配線Ｍ７０と接続され、ビアＶＡ８を介して配線Ｍ７３と接続される。

配線ＭＴ８（ビット線ＢＬ０）は、ビアＶＡ１０を介して配線Ｍ７６と接続される。
配線ＭＴ１０（電源電圧ＶＤＤ）は、ビアＶＡ１２を介して配線Ｍ７４と接続され、ビアＶＡ１４を介して配線Ｍ８０と接続され、ビアＶＡ１６を介して配線Ｍ７８と接続される。

配線ＭＴ１２（ビット線／ＢＬ０）は、ビアＶＡ１８を介して配線Ｍ８３と接続され、ビアＶＡ２０を介して配線Ｍ８２と接続される。

配線ＭＴ１４（接地電圧ＶＳＳ）は、ビアＶＡ２２を介して配線Ｍ８５と接続される。
配線ＭＴ３６（ワード線ＷＬ１）は、ビアＶＡ２４を介して配線Ｍ８４と接続される。

配線ＭＴ３８（ワード線ＷＬ０）は、ビアＶＡ２６を介して配線Ｍ８６と接続される。
配線ＭＴ１６（読出ビット線ＲＢＬ０）は、ビアＶ２８Ａを介して配線Ｍ８７と接続され、ビアＶ２８Ｂを介して配線Ｍ９１と接続される。

配線ＭＴ１８（接地電圧ＶＳＳ）は、ビアＶＡ３０を介して配線Ｍ８９と接続される。
配線ＭＴ２０（読出ワード線ＲＷＬ１）は、ビアＶＡ３４を介して配線Ｍ８８と接続される。

配線ＭＴ２２（読出ワード線ＲＷＬ０）は、ビアＶＡ３２を介して配線Ｍ９０と接続される。

図１２は、実施形態２に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その４）である。

図１２を参照して、第３金属配線層までの配線構造が示されている。具体的には、Ｘ方向に沿って第３金属配線層の配線が形成される。第３金属配線層の配線は、第２金属配線層の配線を覆う層間絶縁膜の上に形成されている。

本例においては、配線ＭＴ４０，ＭＴ４２，ＭＴ４４，ＭＴ４６，ＭＴ４８，ＭＴ５０が設けられる。

第３金属配線層の配線ＭＴ４０（接地電圧ＶＳＳ）は、ビアＶＡ５０を介して配線ＭＴ６と接続され、ビアＶＡ５８を介して配線ＭＴ１４と接続され、ビアＶＡ６６を介して配線ＭＴ１８と接続される。

配線ＭＴ４２（ワード線ＷＬ１）は、ビアＶＡ５２を介して配線ＭＴ２と接続され、ビアＶＡ６０を介して配線ＭＴ３６と接続される。

配線ＭＴ４４（読出ワード線ＲＷＬ１）は、ビアＶＡ７２を介して配線ＭＴ２０と接続される。

配線ＭＴ４６（読出ワード線ＲＷＬ０）は、ビアＶＡ７４を介して配線ＭＴ２２と接続される。

配線ＭＴ４８（ワード線ＷＬ０）は、ビアＶＡ５４を介して配線ＭＴ４と接続され、ビアＶＡ６４を介して配線ＭＴ３８と接続される。

配線ＭＴ５０（接地電圧ＶＳＳ）は、ビアＶＡ５６を介して配線ＭＴ６と接続され、ビアＶＡ６２を介して配線ＭＴ１４と接続され、ビアＶＡ７０を介して配線ＭＴ１８と接続される。

また、ＰウェルＰＷ１に形成されるＮチャネルＭＯＳトランジスタＮＲ２およびＮチャネルＭＯＳトランジスタＮＴ３のゲートをそれぞれ独立に設けて、上層の金属配線層で接続する。また、ＰウェルＰＷ１に形成されるＮチャネルＭＯＳトランジスタＮＲ０およびＮチャネルＭＯＳトランジスタＮＴ１のゲートをそれぞれ独立に設けて、上層の金属配線層で接続する。

当該構成により、ゲートの抵抗特性を抑制することが可能となる。これによりメモリセルの読出および書込動作の高速化が可能となる。

（実施形態２の変形例）
図１３は、実施形態２の変形例に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その１）である。

図１３を参照して、一例としてＦｉｎＦＥＴのレイアウト構成について説明する。
拡散層がストライプコンタクト（フィン）として形成される。

実施形態２の変形例においては、ゲートのコンタクトをフィンとゲートが交差する部分の上に設ける。

図９の例と比較して、ゲートのコンタクトの位置を変更する。
具体的には、ＬＩＣＬ３６は、フィンＦ８，Ｆ１０とゲートＧ１３とが交差する部分の上に設けられる。ＬＩＣＬ４４は、フィンＦ１２，Ｆ１４とゲートＧ２０とが交差する部分の上に設けられる。ＬＩＣＬ４６は、フィンＦ１２，Ｆ１４とゲートＧ２２とが交差する部分の上に設けられる。ＬＩＣＬ３８は、フィンＦ８，Ｆ１０とゲートＧ１６とが交差する部分の上に設けられる。

当該構成により、ＰウェルＰＷ１のレイアウトを縮小することが可能となる。
図１４は、実施形態２の変形例に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その２）である。

図１４を参照して、第１金属配線層までの配線構造が示されている。
実施形態２の変形例に従うメモリセルＭＣ００＃，ＭＣ０１＃の接続関係は、図１０で説明した接続関係と基本的に同様である。

図１５は、実施形態２の変形例に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その３）である。

図１５を参照して、第２金属配線層までの配線構造が示されている。具体的には、Ｙ方向に沿って第２金属配線層の配線が形成される。第２金属配線層の配線は、第１金属配線層の配線を覆う層間絶縁膜の上に形成されている。

図１５の配線構造は、図１１で説明した配線構造と比較して、配線ＭＴ１４を削除した点と、配線ＭＴ４０が設けられる点が異なる。その他の構成は、図１１で説明したのと同様である。

配線ＭＴ４０（接地電圧ＶＳＳ）は、ビアＶＡ２２を介して配線Ｍ８５と接続される。
図１６は、実施形態２の変形例に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成を説明する図（その４）である。

図１６を参照して、第３金属配線層までの配線構造が示されている。具体的には、Ｘ方向に沿って第３金属配線層の配線が形成される。第３金属配線層の配線は、第２金属配線層の配線を覆う層間絶縁膜の上に形成されている。

本例においては、配線ＭＴ４０，ＭＴ４２，ＭＴ４４，ＭＴ４５，ＭＴ４６，ＭＴ４８，ＭＴ５０が設けられる。

第３金属配線層の配線ＭＴ４０（接地電圧ＶＳＳ）は、ビアＶＡ５０を介して配線ＭＴ６と接続され、ビアＶＡ６６を介して配線ＭＴ１８と接続される。

配線ＭＴ４２（ワード線ＷＬ０）は、ビアＶＡ５２を介して配線ＭＴ２と接続され、ビアＶＡ６０を介して配線ＭＴ３６と接続される。

配線ＭＴ４５（接地電圧ＶＳＳ）は、ビアＶＡ６６を介して配線ＭＴ４０と接続される。

配線ＭＴ５０（接地電圧ＶＳＳ）は、ビアＶＡ５６を介して配線ＭＴ６と接続され、ビアＶＡ７０を介して配線ＭＴ１８と接続される。

図１７は、実施形態２の変形例に従うメモリセルＭＣ００＃，ＭＣ０１＃のレイアウト構成とゲートカットマスクパターンとの関係を説明する図である。

図１７に示されるようにゲートを分断した構成とすることによりゲートカットマスクを直線状に設けることも可能となる。したがって、リソグラフィが容易にもなる。

（実施形態３）
実施形態３においては、マルチポートの検索メモリセルＭＣの構成について説明する。

図１８は、実施形態３に従う半導体記憶装置１００の構成例を説明するブロック図である。

図１８を参照して、半導体記憶装置１００は、行デコーダ１０２と、サーチドライバ１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂと読出／書込回路１０８，１１０と、プリチャージ＆エンコード回路１１２Ａ，１１２Ｂと、メモリアレイを構成するメモリセルＭＣ０＃０〜ＭＣ１＃１とを備える。ここで♯０〜♯１はエントリと呼ばれるアドレス番地である。例えば♯０は０番地のアドレスを示し、データの読出および書込動作時においてはメモリセルＭＣ０♯０およびＭＣ１♯０の２つのＢＣＡＭセルが同時にアクセスされる。

なお、図１８に示されるメモリアレイの構成は、説明の簡単のため２列２行配置であるが、本明細書に開示される技術が適用されるメモリセルの構成はこの構成に限定されるものではない。

行デコーダ１０２は、入力されたアドレス信号（不図示）に従い、ワード線ＷＬ０、ＷＬ１，ＷＬ２，ＷＬ３のうちいずれかのワード線を活性化する。

サーチドライバ１０４Ａは、サーチ線ＳＬＡ０をＡポート用の検索データ信号Ｓ０（Ａ）に対応するレベルに駆動し、サーチ線／ＳＬＡ０をその反転レベルに駆動する。サーチドライバ１０４Ｂは、サーチ線ＳＬＢ０をＢポート用の検索データ信号Ｓ０（Ｂ）に対応するレベルに駆動し、サーチ線／ＳＬＢ０をその反転レベルに駆動する。サーチドライバ１０６Ａは、サーチ線ＳＬＡ１をＡポート用の検索データ信号Ｓ１（Ａ）に対応するレベルに駆動し、サーチ線／ＳＬＡ１をその反転レベルに駆動する。サーチドライバ１０６Ｂは、サーチ線ＳＬＢ１をＢポート用の検索データ信号Ｓ１（Ｂ）に対応するレベルに駆動し、サーチ線／ＳＬＢ１をその反転レベルに駆動する。

読出／書込回路１０８は、ある局面において、図示しないセンスアンプによってビット線対ＢＬ０，／ＢＬ０に読み出されたデータ（電位）を増幅して読み出す。これにより、読出／書込回路１０８は、ビット線対ＢＬ０，／ＢＬ０に接続される各メモリセルからデータを読み出す。他の局面において、読出／書込回路１０８は、図示しない書き込みドライバによって入力データＤＩＯ０に応じてビット線対ＢＬ０，／ＢＬ０を駆動する。これにより、読出／書込回路１０８は、ビット線対ＢＬ０，／ＢＬ０に接続され、且つワード線が活性化された各メモリセルにデータを書き込む。読出／書込回路１１０も、読出／書込回路１０８と同様に、ある局面において、図示しないセンスアンプによってビット線対ＢＬ１，／ＢＬ１に読み出されたデータを増幅して読み出し、他の局面において、図示しない書き込みドライバによって入力データＤＩＯ１に応じてビット線対ＢＬ１，／ＢＬ１を駆動する。

プリチャージ＆エンコード回路１１２Ａは、Ａポート用のマッチ線ＭＬＡ０、ＭＬＡ１をプリチャージするとともに、マッチ線ＭＬＡ０、ＭＬＡ１に出力された検索結果をエンコードする。プリチャージ＆エンコード回路１１２Ｂは、Ｂポート用のマッチ線ＭＬＢ０、ＭＬＢ１をプリチャージするとともに、マッチ線ＭＬＢ０、ＭＬＢ１に出力された検索結果をエンコードする。ある局面において、プリチャージ＆エンコード回路１１２Ａ，１１２Ｂは、接続されたマッチ線を「Ｈ」レベルにプリチャージする。

メモリセルＭＣ０＃０〜ＭＣ１＃１はそれぞれ１ビットの記憶データを保持可能に構成される。記憶データは、検索データと比較の対象となるデータである。

各メモリセルには、２本のワード線と、１組のビット線対と、２組のサーチ線対と、２本のマッチ線とが接続される。例えば、メモリセルＭＣ０＃０は、ワード線ＷＬ０，ＷＬ１と、ビット線対ＢＬ０／ＢＬ０、サーチ線対ＳＬＡ０，／ＳＬＡ０およびＳＬＢ０，／ＳＬＢ０と、マッチ線ＭＬＡ０，ＭＬＢ０とに接続される。

１列目のメモリセルＭＣ０♯０およびＭＣ０♯１には、ビット線対ＢＬ０，／ＢＬ０およびサーチ線対ＳＬＡ０，／ＳＬＡ０、並びにＳＬＢ０，／ＳＬＢ０が共通に接続される。２列目のメモリセルＭＣ１♯０およびＭＣ１♯１には、ビット線対ＢＬ１，／ＢＬ１とサーチ線対ＳＬＡ１，／ＳＬＡ１、並びにＳＬＢ１，／ＳＬＢ１とが共通に接続される。

１行目（アドレス♯０）に対応するメモリセルＭＣ０♯０およびＭＣ１♯０には、ワード線ＷＬ０およびマッチ線ＭＬＡ０，ＭＬＢ０が共通に接続される。２行目（アドレス♯１）に対応するメモリセルＭＣ０♯１およびＭＣ１♯１には、ワード線ＷＬ１およびマッチ線ＭＬＡ１，ＭＬＢ１が共通に接続される。

（メモリセルの回路構成）
図１９は、ある実施形態に従うメモリセルＭＣ０＃０の構成例を説明する回路図である。

図１９を参照して、メモリセルＭＣ０♯０は、アクセストランジスタであるＮチャネルＭＯＳトランジスタＮＡ２，ＮＡ３と、ドライバトランジスタであるＮチャネルＭＯＳトランジスタＮＴ２，ＮＴ３と、ＰチャネルＭＯＳトランジスタＰＴ２，ＰＴ３とから構成される、１ビットの情報を保持可能なデータセルＤＣ０を含む。

メモリセルＭＣ０＃０は、データセルＤＣ０が保持する１ビットの情報とは独立した他の１ビットのデータを保持可能に構成されたマスクデータセルＭＤＣ０とを含む。データセルＤＣ０と、マスクデータセルＭＤＣ０とは、列方向に互いに隣接する。

メモリセルＭＣ０＃０に対応して、列方向（図１９の縦方向）に沿って延在するビット線対ＢＬ０，／ＢＬ０と、これらビット線対が延在する方向と直交する行方向に沿って延在するワード線ＷＬ０，ＷＬ１と、列方向に沿って延在し、Ａポート用の検索データを伝達するサーチ線対ＳＬＡ０，／ＳＬＡ０とＢポート用の検索データを伝達するサーチ線対ＳＬＢ０，／ＳＬＢ０とが設けられる。

メモリセルＭＣ０♯０に対応して、行方向（図１９の横方向）に沿って延在するマッチ線ＭＬＡ０，ＭＬＢ０と、データセルの保持する情報とＡポート用の検索データとに応じた結果をマッチ線ＭＬＡ０に出力する論理演算セルＬＣＡ０と、データセルの保持する情報とＢポート用の検索データとに応じた結果をマッチ線ＭＬＢ０に出力する論理演算セルＬＣＢ０とを含む。

ＮチャネルＭＯＳトランジスタＮＡ２は、記憶ノードＮＤ６と、ビット線ＢＬ０との間に接続され、ゲートにワード線ＷＬ１が接続される。ＮチャネルＭＯＳトランジスタＮＡ３は、記憶ノードＮＤ７とビット線／ＢＬ０との間に接続され、ゲートにワード線ＷＬ１が接続される。ＰチャネルＭＯＳトランジスタＰＴ２は、電源電圧である電源線ＶＤＤと記憶ノードＮＤ６との間に接続され、ゲートが記憶ノードＮＤ７に接続される。ＮチャネルＭＯＳトランジスタＮＴ２は、記憶ノードＮＤ６と接地電圧である電源線ＶＳＳとの間に接続され、ゲートが記憶ノードＮＤ７に接続される。

ＰＭＯＳトランジスタＰＴ３は、電源電圧である電源線ＶＤＤと記憶ノードＮＤ７との間に接続され、ゲートが記憶ノードＮＤ６に接続される。ＮチャネルＭＯＳトランジスタＮＴ３は、記憶ノードＮＤ７と接地電圧である電源線ＶＳＳとの間に接続され、ゲートが記憶ノードＮＤ６に接続される。

ＮチャネルＭＯＳトランジスタＰＴ２およびＮチャネルＭＯＳトランジスタＮＴ２は、インバータを構成する。ＮチャネルＭＯＳトランジスタＮＴ３およびＰチャネルＭＯＳトランジスタＰＴ３も、インバータを構成する。一方のインバータの出力は、他方のインバータの入力に接続される。したがって、ＮチャネルＭＯＳトランジスタＮＴ２，ＮＴ３およびＰチャネルＭＯＳトランジスタＰＴ２，ＰＴ３とによって構成されたフリップフロップは、１ビットの情報を保持する。

論理演算セルＬＣＡ０は、ＮチャネルＭＯＳトランジスタＮＳ０，ＮＳ１，ＮＳ２，ＮＳ３を含む。論理演算セルＬＣＢ０は、ＮチャネルＭＯＳトランジスタＮＳ４，ＮＳ５，ＮＳ６，ＮＳ７を含む。

ＮチャネルＭＯＳトランジスタＮＳ０とＮＳ１とは、マッチ線ＭＬＡ０と接地電位の電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＡ０と記憶ノードＮＤ４とが接続される。

ＮチャネルＭＯＳトランジスタＮＳ２とＮＳ３とは、マッチ線ＭＬＡ０と電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＡ０と記憶ノードＮＤ６とが接続される。

ＮチャネルＭＯＳトランジスタＮＳ４とＮＳ５とは、マッチ線ＭＬＢ０と電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＢ０と記憶ノードＮＤ４とが接続される。

ＮチャネルＭＯＳトランジスタＮＳ６とＮＳ７とは、マッチ線ＭＬＢ０と電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＢ０と記憶ノードＮＤ６とが接続される。

マスクデータセルＭＤＣ０は、ＮチャネルＭＯＳトランジスタＮＡ０，ＮＡ１，ＮＴ０，ＮＴ１およびＰＭＯＳトランジスタＰＴ０，ＰＴ１によって構成される。

ＮＭＯＳトランジスタＮＡ０は、記憶ノードＮＤ４と、ビット線ＢＬ０との間に接続され、ゲートにワード線ＷＬ０が接続される。ＮＭＯＳトランジスタＮＡ１は、記憶ノードＮＤ５とビット線／ＢＬ０との間に接続され、ゲートにワード線ＷＬ０が接続される。

ＰチャネルＭＯＳトランジスタＰＴ０は、電源線ＶＤＤと記憶ノードＮＤ４との間に接続され、ゲートが記憶ノードＮＤ５に接続される。ＮＭＯＳトランジスタＮＴ０は、記憶ノードＮＤ４と電源線ＶＳＳとの間に接続され、ゲートが記憶ノードＮＤ５に接続される。

ＰチャネルＭＯＳトランジスタＰＴ１は、電源線ＶＤＤと記憶ノードＮＤ５との間に接続され、ゲートが記憶ノードＮＤ４に接続される。ＮチャネルＭＯＳトランジスタＮＴ１は、記憶ノードＮＤ５と電源線ＶＳＳとの間に接続され、ゲートが記憶ノードＮＤ４に接続される。

ＮチャネルＭＯＳトランジスタＮＴ０およびＰチャネルＭＯＳトランジスタＰＴ０は、インバータを構成する。ＮチャネルＭＯＳトランジスタＮＴ１およびＰチャネルＭＯＳトランジスタＰＴ１も、インバータを構成する。一方のインバータの出力は、他方のインバータの入力に接続される。ＮチャネルＭＯＳトランジスタＮＴ０およびＮＴ１と、ＰチャネルＭＯＳトランジスタＰＴ０およびＰＴ１とによって構成されたフリップフロップは、１ビットの情報を保持する。

（メモリセルのレイアウト）
図２０は、実施形態３に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その１）である。

図２０を参照して、一例としてＦｉｎＦＥＴのレイアウト構成について説明する。
拡散層がストライプコンタクト（フィン）として形成される。

ＰウェルＰＷ０には、データセルＤＣ０を構成するＮチャネルＭＯＳトランジスタＮＡ２，ＮＴ２と、マスクデータセルＭＤＣ０を構成するＮチャネルＭＯＳトランジスタＮＡ０，ＮＴ０とが配置される。

ＮウェルＮＷ０には、データセルＤＣ０を構成するＰチャネルＭＯＳトランジスタＰＴ２，ＰＴ３と、マスクデータセルＭＤＣ０を構成するＰチャネルＭＯＳトランジスタＰＴ０，ＰＴ１とが配置される。

ＰウェルＰＷ１には、データセルＤＣ０を構成するＮチャネルＭＯＳトランジスタＮＡ３、ＮＴ３と、マスクデータセルＭＤＣ０を構成するＮチャネルＭＯＳトランジスタＮＡ１，ＮＴ１とが配置される。

また、論理演算セルＬＣＡ０を構成するＮチャネルＭＯＳトランジスタＮＳ０〜ＮＳ３と、論理演算セルＬＣＢ０を構成するＮチャネルＭＯＳトランジスタＮＳ４〜ＮＳ７とが配置される。

拡散層を形成するフィンＦ２，Ｆ４，Ｆ６，Ｆ８，Ｆ１０，Ｆ１２，Ｆ１４，Ｆ１６，Ｆ１８，Ｆ２０，Ｆ２２は、半導体基板の平面から垂直に突出した突起半導体層からなり、Ｙ方向に沿って延在して配置される。

ＮチャネルＭＯＳトランジスタＮＴ２は、フィンＦ２，Ｆ４と交差する方向に設けられたゲートＧ２を有し、ソースは、ＬＩＣＬ２を介してフィンＦ２，Ｆ４と接続される。ドレインは、ＬＩＣＬ４を介してフィンＦ２，Ｆ４と接続される。

ＮチャネルＭＯＳトランジスタＮＡ２は、フィンＦ２，Ｆ４と交差する方向に設けられたゲートＧ４を有し、ソースは、ＬＩＣＬ６を介してフィンＦ２，Ｆ４と接続される。

ＮチャネルＭＯＳトランジスタＮＴ２およびＮチャネルＭＯＳトランジスタＮＡ２のドレインは共通ノードとしてＬＩＣＬ４と接続される。

ゲートＧ４には、フィンＦ２，Ｆ４と交差する位置の上にＬＩＣＬ５が設けられる。
ＰチャネルＭＯＳトランジスタＰＴ２は、フィンＦ６と交差する方向に設けられたゲートＧ２を有し、ソースは、ＬＩＣＬ１２を介してフィンＦ６と接続される。ドレインは、ＬＩＣＬ４を介してフィンＦ４およびゲートＧ１２と接続される。

本例においては、ＰチャネルＭＯＳトランジスタＰＴ２とＮチャネルＭＯＳトランジスタＮＴ２のゲートは共通化されている。

ＰチャネルＭＯＳトランジスタＰＴ３は、フィンＦ２２と交差する方向に設けられたゲートＧ１２を有し、ソースは、ＬＩＣＬ２２を介してフィンＦ２２と接続される。ドレインは、ＬＩＣＬ２０を介してフィンＦ２２およびゲートＧ２と接続される。本例においては、ＰチャネルＭＯＳトランジスタＰＴ３とＮチャネルＭＯＳトランジスタＮＴ３のゲートは共通化されている。

ＮチャネルＭＯＳトランジスタＮＡ３は、フィンＦ８，Ｆ１０と交差する方向に設けられたゲートＧ１３を有し、ソースは、ＬＩＣＬ２６を介してフィンＦ８，Ｆ１０と接続される。ドレインは、ＬＩＣＬ２０を介してフィンＦ８，Ｆ１０と接続される。

ＮチャネルＭＯＳトランジスタＮＴ３は、フィンＦ８，Ｆ１０と交差する方向に設けられたゲートＧ１２を有し、ソースは、ＬＩＣＬ３０を介してフィンＦ８，Ｆ１０と接続される。ＮチャネルＭＯＳトランジスタＮＡ３およびＮチャネルＭＯＳトランジスタＮＴ３のドレインは共通ノードとしてＬＩＣＬ２０と接続される。

ゲートＧ１３には、フィンＦ８、Ｆ１０と交差する位置の上にＬＩＣＬ２９が設けられる。

ＮチャネルＭＯＳトランジスタＮＳ２は、フィンＦ１２，Ｆ１４と交差する方向に設けられたゲートＧ１８を有し、ソースは、ＬＩＣＬ３６を介してフィンＦ１２，Ｆ１４と接続される。ドレインは、ＬＩＣＬ４０を介してフィンＦ１２，Ｆ１４と接続される。

ゲートＧ１８には、フィンＦ１２，Ｆ１４と交差する位置の上にＬＩＣＬ３８が設けられる。

ＮチャネルＭＯＳトランジスタＮＳ３は、フィンＦ１２，Ｆ１４と交差する方向に設けられたゲートＧ２０を有し、ソースは、ＬＩＣＬ４４を介してフィンＦ１２，Ｆ１４と接続される。ドレインは、ＬＩＣＬ４０を介してフィンＦ１２，Ｆ１４と接続される。

ゲートＧ２０には、フィンＦ１２，Ｆ１４と交差する位置の上にＬＩＣＬ４２が設けられる。

ＮチャネルＭＯＳトランジスタＮＳ６は、フィンＦ１６，Ｆ１８と交差する方向に設けられたゲートＧ２６を有し、ソースは、ＬＩＣＬ５４を介してフィンＦ１６，Ｆ１８と接続される。ドレインは、ＬＩＣＬ５８を介してフィンＦ１６，Ｆ１８と接続される。

ゲートＧ２６には、フィンＦ１６，Ｆ１８と交差する位置の上にＬＩＣＬ５６が設けられる。

ＮチャネルＭＯＳトランジスタＮＳ７は、フィンＦ１６，Ｆ１８と交差する方向に設けられたゲートＧ２８を有し、ソースは、ＬＩＣＬ６２を介してフィンＦ１６，Ｆ１８と接続される。ドレインは、ＬＩＣＬ５８を介してフィンＦ１６，Ｆ１８と接続される。

ゲートＧ２８には、フィンＦ１６，Ｆ１８と交差する位置の上にＬＩＣＬ６０が設けられる。

ＮチャネルＭＯＳトランジスタＮＡ０は、フィンＦ２，Ｆ４と交差する方向に設けられたゲートＧ６を有し、ソースは、ＬＩＣＬ６を介してフィンＦ２，Ｆ４と接続される。ドレインは、ＬＩＣＬ８を介してフィンＦ２，Ｆ４と接続される。

ゲートＧ６には、フィンＦ２，Ｆ４と交差する位置の上にＬＩＣＬ７が設けられる。
ＰチャネルＭＯＳトランジスタＰＴ１は、フィンＦ２０と交差する方向に設けられたゲートＧ８を有し、ソースは、ＬＩＣＬ１８を介してフィンＦ２０と接続される。ドレインは、ＬＩＣＬ８を介してフィンＦ２０およびゲートＧ１４と接続される。本例においては、ＰチャネルＭＯＳトランジスタＰＴ０とＮチャネルＭＯＳトランジスタＮＴ０のゲートは共通化されている。

ＰチャネルＭＯＳトランジスタＰＴ１は、フィンＦ２２と交差する方向に設けられたゲートＧ１４を有し、ソースは、ＬＩＣＬ２２を介してフィンＦ２２と接続される。ドレインは、ＬＩＣＬ２４を介してフィンＦ２２およびゲートＧ８と接続される。本例においては、ＰチャネルＭＯＳトランジスタＰＴ１とＮチャネルＭＯＳトランジスタＮＴ１のゲートは共通化されている。

ＮチャネルＭＯＳトランジスタＮＴ１は、フィンＦ８，Ｆ１０と交差する方向に設けられたゲートＧ１４を有し、ソースは、ＬＩＣＬ３０を介してフィンＦ８，Ｆ１０と接続される。ドレインは、ＬＩＣＬ２４を介してフィンＦ８，Ｆ１０と接続される。

ＮチャネルＭＯＳトランジスタＮＡ１は、フィンＦ８，Ｆ１０と交差する方向に設けられたゲートＧ１６を有し、ソースは、ＬＩＣＬ３４を介してフィンＦ８，Ｆ１０と接続される。

ＮチャネルＭＯＳトランジスタＮＡ１およびＮチャネルＭＯＳトランジスタＮＴ１のドレインは共通ノードとしてＬＩＣＬ２４と接続される。

ゲートＧ１６には、フィンＦ８，Ｆ１０と交差する位置の上にＬＩＣＬ３３が設けられる。

ＮチャネルＭＯＳトランジスタＮＳ１は、フィンＦ１２，Ｆ１４と交差する方向に設けられたゲートＧ２２を有し、ソースは、ＬＩＣＬ４４を介してフィンＦ１２，Ｆ１４と接続される。ドレインは、ＬＩＣＬ４８を介してフィンＦ１２，Ｆ１４と接続される。

ＮチャネルＭＯＳトランジスタＮＳ０は、フィンＦ１２，Ｆ１４と交差する方向に設けられたゲートＧ２４を有し、ソースは、ＬＩＣＬ５２を介してフィンＦ１２，Ｆ１４と接続される。ドレインは、ＬＩＣＬ４８を介してフィンＦ１２，Ｆ１４と接続される。

ゲートＧ２４には、フィンＦ１２，Ｆ１４と交差する位置の上にＬＩＣＬ５０が設けられる。

ＮチャネルＭＯＳトランジスタＮＳ５は、フィンＦ１６，Ｆ１８と交差する方向に設けられたゲートＧ３０を有し、ソースは、ＬＩＣＬ６２を介してフィンＦ１６，Ｆ１８と接続される。ドレインは、ＬＩＣＬ６６を介してフィンＦ１６，Ｆ１８と接続される。

ゲートＧ３０には、フィンＦ１６，Ｆ１８と交差する位置の上にＬＩＣＬ６４が設けられる。

ＮチャネルＭＯＳトランジスタＮＳ４は、フィンＦ１６，Ｆ１８と交差する方向に設けられたゲートＧ３２を有し、ソースは、ＬＩＣＬ７０を介してフィンＦ１６，Ｆ１８と接続される。ドレインは、ＬＩＣＬ６６を介してフィンＦ１６，Ｆ１８と接続される。

ゲートＧ３２には、フィンＦ１６，Ｆ１８と交差する位置の上にＬＩＣＬ６８が設けられる。

実施形態３においては、ウェル領域ＰＷ１に形成されるＮチャネルＭＯＳトランジスタＮＳ３およびＮチャネルＭＯＳトランジスタＮＳ７のゲートは、共通ノードであるがそれぞれ独立に設けられている。また、ＮチャネルＭＯＳトランジスタＮＳ１およびＮチャネルＭＯＳトランジスタＮＳ５のゲートは、共通ノードであるがそれぞれ独立に設けられている。

従来では、ＮチャネルＭＯＳトランジスタＮＳ３およびＮチャネルＭＯＳトランジスタＮＳ７のゲートは共通ノードであるため共通のゲート配線で形成される場合が一般的であった。また、ＮチャネルＭＯＳトランジスタＮＳ１およびＮチャネルＭＯＳトランジスタＮＳ５のゲートは共通ノードであるため共通のゲート配線で形成される場合が一般的である。

しかしながら、一般的にゲート配線は高抵抗な材料で形成される場合が多い。
実施形態３においては、ゲート配線を共通化するのではなく、分断して短くすることによりゲート配線の抵抗を抑制する。具体的には、上層の金属配線層を用いて共通ノードを接続する。

図２１は、実施形態３に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その２）である。

図２１を参照して、第１金属配線層までの配線構造が示されている。
ＬＩＣＬ２は、ビアＶ７０を介して第１金属配線層の配線Ｍ７０（接地電圧ＶＳＳ）と接続される。

ＬＩＣＬ５は、ビアＶ７１を介して配線Ｍ７１（ワード線ＷＬ１）と接続される。
ＬＩＣＬ６は、ビアＶ７５を介して配線Ｍ７５（ビット線ＢＬ０）と接続される。

ＬＩＣＬ７は、ビアＶ７２を介して配線Ｍ７２（ワード線ＷＬ０）と接続される。
ＬＩＣＬ１０は、ビアＶ７３を介して配線Ｍ７３（接地電圧ＶＳＳ）と接続される。

ＬＩＣＬ１２は、ビアＶ７４を介して配線Ｍ７４（電源電圧ＶＤＤ）と接続される。
ＬＩＣＬ２２は、ビアＶ８０を介して配線Ｍ８０（電源電圧ＶＤＤ）と接続される。

ＬＩＣＬ１８は、ビアＶ７８を介して配線Ｍ７８（電源電圧ＶＤＤ）と接続される。
ＬＩＣＬ２６は、ビアＶ８３を介して配線Ｍ８３（ビット線／ＢＬ０）と接続される。

ＬＩＣＬ２９は、ビアＶ８４を介して配線Ｍ８４（ワード線ＷＬ１）と接続される。
ＬＩＣＬ２８は、ビアＶ８５を介して配線Ｍ８５と接続される。

ＬＩＣＬ４２は、ビアＶ８５Ａを介して配線Ｍ８５と接続される。
ＬＩＣＬ６０は、ビアＶ８５Ｂを介して配線Ｍ８５と接続される。

ＬＩＣＬ３０は、ビアＶ８１を介して配線Ｍ８１（接地電圧ＶＳＳ）と接続される。
ＬＩＣＬ３２は、ビアＶ７９を介して配線Ｍ７９と接続される。

ＬＩＣＬ４６は、ビアＶ７９Ａを介して配線Ｍ７９と接続される。
ＬＩＣＬ６４は、ビアＶ７９Ｂを介して配線Ｍ７９と接続される。

ＬＩＣＬ３３は、ビアＶ８６を介して配線Ｍ８６（ワード線ＷＬ０）と接続される。
ＬＩＣＬ３４は、ビアＶ８２を介して配線Ｍ８２（ビット線／ＢＬ０）と接続される。

ＬＩＣＬ３６は、ビアＶ８７を介して第１金属配線層の配線Ｍ８７（接地電圧ＶＳＳ）と接続される。

ＬＩＣＬ５４は、ビアＶ８７Ａを介して配線Ｍ８７（接地電圧ＶＳＳ）と接続される。
ＬＩＣＬ３８は、ビアＶ８８を介して配線Ｍ８８（／サーチ線ＳＬＡ０）と接続される。

ＬＩＣＬ４４は、ビアＶ８９を介して配線Ｍ８９（マッチ線ＭＬＡ０）と接続される。
ＬＩＣＬ５０は、ビアＶ９０を介して配線Ｍ９０（サーチ線ＳＬＡ０）と接続される。

ＬＩＣＬ５６は、ビアＶ９４を介して配線Ｍ９４（／サーチ線ＳＬＢ０）と接続される。

ＬＩＣＬ６２は、ビアＶ９３を介して配線Ｍ９３（マッチ線ＭＬＢ０）と接続される。
ＬＩＣＬ６８は、ビアＶ９２を介して配線Ｍ９２（サーチ線ＳＬＢ０）と接続される。

図２２は、実施形態３に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その３）である。

図２２を参照して、第２金属配線層までの配線構造が示されている。
具体的には、Ｙ方向に沿って第２金属配線層の配線が形成される。第２金属配線層の配線は、第１金属配線層の配線を覆う層間絶縁膜の上に形成されている。

本例においては、配線ＭＴ２，ＭＴ４，ＭＴ６，ＭＴ８，ＭＴ１０，ＭＴ１２，ＭＴ１６，ＭＴ１８，ＭＴ２０、ＭＴ２２，ＭＴ２４，ＭＴ２６，ＭＴ２８，ＭＴ３０，ＭＴ３２，ＭＴ３４，ＭＴ３６，ＭＴ３８，ＭＴ４０が設けられる。

配線ＭＴ６（接地電圧ＶＳＳ）は、ビアＶＡ６を介して配線Ｍ７０と接続され、ビアＶＡ８を介して配線Ｍ７３と接続される。

配線ＭＴ８（ビット線ＢＬ０）は、ビアＶＡ１０を介して配線Ｍ７５と接続される。
配線ＭＴ１０（電源電圧ＶＤＤ）は、ビアＶＡ１２を介して配線Ｍ７４と接続され、ビアＶＡ１４を介して配線Ｍ８０と接続され、ビアＶＡ１６を介して配線Ｍ７８と接続される。

配線ＭＴ１６（ソース線接ＳＬＡ０）は、ビアＶＡ３８を介して配線Ｍ９０と接続される。

配線ＭＴ１８（接地電圧ＶＳＳ）は、ビアＶＡ３６を介して配線Ｍ８７と接続される。
配線ＭＴ２０（ソース線／ＳＬＡ０）は、ビアＶＡ３７を介して配線Ｍ８８と接続される。

配線ＭＴ２２（ソース線ＳＬＢ０）は、ビアＶＡ４６を介して配線Ｍ９２と接続される。

配線ＭＴ２４（接地電圧ＶＳＳ）は、ビアＶＡ４０を介して配線Ｍ８７と接続される。
配線ＭＴ２６（ソース線／ＳＬＢ０）は、ビアＶＡ３９を介して配線Ｍ９４と接続される。

配線ＭＴ３６（ワード線ＷＬ１）は、ビアＶＡ２４を介して配線Ｍ８４と接続される。
配線ＭＴ４０（接地電圧ＶＳＳ）は、ビアＶＡ２５を介して配線Ｍ８１と接続される。

配線ＭＴ３２（マッチ線ＭＬＡ０）は、ビアＶＡ３５を介して配線Ｍ８９と接続される。

配線ＭＴ２８（マッチ線ＭＬＢ０）は、ビアＶＡ４２を介して配線Ｍ９３と接続される。

配線ＭＴ３８（ワード線ＷＬ０）は、ビアＶＡ２６を介して配線Ｍ８６と接続される。
配線ＭＴ３４（接地電圧ＶＳＳ）は、ビアＶＡ３４を介して配線Ｍ９１と接続される。

配線ＭＴ３０（接地電圧ＶＳＳ）は、ビアＶＡ４４を介して配線Ｍ９１と接続される。
図２３は、実施形態３に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その４）である。

図２３を参照して、第３金属配線層までの配線構造が示されている。
本例においては、配線ＭＴ４０，ＭＴ４２，ＭＴ４４，ＭＴ４５，ＭＴ４６，ＭＴ４８，ＭＴ５０が設けられる。

第３金属配線層の配線ＭＴ４０（接地電圧ＶＳＳ）は、ビアＶＡ５０を介して配線ＭＴ６と接続され、ビアＶＡ６６を介して配線ＭＴ１８と接続され、ビアＶＡ７２を介して配線ＭＴ２４と接続される。

配線ＭＴ４４（マッチ線ＭＬＢ０）は、ビアＶＡ７４を介して配線ＭＴ２８と接続される。

配線ＭＴ４５（接地電圧ＶＳＳ）は、ビアＶＡ６２を介して配線ＭＴ４０と接続される。

配線ＭＴ４６（マッチ線ＭＬＡ０）は、ビアＶＡ６８を介して配線ＭＴ３２と接続される。

配線ＭＴ５０（接地電圧ＶＳＳ）は、ビアＶＡ５６を介して配線ＭＴ６と接続され、ビアＶＡ７０を介して配線ＭＴ３４と接続され、ビアＶＡ７６を介して配線ＭＴ３０と接続される。

また、ＰウェルＰＷ１に形成されるＮチャネルＭＯＳトランジスタＮＳ３およびＮチャネルＭＯＳトランジスタＮＳ７のゲートをそれぞれ独立に設けて、上層の金属配線層で接続する。また、ＰウェルＰＷ１に形成されるＮチャネルＭＯＳトランジスタＮＳ１およびＮチャネルＭＯＳトランジスタＮＳ５のゲートをそれぞれ独立に設けて、上層の金属配線層で接続する。

（実施形態３の変形例）
実施形態３の変形例においては、ＮチャネルＭＯＳトランジスタを形成するＰウェル領域を左右で均一にするレイアウト構成について説明する。

（メモリセルのレイアウト）
図２４は、実施形態３の変形例に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その１）である。

図２４を参照して、一例としてＦｉｎＦＥＴのレイアウト構成について説明する。
拡散層がストライプコンタクト（フィン）として形成される。

図２０の構成と比較して、Ｐ型導電型のＰウェルＰＷ０と、Ｎ型導電型のＮウェルＮＷ０と、Ｐ型導電型のＰウェルＰＷ１とが順に形成され、ＰウェルＰＷ０とＰＷ１との面積が同じ大きさで設けられている。

また、ＰウェルＰＷ０には、論理演算セルＬＣＡ０を構成するＮチャネルＭＯＳトランジスタＮＳ０〜ＮＳ３が配置される。

また、論理演算セルＬＣＢ０を構成するＮチャネルＭＯＳトランジスタＮＳ４〜ＮＳ７が配置される。

ＮチャネルＭＯＳトランジスタＮＳ２は、フィンＦ１６，Ｆ１８と交差する方向に設けられたゲートＧ２６を有し、ソースは、ＬＩＣＬ５４を介してフィンＦ１６，Ｆ１８と接続される。ドレインは、ＬＩＣＬ５８を介してフィンＦ１６，Ｆ１８と接続される。

ＮチャネルＭＯＳトランジスタＮＳ３は、フィンＦ１６，Ｆ１８と交差する方向に設けられたゲートＧ２８を有し、ソースは、ＬＩＣＬ６２を介してフィンＦ１６，Ｆ１８と接続される。ドレインは、ＬＩＣＬ５８を介してフィンＦ１６，Ｆ１８と接続される。

ＮチャネルＭＯＳトランジスタＮＳ６は、フィンＦ１２，Ｆ１４と交差する方向に設けられたゲートＧ１８を有し、ソースは、ＬＩＣＬ３６を介してフィンＦ１２，Ｆ１４と接続される。ドレインは、ＬＩＣＬ４０を介してフィンＦ１２，Ｆ１４と接続される。

ＮチャネルＭＯＳトランジスタＮＳ７は、フィンＦ１２，Ｆ１４と交差する方向に設けられたゲートＧ２０を有し、ソースは、ＬＩＣＬ４４を介してフィンＦ１２，Ｆ１４と接続される。ドレインは、ＬＩＣＬ４０を介してフィンＦ１２，Ｆ１４と接続される。

ＮチャネルＭＯＳトランジスタＮＳ１は、フィンＦ１６，Ｆ１８と交差する方向に設けられたゲートＧ３０を有し、ソースは、ＬＩＣＬ６２を介してフィンＦ１６，Ｆ１８と接続される。ドレインは、ＬＩＣＬ６６を介してフィンＦ１６，Ｆ１８と接続される。

ＮチャネルＭＯＳトランジスタＮＳ０は、フィンＦ１６，Ｆ１８と交差する方向に設けられたゲートＧ３２を有し、ソースは、ＬＩＣＬ７０を介してフィンＦ１６，Ｆ１８と接続される。ドレインは、ＬＩＣＬ６６を介してフィンＦ１６，Ｆ１８と接続される。

ゲートＧ６には、フィンＦ２，Ｆ４と交差する位置の上にＬＩＣＬ７が設けられる。
ＰチャネルＭＯＳトランジスタＰＴ０は、フィンＦ２０と交差する方向に設けられたゲートＧ８を有し、ソースは、ＬＩＣＬ１８を介してフィンＦ２０と接続される。ドレインは、ＬＩＣＬ８を介してフィンＦ２０およびゲートＧ１４と接続される。本例においては、ＰチャネルＭＯＳトランジスタＰＴ０とＮチャネルＭＯＳトランジスタＮＴ０のゲートは共通化されている。

ＮチャネルＭＯＳトランジスタＮＳ５は、フィンＦ１２，Ｆ１４と交差する方向に設けられたゲートＧ２２を有し、ソースは、ＬＩＣＬ４４を介してフィンＦ１２，Ｆ１４と接続される。ドレインは、ＬＩＣＬ４８を介してフィンＦ１２，Ｆ１４と接続される。

ＮチャネルＭＯＳトランジスタＮＳ４は、フィンＦ１２，Ｆ１４と交差する方向に設けられたゲートＧ２４を有し、ソースは、ＬＩＣＬ５２を介してフィンＦ１２，Ｆ１４と接続される。ドレインは、ＬＩＣＬ４８を介してフィンＦ１２，Ｆ１４と接続される。

実施形態３の変形例においては、ウェル領域ＰＷ１に形成されるＮチャネルＭＯＳトランジスタＮＴ３およびＮチャネルＭＯＳトランジスタＮＳ７のゲートは、共通ノードであるがそれぞれ独立に設けられている。また、ＮチャネルＭＯＳトランジスタＮＴ１およびＮチャネルＭＯＳトランジスタＮＳ５のゲートは、共通ノードであるがそれぞれ独立に設けられている。

従来では、ＮチャネルＭＯＳトランジスタＮＴ３およびＮチャネルＭＯＳトランジスタＮＳ７のゲートは共通ノードであるため共通のゲート配線で形成される場合が一般的であった。また、ＮチャネルＭＯＳトランジスタＮＴ１およびＮチャネルＭＯＳトランジスタＮＳ５のゲートは共通ノードであるため共通のゲート配線で形成される場合が一般的である。

しかしながら、一般的にゲート配線は高抵抗な材料で形成される場合が多い。
実施形態３の変形例においては、ゲート配線を共通化するのではなく、分断して短くすることによりゲート配線の抵抗を抑制する。具体的には、上層の金属配線層を用いて共通ノードを接続する。

図２５は、実施形態３の変形例に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その２）である。

図２５を参照して、第１金属配線層までの配線構造が示されている。
ＬＩＣＬ２は、ビアＶ７０を介して第１金属配線層の配線Ｍ１００（接地電圧ＶＳＳ）と接続される。

ＬＩＣＬ７は、ビアＶ７２を介して配線Ｍ７２（ワード線ＷＬ０）と接続される。
ＬＩＣＬ１０は、ビアＶ７３を介して配線Ｍ１１２（接地電圧ＶＳＳ）と接続される。

ＬＩＣＬ４２は、ビアＶ８５Ａを介して配線Ｍ８５と接続される。
ＬＩＣＬ３０は、ビアＶ８１を介して配線Ｍ８１（接地電圧ＶＳＳ）と接続される。

ＬＩＣＬ３２は、ビアＶ７９を介して配線Ｍ７９と接続される。
ＬＩＣＬ４６は、ビアＶ７９Ａを介して配線Ｍ７９と接続される。

ＬＩＣＬ３８は、ビアＶ８８を介して配線Ｍ８８（／サーチ線ＳＬＢ０）と接続される。

ＬＩＣＬ４４は、ビアＶ８９を介して配線Ｍ８９（マッチ線ＭＬＡ０）と接続される。
ＬＩＣＬ５０は、ビアＶ９０を介して配線Ｍ９０（サーチ線ＳＬＢ０）と接続される。

ＬＩＣＬ５４は、ビアＶ１００を介して配線Ｍ１００（接地電圧ＶＳＳ）と接続される。

ＬＩＣＬ５６は、ビアＶ１０２を介して配線Ｍ１０２（／サーチ線ＳＬＡ０）と接続される。

ＬＩＣＬ６０は、ビアＶ１０４を介して配線Ｍ１０４と接続される。
配線Ｍ１０４は、ビアＶ１０４Ａを介してＬＩＣＬ４と接続される。

ＬＩＣＬ６２は、ビアＶ１０６を介して配線Ｍ１０６（マッチ線ＭＬＢ０）と接続される。

ＬＩＣＬ６４は、ビアＶ１０８を介して配線Ｍ１０８と接続される。
配線Ｍ１０８は、ビアＶ１０８Ａを介してＬＩＣＬ８と接続される。

ＬＩＣＬ６８は、ビアＶ１１０を介して配線Ｍ１１０（サーチ線ＳＬＡ０）と接続される。

ＬＩＣＬ７０は、ビアＶ１１２を介して配線Ｍ１１２（接地電圧ＶＳＳ）と接続される。

図２６は、実施形態３の変形例に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その３）である。

図２６を参照して、第２金属配線層までの配線構造が示されている。
具体的には、Ｙ方向に沿って第２金属配線層の配線が形成される。第２金属配線層の配線は、第１金属配線層の配線を覆う層間絶縁膜の上に形成されている。

本例においては、配線ＭＴ２，ＭＴ４，ＭＴ８，ＭＴ１０，ＭＴ１２，ＭＴ１６，ＭＴ１８，ＭＴ２０、ＭＴ２２，ＭＴ２４，ＭＴ２６，ＭＴ２８，ＭＴ３０，ＭＴ３２，ＭＴ３４，ＭＴ３６，ＭＴ３８，ＭＴ４０が設けられる。

配線ＭＴ１６（ソース線接／ＳＬＢ０）は、ビアＶＡ８８を介して配線Ｍ８８と接続される。

配線ＭＴ１８（接地電圧ＶＳＳ）は、ビアＶＡ３６を介して配線Ｍ８７と接続される。
配線ＭＴ２０（ソース線ＳＬＢ０）は、ビアＶＡ３７を介して配線Ｍ９０と接続される。

配線ＭＴ３２（マッチ線ＭＬＢ０）は、ビアＶＡ３０を介して配線Ｍ８９と接続される。

配線ＭＴ３４（接地電圧ＶＳＳ）は、ビアＶＡ３４を介して配線Ｍ９１と接続される。
配線ＭＴ２２（ソース線／ＳＬＡ０）は、ビアＶＡ４６を介して配線Ｍ１０２と接続される。

配線ＭＴ２４（接地電圧ＶＳＳ）は、ビアＶＡ４０を介して配線Ｍ１００と接続される。

配線ＭＴ２６（ソース線ＳＬＡ０）は、ビアＶＡ３９を介して配線Ｍ１１０と接続される。

配線ＭＴ２８（マッチ線ＭＬＡ０）は、ビアＶＡ４２を介して配線Ｍ１０６と接続される。

配線ＭＴ３８（ワード線ＷＬ０）は、ビアＶＡ２６を介して配線Ｍ８６と接続される。
配線ＭＴ４（ワード線ＷＬ０）は、ビアＶＡ４を介して配線Ｍ７２と接続される。

配線ＭＴ３０（接地電圧ＶＳＳ）は、ビアＶＡ４４を介して配線Ｍ１１２と接続される。

図２７は、実施形態３の変形例に従うメモリセルＭＣ０＃０のレイアウト構成を説明する図（その４）である。

図２７を参照して、第３金属配線層までの配線構造が示されている。
本例においては、配線ＭＴ４０，ＭＴ４２，ＭＴ４４，ＭＴ４５，ＭＴ４６，ＭＴ４８，ＭＴ５０が設けられる。

第３金属配線層の配線ＭＴ４０（接地電圧ＶＳＳ）は、ビアＶＡ６６を介して配線ＭＴ２４と接続され、ビアＶＡ７２を介して配線ＭＴ１８と接続される。

配線ＭＴ４４（マッチ線ＭＬＢ０）は、ビアＶＡ７４を介して配線ＭＴ３２と接続される。

配線ＭＴ４６（マッチ線ＭＬＡ０）は、ビアＶＡ６８を介して配線ＭＴ２８と接続される。

配線ＭＴ５０（接地電圧ＶＳＳ）は、ビアＶＡ７０を介して配線ＭＴ３０と接続され、ビアＶＡ７６を介して配線ＭＴ３４と接続される。

また、ＰウェルＰＷ１に形成されるＮチャネルＭＯＳトランジスタＮＴ３およびＮチャネルＭＯＳトランジスタＮＳ７のゲートをそれぞれ独立に設けて、上層の金属配線層で接続する。また、ＰウェルＰＷ１に形成されるＮチャネルＭＯＳトランジスタＮＴ１およびＮチャネルＭＯＳトランジスタＮＳ５のゲートをそれぞれ独立に設けて、上層の金属配線層で接続する。

実施形態３の変形例においては、ＮチャネルＭＯＳトランジスタを形成するＰウェル領域を左右で均一にするレイアウト構成にしている。ポートＡ側とポートＢ側を構成するトランジスタを左右に配置することによりゲートと拡散層とは左右対称になるためセル特性のばらつきを改善することも可能である。

なお、上記の付記における参照符号は一例であって、これに限定されるものではない。
以上、本開示によってなされた発明を実施形態に基づき具体的に説明したが、本開示は実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１００，１０００，１０００＃半導体記憶装置、１０２行デコーダ、１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂサーチドライバ、１０８，１１０読出／書込回路、１１２Ａ，１１２Ｂプリチャージ＆エンコード回路、ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１ビット線、ＤＣ０データセル、ＬＣＡ０，ＬＣＢ０論理演算セル、ＳＬＡ０，ＳＬＡ１，ＳＬＢ０，ＳＬＢ１サーチ線、ＷＬ０，ＷＬ１ワード線。

Claims

ワード線と、
正相ビット線と、
逆相ビット線と、
第１のＮチャネルＭＯＳトランジスタおよび第１のＰチャネルＭＯＳトランジスタを含んでＣＭＯＳインバータを構成する第１のＣＭＯＳインバータと、
第２のＮチャネルＭＯＳトランジスタおよび第２のＰチャネルＭＯＳトランジスタを含んでＣＭＯＳインバータを構成するとともに、当該ＣＭＯＳインバータの入力端子が第１の記憶ノードとして前記第１のＣＭＯＳインバータの出力端子に接続され、当該ＣＭＯＳインバータの出力端子が第２の記憶ノードとして前記第１のＣＭＯＳインバータの入力端子に接続された第２のＣＭＯＳインバータと、
ゲートが前記ワード線に接続され、ドレインが前記正相ビット線に接続され、ソースが前記第１の記憶ノードに接続された第３のＮチャネルＭＯＳトランジスタと、
ゲートが前記ワード線に接続され、ドレインが前記逆相ビット線に接続され、ソースが前記第２の記憶ノードに接続された第４のＮチャネルＭＯＳトランジスタとを備え、
前記第１のＮチャネルＭＯＳトランジスタは、第１のゲートを有し、
前記第１のＰチャネルＭＯＳトランジスタは、第２のゲートを有し、
前記第２のＮチャネルＭＯＳトランジスタは、第３のゲートを有し、
前記第２のＰチャネルＭＯＳトランジスタは、第４のゲートを有し、
前記第１のＮチャネルＭＯＳトランジスタの前記第１のゲートを形成する第１ゲート配線および前記第１のＰチャネルＭＯＳトランジスタの前記第２のゲートを形成する第２ゲート配線は、上層の金属配線層に形成される第１のメタルを介して互いに接続され、
前記第２のＮチャネルＭＯＳトランジスタの前記第３のゲートを形成する第３ゲート配線および前記第２のＰチャネルＭＯＳトランジスタの前記第４のゲートを形成する第４ゲート配線は、前記上層の金属配線層に形成される第２のメタルを介して互いに接続される、半導体記憶装置。
前記第１および第２のＮチャネルＭＯＳトランジスタおよび第１および第２のＰチャネルＭＯＳトランジスタは、Ｆｉｎ型のトランジスタである、請求項１記載の半導体記憶装置。
前記Ｆｉｎ型のトランジスタは、チャネルを形成するためのストライプコンタクトを有し、
前記第１のＮチャネルＭＯＳトランジスタの前記第１のゲート配線は、第１ストライプコンタクトを跨ぐように形成され、前記第１ストライプコンタクトと前記第１のゲート配線とが交差する部分の上に第１ビアを介して前記第１のメタルと接続され、
前記第１のＰチャネルＭＯＳトランジスタの前記第２のゲート配線は、第２ストライプコンタクトを跨ぐように形成され、前記第２ストライプコンタクトと前記第２のゲート配線とが交差する部分の上に第２ビアを介して前記第１のメタルと接続され、
前記第２のＮチャネルＭＯＳトランジスタの前記第３のゲート配線は、第３ストライプコンタクトを跨ぐように形成され、前記第３ストライプコンタクトと前記第３のゲート配線とが交差する部分の上に第３ビアを介して前記第２のメタルと接続され、
前記第２のＰチャネルＭＯＳトランジスタの前記第４のゲート配線は、第４ストライプコンタクトを跨ぐように形成され、前記第４ストライプコンタクトと前記第４のゲート配線とが交差する部分の上に第４ビアを介して前記第２のメタルと接続される、請求項２記載の半導体記憶装置。
前記第１、第２、第３および第４のゲート配線は、ゲートカットマスクパターンにより形成される、請求項３記載の半導体記憶装置。
ワード線と、
読出ワード線と、
正相ビット線と、
逆相ビット線と、
読出ビット線と、
第１のＮチャネルＭＯＳトランジスタおよび第１のＰチャネルＭＯＳトランジスタを含んでＣＭＯＳインバータを構成する第１のＣＭＯＳインバータと、
第２のＮチャネルＭＯＳトランジスタおよび第２のＰチャネルＭＯＳトランジスタを含んでＣＭＯＳインバータを構成するとともに、当該ＣＭＯＳインバータの入力端子が第１の記憶ノードとして前記第１のＣＭＯＳインバータの出力端子に接続され、当該ＣＭＯＳインバータの出力端子が第２の記憶ノードとして前記第１のＣＭＯＳインバータの入力端子に接続された第２のＣＭＯＳインバータと、
ゲートが前記ワード線に接続され、ドレインが前記正相ビット線に接続され、ソースが前記第１の記憶ノードに接続された第３のＮチャネルＭＯＳトランジスタと、
ゲートが前記ワード線に接続され、ドレインが前記逆相ビット線に接続され、ソースが前記第２の記憶ノードに接続された第４のＮチャネルＭＯＳトランジスタと、
ゲートが前記第１の記憶ノードに接続され、ソースが固定電圧に接続される第５のＮチャネルＭＯＳトランジスタと、
ゲートが前記読出ワード線に接続され、ソースが前記第５のＮチャネルＭＯＳトランジスタのドレインに接続され、ドレインが前記読出ビット線に接続される第６のＮチャネルＭＯＳトランジスタとを備え、
前記第１のＮチャネルＭＯＳトランジスタは、第１のゲートを有し、
前記第２のＮチャネルＭＯＳトランジスタは、第２のゲートを有し、
前記第５のＮチャネルＭＯＳトランジスタは、第３のゲートを有し、
前記第６のＮチャネルＭＯＳトランジスタは、第４のゲートを有し、
前記第１のＮチャネルＭＯＳトランジスタの前記第１のゲートを形成する第１ゲート配線および前記第５のＮチャネルＭＯＳトランジスタの前記第３のゲートを形成する第３ゲート配線は、上層の金属配線層に形成される第１のメタルを介して互いに接続される、半導体記憶装置。
前記第１〜第６のＮチャネルＭＯＳトランジスタおよび第１および第２のＰチャネルＭＯＳトランジスタは、Ｆｉｎ型のトランジスタである、請求項１記載の半導体記憶装置。
第１ワード線と、
第２ワード線と、
１ビットの情報を保持可能に構成された第１セルと、
１ビットの情報を保持可能に構成され、前記第１セルに隣接する第２セルと、
前記第１および第２セルに対して共通に設けられるビット線対と、
第１および第２マッチ線と、
前記第１および第２セルが保持する情報に対する第１データ検索時に第１データを伝達する第１サーチ線対と、
前記第１および第２セルが保持する情報に対する第２データ検索時に第２データを伝達する第２サーチ線対と、
前記第１サーチ線対と前記第１マッチ線とに接続され、前記第１の記憶ノードが保持する情報と前記第１サーチ線対に伝達される第１データとの比較結果に基づいて前記第１マッチ線を駆動する第１論理演算セルと、
前記第２サーチ線対と前記第２マッチ線とに接続され、前記第１の記憶ノードが保持する情報と前記第２サーチ線対に伝達される第２データとの比較結果に基づいて前記第２マッチ線を駆動する第２論理演算セルとを備え、
前記第１セルは、
第１のＮチャネルＭＯＳトランジスタおよび第１のＰチャネルＭＯＳトランジスタを含んでＣＭＯＳインバータを構成する第１のＣＭＯＳインバータと、
第２のＮチャネルＭＯＳトランジスタおよび第２のＰチャネルＭＯＳトランジスタを含んでＣＭＯＳインバータを構成するとともに、当該ＣＭＯＳインバータの入力端子が第１の記憶ノードとして前記第１のＣＭＯＳインバータの出力端子に接続され、当該ＣＭＯＳインバータの出力端子が第２の記憶ノードとして前記第１のＣＭＯＳインバータの入力端子に接続された第２のＣＭＯＳインバータと、
ゲートが前記第１ワード線に接続され、ドレインが前記ビット線対の一方に接続され、ソースが前記第１の記憶ノードに接続された第３のＮチャネルＭＯＳトランジスタと、
ゲートが前記第１ワード線に接続され、ドレインが前記ビット線対の他方に接続され、ソースが前記第２の記憶ノードに接続された第４のＮチャネルＭＯＳトランジスタとを含み、
前記第２セルは、
第５のＮチャネルＭＯＳトランジスタおよび第３のＰチャネルＭＯＳトランジスタを含んでＣＭＯＳインバータを構成する第３のＣＭＯＳインバータと、
第６のＮチャネルＭＯＳトランジスタおよび第４のＰチャネルＭＯＳトランジスタを含んでＣＭＯＳインバータを構成するとともに、当該ＣＭＯＳインバータの入力端子が第３の記憶ノードとして前記第３のＣＭＯＳインバータの出力端子に接続され、当該ＣＭＯＳインバータの出力端子が第４の記憶ノードとして前記第３のＣＭＯＳインバータの入力端子に接続された第４のＣＭＯＳインバータと、
ゲートが前記第２ワード線に接続され、ドレインが前記ビット線対の一方に接続され、ソースが前記第３の記憶ノードに接続された第７のＮチャネルＭＯＳトランジスタと、
ゲートが前記第２ワード線に接続され、ドレインが前記ビット線対の他方に接続され、ソースが前記第４の記憶ノードに接続された第８のＮチャネルＭＯＳトランジスタとを含み、
前記第１論理演算セルは、
ソースが固定電圧と接続され、ゲートが前記第１サーチ線対の一方と接続される第９のＮチャネルＭＯＳトランジスタと、
ソースが前記第９のＮチャネルＭＯＳトランジスタと接続され、ゲートが前記第１の記憶ノードに接続され、ドレインが前記第１マッチ線と接続される第１０のＮチャネルＭＯＳトランジスタと、
ソースが固定電圧と接続され、ゲートが前記第１サーチ線対の他方と接続される第１１のＮチャネルＭＯＳトランジスタと、
ソースが前記第１１のＮチャネルＭＯＳトランジスタと接続され、ゲートが前記第３の記憶ノードに接続され、ドレインが前記第１マッチ線と接続される第１２のＮチャネルＭＯＳトランジスタとを含み、
前記第２論理演算セルは、
ソースが固定電圧と接続され、ゲートが前記第２サーチ線対の一方と接続される第１３のＮチャネルＭＯＳトランジスタと、
ソースが前記第１３のＮチャネルＭＯＳトランジスタと接続され、ゲートが前記第１の記憶ノードに接続され、ドレインが前記第２マッチ線と接続される第１４のＮチャネルＭＯＳトランジスタと、
ソースが固定電圧と接続され、ゲートが前記第２サーチ線対の他方と接続される第１５のＮチャネルＭＯＳトランジスタと、
ソースが前記第１５のＮチャネルＭＯＳトランジスタと接続され、ゲートが前記第３の記憶ノードに接続され、ドレインが前記第２マッチ線と接続される第１６のＮチャネルＭＯＳトランジスタとを含み、
前記第２のＮチャネルＭＯＳトランジスタの第１のゲートを形成する第１ゲート配線、前記第１０のＮチャネルＭＯＳトランジスタの第２のゲートを形成する第２ゲート配線および前記第１４のＮチャネルＭＯＳトランジスタの第３のゲートを形成する第３ゲート配線は、上層の金属配線層に形成される第１のメタルを介して互いに接続され、
前記第６のＮチャネルＭＯＳトランジスタの第４のゲートを形成する第４ゲート配線、前記第１２のＮチャネルＭＯＳトランジスタの第５のゲートを形成する第５ゲート配線および前記第１４のＮチャネルＭＯＳトランジスタの第６のゲートを形成する第６ゲート配線は、前記上層の金属配線層に形成される第２のメタルを介して互いに接続される、半導体記憶装置。
第１ワード線と、
第２ワード線と、
１ビットの情報を保持可能に構成された第１セルと、
１ビットの情報を保持可能に構成され、前記第１セルに隣接する第２セルと、
前記第１および第２セルに対して共通に設けられるビット線対と、
第１および第２マッチ線と、
前記第１および第２セルが保持する情報に対する第１データ検索時に第１データを伝達する第１サーチ線対と、
前記第１および第２セルが保持する情報に対する第２データ検索時に第２データを伝達する第２サーチ線対と、
前記第１サーチ線対と前記第１マッチ線とに接続され、前記第１の記憶ノードが保持する情報と前記第１サーチ線対に伝達される第１データとの比較結果に基づいて前記第１マッチ線を駆動する第１論理演算セルと、
前記第２サーチ線対と前記第２マッチ線とに接続され、前記第１の記憶ノードが保持する情報と前記第２サーチ線対に伝達される第２データとの比較結果に基づいて前記第２マッチ線を駆動する第２論理演算セルとを備え、
前記第１セルは、
第１のＮチャネルＭＯＳトランジスタおよび第１のＰチャネルＭＯＳトランジスタを含んでＣＭＯＳインバータを構成する第１のＣＭＯＳインバータと、
第２のＮチャネルＭＯＳトランジスタおよび第２のＰチャネルＭＯＳトランジスタを含んでＣＭＯＳインバータを構成するとともに、当該ＣＭＯＳインバータの入力端子が第１の記憶ノードとして前記第１のＣＭＯＳインバータの出力端子に接続され、当該ＣＭＯＳインバータの出力端子が第２の記憶ノードとして前記第１のＣＭＯＳインバータの入力端子に接続された第２のＣＭＯＳインバータと、
ゲートが前記第１ワード線に接続され、ドレインが前記ビット線対の一方に接続され、ソースが前記第１の記憶ノードに接続された第３のＮチャネルＭＯＳトランジスタと、
ゲートが前記第１ワード線に接続され、ドレインが前記ビット線対の他方に接続され、ソースが前記第２の記憶ノードに接続された第４のＮチャネルＭＯＳトランジスタとを含み、
前記第２セルは、
第５のＮチャネルＭＯＳトランジスタおよび第３のＰチャネルＭＯＳトランジスタを含んでＣＭＯＳインバータを構成する第３のＣＭＯＳインバータと、
第６のＮチャネルＭＯＳトランジスタおよび第４のＰチャネルＭＯＳトランジスタを含んでＣＭＯＳインバータを構成するとともに、当該ＣＭＯＳインバータの入力端子が第３の記憶ノードとして前記第３のＣＭＯＳインバータの出力端子に接続され、当該ＣＭＯＳインバータの出力端子が第４の記憶ノードとして前記第３のＣＭＯＳインバータの入力端子に接続された第４のＣＭＯＳインバータと、
ゲートが前記第２ワード線に接続され、ドレインが前記ビット線対の一方に接続され、ソースが前記第３の記憶ノードに接続された第７のＮチャネルＭＯＳトランジスタと、
ゲートが前記第２ワード線に接続され、ドレインが前記ビット線対の他方に接続され、ソースが前記第４の記憶ノードに接続された第８のＮチャネルＭＯＳトランジスタとを含み、
前記第１論理演算セルは、
ソースが固定電圧と接続され、ゲートが前記第１サーチ線対の一方と接続される第９のＮチャネルＭＯＳトランジスタと、
ソースが前記第９のＮチャネルＭＯＳトランジスタと接続され、ゲートが前記第１の記憶ノードに接続され、ドレインが前記第１マッチ線と接続される第１０のＮチャネルＭＯＳトランジスタと、
ソースが固定電圧と接続され、ゲートが前記第１サーチ線対の他方と接続される第１１のＮチャネルＭＯＳトランジスタと、
ソースが前記第１１のＮチャネルＭＯＳトランジスタと接続され、ゲートが前記第３の記憶ノードに接続され、ドレインが前記第１マッチ線と接続される第１２のＮチャネルＭＯＳトランジスタとを含み、
前記第２論理演算セルは、
ソースが固定電圧と接続され、ゲートが前記第２サーチ線対の一方と接続される第１３のＮチャネルＭＯＳトランジスタと、
ソースが前記第１３のＮチャネルＭＯＳトランジスタと接続され、ゲートが前記第１の記憶ノードに接続され、ドレインが前記第２マッチ線と接続される第１４のＮチャネルＭＯＳトランジスタと、
ソースが固定電圧と接続され、ゲートが前記第２サーチ線対の他方と接続される第１５のＮチャネルＭＯＳトランジスタと、
ソースが前記第１５のＮチャネルＭＯＳトランジスタと接続され、ゲートが前記第３の記憶ノードに接続され、ドレインが前記第２マッチ線と接続される第１６のＮチャネルＭＯＳトランジスタとを含み、
前記第２のＮチャネルＭＯＳトランジスタの第１のゲートを形成する第１ゲート配線および前記第１４のＮチャネルＭＯＳトランジスタの第２のゲートを形成する第２ゲート配線は、上層の金属配線層に形成される第１のメタルを介して互いに接続され、
前記第６のＮチャネルＭＯＳトランジスタの第３のゲートを形成する第３ゲート配線および前記第１４のＮチャネルＭＯＳトランジスタの第４のゲートを形成する第４ゲート配線は、前記上層の金属配線層に形成される第２のメタルを介して互いに接続される、半導体記憶装置。