JP6832799B2

JP6832799B2 - 半導体装置

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Inventors: 新居　浩二; 浩二新居
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Filing date: 2017-06-09
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Description

この開示は、半導体装置に関し、より特定的には、検索機能を有する半導体装置に関する。

近年、インターネットの普及により、連想メモリ（ＣＡＭ：Content Addressable Memory）の需要が高まっている。ＣＡＭは、データを保持するメモリ本来の記憶機能の他に、外部から入力されたデータと内部に保持しているデータとの一致を検出する比較機能を有しており、主にキャッシュメモリやアドレス変換用のテーブル等に用いられている。

特開平２−１９２０９８号公報（特許文献１）に開示された検索装置は、データを保持する１ビットの記憶回路ごとに一致を検出する比較機能を内蔵したメモリセル（ＣＡＭセル）を用いて、記憶回路に保持したデータを読み出さずに、外部から入力されたデータと記憶回路に保持しているデータとの一致検出を実行するように構成されている。

特開平２−１９２０９８号公報

近年、ＣＡＭは、アドレス検索機能の他にも、画像認識処理などの分野において、入力パターンとデータベースに保存されている参照パターンの中から最も類似したパターンを検索する類似パターン検索（最小距離検索）機能などの実現のために用いられている。検索の対象となるアドレスの数や、処理対象となるパターンの数が増えるにつれて、ＣＡＭにおける演算処理回数は増加する。そのため、特にリアルタイム処理が求められる場合において、ＣＡＭにおける処理速度向上が求められている。加えて、近年ＣＡＭのメモリ容量が増加しており、ＣＡＭの高集積化も求められている。

本開示は、上記のような問題を解決するためになされたものであって、ある局面において、高速なデータ検索が可能な半導体装置を提供することである。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

ある実施形態に従う半導体装置は、１ビットの情報を保持可能に構成された第１セルと、１ビットの情報を保持可能に構成され、第１セルに隣接する第２セルと、第１方向に沿って延在する第１および第２マッチ線と、第１方向と直交する第２方向に沿って延在し、第１データ検索時に第１データを伝達する第１サーチ線対と、第２方向に沿って延在し、第２データ検索時に第２データを伝達する第２サーチ線対と、第１サーチ線対と第１マッチ線とに接続され、第１および第２セルが保持する情報と第１サーチ線対に伝達される第１データとの比較結果に基づいて第１マッチ線を駆動する第１論理演算セルと、第２サーチ線対と第２マッチ線とに接続され、第１および第２セルが保持する情報と第２サーチ線対に伝達される第２データとの比較結果に基づいて第２マッチ線を駆動する第２論理演算セルとを備える。

ある実施形態に従う半導体装置は、装置の大型化を抑制しつつ、高速なデータ検索を実現し得る。

ある実施形態に従う半導体装置の構成例を説明するブロック図である。ある実施形態に従うメモリセルの構成例を説明する回路図である。半導体装置に配置されたメモリセルのウェル、拡散領域、ポリシリコン、コンタクトホール、および第１層金属配線の配置を示した平面図である。半導体装置に配置されたメモリセルのビア１、第１層金属配線層および第２層金属配線層の配置を示した平面図である。半導体装置に配置されたメモリセルのビア２、第２層金属配線層および第３層金属配線層の配置を示した平面図である。他の実施形態に従うメモリセルの構成例を説明する回路図である。他の実施形態に従う半導体装置の構成例を説明するブロック図である。他の実施形態に従うメモリセルのウェル、拡散領域、ポリシリコン、コンタクトホール、および第１層金属配線の配置を示した平面図である。他の実施形態に従うメモリセルのビア１、第１層金属配線層および第２層金属配線層の配置を示した平面図である。ある実施形態に従う半導体装置の構成例を説明するブロック図である。半導体装置に配置されたメモリセルの構成例を説明する回路図である。図１１のデータセルおよびマスクデータセルが保持するデータとメモリセルのデータとの対応関係を表形式で示す図である。半導体装置に配置されたメモリセルのウェル、拡散領域、ポリシリコン、コンタクトホール、および第１層金属配線の配置を示した平面図である。半導体装置に配置されたメモリセルのビア１、第１層金属配線層および第２層金属配線層の配置を示した平面図である。半導体装置に配置されたメモリセルのビア２、第２層金属配線層および第３層金属配線層の配置を示した平面図である。ある実施形態に従うメモリセルにおける金属配線パターンを説明する図である。他の実施形態に従うＴＣＡＭセルとしてのメモリセルの構成例を説明する回路図である。図１７のデータセルおよびマスクデータセルが保持するデータとメモリセルのデータとの対応関係を表形式で示す図である。他の実施形態に従う半導体装置の構成例を説明するブロック図である。他の実施形態に従うＴＣＡＭセルとしてのメモリセルのウェル、拡散領域、ポリシリコン、コンタクトホール、および第１層金属配線の配置を示した平面図である。ある実施形態に従う半導体装置の構成例を説明するブロック図である。半導体装置のメモリセルの構成例を説明する回路図である。半導体装置に配置されたメモリセルのウェル、拡散領域、ポリシリコン、コンタクトホール、および第１層金属配線の配置を示した平面図である。半導体装置に配置されたメモリセルのビア１、第１層金属配線層および第２層金属配線層の配置を示した平面図である。半導体装置に配置されたメモリセルのビア２、第２層金属配線層および第３層金属配線層の配置を示した平面図である。実施形態３の変形例に従うメモリセルの構成例を説明する回路図である。実施形態３の変形例に従う半導体装置の構成例を説明するブロック図である。実施形態３の変形例に従うメモリセルのウェル、拡散領域、ポリシリコン、コンタクトホール、および第１層金属配線の配置を示した平面図である。半導体装置に配置されたメモリセルのビア１、第１層金属配線層および第２層金属配線層の配置を示した平面図である。半導体装置に配置されたメモリセルのビア２、第２層金属配線層および第３層金属配線層の配置を示した平面図である。トランジスタの構造を表す図である。実施形態４に従うメモリセルのウェル、拡散領域、ポリシリコン、およびローカル配線の配置を示した平面図である。実施形態４に従うメモリセルのビア０、ローカル配線および第１層金属配線層の配置を示した平面図である。実施形態４に従うメモリセルのビア１、第１層金属配線層および第２層金属配線層の配置を示した平面図である。実施形態５に従う半導体装置のメモリセルの構成例を説明する回路図である。実施形態５に従う半導体装置を構成する各メモリセルにおける金属配線パターンを説明する図である。実施形態５に従うメモリセルのウェル、拡散領域、ポリシリコン、およびローカル配線の配置を示した平面図である。実施形態５に従うメモリセルのビア０、ローカル配線および第１層金属配線層の配置を示した平面図である。実施形態５に従うメモリセルのビア１、第１層金属配線層および第２層金属配線層の配置を示した平面図である。実施形態５に従うメモリセルのビア２、第２層金属配線および第３層金属配線の配置を示した平面図である。実施形態５に従うメモリセルのビア３、第３層金属配線および第４層金属配線の配置を示した平面図である。

以下、各実施形態について図面を参照しながら詳細に説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。

［実施形態１］
（半導体装置の構成例）
図１は、ある実施形態に従う半導体装置１００の構成例を説明するブロック図である。図１を参照して、半導体装置１００は、行デコーダ１０２と、サーチドライバ１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂと読出／書込回路１０８，１１０と、プリチャージ＆エンコード回路１１２Ａ，１１２Ｂと、メモリアレイを構成するメモリセルＭＣ０＃０〜ＭＣ１＃１とを備える。ここで♯０〜♯１はエントリと呼ばれるアドレス番地である。例えば♯０は０番地のアドレスを示し、データの読出および書込動作時においてはメモリセルＭＣ０♯０およびＭＣ１♯０の２つのＢＣＡＭセルが同時にアクセスされる。

なお、図１に示されるメモリアレイの構成は、説明の簡単のため２列２行配置であるが、本明細書に開示される技術が適用されるメモリセルの構成はこの構成に限定されるものではない。

行デコーダ１０２は、入力されたアドレス信号（不図示）に従い、ワード線ＷＬ０、ＷＬ１のうちいずれかのワード線を活性化する。

サーチドライバ１０４Ａは、サーチ線ＳＬＡ０をＡポート用の検索データ信号Ｓ０（Ａ）に対応するレベルに駆動し、サーチ線／ＳＬＡ０をその反転レベルに駆動する。サーチドライバ１０４Ｂは、サーチ線ＳＬＢ０をＢポート用の検索データ信号Ｓ０（Ｂ）に対応するレベルに駆動し、サーチ線／ＳＬＢ０をその反転レベルに駆動する。サーチドライバ１０６Ａは、サーチ線ＳＬＡ１をＡポート用の検索データ信号Ｓ１（Ａ）に対応するレベルに駆動し、サーチ線／ＳＬＡ１をその反転レベルに駆動する。サーチドライバ１０６Ｂは、サーチ線ＳＬＢ１をＢポート用の検索データ信号Ｓ１（Ｂ）に対応するレベルに駆動し、サーチ線／ＳＬＢ１をその反転レベルに駆動する。

読出／書込回路１０８は、ある局面において、図示しないセンスアンプによってビット線対ＢＬ０，／ＢＬ０に読み出されたデータ（電位）を増幅して読み出す。これにより、読出／書込回路１０８は、ビット線対ＢＬ０，／ＢＬ０に接続される各メモリセルからデータを読み出す。他の局面において、読出／書込回路１０８は、図示しない書き込みドライバによって入力データＤＩＯ０に応じてビット線対ＢＬ０，／ＢＬ０を駆動する。これにより、読出／書込回路１０８は、ビット線対ＢＬ０，／ＢＬ０に接続され、且つワード線が活性化された各メモリセルにデータを書き込む。読出／書込回路１１０も、読出／書込回路１０８と同様に、ある局面において、図示しないセンスアンプによってビット線対ＢＬ１，／ＢＬ１に読み出されたデータを増幅して読み出し、他の局面において、図示しない書き込みドライバによって入力データＤＩＯ１に応じてビット線対ＢＬ１，／ＢＬ１を駆動する。

プリチャージ＆エンコード回路１１２Ａは、Ａポート用のマッチ線ＭＬＡ０、ＭＬＡ１をプリチャージするとともに、マッチ線ＭＬＡ０、ＭＬＡ１に出力された検索結果をエンコードする。プリチャージ＆エンコード回路１１２Ｂは、Ｂポート用のマッチ線ＭＬＢ０、ＭＬＢ１をプリチャージするとともに、マッチ線ＭＬＢ０、ＭＬＢ１に出力された検索結果をエンコードする。ある局面において、プリチャージ＆エンコード回路１１２Ａ，１１２Ｂは、接続されたマッチ線を「Ｈ」レベルにプリチャージする。

メモリセルＭＣ０＃０〜ＭＣ１＃１はそれぞれ１ビットの記憶データを保持可能に構成される。記憶データは、検索データと比較の対象となるデータである。

各メモリセルには、１本のワード線と、１組のビット線対と、２組のサーチ線対と、２本のマッチ線とが接続される。例えば、メモリセルＭＣ０＃０は、ワード線ＷＬ０と、ビット線対ＢＬ０，／ＢＬ０、サーチ線対ＳＬＡ０，／ＳＬＡ０およびＳＬＢ０，／ＳＬＢ０と、マッチ線ＭＬＡ０，ＭＬＢ０とに接続される。

１列目のメモリセルＭＣ０♯０およびＭＣ０♯１には、ビット線対ＢＬ０，／ＢＬ０およびサーチ線対ＳＬＡ０，／ＳＬＡ０、並びにＳＬＢ０，／ＳＬＢ０が共通に接続される。２列目のメモリセルＭＣ１♯０およびＭＣ１♯１には、ビット線対ＢＬ１，／ＢＬ１とサーチ線対ＳＬＡ１，／ＳＬＡ１、並びにＳＬＢ１，／ＳＬＢ１とが共通に接続される。

１行目（アドレス♯０）に対応するメモリセルＭＣ０♯０およびＭＣ１♯０には、ワード線ＷＬ０およびマッチ線ＭＬＡ０，ＭＬＢ０が共通に接続される。２行目（アドレス♯１）に対応するメモリセルＭＣ０♯１およびＭＣ１♯１には、ワード線ＷＬ１およびマッチ線ＭＬＡ１，ＭＬＢ１が共通に接続される。

（メモリセルの回路構成）
図２は、ある実施形態に従うメモリセルＭＣ０＃０の構成例を説明する回路図である。

図２を参照して、メモリセルＭＣ０♯０は、アクセストランジスタであるＮＭＯＳ（Metal Oxide Semiconductor）トランジスタＮＡ０，ＮＡ１と、ドライバトランジスタであるＮＭＯＳトランジスタＮＤ０，ＮＤ１と、ＰＭＯＳトランジスタＰ０，Ｐ１とから構成される、１ビットの情報を保持可能なデータセルＤＣ０を含む。ある局面において、半導体装置１００は、ＢＣＡＭ（Binary Content Addressable Memory）として機能し得る。

メモリセルＭＣ０＃０は、列方向（図２の縦方向）に沿って延在するビット線対ＢＬ０，／ＢＬ０と、これらビット線対が延在する方向と直交する行方向に沿って延在するワード線ＷＬ０と、列方向に沿って延在し、Ａポート用の検索データを伝達するサーチ線対ＳＬＡ０，／ＳＬＡ０とＢポート用の検索データを伝達するサーチ線対ＳＬＢ０，／ＳＬＢ０とをさらに含む。

メモリセルＭＣ０♯０は、行方向（図２の横方向）に沿って延在するマッチ線ＭＬＡ０，ＭＬＢ０と、データセルの保持する情報とＡポート用の検索データとに応じた結果をマッチ線ＭＬＡ０に出力する論理演算セルＬＣＡ０と、データセルの保持する情報とＢポート用の検索データとに応じた結果をマッチ線ＭＬＢ０に出力する論理演算セルＬＣＢ０とを含む。

ＮＭＯＳトランジスタＮＡ０は、記憶ノードＡ０と、ビット線ＢＬ０との間に接続され、ゲートにワード線ＷＬ０が接続される。ＮＭＯＳトランジスタＮＡ１は、記憶ノードＡ１とビット線／ＢＬ０との間に接続され、ゲートにワード線ＷＬ０が接続される。ＰＭＯＳトランジスタＰ０は、電源電位である電源線ＶＤＤと記憶ノードＡ０との間に接続され、ゲートが記憶ノードＡ１に接続される。ＮＭＯＳトランジスタＮＤ０は、記憶ノードＡ０と接地電位である電源線ＶＳＳとの間に接続され、ゲートが記憶ノードＡ１に接続される。ＰＭＯＳトランジスタＰ１は、電源線ＶＤＤと記憶ノードＡ１との間に接続され、ゲートが記憶ノードＡ０に接続される。ＮＭＯＳトランジスタＮＤ１は、記憶ノードＡ１と電源線ＶＳＳとの間に接続され、ゲートが記憶ノードＡ０に接続される。

ＮＭＯＳトランジスタＮＤ０およびＰＭＯＳトランジスタＰ０は、インバータを構成する。ＮＭＯＳトランジスタＮＤ１およびＰＭＯＳトランジスタＰ１も、インバータを構成する。一方のインバータの出力は、他方のインバータの入力に接続される。したがって、ＮＭＯＳトランジスタＮＤ０およびＮＤ１と、ＰＭＯＳトランジスタＰ０およびＰ１とによって構成されたフリップフロップは、１ビットの情報を保持する。

論理演算セルＬＣＡ０は、ＮＭＯＳトランジスタＮＳ０，ＮＳ１，ＮＳ２，ＮＳ３を含む。論理演算セルＬＣＢ０は、ＮＭＯＳトランジスタＮＳ４，ＮＳ５，ＮＳ６，ＮＳ７を含む。

ＮＭＯＳトランジスタＮＳ０とＮＳ１とは、マッチ線ＭＬＡ０と接地電位の電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＡ０と記憶ノードＡ０とが接続される。ＮＭＯＳトランジスタＮＳ２とＮＳ３とは、マッチ線ＭＬＡ０と電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＡ０と記憶ノードＡ１とが接続される。

ＮＭＯＳトランジスタＮＳ４とＮＳ５とは、マッチ線ＭＬＢ０と電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＢ０と記憶ノードＡ０とが接続される。ＮＭＯＳトランジスタＮＳ６とＮＳ７とは、マッチ線ＭＬＢ０と電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＢ０と記憶ノードＡ１とが接続される。

なお、図１におけるメモリセルＭＣ０＃０以外の他のメモリセルは、接続されたワード線、マッチ線、ビット線対およびサーチ線対が上記の例と異なるが、内部の回路構成はメモリセルＭＣ０＃０と同じであるので説明は繰り返さない。

（書き込み動作）
次に、図１および図２を用いて、アドレス♯０のメモリセルに対する動作を説明する。

行デコーダ１０２は、アドレス♯０に対するデータ書込時において、ワード線ＷＬ０を「Ｈ」レベルに活性化し、それ以外のワード線（すなわちワード線ＷＬ１）を「Ｌ」レベルに非活性化する。そして、読出／書込回路１０８は、ビット線ＢＬ０を入力データＤＩＯ０に対応するレベルに駆動し、ビット線／ＢＬ０をその反転レベルに駆動する。読出／書込回路１１０は、ビット線ＢＬ１を入力データＤＩＯ１に対応するレベルに駆動し、ビット線／ＢＬ１をその反転レベルに駆動する。このとき、各サーチ線対は全て「Ｌ」レベルに設定される。また、各マッチ線は特にレベルを定めなくてもよいが、好ましくはプリチャージされた「Ｈ」レベルに設定される。

図２に示される例において、記憶ノードＡ１に保持されるデータ（レベル）が、メモリセルＭＣ０＃０が保持するデータとする。より具体的には、記憶ノードＡ１が”１”（「Ｈ」レベル）のとき、かつ、記憶ノードＡ０が”０”（「Ｌ」レベル）のときに、メモリセルＭＣ０＃０はデータ”１”を保持する。一方、記憶ノードＡ１が”０”のとき、かつ、記憶ノードＡ０が”１”のときに、メモリセルＭＣ０＃０はデータ”０”を保持する。

一例として、メモリセルＭＣ０＃０にデータ”１”を書き込む場合、まず行デコーダ１０２が、ワード線ＷＬ０を「Ｈ」レベルに活性化する。続いて、読出／書込回路１０８が、ビット線／ＢＬ０を「Ｈ」レベルに活性化し、ビット線ＢＬ０を「Ｌ」レベルに非活性化する。

半導体装置１００は、これらの動作を行なうことによって、アドレス♯０のメモリセルに入力データを書き込むことができる。なお、読出時においてはビット線が図示されないセンスアンプによってその電位差が増幅されて各メモリセルが保持するデータが読出される。

（サーチ動作）
続いて、データサーチ時の動作について説明する。データサーチ時においては、各サーチ線対に入力された検索データと、複数のアドレス♯０〜♯１のエントリデータとが一括して比較され、各エントリデータと検索データとが一致するか否かが１サイクルで出力される。このとき、ワード線ＷＬ０およびＷＬ１は全て「Ｌ」レベルに設定される。ビット線ＢＬ０，ＢＬ１は、好ましくは「Ｈ」レベルに設定される。

上記のメモリセルＭＣ０＃０の構成によれば、Ａポート用の検索データが“１”（すなわち、サーチ線ＳＬＡ０が“１”、かつ、サーチ線／ＳＬＡ０が“０”）であり、メモリセルＭＣ０＃０のデータが“０”（記憶ノードＡ１が“０”、かつ、記憶ノードＡ０が“１”）である場合には、ＮＭＯＳトランジスタＮＳ０およびＮＳ１がオン状態となって、マッチ線ＭＬＡ０の電位が接地電位になる。Ａポート用の検索データが”０” （すなわち、サーチ線ＳＬＡ０が“０”、かつ、サーチ線／ＳＬＡ０が“１”）であり、メモリセルＭＣ０＃０のデータが“１”（記憶ノードＡ１が“１”、かつ、記憶ノードＡ０が“０”）である場合には、ＮＭＯＳトランジスタＮＳ２およびＮＳ３がオン状態となって、マッチ線ＭＬＡ０の電位が接地電位になる。すなわち、Ａポート用の検索データとメモリセルＭＣ０＃０のデータとが不一致の場合には、マッチ線ＭＬＡ０の電位は接地電位になる。

一方、Ａポート用の検索データが“１”であり、かつ、メモリセルＭＣ０＃０のデータが“１”の場合、または、Ａポート用の検索データが“０”であり、かつ、メモリセルＭＣ０＃０のデータが“０”の場合（すなわち、両者が一致する場合）、プリチャージされたマッチ線ＭＬＡ０の電位は維持される。

上記のように、マッチ線ＭＬＡ０に接続された全てのメモリセル（メモリセルＭＣ０＃０およびＭＣ１＃０）のデータのそれぞれが対応するＡポート用の検索データと一致しない限り、マッチ線ＭＬＡ０に蓄えられた電荷が引き抜かれる。

上記によれば、論理演算セルＬＣＡ０は、ＮＭＯＳトランジスタＮＳ０およびＮＳ１によって構成される第１論理ユニットと、ＮＭＯＳトランジスタＮＳ２およびＮＳ３によって構成される第２論理ユニットとを有する。第１論理ユニットは、マスクデータセルＭＤＣ０の保持する情報とサーチ線ＳＬＡ０に伝達される情報との比較結果に応じてマッチ線ＭＬＡ０を駆動する。第２論理ユニットは、データセルＤＣ０の保持する情報とサーチ線／ＳＬＡ０に伝達される情報との比較結果に応じてマッチ線ＭＬＡ０を駆動する。

マッチ線ＭＬＢ０の挙動は、上記説明したマッチ線ＭＬＡ０の挙動と同じであるため、その説明は繰り返さない。

上記によれば、ある実施形態に従う半導体装置１００は、Ａポート用のサーチ線対、マッチ線、および、論理演算セルと、これらとは独立したＢポート用のサーチ線対、マッチ線、および、論理演算セルとを有する。これにより、半導体装置１００は、１サイクルの間に、Ａポート用の検索データおよびＢポート用の検索データを同時に検索できる。そのため、半導体装置１００は、検索対象が複数ある場合において、シングルポートの検索装置（ＢＣＡＭ装置）に比して、２倍の検索速度を実現し得る。

加えて、この半導体装置１００は、共通するメモリアレイを用いて、Ａポート用の検索データおよびＢポート用の検索データを検索する。そのため、半導体装置１００は、装置の大型化を抑制し得る。

また、検索装置は一般的に図示しないクロック生成回路によって生成されたクロック信号に従うタイミングで検索を行なう。この点、従来の検索装置は、サーチ用のポートを１つしか有していなかったため、２つの検索データを検索するためにクロック信号を２回生成する必要があった。一方、この半導体装置１００は、２つの検索データを検索するにあたって、クロック信号を１回生成すればよい。したがって、この半導体装置１００は、クロック生成回路における消費電力を従来に比して抑制し得る。

（メモリセルのレイアウト）
次に、図３〜５を用いて、一例としてメモリセルＭＣ０＃０のレイアウト構成を積層方向に分割して説明する。

図３は、半導体装置１００に配置されたメモリセルＭＣ０＃０のウェル、拡散領域ＤＦ、ポリシリコンＰＯ、コンタクトホールＣＴ、および第１層金属配線の配置を示した平面図である。図３において、ポリシリコンＰＯ，拡散領域ＤＦの１つを代表として符号を付している。なお、図３に示される例において、トランジスタのゲートがポリシリコンによって構成されているが、ゲートの材料はポリシリコンに限られない。他の局面において、ゲートの材料として、金属を用いてもよい。このとき、金属製のゲート（メタルゲート）の下に配置されるゲート絶縁膜には、高い誘電率（比誘電率）を有するＨｉｇｈ−ｋ材料（たとえば、酸化ハフニウム）が用いられることが好ましい。これらの条件は、以降説明する図においても同様である。

図３に示されるように、各トランジスタのゲートを構成するポリシリコン（ＰＯ）は、行方向に沿って延在し、メモリセルを構成する複数のウェルの各々は列方向に沿って延在する。したがって、ゲートとウェルとは互いに直交する方向に延在する。また、各ウェルは、列方向に隣接するメモリセル（メモリセルＭＣ０＃１）の対応するウェルと連続するように形成される。

メモリセルＭＣ０＃０では、ワード線ＷＬ０が伸びる方向（行方向）に、Ｐ型導電型のＰウェルＰＷ０と、Ｎ型導電型のＮウェルＮＷ０と、ＰウェルＰＷ１とが順に形成される。ＰウェルＰＷ０とＮウェルＮＷ０とが設けられる領域において、データセルＤＣ０を構成するトランジスタが配置される。より詳しくは、ＰＭＯＳトランジスタＰ０およびＰ１は、ＮウェルＮＷ０に配置され、ＮＭＯＳトランジスタＮＡ０，ＮＡ１，ＮＤ０，およびＮＤ１は、ＰウェルＰＷ０に配置される。

データサーチのためのＮＭＯＳトランジスタＮＳ０〜ＮＳ７は、ＰウェルＰＷ１に配置される。より詳しくは、ＰウェルＰＷ１には、２つのＮ型拡散層ＤＦが形成される。一方の拡散層ＤＦに論理演算セルＬＣＡ０を構成するトランジスタＮＳ０〜ＮＳ３が配置され、他方の拡散層ＤＦに論理演算セルＬＣＢ０を構成するトランジスタＮＳ４〜ＮＳ７が配置される。

ＮＭＯＳトランジスタＮＡ０は、１対のＮ型拡散領域ＦＬ３０２，ＦＬ３０４によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ２を介して上層の金属配線層に形成されるワード線ＷＬ０に電気的に接続される。Ｎ型拡散領域ＦＬ３０２は、コンタクトホールＣＴ６を介して上層の金属配線層に形成されるビット線ＢＬ０に電気的に接続される。

ＮＭＯＳトランジスタＮＤ０は、１対のＮ型拡散領域ＦＬ３０４，ＦＬ３０６によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｎ型拡散領域ＦＬ３０６は、コンタクトホールＣＴ８を介して上層の金属配線層に形成される電源線ＶＳＳに電気的に接続される。

ＮＭＯＳトランジスタＮＤ１は、１対のＮ型拡散領域ＦＬ３０６，ＦＬ３０８によって
構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを
有する。

ＮＭＯＳトランジスタＮＡ１は、１対のＮ型拡散領域ＦＬ３０８，ＦＬ３１０によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ４を介して上層の金属配線層に形成されるワード線ＷＬ０に電気的に接続される。Ｎ型拡散領域ＦＬ３１０は、コンタクトホールＣＴ１２を介して上層の金属配線層に形成されるビット線／ＢＬ０に電気的に接続される。

ＰＭＯＳトランジスタＰ０は、１対のＰ型拡散領域ＦＬ３１２，ＦＬ３１４によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンで形成されたゲートとを有する。Ｎ型拡散領域ＦＬ３０４と、ＮＭＯＳトランジスタＮＤ１のゲートと、Ｐ型拡散領域ＦＬ３１２とは、コンタクトホールＣＴ８，ＣＴ１６，ＣＴ１８をそれぞれ介して共通する第１層金属配線に接続される。したがって、これらは互いに電気的に接続される。Ｐ型拡散領域ＦＬ３１４は、コンタクトホールＣＴ２０を介して上層の金属配線層に形成される電源線ＶＤＤに電気的に接続される。

ＰＭＯＳトランジスタＰ１は、１対のＰ型拡散領域ＦＬ３１４，ＦＬ３１６によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンで形成されたゲートとを有する。Ｎ型拡散領域ＦＬ３０８と、ＮＭＯＳトランジスタＮＤ０のゲートと、Ｐ型拡散領域ＦＬ３１６とは、コンタクトホールＣＴ１０，ＣＴ１４，ＣＴ２２をそれぞれ介して共通する第１層金属配線に接続される。したがって、これらは互いに電気的に接続される。

ＮＭＯＳトランジスタＮＳ２は、１対のＮ型拡散領域ＦＬ３１８，ＦＬ３２０によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ２４を介して上層の金属配線層に形成されるサーチ線／ＳＬＡ０に電気的に接続される。Ｎ型拡散領域ＦＬ３１８は、コンタクトホールＣＴ２８を介して上層の金属配線層に形成される電源線ＶＳＳに電気的に接続される。

ＮＭＯＳトランジスタＮＳ３は、１対のＮ型拡散領域ＦＬ３２０，ＦＬ３２２によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｎ型拡散領域ＦＬ３２２は、コンタクトホールＣＴ３０を介して上層の金属配線層に形成されるマッチ線ＭＬＡ０に電気的に接続される。

ＮＭＯＳトランジスタＮＳ１は、１対のＮ型拡散領域ＦＬ３２２，ＦＬ３２４によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。

ＮＭＯＳトランジスタＮＳ０は、１対のＮ型拡散領域ＦＬ３２４，ＦＬ３２６によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ２６を介して上層の金属配線層に形成されるサーチ線ＳＬＡ０に電気的に接続される。Ｎ型拡散領域ＦＬ３２６は、コンタクトホールＣＴ３２を介して上層の金属配線層に形成される電源線ＶＳＳに電気的に接続される。

ＮＭＯＳトランジスタＮＳ６は、１対のＮ型拡散領域ＦＬ３２８，ＦＬ３３０によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ４０を介して上層の金属配線層に形成されるサーチ線／ＳＬＢ０に電気的に接続される。Ｎ型拡散領域ＦＬ３２８は、コンタクトホールＣＴ３４を介して上層の金属配線層に形成される電源線ＶＳＳに電気的に接続される。

ＮＭＯＳトランジスタＮＳ７は、１対のＮ型拡散領域ＦＬ３３０，ＦＬ３３２によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｎ型拡散領域ＦＬ３３２は、コンタクトホールＣＴ３６を介して上層の金属配線層に形成されるマッチ線ＭＬＢ０に電気的に接続される。

ＮＭＯＳトランジスタＮＳ５は、１対のＮ型拡散領域ＦＬ３３２，ＦＬ３３４によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。

ＮＭＯＳトランジスタＮＳ４は、１対のＮ型拡散領域ＦＬ３３４，ＦＬ３３６によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ４２を介して上層の金属配線層に形成されるサーチ線ＳＬＢ０に電気的に接続される。Ｎ型拡散領域ＦＬ３３６は、コンタクトホールＣＴ３８を介して上層の金属配線層に形成される電源線ＶＳＳに電気的に接続される。

ＮＭＯＳトランジスタＮＤ０のゲート、ＰＭＯＳトランジスタＰ０のゲート、ＮＭＯＳトランジスタＮＳ３のゲート、およびＮＭＯＳトランジスタＮＳ７のゲートは、共通するポリシリコンによって形成される。

ＮＭＯＳトランジスタＮＤ１のゲート、ＰＭＯＳトランジスタＰ１のゲート、ＮＭＯＳトランジスタＮＳ１のゲート、およびＮＭＯＳトランジスタＮＳ５のゲートは、共通するポリシリコンによって形成される。

ＮＭＯＳトランジスタＮＡ０，ＮＤ０，ＮＤ１，およびＮＡ１は共通するＮ型拡散層に配置される。ＰＭＯＳトランジスタＰ０およびＰ１は共通するＰ型拡散層に配置される。

各Ｎ型拡散領域は、ＰウェルＰＷ０，ＰＷ１の活性領域内にＮ型不純物を注入することにより形成される。また、各Ｐ型拡散領域は、ＮウェルＮＷ０の活性領域内にＰ型不純物を注入することにより形成される。

上記のように、半導体装置１００を構成するメモリセルは、データサーチのためのＮＭＯＳトランジスタＮＳ０〜ＮＳ７を、２つのＮ型拡散層ＤＦに配置する構成を採用する。一般的に、ＢＣＡＭは、データサーチのためのトランジスタを１つの拡散層ＤＦに配置する構成を採用する。そのため、半導体装置１００を構成するメモリアレイにおいて、行方向に隣接するメモリセルの物理的な距離が、一般的なＢＣＡＭに比して若干長い。これにより、半導体装置１００は、マルチビットエラーが起こる確率を低減できる。マルチビットエラーは、行方向に配列された複数のセルが保持するデータが、α線や中性子線などの宇宙線によって反転してしまう現象を言う。

図４は、半導体装置１００に配置されたメモリセルＭＣ０＃０のビア１、第１層金属配線層および第２層金属配線層の配置を示した平面図である。ビア１は、第１層金属配線と第２層金属配線とを接続する。図４において、第２層金属配線Ｍ２０２〜Ｍ２２４が、列方向に沿って配置される。

ＮＭＯＳトランジスタＮＡ０のゲートと、ＮＭＯＳトランジスタＮＡ１のゲートとは、コンタクトホールＣＴ２，ＣＴ４をそれぞれ介して、互いに異なる第１層金属配線に接続される。これらの第１層金属配線は、ビア１Ｖ１０２，Ｖ１０４をそれぞれ介して、ワード線ＷＬ０を形成する共通の第２層金属配線Ｍ２０２に接続される。

ＮＭＯＳトランジスタＮＤ０およびＮＤ１のソースを形成するＮ型拡散領域ＦＬ３０６は、コンタクトホールＣＴ８を介して第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１０６を介して電源線ＶＳＳを形成する第２層金属配線Ｍ２０４に接続される。

ＮＭＯＳトランジスタＮＡ０のソースを形成するＮ型拡散領域ＦＬ３０２は、コンタクトホールＣＴ６を介して第１層金属配線と接続される。この第１層金属配線は、ビア１Ｖ１０８を介してビット線ＢＬ０を形成する第２層金属配線Ｍ２０６に接続される。

ＮＭＯＳトランジスタＮＡ１のソースを形成するＮ型拡散領域ＦＬ３１０は、コンタクトホールＣＴ１０を介して第１層金属配線と接続される。この第１層金属配線は、ビア１Ｖ１１０を介してビット線／ＢＬ０を形成する第２層金属配線Ｍ２０８に接続される。

ＰＭＯＳトランジスタＰ０およびＰ１のソースを形成するＰ型拡散領域ＦＬ３１４は、コンタクトホールＣＴ２０を介して第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１１２を介して電源線ＶＤＤを形成する第２層金属配線Ｍ２１０に接続される。

ＮＭＯＳトランジスタＮＳ０のゲートは、コンタクトホールＣＴ２６を介して第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１１４を介してサーチ線ＳＬＡ０を形成する第２層金属配線Ｍ２１２に接続される。

ＮＭＯＳトランジスタＮＳ１およびＮＳ３のソースを形成するＮ型拡散領域ＦＬ３２２は、コンタクトホールＣＴ３０を介して第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１１６を介してマッチ線ＭＬＡ０を形成する第２層金属配線Ｍ２１４に接続される。

ＮＭＯＳトランジスタＮＳ２のゲートは、コンタクトホールＣＴ２４を介して第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１１８を介してサーチ線／ＳＬＡ０を形成する第２層金属配線Ｍ２１６に接続される。

ＮＭＯＳトランジスタＮＳ２およびＮＳ６のソースをそれぞれ形成するＮ型拡散領域ＦＬ３１８およびＦＬ３２８は、コンタクトホールＣＴ２８およびＣＴ３４をそれぞれ介して、共通の第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１２０を介して電源線ＶＳＳを形成する第２層金属配線Ｍ２１８に接続される。

ＮＭＯＳトランジスタＮＳ０のソースを形成するＮ型拡散領域ＦＬ３２６と、ＮＭＯＳトランジスタＮＳ４のソースを形成するＮ型拡散領域ＦＬ３３６とは、コンタクトホールＣＴ３２，ＣＴ３８をそれぞれ介して、共通の第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１２２を介して第２層金属配線Ｍ２１８に接続される。

ＮＭＯＳトランジスタＮＳ４のゲートは、コンタクトホールＣＴ４２を介して第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１２４を介してサーチ線ＳＬＢ０を形成する第２層金属配線Ｍ２２０に接続される。

ＮＭＯＳトランジスタＮＳ５およびＮＳ７のソースを形成するＮ型拡散領域ＦＬ３３２は、コンタクトホールＣＴ３６を介して第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１２６を介してマッチ線ＭＬＢ０を形成する第２層金属配線Ｍ２２２に接続される。

ＮＭＯＳトランジスタＮＳ６のゲートは、コンタクトホールＣＴ４０を介して第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１２８を介してサーチ線／ＳＬＢ０を形成する第２層金属配線Ｍ２２４に接続される。

図５は、半導体装置１００に配置されたメモリセルＭＣ０＃０のビア２、第２層金属配線層および第３層金属配線層の配置を示した平面図である。ビア２は、第２層金属配線と第３層金属配線とを接続する。図５において、第３層金属配線Ｍ３１０〜Ｍ３５０が、行方向に沿って配置される。

第２層金属配線Ｍ２０４は、ビア２Ｖ２２０およびビア２Ｖ２３０を介して電源線ＶＳＳを形成する第３層金属配線Ｍ３１０とＭ３５０とに接続される。第２層金属配線２１８は、ビア２Ｖ２５０およびビア２Ｖ２６０を介して、第３層金属配線Ｍ３１０とＭ３５０とに接続される。

第２層金属配線Ｍ２２２は、ビア２Ｖ２７０を介してマッチ線ＭＬＢ０を形成する第３層金属配線Ｍ３２０に接続される。

第２層金属配線Ｍ２０２は、ビア２Ｖ２１０を介してワード線ＷＬ０を形成する第３層金属配線Ｍ３３０に接続される。

第２層金属配線Ｍ２１４は、ビア２Ｖ２４０を介してマッチ線ＭＬＡ０を形成する第３層金属配線Ｍ３４０に接続される。

なお、メモリセルＭＣ０＃０と列方向に隣接するメモリセルＭＣ０♯１の内部の金属配線の配線パターンは、メモリセルＭＣ０＃０の配線パターンを行方向に軸対象した配線パターンと同じであるため、その説明は繰り返さない。なお、メモリセルＭＣ０＃０と行方向に隣接するメモリセルＭＣ１＃０の内部の金属配線の配線パターンは、メモリセルＭＣ０＃０の配線パターンを列方向に軸対称した配線パターンと同じであってもよいし、メモリセルＭＣ０＃０の配線パターンと同じであってもよい。

以上説明したようにレイアウトを構成することにより、高集積化されたＣＡＭメモリアレイを第３層金属配線層までで実現することができる。配線層数を抑えることができると、製造コストを抑えることができる。

（変形例）
上記の実施形態において、データサーチのためのトランジスタはＮＭＯＳトランジスタ（ＮＳ０１〜ＮＳ０７）であった。他の局面において、半導体装置は、データサーチのためのトランジスタとして、ＰＭＯＳトランジスタを有し得る。

図６は、他の実施形態に従うメモリセルＭＣ０＃０の構成例を説明する回路図である。なお、図２の符号と同一符号を付している部分については同じであるため、その部分についての説明は繰り返さない。

他の実施形態に従う論理演算セルＬＣＡ０は、ＮＭＯＳトランジスタＮＳ０，ＮＳ１，ＮＳ２，ＮＳ３に替えてＰＭＯＳトランジスタＰＳ０，ＰＳ１，ＰＳ２，ＰＳ３を含む。また、他の実施形態に従う論理演算セルＬＣＢ０は、ＮＭＯＳトランジスタＮＳ４，ＮＳ５，ＮＳ６，ＮＳ７に替えてＰＭＯＳトランジスタＰＳ４，ＰＳ５，ＰＳ６，ＰＳ７を含む。

ＰＭＯＳトランジスタＰＳ０とＰＳ１とは、マッチ線ＭＬＡ０と電源線ＶＤＤとの間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＡ０と記憶ノードＡ０とが接続される。ＰＭＯＳトランジスタＰＳ２とＰＳ３とは、マッチ線ＭＬＡ０と電源線ＶＤＤとの間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＡ０と記憶ノードＡ１とが接続される。

ＰＭＯＳトランジスタＰＳ４とＰＳ５とは、マッチ線ＭＬＢ０と電源線ＶＤＤとの間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＢ０と記憶ノードＡ０とが接続される。ＰＭＯＳトランジスタＰＳ６とＰＳ７とは、マッチ線ＭＬＢ０と電源線ＶＤＤとの間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＢ０と記憶ノードＡ１とが接続される。

図２に示されるメモリセルＭＣ０＃０のデータは、記憶ノードＡ１が「Ｌ」レベルのときにデータ”０”を保持し、記憶ノードＡ１が「Ｈ」レベルのときにデータ”１”を保持する構成であった。ある局面において、図６に示されるメモリセルＭＣ０＃０のデータは、記憶ノードＡ０が「Ｌ」レベルのときにデータ”０”を保持し、記憶ノードＡ０が「Ｈ」レベルのときにデータ”１”を保持する。

図７は、他の実施形態に従う半導体装置７００の構成例を説明するブロック図である。なお、図１の符号と同一符号を付している部分については同じであるため、その部分についての説明は繰り返さない。

半導体装置７００配置されたメモリセルＭＣ０＃０〜ＭＣ１＃１は、図６に示されるように、データサーチのためのトランジスタとしてＰＭＯＳトランジスタを有する。

半導体装置７００に含まれるサーチドライバ１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂの各出力端子には、インバータＩｎｖが設けられる。これにより、各サーチ線のレベルは、接続されるサーチドライバが出力した信号の反転レベルとなる。

また、半導体装置７００に含まれるプリチャージ＆エンコード回路１１２Ａ，１１２Ｂの入力端子には、インバータＩｎｖが設けられる。これにより、プリチャージ＆エンコード回路１１２Ａ，１１２Ｂは、接続された各マッチ線の反転レベルの信号の入力を受け付ける。また、これらのインバータＩｎｖは、プリチャージ＆エンコード回路１１２Ａ，１１２Ｂの出力レベルを反転して、マッチ線をプリチャージする。ある局面において、各マッチ線は、「Ｌ」レベルにプリチャージされる。

図６および図７を用いて、半導体装置７００のサーチ動作について説明する。メモリセルＭＣ０＃０のデータ（記憶ノードＡ０のレベル）と、検索データとが一致する場合、マッチ線のレベルはプリチャージされた「Ｌ」レベルに維持される。一方、メモリセルＭＣ０＃０のデータと、検索データとが不一致の場合、マッチ線のレベルは「Ｈ」レベルになる。

一例として、検索データ信号Ｓ０（Ａ）が”１”の場合について説明する。この場合、サーチ線ＳＬＡ０のレベルはインバータＩｎｖによって反転された「Ｌ」レベルとなる。そのため、サーチ線ＳＬＡ０に接続されたＰＭＯＳトランジスタＰＳ０はＯＮ状態となる。上記の場合、メモリセルＭＣ０＃０のデータが”０”のとき、すなわち、メモリセルＭＣ０＃０のデータと検索データとが不一致のとき、ＰＭＯＳトランジスタＰＳ１がＯＮ状態となり、マッチ線ＭＬＡ０は「Ｈ」レベルとなる。一方、メモリセルＭＣ０＃０のデータが”１”のとき、すなわち、メモリセルＭＣ０＃０のデータと検索データとが一致するとき、ＰＭＯＳトランジスタＰＳ１がＯＦＦ状態となり、マッチ線ＭＬＡ０はプリチャージされた「Ｌ」レベルに維持される。

上記によれば、Ａポート用のマッチ線ＭＬＡ０のレベルは、アドレス♯０に対応するメモリセルが保持するデータがＡポート用検索データと全て一致する場合は「Ｌ」レベルを維持し、いずれか１つでも不一致のものがある場合「Ｈ」レベルになる。プリチャージ＆エンコード回路１１２Ａは、インバータＩｎｖの作用によって、アドレス♯０に対応するメモリセルが保持するデータがＡポート用の検索データと全て一致する場合は「Ｈ」レベルの入力を受け付け、いずれか１つでも不一致のものがある場合は「Ｌ」レベルの入力を受け付ける。これは、上記説明した半導体装置１００に含まれるプリチャージ＆エンコード回路１１２Ａも同じである。同様に、半導体装置７００に含まれるプリチャージ＆エンコード回路１１２Ｂの挙動と、半導体装置１００に含まれるプリチャージ＆エンコード回路１１２Ｂの挙動とは同じである。

したがって、半導体装置７００は、サーチドライバの各出力端子およびプリチャージ＆エンコード回路の各入力端子にインバータを設けるだけで、データサーチのためのトランジスタとしてＰＭＯＳトランジスタを有するメモリセルを使用し得る。

ある局面において、上記ＰＭＯＳトランジスタＰＳ０〜ＰＳ７のソースおよびドレイン領域にシリコンゲルマニウム層を形成し得る。これにより、隣接するチャネル部のシリコンにストレスが加わり、当該シリコンの格子定数が大きくなり得る。その結果、チャネル部を流れる電流の速度が速くなり、ＰＭＯＳトランジスタＰＳ０〜ＰＳ７のスイッチング速度が向上し得る。なお、他の局面において、ＰＭＯＳトランジスタＰＳ０〜ＰＳ７のソースおよびドレイン領域に形成された層は、シリコンゲルマニウム層に限られず、チャネル部のシリコンにストレスを加えるものであればよい。

図８は、他の実施形態に従うメモリセルＭＣ０＃０のウェル、拡散領域ＤＦ、ポリシリコンＰＯ、コンタクトホールＣＴ、および第１層金属配線の配置を示した平面図である。なお、図３の符号と同一符号を付している部分については同じであるため、その部分についての説明は繰り返さない。

図８に示されるように、他の実施形態に従うメモリセルＭＣ０＃０のウェル構成は、ＰウェルＰＷ１を有さない点において、図３に説明したメモリセルＭＣ０＃０のウェル構成と異なる。

データサーチ用のＰＭＯＳトランジスタＰＳ０〜ＰＳ７は、ＮウェルＮＷ０に配置される。より詳しくは、ＮウェルＮＷ０には、列方向に延在する拡散層ＤＦが３つ形成されている。ある拡散層ＤＦには、データセルＤＣ０を構成するＰＭＯＳトランジスタＰ０およびＰ１が配置される。ある拡散層ＤＦには、論理演算セルＬＣＡ０を構成するＰＭＯＳトランジスタＰＳ０〜ＰＳ３が配置される。ある拡散層ＤＦには、論理演算セルＬＣＢ０を構成するＰＭＯＳトランジスタＰＳ４〜ＰＳ７が配置される。

ＰＭＯＳトランジスタＰＳ２は、１対のＰ型拡散領域ＦＬ３４０，３４２によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ４４を介してサーチ線／ＳＬＡ０を形成する第１層金属配線に接続される。Ｐ型拡散領域ＦＬ３４０は、コンタクトホールＣＴ４８を介して電源線ＶＤＤを形成する第１層金属配線に接続される。

ＰＭＯＳトランジスタＰＳ３は、１対のＰ型拡散領域ＦＬ３４２，３４４によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｐ型拡散領域ＦＬ３４４は、コンタクトホールＣＴ５０を介してマッチ線ＭＬＡ０を形成する第１層金属配線に接続される。

ＰＭＯＳトランジスタＰＳ１は、１対のＰ型拡散領域ＦＬ３４４，３４６によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。

ＰＭＯＳトランジスタＰＳ０は、１対のＰ型拡散領域ＦＬ３４６，３４８によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ４６を介してサーチ線ＳＬＡ０を形成する第１層金属配線に接続される。Ｐ型拡散領域ＦＬ３４８は、コンタクトホールＣＴ５２を介して電源線ＶＤＤを形成する第１層金属配線に接続される。

ＰＭＯＳトランジスタＰＳ６は、１対のＰ型拡散領域ＦＬ３５０，３５２によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ６０を介してサーチ線／ＳＬＢ０を形成する第１層金属配線に接続される。Ｐ型拡散領域ＦＬ３５０は、コンタクトホールＣＴ５４を介して電源線ＶＤＤを形成する第１層金属配線に接続される。

ＰＭＯＳトランジスタＰＳ７は、１対のＰ型拡散領域ＦＬ３５２，３５４によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｐ型拡散領域ＦＬ３５４は、コンタクトホールＣＴ５６を介してマッチ線ＭＬＢ０を形成する第１層金属配線に接続される。

ＰＭＯＳトランジスタＰＳ５は、１対のＰ型拡散領域ＦＬ３５４，３５６によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。

ＰＭＯＳトランジスタＰＳ４は、１対のＰ型拡散領域ＦＬ３５６，３５８によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ６２を介してサーチ線ＳＬＢ０を形成する第１層金属配線に接続される。Ｐ型拡散領域ＦＬ３５８は、コンタクトホールＣＴ５８を介して電源線ＶＤＤを形成する第１層金属配線に接続される。

ＮＭＯＳトランジスタＮＤ０のゲート、ＰＭＯＳトランジスタＰ０のゲート、ＰＭＯＳトランジスタＰＳ３のゲート、およびＰＭＯＳトランジスタＰＳ７のゲートは、共通するポリシリコンによって形成される。

ＮＭＯＳトランジスタＮＤ１のゲート、ＰＭＯＳトランジスタＰ１のゲート、ＰＭＯＳトランジスタＰＳ１のゲート、およびＰＭＯＳトランジスタＰＳ５のゲートは、共通するポリシリコンによって形成される。

半導体装置７００を構成するメモリセルは、ＰウェルＰＷ１を有さないため、半導体装置１００を構成するメモリセルに比してウェルの数が１つ少ない。そのため、半導体装置７００を構成するメモリセルは、半導体装置１００を構成するメモリセルよりも小型化され得る。

図９は、他の実施形態に従うメモリセルＭＣ０＃０のビア１、第１層金属配線層および第２層金属配線層の配置を示した平面図である。なお、図４の符号と同一符号を付している部分については同じであるため、その部分についての説明は繰り返さない。

他の実施形態に従うメモリセルＭＣ０＃０の第２層における金属配線パターンは、第２層金属配線Ｍ２１８に替えて第２層金属配線Ｍ９１０を有する点において、図４に示される金属配線パターンと異なる。

ＰＭＯＳトランジスタＰＳ２のソースを形成するＰ型拡散領域ＦＬ３４０と、ＰＭＯＳトランジスタＰＳ６のソースを形成するＰ型拡散領域ＦＬ３５０とは、コンタクトホールＣＴ４８，ＣＴ５４をそれぞれ介して共通する第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１２１を介して電源線ＶＤＤを形成する第２層金属配線Ｍ９１０に接続される。

ＰＭＯＳトランジスタＰＳ０のソースを形成するＰ型拡散領域ＦＬ３４８と、ＰＭＯＳトランジスタＰＳ４のソースを形成するＰ型拡散領域ＦＬ３５８とは、コンタクトホールＣＴ５２，ＣＴ５８をそれぞれ介して共通する第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１２３を介して電源線ＶＤＤを形成する第２層金属配線Ｍ９１０に接続される。

［実施形態２］
上記の実施形態に示される半導体装置は、２ポートのＢＣＡＭ装置として機能し得る。より具体的には、上記の実施形態に示される半導体装置は、２値のデータを保持するＢＣＡＭセルにおいて、各ポートごとにサーチ線対、マッチ線、および論理演算セルを配置する構成であった。以下、２ポートのＴＣＡＭ（Ternary Content Addressable Memory）装置として機能し得る半導体装置について説明する。

（半導体装置の構成例）
図１０は、ある実施形態に従う半導体装置１０００の構成例を説明するブロック図である。なお、図１の符号と同一符号を付している部分については同じであるため、その部分についての説明は繰り返さない。

図１０を参照して、半導体装置１０００は、図１で説明した半導体装置１００に比して、各メモリセルに接続されたビット線対が２組である点において、相違する。

より具体的には、列方向に配置されたメモリセルＭＣ０＃０およびＭＣ０＃１は、共通するビット線対ＢＬ０，／ＢＬ０とＢＬ１，／ＢＬ１とに接続される。メモリセルＭＣ１＃０およびＭＣ１＃１は、共通するビット線対ＢＬ２，／ＢＬ２とＢＬ３，／ＢＬ３とに接続される。

（メモリセルの回路構成）
図１１は、半導体装置１０００に配置されたメモリセルＭＣ０＃０の構成例を説明する回路図である。

図１１を参照して、半導体装置１０００に配置されたメモリセルＭＣ０＃０は、１ビットの記憶データを保持可能に構成されたデータセルＤＣ０と、データセルＤＣ０が保持する１ビットの情報とは独立した他の１ビットのデータを保持可能に構成されたマスクデータセルＭＤＣ０とを含む。データセルＤＣ０と、マスクデータセルＭＤＣ０とは、行方向に互いに隣接する。

メモリセルＭＣ０＃０は、列方向に沿って延在するビット線対ＢＬ０，／ＢＬ０と、ＢＬ１，／ＢＬ１とをさらに含む。

マスクデータセルＭＤＣ０は、ＮＭＯＳトランジスタＮＡ０，ＮＡ１，ＮＤ０，ＮＤ１およびＰＭＯＳトランジスタＰ０，Ｐ１によって構成される。

ＮＭＯＳトランジスタＮＡ０は、記憶ノードｍ１と、ビット線ＢＬ０との間に接続され、ゲートにワード線ＷＬ０が接続される。ＮＭＯＳトランジスタＮＡ１は、記憶ノード／ｍ１とビット線／ＢＬ０との間に接続され、ゲートにワード線ＷＬ０が接続される。ＰＭＯＳトランジスタＰ０は、電源線ＶＤＤと記憶ノードｍ１との間に接続され、ゲートが記憶ノード／ｍ１に接続される。ＮＭＯＳトランジスタＮＤ０は、記憶ノードｍ１と電源線ＶＳＳとの間に接続され、ゲートが記憶ノード／ｍ１に接続される。ＰＭＯＳトランジスタＰ１は、電源線ＶＤＤと記憶ノード／ｍ１との間に接続され、ゲートが記憶ノードｍ１に接続される。ＮＭＯＳトランジスタＮＤ１は、記憶ノード／ｍ１と電源線ＶＳＳとの間に接続され、ゲートが記憶ノードｍ１に接続される。

ＮＭＯＳトランジスタＮＤ０およびＰＭＯＳトランジスタＰ０は、インバータを構成する。ＮＭＯＳトランジスタＮＤ１およびＰＭＯＳトランジスタＰ１も、インバータを構成する。一方のインバータの出力は、他方のインバータの入力に接続される。ＮＭＯＳトランジスタＮＤ０およびＮＤ１と、ＰＭＯＳトランジスタＰ０およびＰ１とによって構成されたフリップフロップは、１ビットの情報を保持する。

データセルＤＣ０は、アクセストランジスタであるＮＭＯＳトランジスタＮＡ２，ＮＡ３と、ドライバトランジスタであるＮＭＯＳトランジスタＮＤ２，ＮＤ３と、ＰＭＯＳトランジスタＰ２，Ｐ３とによって構成される。

ＮＭＯＳトランジスタＮＡ２は、記憶ノードｍ０と、ビット線ＢＬ１との間に接続され、ゲートにワード線ＷＬ０が接続される。ＮＭＯＳトランジスタＮＡ３は、記憶ノード／ｍ０とビット線／ＢＬ１との間に接続され、ゲートにワード線ＷＬ０が接続される。ＰＭＯＳトランジスタＰ２は、電源線ＶＤＤと記憶ノードｍ０との間に接続され、ゲートが記憶ノード／ｍ０に接続される。ＮＭＯＳトランジスタＮＤ２は、記憶ノードｍ０と電源線ＶＳＳとの間に接続され、ゲートが記憶ノード／ｍ０に接続される。ＰＭＯＳトランジスタＰ３は、電源線ＶＤＤと記憶ノード／ｍ０との間に接続され、ゲートが記憶ノードｍ０に接続される。ＮＭＯＳトランジスタＮＤ３は、記憶ノード／ｍ０と電源線ＶＳＳとの間に接続され、ゲートが記憶ノードｍ０に接続される。

ＮＭＯＳトランジスタＮＤ２およびＰＭＯＳトランジスタＰ２は、インバータを構成する。ＮＭＯＳトランジスタＮＤ３およびＰＭＯＳトランジスタＰ３も、インバータを構成する。一方のインバータの出力は、他方のインバータの入力に接続される。ＮＭＯＳトランジスタＮＤ２およびＮＤ３と、ＰＭＯＳトランジスタＰ２およびＰ３とによって構成されたフリップフロップは、１ビットの情報（記憶データ）を保持する。

メモリセルＭＣ０＃０は、データセルＤＣ０およびマスクデータセルＭＤＣ０の両方に対して列方向に隣接して配置される論理演算セルＬＣＢ０と、論理演算セルＬＣＢ０に対して列方向に隣接して配置される論理演算セルＬＣＡ０とをさらに含む。

論理演算セルＬＣＡ０は、データセルＤＣ０およびマスクデータセルＭＤＣ０の保持するデータとＡポート用の検索データとに応じた結果をマッチ線ＭＬＡ０に出力する。より具体的には、論理演算セルＬＣＡ０は、データセルＤＣ０のデータ（記憶ノードｍ１のレベル）とＡポート用の検索データとが一致するか否か、およびマスクデータセルＭＤＣのデータ（記憶ノードｍ０のレベル）とＡポート用の検索データの反転レベルとが一致するか否かに応じて、マッチ線ＭＬＡ０を駆動する。論理演算セルＬＣＢ０は、データセルＤＣ０およびマスクデータセルＭＤＣ０の保持するデータとＢポート用の検索データとに応じた結果をマッチ線ＭＬＡ０に出力する。より具体的には、論理演算セルＬＣＢ０は、データセルＤＣのデータとＢポート用の検索データとが一致するか否か、およびマスクデータセルＭＤＣのデータとＢポート用の検索データの反転レベルとが一致するか否かに応じて、マッチ線ＭＬＢ０を駆動する。

論理演算セルＬＣＡ０は、ＮＭＯＳトランジスタＮＳ０〜ＮＳ３を含む。論理演算セルＬＣＢ０は、ＮＭＯＳトランジスタＮＳ４〜ＮＳ７を含む。

ＮＭＯＳトランジスタＮＳ０とＮＳ１とは、マッチ線ＭＬＡ０と電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＡ０と記憶ノードｍ１とが接続される。ＮＭＯＳトランジスタＮＳ２とＮＳ３とは、マッチ線ＭＬＡ０と電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＡ０と記憶ノードｍ０とが接続される。

ＮＭＯＳトランジスタＮＳ４とＮＳ５とは、マッチ線ＭＬＢ０と電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＢ０と記憶ノードｍ１とが接続される。ＮＭＯＳトランジスタＮＳ６とＮＳ７とは、マッチ線ＭＬＢ０と電源線ＶＳＳとの間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＢ０と記憶ノードｍ０とが接続される。

なお、図１０におけるメモリセルＭＣ０＃０以外の他のメモリセルは、接続されたワード線、マッチ線、ビット線対およびサーチ線対が上記の例と異なるが、内部の回路構成はメモリセルＭＣ０＃０と同じであるので説明は繰り返さない。

（メモリセルのデータ）
図１２は、図１１のデータセルＤＣ０およびマスクデータセルＭＤＣ０が保持するデータとメモリセルＭＣ０＃０のデータとの対応関係を表形式で示す図である。

図１１および図１２を参照して、メモリセルＭＣ０＃０は、２ビットのＳＲＡＭセル（データセルＤＣ０とマスクデータセルＭＤＣ０）を用いて、“０”、“１”、“＊”（ドントケア：don't care）の３値を格納することができる。ドントケア“＊”は“０”および“１”のどちらでも良いことを示す。

具体的に、データセルＤＣ０の記憶ノードｍ０に“０”（「Ｌ」レベル）が格納され、マスクデータセルＭＤＣ０の記憶ノードｍ１に“１”（「Ｈ」レベル）が格納されているとき、メモリセルＭＣ０＃０には“０”が格納されているとする。データセルＤＣ０の記憶ノードｍ０に“１”が格納され、マスクデータセルＭＤＣ０の記憶ノードｍ１に“０”が格納されているとき、メモリセルＭＣ０＃０には“１”が格納されているとする。データセルＤＣ０の記憶ノードｍ０に“０”が格納され、マスクデータセルＭＤＣ０の記憶ノードｍ１に“０”が格納されているとき、メモリセルＭＣ０＃０には“＊”（ドントケア）が格納されているとする。データセルＤＣ０の記憶ノードｍ０に“１”が格納され、マスクデータセルＭＤＣ０の記憶ノードｍ１に“１”が格納されている場合は使用しない。

（書き込み動作）
図１１を再び参照して、メモリセルＭＣ０＃０に対する書き込み動作を説明する。行デコーダ１０２は、メモリセルＭＣ０＃０に対するデータ書込時において、ワード線ＷＬ０を「Ｈ」レベルに活性化し、それ以外のワード線（すなわちワード線ＷＬ１）を「Ｌ」レベルに非活性化する。そして、読出／書込回路１０８は、ビット線ＢＬ０およびＢＬ１を入力データＤＩＯ０に対応するレベルに駆動し、ビット線／ＢＬ０および／ＢＬ１をそれぞれの反転レベルに駆動する。このとき、各サーチ線対は全て「Ｌ」レベルに設定される。また、各マッチ線は特にレベルを定めなくてもよいが、好ましくはプリチャージされた「Ｈ」レベルに設定される。

一例として、入力データＤＩＯ０が”１”である場合、読出／書込回路１０８は、ビット線ＢＬ１を「Ｈ」レベルに、ビット線／ＢＬ１を「Ｌ」レベルに、ビット線ＢＬ０を「Ｌ」レベルに、ビット線／ＢＬ０を「Ｈ」レベルにそれぞれ駆動する。

半導体装置１０００は、これらの動作を行なうことによって、各メモリセルに入力データを書き込むことができる。なお、読出時においてはビット線が図示されないセンスアンプによってその電位差が増幅されて各メモリセルが保持するデータが読出される。

半導体装置１０００に配置されるメモリセルにおいて、データセルが接続されるビット線対と、マスクデータセルが接続されるビット線対とは異なる。そのため、ある局面において、半導体装置１０００は、あるメモリセルを構成するデータセルに対してデータの書き込みまたは読み出しを行なっている間に、当該メモリセルを構成するマスクデータセルに対してデータの書き込みまたは読み出しを行ない得る。

（サーチ動作）
次に、サーチ動作について説明する。上記のメモリセルＭＣ０＃０の構成によれば、Ａポート用の検索データが“１”（すなわち、サーチ線ＳＬＡ０が“１”、かつ、サーチ線／ＳＬＡ０が“０”）であり、メモリセルＭＣ０＃０のデータが“０”（記憶ノードｍ０が“０”、かつ、記憶ノードｍ１が“１”）である場合には、ＮＭＯＳトランジスタＮＳ０およびＮＳ１がオン状態となって、マッチ線ＭＬＡ０の電位が接地電位になる。Ａポート用の検索データが”０” （すなわち、サーチ線ＳＬＡ０が“０”、かつ、サーチ線／ＳＬＡ０が“１”）であり、メモリセルＭＣ０＃０のデータが“１”（記憶ノードｍ０が“１”、かつ、記憶ノードｍ１が“０”）である場合には、ＮＭＯＳトランジスタＮＳ２およびＮＳ３がオン状態となって、マッチ線ＭＬＡ０の電位が接地電位になる。すなわち、Ａポート用の検索データとメモリセルＭＣ０＃０のデータとが不一致の場合には、マッチ線ＭＬＡ０の電位は接地電位（「Ｌ」レベル）になる。

一方、Ａポート用の検索データが“１”であり、かつ、メモリセルＭＣ０＃０のデータが“１”または“＊”の場合、もしくは、Ａポート用の検索データが“０”であり、かつ、メモリセルＭＣ０＃０のデータが“０”または“＊”の場合（すなわち、両者が一致する場合）、プリチャージされたマッチ線ＭＬＡ０の電位（「Ｈ」レベル）は維持される。

上記によれば、ＴＣＡＭ装置として機能する半導体装置１０００は、１サイクルの間に、Ａポート用の検索データおよびＢポート用の検索データを同時に検索できる。そのため、半導体装置１０００は、検索対象が複数ある場合において、シングルポートの検索装置（ＴＣＡＭ装置）に比して、２倍の検索速度を実現し得る。

加えて、この半導体装置１０００は、共通するメモリアレイを用いて、Ａポート用の検索データおよびＢポート用の検索データを検索する。そのため、半導体装置１０００は、装置の大型化を抑制し得る。

また、従来のＴＣＡＭ装置は、２つの検索データを検索するために、クロック信号を２回生成する必要があった。一方、この半導体装置１０００は、２つの検索データを検索するにあたって、クロック信号を１回生成すればよい。したがって、この半導体装置１０００は、消費電力を従来に比して抑制し得る。

（メモリセルのレイアウト）
次に、図１３〜１５を用いて、一例として半導体装置１０００に配置されるメモリセルＭＣ０＃０のレイアウト構成を積層方向に分割して説明する。なお、図３〜５の符号と同一符号を付している部分については同じであるため、その部分についての説明は繰り返さない。

図１３は、半導体装置１０００に配置されたメモリセルＭＣ０＃０のウェル、拡散領域ＤＦ、ポリシリコンＰＯ、コンタクトホールＣＴ、および第１層金属配線の配置を示した平面図である。

図１３に示されるように、各トランジスタのゲートを構成するポリシリコン（ＰＯ）は、行方向に沿って延在し、メモリセルを構成する複数のウェルの各々は列方向に沿って延在する。したがって、ゲートとウェルとは互いに直交する方向に延在する。また、各ウェルは、列方向に隣接するメモリセル（メモリセルＭＣ０＃１）の対応するウェルと連続するように形成される。

ある実施形態に従うメモリセルＭＣ０＃０では、ワード線ＷＬ０が伸びる方向（行方向）に、Ｐ型導電型のＰウェルＰＷ０と、Ｎ型導電型のＮウェルＮＷ０と、ＰウェルＰＷ１と、ＮウェルＮＷ１と、ＰウェルＰＷ２とが順に形成される。ＮウェルＮＷ１と、ＰウェルＰＷ２とが設けられる領域において、データセルＤＣ０を構成するＮＭＯＳトランジスタＮＡ２，ＮＡ３、ＮＤ２，ＮＤ３と、ＰＭＯＳトランジスタＰ２，Ｐ３とが配置される。より詳しくは、ＰＭＯＳトランジスタＰ２，Ｐ３はＮウェルＮＷ１に配置され、ＮＭＯＳトランジスタＮＡ２，ＮＡ３、ＮＤ２，ＮＤ３はＰウェルＰＷ２に配置される。

ＰＭＯＳトランジスタＰ３は、１対のＰ型拡散領域ＦＬ３６０，ＦＬ３６２によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｐ型拡散領域ＦＬ３６２は、コンタクトホールＣＴ６６を介して上層の金属配線層に形成される電源線ＶＤＤに接続される。

ＰＭＯＳトランジスタＰ２は、１対のＰ型拡散領域ＦＬ３６２，ＦＬ３６４によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。

ＮＭＯＳトランジスタＮＡ３は、１対のＮ型拡散領域ＦＬ３６６，ＦＬ３６８によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ８４を介して上層の金属配線層に形成されるワード線ＷＬ０に電気的に接続される。Ｎ型拡散領域ＦＬ３６６は、コンタクトホールＣＴ７４を介して上層の金属配線層に形成されるビット線／ＢＬ１に電気的に接続される。

ＮＭＯＳトランジスタＮＤ３は、１対のＮ型拡散領域ＦＬ３６８，ＦＬ３７０によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｎ型拡散領域ＦＬ３７０は、コンタクトホールＣＴ７８を介して上層の金属配線層に形成される電源線ＶＳＳに接続される。

ＮＭＯＳトランジスタＮＤ２は、１対のＮ型拡散領域ＦＬ３７０，ＦＬ３７２によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｐ型拡散領域ＦＬ３６０と、Ｎ型拡散領域ＦＬ３６８と、ＮＭＯＳトランジスタＮＤ２のゲートとは、コンタクトホールＣＴ６４，ＣＴ７６，７２をそれぞれ介して共通する第１層金属配線に接続される。したがって、これらは互いに電気的に接続される。Ｐ型拡散領域ＦＬ３６４と、ＰＭＯＳトランジスタＰ３のゲートと、Ｎ型拡散領域ＦＬ３７２とは、コンタクトホールＣＴ６８，ＣＴ７０，８０をそれぞれ介して共通する第１層金属配線に接続される。したがって、これらは互いに電気的に接続される。

ＮＭＯＳトランジスタＮＡ２は、１対のＮ型拡散領域ＦＬ３７２，ＦＬ３７４によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ８６を介して上層の金属配線層に形成されるワード線ＷＬ０に電気的に接続される。Ｎ型拡散領域ＦＬ３７４は、コンタクトホールＣＴ８２を介して上層の金属配線層に形成されるビット線ＢＬ１に電気的に接続される。

ＮＭＯＳトランジスタＮＳ３のゲート、ＮＭＯＳトランジスタＮＳ７のゲート、ＰＭＯＳトランジスタＰ３のゲート、およびＮＭＯＳトランジスタＮＤ３のゲートは、共通するポリシリコンによって形成される。

ＰＭＯＳトランジスタＰ２のゲートおよびＮＭＯＳトランジスタＮＤ２のゲートは、共通するポリシリコンによって形成される。

ＮＭＯＳトランジスタＮＡ０，ＮＤ０，ＮＤ１，およびＮＡ１は共通するＮ型拡散層に配置される。ＰＭＯＳトランジスタＰ０およびＰ１は共通するＰ型拡散層に配置される。ＰＭＯＳトランジスタＰ３およびＰ２は共通するＰ型拡散層に配置される。ＮＭＯＳトランジスタＮＡ３，ＮＤ３，ＮＤ２，およびＮＡ２は共通するＮ型拡散層に配置される。

図１３に示されるように、半導体装置１０００を構成するメモリセルは、データサーチのためのＮＭＯＳトランジスタＮＳ０〜ＮＳ７を、２つのＮ型拡散層ＤＦに配置する構成を採用する。一般的に、ＴＣＡＭ装置は、データサーチのためのトランジスタを１つの拡散層ＤＦに配置する構成を採用する。そのため、半導体装置１０００を構成するメモリアレイにおいて、行方向に隣接するメモリセルの物理的な距離が、一般的なＴＣＡＭ装置に比して若干長い。これにより、半導体装置１０００は、マルチビットエラーが起こる確率を低減できる。

図１４は、半導体装置１０００に配置されたメモリセルＭＣ０＃０のビア１、第１層金属配線層および第２層金属配線層の配置を示した平面図である。図１４において、第２層金属配線Ｍ２０２〜Ｍ２４８が、列方向に沿って配置される。

ＰＭＯＳトランジスタＰ３およびＰ２のソースを形成するＰ型拡散領域ＦＬ３６２は、コンタクトホールＣＴ６６を介して第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１３０を介して電源線ＶＤＤを形成する第２層金属配線Ｍ２４０に接続される。

ＮＭＯＳトランジスタＮＡ２のソースを形成するＮ型拡散領域ＦＬ３７４は、コンタクトホールＣＴ８２を介して第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１３２を介してビット線ＢＬ１を形成する第２層金属配線Ｍ２４２に接続される。

ＮＭＯＳトランジスタＮＡ３のソースを形成するＮ型拡散領域ＦＬ３６６は、コンタクトホールＣＴ７４を介して第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１３４を介してビット線／ＢＬ１を形成する第２層金属配線Ｍ２４４に接続される。

ＮＭＯＳトランジスタＮＤ３およびＮＤ２のソースを形成するＮ型拡散領域ＦＬ３７０は、コンタクトホールＣＴ７８を介して第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１３６を介して電源線ＶＳＳを形成する第２層金属配線Ｍ２４６に接続される。

ＮＭＯＳトランジスタＮＡ３のゲートと、ＮＭＯＳトランジスタＮＡ２のゲートとは、コンタクトホールＣＴ８４，ＣＴ８６をそれぞれ介して、互いに異なる第１層金属配線に接続される。これらの第１層金属配線は、ビア１Ｖ１３８，ビア１Ｖ１４０をそれぞれ介して、ワード線ＷＬ０を形成する共通の第２層金属配線Ｍ２４８に接続される。

図１５は、半導体装置１０００に配置されたメモリセルＭＣ０＃０のビア２、第２層金属配線層および第３層金属配線層の配置を示した平面図である。

第２層金属配線Ｍ２４６は、ビア２Ｖ２７５およびＶ２８０を介して電源線ＶＳＳを形成する第３層金属配線Ｍ３１０とＭ３５０とに接続される。

第２層金属配線Ｍ２４８は、ビア２Ｖ２８５を介してワード線ＷＬ０を形成する第３層金属配線Ｍ３３０に接続される。

以上説明したようにレイアウトを構成することにより、高集積化されたＴＣＡＭメモリアレイを第３層金属配線層までで実現することができる。配線層数を抑えることができると、製造コストを抑えることができる。

図１６は、ある実施形態に従うメモリセルにおける金属配線パターンを説明する図である。図中「Ｆ」は、金属配線パターンの向きを表す。一例として、図１３〜１５で説明したメモリセルＭＣ０＃０における金属配線パターンの向きを「Ｆ」と規定する。

この場合、メモリセルＭＣ０＃０と列方向に隣接するメモリセルＭＣ０＃１の金属配線パターンは、メモリセルＭＣ０＃０の配線パターンを行方向に軸対称にした配線パターンとなる。

一方、メモリセルＭＣ０＃０と行方向に隣接するメモリセルＭＣ１＃０の金属配線パターンは、図１６に示される例においてメモリセルＭＣ０＃０の配線パターンと同じ配線パターンが示されている。なお、他の局面において、メモリセルＭＣ１＃０の金属配線パターンは、メモリセルＭＣ０＃０の配線パターンを列方向に軸対称にした配線パターンであってもよい。

（変形例）
上記説明したＴＣＡＭ装置としての半導体装置１０００において、データサーチのためのトランジスタは、ＮＭＯＳトランジスタ（ＮＳ０１〜ＮＳ０７）であった。以下、データサーチのためのトランジスタとして、ＰＭＯＳトランジスタを用いるＴＣＡＭ装置について説明する。

図１７は、他の実施形態に従うＴＣＡＭセルとしてのメモリセルＭＣ０＃０の構成例を説明する回路図である。なお、図１１の符号と同一符号を付している部分については同じであるため、その部分についての説明は繰り返さない。

ＰＭＯＳトランジスタＰＳ０とＰＳ１とは、マッチ線ＭＬＡ０と電源線ＶＤＤとの間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＡ０と記憶ノードｍ１とが接続される。ＰＭＯＳトランジスタＰＳ２とＰＳ３とは、マッチ線ＭＬＡ０と電源線ＶＤＤとの間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＡ０と記憶ノードｍ０とが接続される。

ＰＭＯＳトランジスタＰＳ４とＰＳ５とは、マッチ線ＭＬＢ０と電源線ＶＤＤとの間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＢ０と記憶ノードｍ１とが接続される。ＰＭＯＳトランジスタＰＳ６とＰＳ７とは、マッチ線ＭＬＢ０と電源線ＶＤＤとの間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＢ０と記憶ノードｍ０とが接続される。

半導体装置１０００に配置されたメモリセルＭＣ０＃０のデータと、データセルＤＣ０およびマスクデータセルＭＤＣ０が保持するデータとの関係は、図１２に示される。ある局面において、図１７に示されるメモリセルＭＣ０＃０のデータとデータセルＤＣ０およびマスクデータセルＭＤＣ０が保持するデータとの関係は、図１２に示される関係と異なる。

図１８は、図１７のデータセルＤＣ０およびマスクデータセルＭＤＣ０が保持するデータとメモリセルＭＣ０＃０のデータとの対応関係を表形式で示す図である。

図１８を参照して、データセルＤＣ０の記憶ノードｍ０に“１”が格納され、マスクデータセルＭＤＣ０の記憶ノードｍ１に“０”が格納されているとき、メモリセルＭＣ０＃０には“０”が格納されているとする。データセルＤＣ０の記憶ノードｍ０に“０”が格納され、マスクデータセルＭＤＣ０の記憶ノードｍ１に“１”が格納されているとき、メモリセルＭＣ０＃０には“１”が格納されているとする。データセルＤＣ０の記憶ノードｍ０に“１”が格納され、マスクデータセルＭＤＣ０の記憶ノードｍ１に“１”が格納されているとき、メモリセルＭＣ０＃０には“＊”（ドントケア）が格納されているとする。データセルＤＣ０の記憶ノードｍ０に“０”が格納され、マスクデータセルＭＤＣ０の記憶ノードｍ１に“０”が格納されている場合は使用しない。上記のように、データサーチのためのトランジスタとしてＰＭＯＳトランジスタを採用するＴＣＡＭセル（メモリセルＭＣ０＃０）は、ＮＭＯＳトランジスタを採用するＴＣＡＭセルのデータ（図１２）とは逆の態様でデータを保持し得る。

図１９は、他の実施形態に従う半導体装置１９００の構成例を説明するブロック図である。なお、図１０の符号と同一符号を付している部分については同じであるため、その部分についての説明は繰り返さない。

半導体装置１９００に配置されたメモリセルＭＣ０＃０〜ＭＣ１＃１は、図１７に示されるように、データサーチのためのトランジスタとしてＰＭＯＳトランジスタを有する。

図７で説明した半導体装置７００と同様に、半導体装置１９００は、サーチドライバ１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂの各出力端子、およびプリチャージ＆エンコード回路１１２Ａ，１１２Ｂの入力端子にインバータＩｎｖを有する。その結果、各サーチ線のレベルは、接続されるサーチドライバが出力した信号の反転レベルの電位となる。また、プリチャージ＆エンコード回路１１２Ａ，１１２Ｂは、接続された各マッチ線の反転レベルの信号の入力を受け付ける。また、インバータＩｎｖの作用により、各マッチ線は、接続されるプリチャージ＆エンコード回路の出力信号の反転レベルにプリチャージされる。ある局面において、各マッチ線は、「Ｌ」レベルにプリチャージされる。

図１７〜図１９を用いて、半導体装置１９００のサーチ動作について説明する。メモリセルＭＣ０＃０のデータと、検索データとが一致する場合、マッチ線のレベルは「Ｌ」レベルに維持される。一方、メモリセルＭＣ０＃０のデータと、検索データとが不一致の場合、マッチ線のレベルは「Ｈ」レベルになる。

上記によれば、プリチャージ＆エンコード回路は、インバータＩｎｖの作用によって、各々のメモリセルが保持するデータと、対応する検索データとが全て一致する場合は「Ｈ」レベルの入力を受け付け、いずれか１つでも不一致のものがある場合は「Ｌ」レベルの入力を受け付ける。これは、上記説明した半導体装置１０００に含まれるプリチャージ＆エンコード回路も同じである。

したがって、半導体装置１９００は、サーチドライバの各出力端子およびプリチャージ＆エンコード回路の各入力端子にインバータを設けるだけで、データサーチのためのトランジスタとしてＰＭＯＳトランジスタを有するメモリセルを使用し得る。

図２０は、他の実施形態に従うＴＣＡＭセルとしてのメモリセルＭＣ０＃０のウェル、拡散領域ＤＦ、ポリシリコンＰＯ、コンタクトホールＣＴ、および第１層金属配線の配置を示した平面図である。なお、図８および図１３の符号と同一符号を付している部分については同じであるため、その部分についての説明は繰り返さない。

図２０に示されるように、他の実施形態に従うＭＣ０＃０のレイアウトは、図８に示されるＢＣＡＭセルのレイアウトに、図１３に示されるＴＣＡＭセルのレイアウトのうち、ＮウェルＮＷ１、ＰウェルＰＷ２、およびこれらのウェルに配置される構成を足し合わせた構成を採用し得る。なお、図８に示されるＮウェルＮＷ０と、図１３に示されるＮウェルＮＷ１とは隣接するため、図２０において１つのＮウェルＮＷ０として表現される。また、図１３に示されるＰウェルＰＷ２は、図２０におけるＰウェルＰＷ１に対応する。

半導体装置１９００を構成するメモリセルは、ＮウェルＮＷ１およびＰウェルＰＷ２を有さないため、半導体装置１０００を構成するメモリセルに比してウェルの数が２つ少ない。そのため、半導体装置１９００を構成するメモリセルは、半導体装置１０００を構成するメモリセルよりも小型化できる。

なお、第２層金属配線、および第３層金属配線の配線パターンは、図１４，１５に示される例と同様の配線パターンによって実現され得るため、その説明は繰り返さない。

［実施形態３］
実施形態２に示されるＴＣＡＭセルを構成するデータセルとマスクデータセルとは、行方向に隣接するように配置され、共通するワード線に接続され、互いに異なるビット線対に接続される構成であった。実施形態３では、ＴＣＡＭセルの他の構成について説明する。より具体的には、ＴＣＡＭセルを構成するデータセルとマスクデータセルとは、列方向に隣接するように配置され、共通するビット線対に接続され、互いに異なるワード線に接続される。以下、その構成について具体的に説明する。

図２１は、ある実施形態に従う半導体装置２１００の構成例を説明するブロック図である。なお、図１０の符号と同一符号を付している部分については同じであるため、その部分についての説明は繰り返さない。

半導体装置２１００を構成する各メモリセルは、２本のワード線と、１組のビット線対と、２組のサーチ線対と、２本のマッチ線とが接続される。例えば、メモリセルＭＣ０＃０は、ワード線ＷＬ０，ＷＬ１と、ビット線対ＢＬ０，／ＢＬ０と、サーチ線対ＳＬＡ０，／ＳＬＡ０およびＳＬＢ０，／ＳＬＢ０と、マッチ線ＭＬＡ０，ＭＬＢ０とに接続される。

（メモリセルの回路構成）
図２２は、半導体装置２１００のメモリセルＭＣ０＃０の構成例を説明する回路図である。図２２を参照して、メモリセルＭＣ０＃０は、各々が１ビットのデータを保持可能に構成されたデータセルＤＣ０と、マスクデータセルＭＤＣ０とを含む。データセルＤＣ０と、マスクデータセルＭＤＣ０とは、列方向に互いに隣接する。

データセルＤＣ０は、ＮＭＯＳトランジスタＮＡ２，ＮＡ３，ＮＤ２，ＮＤ３およびＰＭＯＳトランジスタＰ２，Ｐ３によって構成される。

ＮＭＯＳトランジスタＮＡ２は、記憶ノードｍ０と、ビット線ＢＬ０との間に接続され、ゲートにワード線ＷＬ１が接続される。ＮＭＯＳトランジスタＮＡ３は、記憶ノード／ｍ０とビット線／ＢＬ０との間に接続され、ゲートにワード線ＷＬ１が接続される。ＰＭＯＳトランジスタＰ２は、電源線ＶＤＤと記憶ノードｍ０との間に接続され、ゲートが記憶ノード／ｍ０に接続される。ＮＭＯＳトランジスタＮＤ２は、記憶ノードｍ０と電源線ＶＳＳとの間に接続され、ゲートが記憶ノード／ｍ０に接続される。ＰＭＯＳトランジスタＰ３は、電源線ＶＤＤと記憶ノード／ｍ０との間に接続され、ゲートが記憶ノードｍ０に接続される。ＮＭＯＳトランジスタＮＤ３は、記憶ノード／ｍ０と電源線ＶＳＳとの間に接続され、ゲートが記憶ノードｍ０に接続される。

ＮＭＯＳトランジスタＮＤ２およびＰＭＯＳトランジスタＰ２は、インバータを構成する。ＮＭＯＳトランジスタＮＤ３およびＰＭＯＳトランジスタＰ３も、インバータを構成する。一方のインバータの出力は、他方のインバータの入力に接続される。ＮＭＯＳトランジスタＮＤ２およびＮＤ３と、ＰＭＯＳトランジスタＰ２およびＰ３とによって構成されたフリップフロップは、１ビットの情報を保持する。

上記のように、データセルＤＣ０およびマスクデータセルＭＤＣ０は、共通するビット線対ＢＬ０，／ＢＬ０に接続される。また、データセルＤＣ０とマスクデータセルＭＤＣ０とは、互いに異なるワード線ＷＬ０，ＷＬ１にそれぞれ接続される。

メモリセルＭＣ０＃０は、データセルＤＣ０とマスクデータセルＭＤＣ０との間に、論理演算セルＬＣＡ０およびＬＣＢ０を有する。論理演算セルＬＣＡ０とＬＣＢ０とは、互いに行方向に隣接する。

論理演算セルＬＣＡ０は、データセルＤＣ０およびマスクデータセルＭＤＣ０の保持するデータとＡポート用の検索データとに応じた結果をマッチ線ＭＬＡ０に出力する。論理演算セルＬＣＢ０は、データセルＤＣ０およびマスクデータセルＭＤＣ０の保持するデータとＢポート用の検索データとに応じた結果をマッチ線ＭＬＡ０に出力する。

図２２に示されるメモリセルＭＣ０＃０のデータは、図１２に示されるメモリセルＭＣ０＃０と同じであるとする。すなわち、データセルＤＣ０の記憶ノードｍ０が”０”かつマスクデータセルＭＤＣ０の記憶ノードｍ１が”１”のときに、メモリセルＭＣ０＃０には”０”が格納されているとする。データセルＤＣ０の記憶ノードｍ０が”１”かつマスクデータセルＭＤＣ０の記憶ノードｍ１が”０”のときに、メモリセルＭＣ０＃０には”１”が格納されているとする。データセルＤＣ０の記憶ノードｍ０が”０”かつマスクデータセルＭＤＣ０の記憶ノードｍ１が”０”のときに、メモリセルＭＣ０＃０には“＊”（ドントケア）が格納されているとする。データセルＤＣ０の記憶ノードｍ０が“１”かつマスクデータセルＭＤＣ０の記憶ノードｍ１が“１”の場合は使用しない。

（書き込み動作）
図２２に示されるメモリセルＭＣ０＃０への書き込み動作を説明する。行デコーダ１０２は、メモリセルＭＣ０＃０に対するデータ書き込み時において、まず、ワード線ＷＬ０を「Ｈ」レベルに活性化し、それ以外のワード線（すなわちワード線ＷＬ１〜ＷＬ３）を「Ｌ」レベルに非活性化する。そして、読出／書込回路１０８は、ビット線ＢＬ０を入力データＤＩＯ００に対応するレベルに駆動し、ビット線／ＢＬ０をその反転レベルに駆動する。これにより、半導体装置２１００は、データセルＤＣ０へデータの書き込みを行なう。読出／書込回路１０８は、データセルＤＣ０へのデータ書き込みが終了すると、ビット線対ＢＬ０，／ＢＬ０のレベルを「Ｌ」レベルにする。

次に、行デコーダ１０２は、ワード線ＷＬ１を「Ｈ」レベルに活性化し、それ以外のワード線を「Ｌ」レベルに非活性化する。そして、読出／書込回路１０８は、ビット線ＢＬ０を入力データＤＩＯ０１に対応するレベルに駆動し、ビット線／ＢＬ０をその反転レベルに駆動する。これにより、半導体装置２１００は、マスクデータセルＭＤＣ０へデータの書き込みを行なう。読出／書込回路１０８は、データセルＤＣ０へのデータ書き込みが終了すると、ビット線対ＢＬ０，／ＢＬ０のレベルを「Ｌ」レベルにする。半導体装置２１００は、これら一連の動作を２サイクルの間に行なう。なお、他の局面において、半導体装置２１００は、はじめの１サイクルの間にマスクデータセルＭＤＣ０へのデータ書き込みを行い、次の１サイクルの間にデータセルＤＣ０へのデータ書き込みを行ない得る。

（サーチ動作）
次に、サーチ動作について説明する。上記のメモリセルＭＣ０＃０の構成によれば、Ａポート用の検索データが“１”（すなわち、サーチ線ＳＬＡ０が“１”、かつ、サーチ線／ＳＬＡ０が“０”）であり、メモリセルＭＣ０＃０のデータが“０”（記憶ノードｍ０が“０”、かつ、記憶ノードｍ１が“１”）である場合には、ＮＭＯＳトランジスタＮＳ０およびＮＳ１がオン状態となるため、プリチャージされたマッチ線ＭＬＡ０の電位が接地電位まで引き抜かれる。Ａポート用の検索データが”０” （すなわち、サーチ線ＳＬＡ０が“０”、かつ、サーチ線／ＳＬＡ０が“１”）であり、メモリセルＭＣ０＃０のデータが“１”（記憶ノードｍ０が“１”、かつ、記憶ノードｍ１が“０”）である場合には、ＮＭＯＳトランジスタＮＳ２およびＮＳ３がオン状態となるため、プリチャージされたマッチ線ＭＬＡ０の電位が接地電位まで引き抜かれる。すなわち、Ａポート用の検索データとメモリセルＭＣ０＃０のデータとが不一致の場合には、マッチ線ＭＬＡ０の電位は「Ｌ」レベル（接地電位）になる。

上記のように、マッチ線ＭＬＡ０に接続された全てのメモリセル（メモリセルＭＣ０＃０およびＭＣ１＃０）のデータがＡポート用の検索データと一致しない限り、マッチ線ＭＬＡ０に蓄えられた電荷が引き抜かれる。

上記によれば、ＴＣＡＭ装置として機能する半導体装置２１００は、上記説明した半導体装置１０００と同様に、１サイクルの間に、Ａポート用の検索データおよびＢポート用の検索データを同時に検索できる。そのため、半導体装置２１００は、検索対象が複数ある場合において、シングルポートの検索装置（ＴＣＡＭ装置）に比して、２倍の検索速度を実現し得る。

加えて、この半導体装置２１００は、共通するメモリアレイを用いて、Ａポート用の検索データおよびＢポート用の検索データを検索する。そのため、半導体装置２１００は、装置の大型化を抑制し得る。

また、従来のＴＣＡＭ装置は、２つの検索データを検索するために、クロック信号を２回生成する必要があった。一方、この半導体装置２１００は、２つの検索データを検索するにあたって、クロック信号を１回生成すればよい。したがって、この半導体装置２１００は、消費電力を従来に比して抑制し得る。

（メモリセルのレイアウト）
次に、図２３〜２５を用いて、一例として半導体装置２１００に配置されたメモリセルＭＣ０＃０のレイアウト構成を積層方向に分割して説明する。なお、図１３〜１５の符号と同一符号を付している部分については同じであるため、その部分についての説明は繰り返さない。

図２３は、半導体装置２１００に配置されたメモリセルＭＣ０＃０のウェル、拡散領域ＤＦ、ポリシリコンＰＯ、コンタクトホールＣＴ、および第１層金属配線の配置を示した平面図である。

ある実施形態に従うメモリセルＭＣ０＃０では、行方向に、Ｐ型導電型のＰウェルＰＷ０と、Ｎ型導電型のＮウェルＮＷ０と、ＰウェルＰＷ１とが順に形成される。ＰウェルＰＷ０には、データセルＤＣ０を構成するＮＭＯＳトランジスタＮＡ２，ＮＤ２と、マスクデータセルＭＤＣ０を構成するＮＭＯＳトランジスタＮＡ０，ＮＤ０とが配置される。ＮウェルＮＷ０には、データセルＤＣ０を構成するＰＭＯＳトランジスタＰ０，Ｐ１と、マスクデータセルＭＤＣ０を構成するＰＭＯＳトランジスタＰ２，Ｐ３とが配置される。ＰウェルＰＷ１には、データセルＤＣ０を構成するＮＭＯＳトランジスタＮＡ３，ＮＤ３と、マスクデータセルＭＤＣ０を構成するＮＭＯＳトランジスタＮＡ１，ＮＤ１と、データサーチのためのＮＭＯＳトランジスタＮＳ０〜ＮＳ７とが配置される。

ＮＭＯＳトランジスタＮＤ２は、１対のＮ型拡散領域ＦＬ５０２，ＦＬ５０４によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｎ型拡散領域ＦＬ５０２は、コンタクトホールＣＴ４０６を介して上層の金属配線層に形成される電源線ＶＳＳに電気的に接続される。

ＮＭＯＳトランジスタＮＡ２は、１対のＮ型拡散領域ＦＬ５０４，ＦＬ５０６によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ４０２を介して上層の金属配線層に形成されるワード線ＷＬ１に電気的に接続される。Ｎ型拡散領域ＦＬ５０６は、コンタクトホールＣＴ４１０を介して上層の金属配線層に形成されるビット線ＢＬ０に電気的に接続される。

ＮＭＯＳトランジスタＮＡ０は、１対のＮ型拡散領域ＦＬ５０６，ＦＬ５０８によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ４０４を介して上層の金属配線層に形成されるワード線ＷＬ０に電気的に接続される。

ＮＭＯＳトランジスタＮＤ０は、１対のＮ型拡散領域ＦＬ５０８，ＦＬ５１０によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｎ型拡散領域ＦＬ５１０は、コンタクトホールＣＴ４１４を介して上層の金属配線層に形成される電源線ＶＳＳに電気的に接続される。

ＮＭＯＳトランジスタＮＤ２，ＮＡ２，ＮＡ０，ＮＤ０は、共通するＮ型拡散層ＤＦに配置される。

ＰＭＯＳトランジスタＰ２は、１対のＰ型拡散領域ＦＬ５１２，ＦＬ５１４によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｐ型拡散領域ＦＬ５１４とＮ型拡散領域ＦＬ５０４とは、コンタクトホールＣＴ４１８，ＣＴ４０８をそれぞれ介して共通の第１層金属配線に接続される。また、コンタクトホールＣＴ４１８は、後述するＰＭＯＳトランジスタＰ３のゲートにも設けられる。したがって、Ｐ型拡散領域ＦＬ５１４とＮ型拡散領域ＦＬ５０４とＰＭＯＳトランジスタＰ３のゲートとは、互いに電気的に接続される。Ｐ型拡散領域ＦＬ５１２は、コンタクトホールＣＴ４１６を介して上層の金属配線層に形成される電源線ＶＤＤに電気的に接続される。

ＰＭＯＳトランジスタＰ０は、１対のＰ型拡散領域ＦＬ５１３，ＦＬ５１５によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｐ型拡散領域ＦＬ５１３とＮ型拡散領域ＦＬ５０８とは、コンタクトホールＣＴ４２０，ＣＴ４１２をそれぞれ介して共通の第１層金属配線に接続される。また、コンタクトホールＣＴ４２０は、後述するＰＭＯＳトランジスタＰ１のゲートにも設けられる。したがって、Ｐ型拡散領域ＦＬ５１３とＮ型拡散領域ＦＬ５０８とＰＭＯＳトランジスタＰ１のゲートとは、互いに電気的に接続される。Ｐ型拡散領域ＦＬ５１５は、コンタクトホールＣＴ４２２を介して上層の金属配線層に形成される電源線ＶＤＤに電気的に接続される。

ＰＭＯＳトランジスタＰ３は、１対のＰ型拡散領域ＦＬ５１６，ＦＬ５１８によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｐ型拡散領域ＦＬ５１６とＰＭＯＳトランジスタＰ２のゲートとは、共通するコンタクトホールＣＴ４２４によって電気的に接続される。Ｐ型拡散領域ＦＬ５１６と、後述するＮＭＯＳトランジスタＮＡ３のドレインを形成するＮ型拡散領域ＦＬ５２４とは、コンタクトホールＣＴ４２４，ＣＴ４３２をそれぞれ介して共通の第１層金属配線に接続される。したがって、Ｐ型拡散領域ＦＬ５１６と、ＰＭＯＳトランジスタＰ２のゲートと、Ｎ型拡散領域ＦＬ５２４とは、互いに電気的に接続される。Ｐ型拡散領域ＦＬ５１８は、コンタクトホールＣＴ４２６を介して上層の金属配線層に形成される電源線ＶＤＤに電気的に接続される。

ＰＭＯＳトランジスタＰ１は、１対のＰ型拡散領域ＦＬ５１８，ＦＬ５２０によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｐ型拡散領域ＦＬ５２０とＰＭＯＳトランジスタＰ０のゲートとは、共通するコンタクトホールＣＴ４２８によって電気的に接続される。Ｐ型拡散領域ＦＬ５２０と、後述するＮＭＯＳトランジスタＮＡ１のドレインを形成するＮ型拡散領域ＦＬ５２８とは、コンタクトホールＣＴ４２８，ＣＴ４３６をそれぞれ介して共通の第１層金属配線に接続される。したがって、Ｐ型拡散領域ＦＬ５２０と、ＰＭＯＳトランジスタＰ０のゲートと、Ｎ型拡散領域ＦＬ５２８とは、互いに電気的に接続される。ＰＭＯＳトランジスタＰ３およびＰ１は、共通するＰ型拡散層ＤＦに配置される。

ＮＭＯＳトランジスタＮＡ３は、１対のＮ型拡散領域ＦＬ５２２，ＦＬ５２４によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ４４０を介して上層の金属配線層に形成されるワード線ＷＬ１に電気的に接続される。Ｎ型拡散領域ＦＬ５２２は、コンタクトホールＣＴ４３０を介して上層の金属配線層に形成されるビット線／ＢＬ０に電気的に接続される。

ＮＭＯＳトランジスタＮＤ３は、１対のＮ型拡散領域ＦＬ５２４，ＦＬ５２６によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。Ｎ型拡散領域ＦＬ５２６は、コンタクトホールＣＴ４３４を介して上層の金属配線層に形成される電源線ＶＳＳに電気的に接続される。

ＮＭＯＳトランジスタＮＤ１は、１対のＮ型拡散領域ＦＬ５２６，ＦＬ５２８によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。

ＮＭＯＳトランジスタＮＡ１は、１対のＮ型拡散領域ＦＬ５２８，ＦＬ５３０によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。このゲートは、コンタクトホールＣＴ４４２を介して上層の金属配線層に形成されるワード線ＷＬ０に電気的に接続される。Ｎ型拡散領域ＦＬ５３０は、コンタクトホールＣＴ４３８を介して上層の金属配線層に形成されるビット線／ＢＬ０に電気的に接続される。

上記のように、半導体装置２１００を構成するメモリセルは、ＮウェルＮＷ１とＰウェルＰＷ２を有さないため、図１３で説明した半導体装置１０００を構成するメモリセルに比して、ウェルの数が２つ少ない。そのため、半導体装置２１００を構成するメモリセルは、半導体装置１０００を構成するメモリセルよりもさらに小型化され得る。

図２４は、半導体装置２１００に配置されたメモリセルＭＣ０＃０のビア１、第１層金属配線層および第２層金属配線層の配置を示した平面図である。

ＮＭＯＳトランジスタＮＡ２のゲートは、コンタクトホールＣＴ４０２、第１層金属配線、およびビア１Ｖ１５０を介して、ワード線ＷＬ１を形成する第２層金属配線Ｍ２６０に接続される。

ＮＭＯＳトランジスタＮＡ０のゲートは、コンタクトホールＣＴ４０４、第１層金属配線、およびビア１Ｖ１５２を介して、ワード線ＷＬ０を形成する第２層金属配線Ｍ２６２に接続される。

ＮＭＯＳトランジスタＮＤ２のソースを形成するＮ型拡散領域ＦＬ５０２、およびＮＭＯＳトランジスタＮＤ０のソースを形成するＮ型拡散領域ＦＬ５１０は、コンタクトホールＣＴ４０６，ＣＴ４１４をそれぞれ介して共通する第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１５４およびビア１Ｖ１５６を介して電源線ＶＳＳを形成する第２層金属配線Ｍ２６４に接続される。

ＮＭＯＳトランジスタＮＡ２およびＮＡ０のソースを形成するＮ型拡散領域ＦＬ５０６は、コンタクトホールＣＴ４１０、第１層金属配線、およびビア１Ｖ１５８を介してビット線ＢＬ０を形成する第２層金属配線Ｍ２６６に接続される。

ＰＭＯＳトランジスタＰ２のソースを形成するＰ型拡散領域ＦＬ５１２は、コンタクトホールＣＴ４１６、第１層金属配線、およびビア１Ｖ１６０を介して電源線ＶＤＤを形成する第２層金属配線Ｍ２６８に接続される。ＰＭＯＳトランジスタＰ３およびＰ１のソースを形成するＰ型拡散領域ＦＬ５１８は、コンタクトホールＣＴ４２６、第１層金属配線、およびビア１Ｖ１６１を介して第２層金属配線Ｍ２６８に接続される。ＰＭＯＳトランジスタＰ０のソースを形成するＰ型拡散領域ＦＬ５１５は、コンタクトホールＣＴ４２２、第１層金属配線、およびビア１Ｖ１６２を介して第２層金属配線Ｍ２６８に接続される。

ＮＭＯＳトランジスタＮＡ３のソースを形成するＮ型拡散領域ＦＬ５２２およびＮＭＯＳトランジスタＮＡ１のソースを形成するＮ型拡散領域ＦＬ５３０は、コンタクトホールＣＴ４３０，ＣＴ４３８をそれぞれ介して共通する第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１６４およびビア１Ｖ１６６を介してビット線／ＢＬ０を形成する第２層金属配線Ｍ２７０に接続される。

ＮＭＯＳトランジスタＮＤ３およびＮＤ１のソースを形成するＮ型拡散領域ＦＬ５２６は、コンタクトホールＣＴ４３４、第１層金属配線、およびビア１Ｖ１６８を介して、電源線ＶＳＳを形成する第２層金属配線Ｍ２７２に接続される。

ＮＭＯＳトランジスタＮＡ３のゲートは、コンタクトホールＣＴ４４０、第１層金属配線、およびビア１Ｖ１７０を介して、ワード線ＷＬ１を形成する第２層金属配線Ｍ２７４に接続される。

ＮＭＯＳトランジスタＮＡ１のゲートは、コンタクトホールＣＴ４４２、第１層金属配線、およびビア１Ｖ１７２を介して、ワード線ＷＬ０を形成する第２層金属配線Ｍ２７６に接続される。

図２５は、半導体装置２１００に配置されたメモリセルＭＣ０＃０のビア２、第２層金属配線層および第３層金属配線層の配置を示した平面図である。図２５において、第３層金属配線Ｍ３６０〜Ｍ３８０が、行方向に沿って配置される。

第２層金属配線Ｍ２６０とＭ２７４とは、ビア２Ｖ２１５，ビア２Ｖ２５５をそれぞれ介してワード線ＷＬ１を形成する共通の第３層金属配線Ｍ３６０に接続される。

第２層金属配線Ｍ２２２は、ビア２Ｖ２９２を介してマッチ線ＭＬＢ０を形成する第３層金属配線Ｍ３６５に接続される。

第２層金属配線Ｍ２６４とＭ２７２とＭ２１８とは、ビア２Ｖ２３５，ビア２Ｖ２４５，ビア２Ｖ２８２をそれぞれ介して電源ノードを形成する共通の第３層金属配線Ｍ３７０に接続される。

第２層金属配線Ｍ２１４は、ビア２Ｖ２７２を介してマッチ線ＭＬＡ０を形成する第３層金属配線Ｍ３７５に接続される。

第２層金属配線Ｍ２６２とＭ２７６とは、ビア２Ｖ２２５，ビア２Ｖ２６５をそれぞれ介してワード線ＷＬ０を形成する共通の第３層金属配線Ｍ３８０に接続される。

なお、メモリセルＭＣ０＃０と行方向に隣接するメモリセルＭＣ１♯０の内部の金属配線の配線パターンは、メモリセルＭＣ０＃０の配線パターンを列方向に軸対象した配線パターンと同じであるため、その説明は繰り返さない。なお、メモリセルＭＣ０＃０と列方向に隣接するメモリセルＭＣ０＃１の内部の金属配線の配線パターンは、メモリセルＭＣ０＃０の配線パターンを行方向に軸対称した配線パターンと同じであってもよいし、メモリセルＭＣ０＃０の配線パターンと同じであってもよい。

（変形例）
上記の実施形態において、データサーチのためのトランジスタはＮＭＯＳトランジスタ（ＮＳ０１〜ＮＳ０７）であった。他の実施形態において、半導体装置は、データサーチのためのトランジスタとして、ＰＭＯＳトランジスタを採用する。

図２６は、実施形態３の変形例に従うメモリセルＭＣ０＃０の構成例を説明する回路図である。なお、図２６に示される要素のうち図２２で説明した要素には同じ符号を付している。そのため、その要素についての説明は繰り返さない。

変形例に従う論理演算セルＬＣＡ０は、ＮＭＯＳトランジスタＮＳ０，ＮＳ１，ＮＳ２，ＮＳ３に替えてＰＭＯＳトランジスタＰＳ０，ＰＳ１，ＰＳ２，ＰＳ３を有する。また、変形例に従う論理演算セルＬＣＢ０は、ＮＭＯＳトランジスタＮＳ４，ＮＳ５，ＮＳ６，ＮＳ７に替えてＰＭＯＳトランジスタＰＳ４，ＰＳ５，ＰＳ６，ＰＳ７を有する。

ＰＭＯＳトランジスタＰＳ０とＰＳ１とは、マッチ線ＭＬＡ０と電源線ＶＤＤとの間に直列に接続される。ＰＭＯＳトランジスタＰＳ０のゲートはサーチ線ＳＬＡ０に接続される。ＰＭＯＳトランジスタＰＳ１のゲートは記憶ノードｍ１に接続される。

ＰＭＯＳトランジスタＰＳ２とＰＳ３とは、マッチ線ＭＬＡ０と電源線ＶＤＤとの間に直列に接続される。ＰＭＯＳトランジスタＰＳ２のゲートはサーチ線／ＳＬＡ０に接続される。ＰＭＯＳトランジスタＰＳ３のゲートは記憶ノードｍ０に接続される。

ＰＭＯＳトランジスタＰＳ４とＰＳ５とは、マッチ線ＭＬＢ０と電源線ＶＤＤとの間に直列に接続される。ＰＭＯＳトランジスタＰＳ４のゲートはサーチ線ＳＬＢ０に接続される。ＰＭＯＳトランジスタＰＳ５のゲートは記憶ノードｍ１に接続される。

ＰＭＯＳトランジスタＰＳ６とＰＳ７とは、マッチ線ＭＬＢ０と電源線ＶＤＤとの間に直列に接続される。ＰＭＯＳトランジスタＰＳ６のゲートはサーチ線／ＳＬＢ０に接続される。ＰＭＯＳトランジスタＰＳ７のゲートは記憶ノードｍ０に接続される。

変形例に従うメモリセルＭＣ０＃０のデータは、図１８に示されるメモリセルＭＣ０＃０のデータと同じであるとする。

図２７は、実施形態３の変形例に従う半導体装置２７００の構成例を説明するブロック図である。なお、図２７に示される要素のうち図２１で説明した要素には同じ符号を付している。そのため、その要素についての説明は繰り返さない。

半導体装置２７００に配置されたメモリセルＭＣ０＃０〜ＭＣ１＃１は、図２６に示されるように、データサーチのためのトランジスタとしてＰＭＯＳトランジスタを有する。

半導体装置２７００は、サーチドライバ１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂの各出力端子、およびプリチャージ＆エンコード回路１１２Ａ，１１２Ｂの入力端子にインバータＩｎｖを有する。その結果、各サーチ線のレベルは、接続されるサーチドライバが出力した信号の反転レベルの電位となる。また、プリチャージ＆エンコード回路１１２Ａ，１１２Ｂは、接続された各マッチ線の反転レベルの信号の入力を受け付ける。また、インバータＩｎｖの作用により、各マッチ線は、接続されるプリチャージ＆エンコード回路の出力信号の反転レベルにプリチャージされる。ある局面において、各マッチ線は、「Ｌ」レベルにプリチャージされる。

図２６および図２７を用いて、半導体装置２７００のサーチ動作について説明する。メモリセルＭＣ０＃０のデータと、検索データとが一致する場合、マッチ線のレベルは「Ｌ」レベルに維持される。一方、メモリセルＭＣ０＃０のデータと、検索データとが不一致の場合、マッチ線のレベルは「Ｈ」レベルになる。

上記によれば、プリチャージ＆エンコード回路は、インバータＩｎｖの作用によって、各々のメモリセルが保持するデータと、対応する検索データとが全て一致する場合は「Ｈ」レベルの入力を受け付け、いずれか１つでも不一致のものがある場合は「Ｌ」レベルの入力を受け付ける。

図２８は、実施形態３の変形例に従うメモリセルＭＣ０＃０のウェル、拡散領域ＤＦ、ポリシリコンＰＯ、コンタクトホールＣＴ、および第１層金属配線の配置を示した平面図である。

図２８に示されるメモリセルＭＣ０＃０のウェル構成は、ＮウェルＮＷ１をさらに有する点において、図２３に示されるメモリセルＭＣ０＃０のウェル構成と異なる。図２８に示されるレイアウトは、図２３に示されるレイアウトのうち、データサーチのためのＮＭＯＳトランジスタＮＳ０〜ＮＳ７に関するレイアウトを、図８に示されるデータサーチのためのＰＭＯＳトランジスタＰＳ０〜ＰＳ７に関するレイアウトに置き換えたものである。そのため、図２８に示されるメモリセルＭＣ０＃０の詳細は繰り返し説明しない。

図２９は、半導体装置２７００に配置されたメモリセルＭＣ０＃０のビア１、第１層金属配線層および第２層金属配線層の配置を示した平面図である。図２９に示されるレイアウトは、図２４に示されるレイアウトと略同じである。そのため、相違する点についてのみ説明する。

ＰＭＯＳトランジスタＰＳ２のソースを形成するＰ型拡散領域ＦＬ３４８と、ＰＭＯＳトランジスタＰＳ６のソースを形成するＰ型拡散領域ＦＬ３５８とは、コンタクトホールＣＴ５２，ＣＴ５８をそれぞれ介して共通する第１層金属配線に接続される。この第１層金属配線は、ビア１Ｖ１２３を介して電源線ＶＤＤを形成する第２層金属配線Ｍ９１０に接続される。

図３０は、半導体装置２７００に配置されたメモリセルＭＣ０＃０のビア２、第２層金属配線層および第３層金属配線層の配置を示した平面図である。図３０に示されるレイアウトは、第３層金属配線Ｍ３７０にビア２Ｖ２８２が設けられていない点を除き、図２５に示されるレイアウトと同じである。

データサーチのためのトランジスタとしてＰＭＯＳトランジスタを用いる半導体装置２７００も、Ａポート用の検索データおよびＢポート用の検索データを同時に検索できる。

［実施形態４］
上記の実施形態において、各トランジスタは平面型（プレーナ型）トランジスタであって、チャネルに対して単一のゲートを有する構造である。本実施形態に従う半導体装置は、チャネルに対して複数のゲートを有するマルチゲートトランジスタを採用する。

（トランジスタの構造）
図３１は、トランジスタの構造を表す図である。図３１（Ａ）は、プレーナ型電界効果トランジスタ（以下「プレーナＦＥＴ」とも言う）の構造の一例を表す。図３１（Ｂ）は、フィン型電界効果トランジスタ（以下「ＦｉｎＦＥＴ（Field effect transistor）」とも言う）の構造の一例を表す。図３１（Ｃ）は、ＧＡＡ（Gate All Around）型電界効果トランジスタ（以下「ＧＡＡＦＥＴ」ともいう）の構造の一例を表す。

図３１（Ａ）を参照して、プレーナＦＥＴにおいて、ソース、チャネル、およびドレインが同一平面上に形成されている。また、プレーナＦＥＴのゲートはゲート絶縁膜を介してチャネル上に形成される。つまり、ゲートはチャネルの１面を覆うように形成される。

図３１（Ｂ）に示されるＦｉｎＦＥＴのチャネルは、プレーナＦＥＴのチャネルに比べて、シリコン基板から突出している。また、ＦｉｎＦＥＴのゲートは、突出したチャネルの側面および上面を覆うように形成される。

図３１（Ｃ）に示されるＧＡＡＦＥＴのチャネルには、結晶成長によって得られるナノワイヤが用いられている。また、ＧＡＡＦＥＴのゲートは、チャネル（ナノワイヤ）の軸まわりを完全に覆うように構成される。

図３１（Ａ）に示されるプレーナＦＥＴにおいて、チャネルは平面なので、ゲートは１方向からしかチャネルに面していない。この場合、空乏層がチャネルの１面にしか形成されず、リーク電流が大きくなる。

一方、図３１（Ｂ）または図３１（Ｃ）に示されるトランジスタにおいて、ゲートは複数の方向からチャネルに面する。これによりチャネルの電流駆動能力が上がる。また、チャネルは略空乏化される。その結果、これらのトランジスタはリーク電流を減らすことができる。そこで、実施形態４に従う半導体装置は、これらマルチゲートトランジスタを採用する。なお、この半導体装置の概略構成は図２１に示される概略構成と同じである。

（ＦｉｎＦＥＴを用いたデュアルポートＴＣＡＭのレイアウト）
以下、一例として図２２に示されるメモリセルＭＣ０＃０を構成するトランジスタとしてＦｉｎＦＥＴを用いる場合について説明する。

図３２は、実施形態４に従うメモリセルＭＣ０＃０のウェル、拡散領域ＤＦ、ポリシリコンＰＯ、およびローカル配線（ＬＩＣ：Local Inter Connect）の配置を示した平面図である。図３２に示されるメモリセルＭＣ０＃０のレイアウトは、ＦｉｎＦＥＴのフィンに相当する拡散層ＤＦが設けられている点、および、ローカル配線が設けられる点において、図２３に示されるメモリセルＭＣ０＃０のレイアウトと相違する。そのため、これらの点について説明する。

実施形態４に従うメモリセルＭＣ０＃０では、行方向に、Ｐ型導電型のＰウェルＰＷ０と、Ｎ型導電型のＮウェルＮＷ０と、ＰウェルＰＷ１とが順に形成される。

各ウェルには、ＦｉｎＦＥＴのフィンに相当する拡散層ＤＦが形成されている。より具体的には、ＰウェルＰＷ０には、データセルＤＣ０を構成するＮＭＯＳトランジスタＮＡ２，ＮＤ２およびマスクデータセルＭＤＣ０を構成するＮＭＯＳトランジスタＮＡ０，ＮＤ０のソース、ドレインに対応する拡散層ＤＦが２本形成されている。

ＮウェルＮＷ０には、データセルＤＣ０を構成するＰＭＯＳトランジスタＰ０，Ｐ１に対応する拡散層ＤＦと、マスクデータセルＭＤＣ０を構成するＰＭＯＳトランジスタＰ２，Ｐ３に対応する拡散層ＤＦとが１本ずつ形成されている。

例えば、ＮＭＯＳトランジスタＮＤ２は、１対のＮ型拡散領域ＦＬ７０２，ＦＬ７０４によって構成されたソースおよびドレインと、これらの間に配置されたポリシリコンのゲートとを有する。各Ｎ型拡散領域ＦＬ７０２，ＦＬ７０４は、共通する２本の拡散層ＤＦにより構成される。つまり、ＮＭＯＳトランジスタＮＤ２のソースおよびドレインは、２本の拡散層ＤＦにより構成される。

ＰウェルＰＷ１には、データセルＤＣ０を構成するＮＭＯＳトランジスタＮＡ３，ＮＤ３およびマスクデータセルＭＤＣ０を構成するＮＭＯＳトランジスタＮＡ１，ＮＤ１に対応する拡散層ＤＦと、データサーチのためのＮＭＯＳトランジスタＮＳ０〜ＮＳ３に対応する拡散層ＤＦと、ＮＭＯＳトランジスタＮＳ４〜ＮＳ７に対応する拡散層ＤＦとが２本ずつ形成されている。

トランジスタあたりのフィン（拡散層）の数が多くなるにつれて、トランジスタの電流駆動能力が向上する。図３２に示される例において、ＰＭＯＳトランジスタＰ０〜Ｐ３に対応するフィンの数は１本、他のＮＭＯＳトランジスタに対応するフィンの数は２本であるが、トランジスタあたりのフィン数はこれに限られない。例えば、トランジスタあたりのフィン数が３本以上に設定されてもよい。

図３２に示される各トランジスタを構成する拡散領域（ソース，ドレイン）とゲートとの関係は、拡散層ＤＦがＦｉｎＦＥＴのフィンに相当することを除き、図２３に示される各トランジスタを構成する拡散領域とゲートとの関係と同じである。

次に、ローカル配線の配置について説明する。ローカル配線は、例えばタングステンなどの単体金属により構成され、トランジスタのソース、ドレイン、またはゲートとオーミック接触するように配置される。つまり、ローカル配線は、ソース電極、ドレイン電極、またはゲート電極として機能する。

図３２に示されるローカル配線は、図２３に示される各コンタクトホールおよび第１層金属配線に替えて配置されている。Ｎ型拡散領域ＦＬ７０２（を構成する２本の拡散層ＤＦ）、ＦＬ７０６、ＦＬ７１０、ＦＬ７１２、ＦＬ７１８、ＦＬ７２２、ＦＬ７４０、ＦＬ７５０、およびＮＭＯＳトランジスタＮＡ０〜ＮＡ３、ＮＳ０、ＮＳ２、ＮＳ４、ＮＳ６の各ゲートに接続されるローカル配線は、図２３に示される１つのコンタクトホールと１つの第１層金属配線とに替えて配置される。また、Ｎ型拡散領域ＦＬ７３６、ＦＬ７４４、ＦＬ７４６、およびＦＬ７５４には、それぞれに独立してローカル配線が配置されている。これらのローカル配線は、ビア０を介してそれぞれ上層の第１層金属配線に接続される。例えば、Ｎ型拡散領域ＦＬ７０２に接続されるローカル配線は、ビア０Ｖ００６を介して上層の第１層金属配線に接続される。また、Ｎ型拡散領域ＦＬ７３８、ＦＬ７４２、ＦＬ７４８、ＦＬ７５２には、２本のフィン（拡散層ＤＦ）を等電位にするためのローカル配線が独立して配置されている。

ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮＤ３、ＮＳ３、ＮＳ７のゲートを構成するポリシリコンと、Ｎ型拡散領域ＦＬ７０４とを接続するローカル配線は、２個のコンタクトホール（ＣＴ４０８、ＣＴ４１８）と１つの第１層金属配線とに替えて配置される。同様に、ＰＭＯＳトランジスタＰ１のゲートとＮ型拡散領域ＦＬ７０８とを接続するローカル配線、ＰＭＯＳトランジスタＰ２のゲートとＮ型拡散領域ＦＬ７２８とを接続するローカル配線、およびＰＭＯＳトランジスタＰ０のゲートとＮ型拡散領域ＦＬ７３２とを接続するローカル配線も、２個のコンタクトホールと１つの第１層金属配線とに替えて配置される。これらのローカル配線は、上層の第１層金属配線に接続されず、単にＮＭＯＳトランジスタのドレインとＰＭＯＳトランジスタのゲートとを接続するために配置されている。

図３３は、実施形態４に従うメモリセルＭＣ０＃０のビア０、ローカル配線および第１層金属配線層の配置を示した平面図である。図３３に示される第１層金属配線のレイアウトは、図２４に示される第２層金属配線のレイアウトと略同じである。

具体的には、図３３に示される第１層金属配線Ｍ６６０、Ｍ６６２、Ｍ６６４、Ｍ６６６、Ｍ６６８、Ｍ６７０、Ｍ６７２、Ｍ６７４、Ｍ６７６、Ｍ６１２、Ｍ６１６、Ｍ６１８、Ｍ６２０、Ｍ６２４は、図２４に示される第２層金属配線Ｍ２６０、Ｍ２６２、Ｍ２６４、Ｍ２６６、Ｍ２６８、Ｍ２７０、Ｍ２７２、Ｍ２７４、Ｍ２７６、Ｍ２１２、Ｍ２１６、Ｍ２１８、Ｍ２２０、Ｍ２２４にそれぞれ対応する。第１層金属配線Ｍ６１８は、ダミー配線として機能する。他の実施形態において、第１層金属配線Ｍ６１８は、配置されなくともよい。

ＮＭＯＳトランジスタＮＳ２のソースを形成するＮ型拡散領域ＦＬ７３６は、ローカル配線、ビア０Ｖ０３０を介して、電源線ＶＳＳを形成する第１金属配線Ｍ６８２に接続される。

ＮＭＯＳトランジスタＮＳ３およびＮＳ１のソースを形成するＮ型拡散領域ＦＬ７４０は、ローカル配線、ビア０Ｖ０３２を介して、マッチ線ＭＬＡ０を形成する第１金属配線Ｍ６８４に接続される。

ＮＭＯＳトランジスタＮＳ０のソースを形成するＮ型拡散領域ＦＬ７４４は、ローカル配線、ビア０Ｖ０３４を介して、電源線ＶＳＳを形成する第１金属配線Ｍ６８６に接続される。

ＮＭＯＳトランジスタＮＳ６のソースを形成するＮ型拡散領域ＦＬ７４６は、ローカル配線、ビア０Ｖ０４０を介して、電源線ＶＳＳを形成する第１金属配線Ｍ６８８に接続される。

ＮＭＯＳトランジスタＮＳ７およびＮＳ５のソースを形成するＮ型拡散領域ＦＬ７５０は、ローカル配線、ビア０Ｖ０４２を介して、マッチ線ＭＬＢ０を形成する第１金属配線Ｍ６９２に接続される。

ＮＭＯＳトランジスタＮＳ４のソースを形成するＮ型拡散領域ＦＬ７５４は、ローカル配線、ビア０Ｖ０４４を介して、電源線ＶＳＳを形成する第１金属配線Ｍ６９４に接続される。

図３４は、実施形態４に従うメモリセルＭＣ０＃０のビア１、第１層金属配線層および第２層金属配線層の配置を示した平面図である。図３４において、第２層金属配線Ｍ７１０〜Ｍ７６０が、行方向に沿って配置される。

第１層金属配線Ｍ６６４、Ｍ６７２、Ｍ６８２、Ｍ６８８は、ビア１Ｖ１７７、Ｖ１７９、Ｖ１８３、Ｖ１８６をそれぞれ介して電源線ＶＳＳを形成する第２層金属配線Ｍ７１０に接続される。

第１層金属配線Ｍ６６０、Ｍ６７４は、ビア１Ｖ１７５、Ｖ１８１をそれぞれ介してワード線ＷＬ１を形成する第２層金属配線Ｍ７２０に接続される。

第１層金属配線Ｍ６９２は、ビア１Ｖ１８７を介してマッチ線ＭＬＢ０を形成する第２層金属配線Ｍ７３０に接続される。

第１層金属配線Ｍ６８４は、ビア１Ｖ１８４を介してマッチ線ＭＬＡ０を形成する第２層金属配線Ｍ７４０に接続される。

第１層金属配線Ｍ６６２、Ｍ６７６は、ビア１Ｖ１７６、Ｖ１８２をそれぞれ介してワード線ＷＬ０を形成する第２層金属配線Ｍ７５０に接続される。

第１層金属配線Ｍ６６４、Ｍ６７２、Ｍ６８６、Ｍ６９４は、ビア１Ｖ１７８、Ｖ１８０、Ｖ１８５、Ｖ１８８をそれぞれ介して電源線ＶＳＳを形成する第２層金属配線Ｍ７６０に接続される。

以上説明したように実施形態４に従う半導体装置はローカル配線を用いることにより、金属配線層の数を減らすことができる。具体的には、この半導体装置は、図２３で説明した第１層金属配線に相当するレイヤを省略できる。つまり、実施形態４に従う半導体装置は、半導体装置２１００に比べて、より小型化を実現し得る。

［実施形態５］
図３２〜図３４に示されるように、実施形態４に従うメモリセルＭＣ０＃０は、データサーチのためのＮＭＯＳトランジスタに接続される電源線ＶＳＳと、データセルＤＣ０およびマスクデータセルＭＤＣ０を構成するトランジスタに接続される電源線ＶＳＳとが共通している。係る場合、データサーチのためのＮＭＯＳトランジスタのリーク電流は、データをサーチ（検索）しているときもサーチしていないときも、所定量存在する。

実施形態５に従う半導体装置は、上記の課題を解決し得る。以下、実施形態５に従う半導体装置の具体的な構成について説明する。

図３５は、実施形態５に従う半導体装置のメモリセルＭＣ０＃０の構成例を説明する回路図である。なお、図３５に示されるメモリセルＭＣ０＃０の構成は、図２２に示されるメモリセルＭＣ０＃０の構成と略同じである。そのため、相違する部分についてのみ説明する。

ＮＭＯＳトランジスタＮＳ０とＮＳ１とは、マッチ線ＭＬＡ０と電源線ＶＳＳＡ０との間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＡ０と記憶ノードｍ１とが接続される。ＮＭＯＳトランジスタＮＳ２とＮＳ３とは、マッチ線ＭＬＡ０と電源線ＶＳＳＡ０との間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＡ０と記憶ノードｍ０とが接続される。つまり、電源線ＶＳＳＡ０は、論理演算セルＬＣＡ０に接続される。

ＮＭＯＳトランジスタＮＳ４とＮＳ５とは、マッチ線ＭＬＢ０と電源線ＶＳＳＢ０との間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＢ０と記憶ノードｍ１とが接続される。ＮＭＯＳトランジスタＮＳ６とＮＳ７とは、マッチ線ＭＬＢ０と電源線ＶＳＳＢ０との間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＢ０と記憶ノードｍ０とが接続される。つまり、電源線ＶＳＳＢ０は、論理演算セルＬＣＢ０に接続される。

上記のように、データサーチのためのトランジスタに接続される電源線ＶＳＳＡ０、ＶＳＳＢ０と、データセルＤＣ０およびマスクデータセルＭＤＣ０を構成するトランジスタに接続される電源線ＶＳＳとは互いに電気的に独立している。

図３５に示されるメモリセルＭＣ０＃０の書き込み動作は、図２２で説明したメモリセルＭＣ０＃０の書き込み動作と同じである。

（サーチ動作）
図３６は、実施形態５に従う半導体装置３６００を構成する各メモリセルにおける金属配線パターンを説明する図である。図中「Ｆ」は、金属配線パターンの向きを表す。図３６に示される例において、メモリセルＭＣ０＃０、ＭＣ０＃１、ＭＣ１＃０、ＭＣ１＃１は、同じ配線パターンに設定される。

メモリセルＭＣ０＃０およびメモリセルＭＣ０＃１は、電源線ＶＳＳ、ＶＳＳＡ０、ＶＳＳＢ０をそれぞれ共有する。また、電源線ＶＳＳと電源線ＶＳＳＡ０とを接続するスイッチＳＷＡ０が、電源線ＶＳＳと電源線ＶＳＳＢ０とを接続するスイッチＳＷＢ０がそれぞれ配置される。

メモリセルＭＣ１＃０およびメモリセルＭＣ１＃１は、電源線ＶＳＳ、ＶＳＳＡ１、ＶＳＳＢ１をそれぞれ共有する。また、電源線ＶＳＳと電源線ＶＳＳＡ１とを接続するスイッチＳＷＡ１が、電源線ＶＳＳと電源線ＶＳＳＢ１とを接続するスイッチＳＷＢ１がそれぞれ配置される。

半導体装置３６００の概略構成は、図２１に示される概略構成と同じである。一例として、スイッチＳＷＡ０〜ＳＷＢ１は、サーチドライバ１０４Ａ〜１０６Ｂにそれぞれ接続される。また、サーチドライバ１０４Ａ〜１０６Ｂは、自身に接続されるスイッチに対してオン／オフを制御する制御信号を出力する。例えば、サーチドライバ１０４Ａは、スイッチＳＷＡ０のオン／オフを制御する制御信号ＰＧＡ０を出力する。

サーチドライバ１０４Ａは、Ａポートのデータサーチ時、つまり、Ａポート用の検索データ信号Ｓ０（Ａ）が入力されると、スイッチＳＷＡ０をオンにする制御信号ＰＧＡ０を出力する。一方、サーチドライバ１０４Ａは、データサーチが終了すると（つまり、データ非サーチ時に）スイッチＳＷＡ０をオフにする制御信号ＰＧＡ０を出力する。他のサーチドライバ１０４Ｂ〜１０６Ｂもサーチドライバ１０４Ａと同様に、データサーチ時に対応するスイッチをオンに設定し、データ非サーチ時に対応するスイッチをオフに設定する。

上記によれば、半導体装置３６００は、データ非サーチ時においてデータ保持用のトランジスタに接続される電源線ＶＳＳと、データサーチ用のトランジスタに接続される電源線とを電気的に遮断できる。その結果、半導体装置３６００は、データ非サーチ時におけるデータサーチ用のトランジスタにおけるリーク電流を抑制できる。

なお、上記の例において半導体装置３６００はメモリアレイにおいて各列ごとにスイッチを配置するように構成されているが、他の実施形態において、メモリアレイごとにスイッチを配置するように構成されてもよい。この場合、各列ごとに配置されるＡポート用の電源線ＶＳＳＡ０およびＶＳＳＡ１は電気的に接続される。また、Ｂポート用の電源線ＶＳＳＢ０およびＶＳＳＢ１も電気的に接続される。これにより、他の実施形態に従う半導体装置３６００は、スイッチ素子の数を減らすことができる。

（メモリセルのレイアウト）
次に、図３７〜図４１を用いて、半導体装置３６００を構成するメモリセルＭＣ０＃０のレイアウトを積層方向に分割して説明する。

図３７は、実施形態５に従うメモリセルＭＣ０＃０のウェル、拡散領域ＤＦ、ポリシリコンＰＯ、およびローカル配線の配置を示した平面図である。図３７に示されるレイアウトは、図３２に示されるレイアウトと同じである。但し、データサーチ用のトランジスタに接続されるローカル配線は、電源線ＶＳＳとは独立して配置される電源線に接続される。

具体的には、ＮＭＯＳトランジスタＮＳ２のソースを形成するＮ型拡散領域ＦＬ７３６は、電源線ＶＳＳＡ０として機能するローカル配線に接続される。ＮＭＯＳトランジスタＮＳ０のソースを形成するＮ型拡散領域ＦＬ７４４は、電源線ＶＳＳＡ０として機能するローカル配線に接続される。ＮＭＯＳトランジスタＮＳ６のソースを形成するＮ型拡散領域ＦＬ７４６は、電源線ＶＳＳＢ０として機能するローカル配線に接続される。ＮＭＯＳトランジスタＮＳ４のソースを形成するＮ型拡散領域ＦＬ７５４は、電源線ＶＳＳＢ０として機能するローカル配線に接続される。

図３８は、実施形態５に従うメモリセルＭＣ０＃０のビア０、ローカル配線および第１層金属配線層の配置を示した平面図である。図３８に示されるレイアウトは、図３３に示されるレイアウトと同じである。

但し、第１層金属配線Ｍ６８２およびＭ６８６は、電源線ＶＳＳとしてではなく電源線ＶＳＳＡ０として機能する。また、第１層金属配線Ｍ６８８およびＭ６９４は、電源線ＶＳＳとしてではなく電源線ＶＳＳＢ０として機能する。

図３９は、実施形態５に従うメモリセルＭＣ０＃０のビア１、第１層金属配線層および第２層金属配線層の配置を示した平面図である。図３９に示されるレイアウトは、図３４に示されるレイアウトと略同じである。そのため、相違する点についてのみ説明する。

第２層金属配線Ｍ７１０に替えて、第２層金属配線Ｍ７１５、Ｍ７２５、およびＭ７３５が配置される。また、第２層金属配線Ｍ７６０に替えて、第２層金属配線Ｍ７４５、Ｍ７５５、およびＭ７６５が配置される。

第１層金属配線Ｍ６６４、Ｍ６７２は、ビア１Ｖ１７７、Ｖ１７９をそれぞれ介して電源線ＶＳＳを形成する第２層金属配線Ｍ７１５に接続される。

第１層金属配線Ｍ６８２は、ビア１Ｖ１８３を介して電源線ＶＳＳＡ０を形成する第２層金属配線Ｍ７２５に接続される。

第１層金属配線Ｍ６８８は、ビア１Ｖ１８６を介して電源線ＶＳＳＢ０を形成する第２層金属配線Ｍ７３５に接続される。

第１層金属配線Ｍ６６４、Ｍ６７２は、ビア１Ｖ１７８、Ｖ１８０をそれぞれ介して電源線ＶＳＳを形成する第２層金属配線Ｍ７４５に接続される。

第１層金属配線Ｍ６８６は、ビア１Ｖ１８５を介して電源線ＶＳＳＡ０を形成する第２層金属配線Ｍ７５５に接続される。

第１層金属配線Ｍ６９４は、ビア１Ｖ１８８を介して電源線ＶＳＳＢ０を形成する第２層金属配線Ｍ７６５に接続される。

図４０は、実施形態５に従うメモリセルＭＣ０＃０のビア２、第２層金属配線および第３層金属配線の配置を示した平面図である。図４０において、第３層金属配線Ｍ８１０〜Ｍ８８０が、列方向に沿って配置されている。

なお、第３層金属配線Ｍ８１０、Ｍ８２０、Ｍ８２５、Ｍ８３０、Ｍ８３５、Ｍ８４５、Ｍ８５５、Ｍ８６５、およびＭ８７５は、ダミー配線として機能する。他の実施形態において、これらの第３層金属配線は配置されなくともよい。

第２層金属配線Ｍ７１５は、ビア２Ｖ２１２およびＶ２１６を介して、電源線ＶＳＳを形成する第３層金属配線Ｍ８１５、Ｍ８４０に接続される。

第２層金属配線Ｍ７２５は、ビア２Ｖ２２２およびＶ２２６を介して、電源線ＶＳＳＡ０を形成する第３層金属配線Ｍ８５０、Ｍ８６０に接続される。

第２層金属配線Ｍ７３５は、ビア２Ｖ２３２およびＶ２３６を介して、電源線ＶＳＳＢ０を形成する第３層金属配線Ｍ８７０、Ｍ８８０に接続される。

第２層金属配線Ｍ７４５は、ビア２Ｖ２１４およびＶ２１８を介して、電源線ＶＳＳを形成する第３層金属配線Ｍ８１５、Ｍ８４０に接続される。

第２層金属配線Ｍ７５５は、ビア２Ｖ２２４およびＶ２２８を介して、電源線ＶＳＳＡ０を形成する第３層金属配線Ｍ８５０、Ｍ８６０に接続される。

第２層金属配線Ｍ７６５は、ビア２Ｖ２３４およびＶ２３８を介して、電源線ＶＳＳＢ０を形成する第３層金属配線Ｍ８７０、Ｍ８８０に接続される。

図４１は、実施形態５に従うメモリセルＭＣ０＃０のビア３、第３層金属配線および第４層金属配線の配置を示した平面図である。図４１において、第４層金属配線Ｍ９２０〜Ｍ９７０が、行方向に沿って配置されている。

なお、第４層金属配線Ｍ９３０およびＭ９６０は、ダミー配線として機能する。他の実施形態において、これらの第４層金属配線は配置されなくともよい。

第３層金属配線Ｍ８１５は、ビア３Ｖ３１０およびＶ３２０を介して電源線ＶＳＳを形成する第４層金属配線Ｍ９２０およびＭ９７０に接続される。

第３層金属配線Ｍ８４０は、ビア３Ｖ３３０およびＶ３４０を介して電源線ＶＳＳを形成する第４層金属配線Ｍ９２０およびＭ９７０に接続される。

第３層金属配線Ｍ８５０は、ビア３Ｖ３５０を介して電源線ＶＳＳＡ０を形成する第４層金属配線Ｍ９４０に接続される。

第３層金属配線Ｍ８６０は、ビア３Ｖ３６０を介して電源線ＶＳＳＡ０を形成する第４層金属配線Ｍ９４０に接続される。

第３層金属配線Ｍ８７０は、ビア３Ｖ３７０を介して電源線ＶＳＳＢ０を形成する第４層金属配線Ｍ９５０に接続される。

第３層金属配線Ｍ８８０は、ビア３Ｖ３８０を介して電源線ＶＳＳＢ０を形成する第４層金属配線Ｍ９５０に接続される。

以上説明したようにレイアウトを構成することにより、実施形態５に従うメモリセルＭＣ０＃０は、データ保持用のトランジスタに接続される電源線ＶＳＳと、データサーチ用のトランジスタに接続される電源線とを電気的に遮断できる。その結果、実施形態５に従うデータサーチ用のトランジスタは、データ非サーチ時におけるリーク電流を抑制できる。

（その他の構成）
上記の例では、２ポートＣＡＭの回路構成およびレイアウトについて説明を行なった。他の局面において、ＣＡＭは３つ以上のポートを有する構成であってもよい。この場合、ＣＡＭセルは、ポートの数だけマッチ線、サーチ線対、論理演算セルを有する。これにより、半導体装置はさらに検索速度（処理速度）を向上し得る。

さらに他の局面において、上記説明した各トランジスタは、ゲート、ソース、およびゲートとソースとの間に形成されるチャネルの下に埋め込み絶縁膜を有するＳＯＩ（Silicon On Insulator）構造を採用し得る。これにより、各メモリセルは、ＰＮ接合部における空乏層の発生を最小限にできる。その結果、各トランジスタは、リーク電流低減による低消費電力化や、スイッチング速度の向上を実現し得る。

［付記］
（付記１）
半導体装置は、１ビットの情報を保持可能に構成された第１セル（ＭＤＣ０）と、１ビットの情報を保持可能に構成され、第１セルに隣接する第２セル（ＤＣ０）と、第１方向に沿って延在する第１および第２マッチ線（ＭＬＡ０，ＭＬＢ０）と、第１方向と直交する第２方向に沿って延在し、第１データ検索時に第１データを伝達する第１サーチ線対（ＳＬＡ０，／ＳＬＡ０）と、第２方向に沿って延在し、第２データ検索時に第２データを伝達する第２サーチ線対（ＳＬＢ０，／ＳＬＢ０）と、第１サーチ線対と第１マッチ線とに接続され、第１および第２セルが保持する情報と第１サーチ線対に伝達される第１データとの比較結果に基づいて第１マッチ線を駆動する第１論理演算セル（ＬＣＡ０）と、第２サーチ線対と第２マッチ線とに接続され、第１および第２セルが保持する情報と第２サーチ線対に伝達される第２データとの比較結果に基づいて第２マッチ線を駆動する第２論理演算セル（ＬＣＢ０）とを備える。

これにより、半導体装置は、１サイクルの間に、２つの検索データを同時
に検索できるＴＣＡＭ装置として機能し得る。そのため、この半導体装置は、検索対象が複数ある場合において、従来に比して検索速度を向上し得る。また、この半導体装置は、共通するメモリアレイを用いて、２つの検索データを検索する。そのため、この半導体装置は、装置の大型化を抑制し得る。加えて、この半導体装置は、１つのクロック信号に基づいて２つの検索データを検索できるため、消費電力を抑制し得る。

（付記２）
（付記１）において、第２セルは、第１セルに対して第１方向に隣接する。半導体装置は、第２方向に沿って延在し、第１セルに接続される第１ビット線対（ＢＬ１，／ＢＬ１）と、第２方向に沿って延在し、第２セルに接続される第２ビット線対（ＢＬ０，／ＢＬ０）と、第１方向に沿って延在し、第１および第２セルの両方に接続されるワード線（ＷＬ０）とをさらに備える。

これにより、この半導体装置は、第１セルに対してデータの書き込みまたは読み出しを行なっている間に、第２セルに対してデータの書き込みまたは読み出しを行ない得る。

（付記３）
（付記１）において、第２セルは、第１セルに対して第２方向に隣接する。半導体装置は、第２方向に沿って延在し、第１および第２セルの両方に接続されるビット線対（ＢＬ０，／ＢＬ０）と、第１方向に沿って延在し、第１セルに接続される第１ワード線（ＷＬ１）と、第１方向に沿って延在し、第２セルに接続される第２ワード線（ＷＬ０）とをさらに備える。

これにより、この半導体装置は、第１セルと第２セルとの間でビット線対を共有することにより、装置の大型化を抑制し得る。

（付記４）
（付記１）において、第１論理演算セルは、第１マッチ線と電源線との間に接続され、第１データ検索時に、第１セルの保持する情報（ｍ１）と第１サーチ線対のうち一方のサーチ線（ＳＬＡ０）に伝達される情報との比較結果に応じて第１マッチ線を駆動するための第１論理ユニットと、第１マッチ線と電源線との間に接続され、第１データ検索時に、第２セルの保持する情報（ｍ０）と第１サーチ線対のうち他方のサーチ線（／ＳＬＡ０）に伝達される情報との比較結果に応じて第１マッチ線を駆動するための第２論理ユニットとを含む。第２論理演算セルは、第２マッチ線と電源線との間に接続され、第２データ検索時に、第１セルの保持する情報と第２サーチ線対のうち一方のサーチ線（ＳＬＢ０）に伝達される情報との比較結果に応じて第２マッチ線を駆動するための第３論理ユニットと、第２マッチ線と電源線との間に接続され、第２データ検索時に、第２セルの保持する情報と第２サーチ線対のうち他方のサーチ線（／ＳＬＢ０）に伝達される情報との比較結果に応じて第２マッチ線を駆動するための第４論理ユニットとを含む。

（付記５）
（付記４）において、第１論理ユニットは、電源線（ＶＳＳ／ＶＤＤ）と第１マッチ線との間に直列に接続される第１（ＮＳ１／ＰＳ１）および第２トランジスタ（ＮＳ０／ＰＳ０）を含む。第２論理ユニットは、電源線（ＶＳＳ／ＶＤＤ）と第１マッチ線との間に直列に接続される第３（ＮＳ３／ＰＳ３）および第４トランジスタ（ＮＳ２／ＰＳ２）を含む。第３論理ユニットは、電源線（ＶＳＳ／ＶＤＤ）と第２マッチ線との間に直列に接続される第５（ＮＳ５／ＰＳ５）および第６トランジスタ（ＮＳ４／ＰＳ４）を含む。第４論理ユニットは、電源線（ＶＳＳ／ＶＤＤ）と第２マッチ線との間に直列に接続される第７（ＮＳ７／ＰＳ７）および第８トランジスタ（ＮＳ６／ＰＳ６）を含む。第１および第５トランジスタのゲートは、第１セルが情報を保持するノード（ｍ１）に接続される。第３および第７トランジスタのゲートは、第２セルが情報を保持するノード（ｍ０）に接続される。第２トランジスタのゲートは、第１サーチ線対の一方（ＳＬＡ０）に接続される。第４トランジスタのゲートは、第１サーチ線対の他方（／ＳＬＡ０）に接続される。第６トランジスタのゲートは、第２サーチ線対の一方（ＳＬＢ０）に接続される。第８トランジスタのゲートは、第２サーチ線対の他方（／ＳＬＢ０）に接続される。

（付記６）
（付記５）において、第２セルは、第１セルに対して第１方向に隣接する。半導体装置は、第２方向に沿って延在し、第１セルに接続される第１ビット線対（ＢＬ１，／ＢＬ１）と、第２方向に沿って延在し、第２セルに接続される第２ビット線対（ＢＬ０，／ＢＬ０）と、第１方向に沿って延在し、第１および第２セルの両方に接続されるワード線（ＷＬ０）とをさらに備える。第１セルは、第１および第５トランジスタのゲートに接続される第１記憶ノード（ｍ１）に入力が接続され、第２記憶ノード（／ｍ１）に出力が接続される第１インバータと、第２記憶ノードに入力が接続され、第１記憶ノードに出力が接続される第２インバータと、一方端が第１記憶ノードに接続され、他方端が第１ビット線対の一方に接続され、ゲートがワード線に接続された第１導電型の第９トランジスタ（ＮＡ０）と、一方端が第２記憶ノードに接続され、他方端が第１ビット線対の他方に接続され、ゲートがワード線に接続された第１導電型の第１０トランジスタ（ＮＡ１）とを含む。第２セルは、第３および第７トランジスタのゲートに接続される第３記憶ノード（ｍ０）に入力が接続され、第４記憶ノード（／ｍ０）に出力が接続される第３インバータと、第４記憶ノードに入力が接続され、第３記憶ノードに出力が接続される第４インバータと、一方端が第３記憶ノードに接続され、他方端が第２ビット線対の一方に接続され、ゲートがワード線に接続された第１導電型の第１１トランジスタ（ＮＡ２）と、一方端が第４記憶ノードに接続され、他方端が第２ビット線対の他方に接続され、ゲートがワード線に接続された第１導電型の第１２トランジスタ（ＮＡ３）とを含む。ワード線の伸びる方向に、第２導電型の第１領域（ＰＷ０）と、第１導電型の第２領域（ＮＷ０）と、第２導電型の第３領域（ＰＷ１）と、第１導電型の第４領域（ＮＷ１）と、第２導電型の第５領域（ＰＷ２）とが順に形成される。第１領域には、第９および第１０トランジスタと、第１インバータを構成する第１導電型の第１３トランジスタ（ＮＤ０）と、第２インバータを構成する第１導電型の第１４トランジスタ（ＮＤ１）とが配置される。第２領域には、第１インバータを構成する第２導電型の第１５トランジスタ（Ｐ０）と、第２インバータを構成する第２導電型の第１６トランジスタ（Ｐ１）とが配置される。第３領域には、第１導電型の第１〜第８トランジスタ（ＮＳ０〜ＮＳ７）が配置される。第４領域には、第３インバータを構成する第２導電型の第１７トランジスタ（Ｐ２）と、第４インバータを構成する第２導電型の第１８トランジスタ（Ｐ３）とが配置される。第５領域には、第１１および第１２トランジスタと、第３インバータを構成する第１導電型の第１９トランジスタ（ＮＤ２）と、第４インバータを構成する第１導電型の第２０トランジスタ（ＮＤ３）とが配置される。

これにより、ＴＣＡＭ装置として機能し得る半導体装置は、データサーチのためのトランジスタとして、ＮＭＯＳトランジスタを用いて、複数の検索データを同時に検索し得る。また、この半導体装置は、従来よりもデータサーチのためのトランジスタの数が多いため、当該トランジスタを配置するためのウェルが従来よりも幅広になる。これにより、この半導体装置は、マルチビットエラーが起こる確率を低減し得る。

（付記７）
（付記５）において、第２セルは、第１セルに対して第１方向に隣接する。半導体装置は、第２方向に沿って延在し、第１セルに接続される第１ビット線対（ＢＬ１，／ＢＬ１）と、第２方向に沿って延在し、第２セルに接続される第２ビット線対（ＢＬ０，／ＢＬ０）と、第１方向に沿って延在し、第１および第２セルの両方に接続されるワード線（ＷＬ０）とをさらに備える。第１セルは、第１および第５トランジスタのゲートに接続される第１記憶ノード（ｍ１）に入力が接続され、第２記憶ノード（／ｍ１）に出力が接続される第１インバータと、第２記憶ノードに入力が接続され、第１記憶ノードに出力が接続される第２インバータと、一方端が第１記憶ノードに接続され、他方端が第１ビット線対の一方に接続され、ゲートがワード線に接続された第１導電型の第９トランジスタ（ＮＡ０）と、一方端が第２記憶ノードに接続され、他方端が第１ビット線対の他方に接続され、ゲートがワード線に接続された第１導電型の第１０トランジスタ（ＮＡ１）とを含む。第２セルは、第３および第７トランジスタのゲートに接続される第３記憶ノード（ｍ０）に入力が接続され、第４記憶ノード（／ｍ０）に出力が接続される第３インバータと、第４記憶ノードに入力が接続され、第３記憶ノードに出力が接続される第４インバータと、一方端が第３記憶ノードに接続され、他方端が第２ビット線対の一方に接続され、ゲートがワード線に接続された第１導電型の第１１トランジスタ（ＮＡ２）と、一方端が第４記憶ノードに接続され、他方端が第２ビット線対の他方に接続され、ゲートがワード線に接続された第１導電型の第１２トランジスタ（ＮＡ３）とを含む。ワード線の伸びる方向に、第２導電型の第１領域（ＰＷ０）と、第１導電型の第２領域（ＮＷ０）と、第２導電型の第３領域（ＰＷ１）とが順に形成される。第１領域には、第９および第１０トランジスタと、第１インバータを構成する第１導電型の第１３トランジスタ（ＮＤ０）と、第２インバータを構成する第１導電型の第１４トランジスタ（ＮＤ１）とが配置される。第２領域には、第１インバータを構成する第２導電型の第１５トランジスタ（Ｐ０）と、第２インバータを構成する第２導電型の第１６トランジスタ（Ｐ１）と、第２導電型の第１〜第８トランジスタ（ＰＳ０〜ＰＳ７）と、第３インバータを構成する第２導電型の第１７トランジスタ（Ｐ２）と、第４インバータを構成する第２導電型の第１８トランジスタ（Ｐ３）とが配置される。第３領域には、第１１および第１２トランジスタと、第３インバータを構成する第１導電型の第１９トランジスタ（ＮＤ２）と、第４インバータを構成する第１導電型の第２０トランジスタ（ＮＤ３）とが配置される。

これにより、ＴＣＡＭ装置として機能し得る半導体装置は、データサーチのためのトランジスタとして、ＰＭＯＳトランジスタを用いて、複数の検索データを同時に検索し得る。また、この半導体装置は、トランジスタを配置するウェルの数が少ないため、装置の大型化を抑制し得る。また、この半導体装置は、従来よりもデータサーチのためのトランジスタの数が多いため、当該トランジスタを配置するためのウェルが従来よりも幅広になる。これにより、この半導体装置は、マルチビットエラーが起こる確率を低減し得る。他の局面において、半導体装置は、データサーチのためのＰＭＯＳトランジスタのソースおよびドレイン領域に、シリコンゲルマニウム等のチャネル部のシリコンにストレスを与える材料を採用することによって、検索速度を向上し得る。

（付記８）
（付記５）において、第２セルは、第１セルに対して第２方向に隣接する。半導体装置は、第２方向に沿って延在し、第１および第２セルの両方に接続されるビット線対（ＢＬ０，／ＢＬ０）と、第１方向に沿って延在し、第１セルに接続される第１ワード線（ＷＬ１）と、第１方向に沿って延在し、第２セルに接続される第２ワード線（ＷＬ０）とをさらに備える。第１セルは、第１および第５トランジスタのゲートに接続される第１記憶ノード（ｍ１）に入力が接続され、第２記憶ノード（／ｍ１）に出力が接続される第１インバータと、第２記憶ノードに入力が接続され、第１記憶ノードに出力が接続される第２インバータと、一方端が第１記憶ノードに接続され、他方端がビット線対の一方に接続され、ゲートが第１ワード線に接続された第１導電型の第９トランジスタ（ＮＡ０）と、一方端が第２記憶ノードに接続され、他方端がビット線対の他方に接続され、ゲートが第１ワード線に接続された第１導電型の第１０トランジスタ（ＮＡ１）とを含む。第２セルは、第３および第７トランジスタのゲートに接続される第３記憶ノード（ｍ０）に入力が接続され、第４記憶ノードに出力が接続される第３インバータと、第４記憶ノード（／ｍ０）に入力が接続され、第３記憶ノードに出力が接続される第４インバータと、一方端が第３記憶ノードに接続され、他方端がビット線対の一方に接続され、ゲートが第２ワード線に接続された第１導電型の第１１トランジスタ（ＮＡ２）と、一方端が第４記憶ノードに接続され、他方端がビット線対の他方に接続され、ゲートが第２ワード線に接続された第１導電型の第１２トランジスタ（ＮＡ３）とを含む。第１および第２ワード線の伸びる方向に、第２導電型の第１領域（ＰＷ０）と、第１導電型の第２領域（ＮＷ０）と、第２導電型の第３領域（ＰＷ１）とが順に形成される。第１領域には、第９および第１１トランジスタと、第１インバータを構成する第１導電型の第１３トランジスタ（ＮＤ０）と、第２インバータを構成する第１導電型の第１４トランジスタ（ＮＤ１）とが配置される。第２領域には、第１インバータを構成する第２導電型の第１５トランジスタ（Ｐ０）と、第２インバータを構成する第２導電型の第１６トランジスタ（Ｐ１）と、第３インバータを構成する第２導電型の第１７トランジスタ（Ｐ２）と、第４インバータを構成する第２導電型の第１８トランジスタ（Ｐ３）とが配置される。第３領域には、第１導電型の第１〜第８トランジスタ（ＮＳ０〜ＮＳ７）と、第１０および第１２トランジスタと、第３インバータを構成する第１導電型の第１９トランジスタ（ＮＤ２）と、第４インバータを構成する第１導電型の第２０トランジスタ（ＮＤ３）とが配置される。

これにより、ＴＣＡＭ装置として機能し得る半導体装置は、データサーチのためのトランジスタとして、ＮＭＯＳトランジスタを用いて、複数の検索データを同時に検索し得る。また、この半導体装置は、トランジスタを配置するウェルの数が少ないため、装置の大型化を抑制し得る。

（付記９）
（付記８）において、第１〜第２０トランジスタのうち少なくとも１つのトランジスタは、マルチゲートトランジスタによって構成される。

（付記１０）
（付記８）において、半導体装置は、第１１トランジスタ（ＮＡ２）および第１９トランジスタ（ＮＤ２）が共有する拡散層（ＦＬ７０４）と、第１８トランジスタ（Ｐ３）のゲートとを接続する第１ローカル配線と、第９トランジスタ（ＮＡ０）および第１３トランジスタ（ＮＤ０）が共有する拡散層（ＦＬ７０８）と、第１６トランジスタ（Ｐ１）のゲートとを接続する第２ローカル配線と、第１２トランジスタ（ＮＡ３）および第２０トランジスタ（ＮＤ３）が共有する拡散層（ＦＬ７２８）と、第１７トランジスタ（Ｐ２）のゲートとを接続する第３ローカル配線と、第１０トランジスタ（ＮＡ１）および第１４トランジスタ（ＮＤ１）が共有する拡散層（ＦＬ７３２）と、第１５トランジスタ（Ｐ０）のゲートとを接続する第４ローカル配線とをさらに備える。

（付記１１）
（付記４）において、半導体装置は、第１セルおよび第２セルに接続される第１電源線（ＶＳＳ）と、第１論理ユニットおよび第２論理ユニットに接続される第２電源線（ＶＳＳＡ０）と、第３論理ユニットおよび第４論理ユニットに接続される第３電源線（ＶＳＳＢ０）と、第１電源線と第２電源線とを接続する第１スイッチ（ＳＷＡ０）と、第１電源線と第３電源線とを接続する第２スイッチ（ＳＷＢ０）とをさらに備える。第１スイッチは、第１データ検索時にオンに、第１データ非検索時にオフに設定される。第２スイッチは、第２データ検索時にオンに、第２データ非検索時にオフに設定される。

（付記１２）
半導体装置は、１ビットの情報を保持可能に構成されたデータセル（ＤＣ０）と、第１方向に沿って延在する第１および第２マッチ線（ＭＬＡ０，ＭＬＢ０）と、第１方向と直交する第２方向に沿って延在し、第１データ検索時に第１データを伝達する第１サーチ線対（ＳＬＡ０，／ＳＬＡ０）と、第２方向に沿って延在し、第２データ検索時に第２データを伝達する第２サーチ線対（ＳＬＢ０，／ＳＬＢ０）と、第１サーチ線対と第１マッチ線とに接続され、データセルが保持する情報と第１サーチ線対に伝達される第１データとの比較結果に基づいて第１マッチ線を駆動する第１論理演算セル（ＬＣＡ０）と、第２サーチ線対と第２マッチ線とに接続され、データセルが保持する情報と第２サーチ線対に伝達される第２データとの比較結果に基づいて第２マッチ線を駆動する第２論理演算セル（ＬＣＢ０）とを備える。

これにより、半導体装置は、１サイクルの間に、２つの検索データを同時に検索できるＢＣＡＭ装置として機能し得る。そのため、この半導体装置は、検索対象が複数ある場合において、従来に比して検索速度を向上し得る。また、この半導体装置は、共通するメモリアレイを用いて、２つの検索データを検索する。そのため、この半導体装置は、装置の大型化を抑制し得る。加えて、この半導体装置は、１つのクロック信号に基づいて２つの検索データを検索できるため、消費電力を抑制し得る。

（付記１３）
（付記１２）において、半導体装置は、第１方向に沿って延在し、データセルに接続されるビット線対（ＢＬ０，／ＢＬ０）と、第１方向に沿って延在し、データセルに接続されるワード線（ＷＬ０）とをさらに備える。第１論理演算セルは、第１マッチ線と電源線（ＶＳＳ）との間に接続され、第１データ検索時に、データセルの第１記憶ノード（Ａ０）に保持される情報と第１サーチ線対のうち一方のサーチ線（ＳＬＡ０）に伝達される情報との比較結果に応じて第１マッチ線を駆動するための第１論理ユニットと、第１マッチ線と電源線との間に接続され、第１データ検索時に、データセルの第２記憶ノード（Ａ１）に保持される情報と第１サーチ線対のうち他方のサーチ線（／ＳＬＡ０）に伝達される情報との比較結果に応じて第１マッチ線を駆動するための第２論理ユニットとを含む。第２論理演算セルは、第２マッチ線と電源線との間に接続され、第２データ検索時に、第１記憶ノードに保持される情報と第２サーチ線対のうち一方のサーチ線（ＳＬＢ０）に伝達される情報との比較結果に応じて第２マッチ線を駆動するための第３論理ユニットと、第２マッチ線と電源線との間に接続され、第２データ検索時に、第２記憶ノードに保持される情報と第２サーチ線対のうち他方のサーチ線（／ＳＬＢ０）に伝達される情報との比較結果に応じて第２マッチ線を駆動するための第４論理ユニットとを含む。第１論理ユニットは、電源線と第１マッチ線との間に直列に接続される第１（ＮＳ０）および第２トランジスタ（ＮＳ１）を有する。第２論理ユニットは、電源線と第１マッチ線との間に直列に接続される第３（ＮＳ３）および第４トランジスタ（ＮＳ２）を有する。第３論理ユニットは、電源線と第２マッチ線との間に直列に接続される第５（ＮＳ５）および第６トランジスタ（ＮＳ４）を有する。第４論理ユニットは、電源線と第２マッチ線との間に直列に接続される第７（ＮＳ７）および第８トランジスタ（ＮＳ６）を有する。第１および第５トランジスタのゲートは、第１記憶ノードに接続される。第３および第７トランジスタのゲートは、第２記憶ノードに接続される。第２トランジスタのゲートは、第１サーチ線対の一方（ＳＬＡ０）に接続される。第４トランジスタのゲートは、第１サーチ線対の他方（／ＳＬＡ０）に接続される。第６トランジスタのゲートは、第２サーチ線対の一方（ＳＬＢ０）に接続される。第８トランジスタのゲートは、第２サーチ線対の他方（／ＳＬＢ０）に接続される。データセルは、第１記憶ノードに入力が接続され、第２記憶ノードに出力が接続される第１インバータと、第２記憶ノードに入力が接続され、第１記憶ノードに出力が接続される第２インバータと、一方端が第１記憶ノードに接続され、他方端がビット線対の一方に接続され、ゲートがワード線に接続された第１導電型の第９トランジスタ（ＮＡ０）と、一方端が第２記憶ノードに接続され、他方端がビット線対の他方に接続され、ゲートがワード線に接続された第１導電型の第１０トランジスタ（ＮＡ１）とを含む。ワード線の伸びる方向に、第２導電型の第１領域（ＰＷ０）と、第１導電型の第２領域（ＮＷ０）と、第２導電型の第３領域（ＰＷ１）とが順に形成される。第１領域には、第９および第１０トランジスタと、第１インバータを構成する第１導電型の第１３トランジスタ（ＮＤ０）と、第２インバータを構成する第１導電型の第１４トランジスタ（ＮＤ１）とが配置される。第２領域には、第１インバータを構成する第２導電型の第１５トランジスタ（Ｐ０）と、第２インバータを構成する第２導電型の第１６トランジスタ（Ｐ１）とが配置される。第３領域には、第１導電型の第１〜第８トランジスタ（ＮＳ０〜ＮＳ７）が配置される。

これにより、ＢＣＡＭ装置として機能し得る半導体装置は、データサーチのためのトランジスタとして、ＮＭＯＳトランジスタを用いて、複数の検索データを同時に検索し得る。また、この半導体装置は、従来よりもデータサーチのためのトランジスタの数が多いため、当該トランジスタを配置するためのウェルが従来よりも幅広になる。これにより、この半導体装置は、マルチビットエラーが起こる確率を低減し得る。

（付記１４）
（付記１２）において、半導体装置は、第１方向に沿って延在し、データセルに接続されるビット線対（ＢＬ０，／ＢＬ０）と、第１方向に沿って延在し、データセルに接続されるワード線（ＷＬ０）とをさらに備える。第１論理演算セルは、第１マッチ線と電源線（ＶＤＤ）との間に接続され、第１データ検索時に、データセルの第１記憶ノード（Ａ０）に保持される情報と第１サーチ線対のうち一方のサーチ線（ＳＬＡ０）に伝達される情報との比較結果に応じて第１マッチ線を駆動するための第１論理ユニットと、第１マッチ線と電源線との間に接続され、第１データ検索時に、データセルの第２記憶ノード（Ａ１）に保持される情報と第１サーチ線対のうち他方のサーチ線（／ＳＬＡ０）に伝達される情報との比較結果に応じて第１マッチ線を駆動するための第２論理ユニットとを含む。第２論理演算セルは、第２マッチ線と電源線との間に接続され、第２データ検索時に、第１記憶ノードに保持される情報と第２サーチ線対のうち一方のサーチ線（ＳＬＢ０）に伝達される情報との比較結果に応じて第２マッチ線を駆動するための第３論理ユニットと、第２マッチ線と電源線との間に接続され、第２データ検索時に、第２記憶ノードに保持される情報と第２サーチ線対のうち他方のサーチ線（／ＳＬＢ０）に伝達される情報との比較結果に応じて第２マッチ線を駆動するための第４論理ユニットとを含む。第１論理ユニットは、電源線と第１マッチ線との間に直列に接続される第１（ＰＳ０）および第２トランジスタ（ＰＳ１）を有する。第２論理ユニットは、電源線と第１マッチ線との間に直列に接続される第３（ＰＳ３）および第４トランジスタ（ＰＳ２）を有する。第３論理ユニットは、電源線と第２マッチ線との間に直列に接続される第５（ＰＳ５）および第６トランジスタ（ＰＳ４）を有する。第４論理ユニットは、電源線と第２マッチ線との間に直列に接続される第７（ＰＳ７）および第８トランジスタ（ＰＳ６）を有する。第１および第５トランジスタのゲートは、第１記憶ノードに接続される。第３および第７トランジスタのゲートは、第２記憶ノードに接続される。第２トランジスタのゲートは、第１サーチ線対の一方（ＳＬＡ０）に接続される。第４トランジスタのゲートは、第１サーチ線対の他方（／ＳＬＡ０）に接続される。第６トランジスタのゲートは、第２サーチ線対の一方（ＳＬＢ０）に接続される。第８トランジスタのゲートは、第２サーチ線対の他方（／ＳＬＢ０）に接続される。データセルは、第１記憶ノードに入力が接続され、第２記憶ノードに出力が接続される第１インバータと、第２記憶ノードに入力が接続され、第１記憶ノードに出力が接続される第２インバータと、一方端が第１記憶ノードに接続され、他方端がビット線対の一方に接続され、ゲートがワード線に接続された第１導電型の第９トランジスタ（ＮＡ０）と、一方端が第２記憶ノードに接続され、他方端がビット線対の他方に接続され、ゲートがワード線に接続された第１導電型の第１０トランジスタ（ＮＡ１）とを含む。ワード線の伸びる方向に、第２導電型の第１領域（ＰＷ０）と、第１導電型の第２領域（ＮＷ０）とが形成される。第１領域には、第９および第１０トランジスタと、第１インバータを構成する第１導電型の第１３トランジスタ（ＮＤ０）と、第２インバータを構成する第１導電型の第１４トランジスタ（ＮＤ１）とが配置される。第２領域には、第１インバータを構成する第２導電型の第１５トランジスタ（Ｐ０）と、第２インバータを構成する第２導電型の第１６トランジスタ（Ｐ１）と、第２導電型の第１〜第８トランジスタ（ＰＳ０〜ＰＳ７）が配置される。

これにより、ＢＣＡＭ装置として機能し得る半導体装置は、データサーチのためのトランジスタとして、ＰＭＯＳトランジスタを用いて、複数の検索データを同時に検索し得る。また、この半導体装置は、トランジスタを配置するウェルの数が少ないため、装置の大型化を抑制し得る。また、この半導体装置は、従来よりもデータサーチのためのトランジスタの数が多いため、当該トランジスタを配置するためのウェルが従来よりも幅広になる。これにより、この半導体装置は、マルチビットエラーが起こる確率を低減し得る。他の局面において、半導体装置は、データサーチのためのＰＭＯＳトランジスタのソースおよびドレイン領域に、シリコンゲルマニウム等のチャネル部のシリコンにストレスを与える材料を採用することによって、検索速度を向上し得る。

なお、上記の付記における参照符号は一例であって、これに限定されるものではない。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明者は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１００，７００，１０００，１９００，２１００半導体装置、１０２行デコーダ、１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂサーチドライバ、１０８，１１０読出／書込回路、１１２Ａ，１１２Ｂプリチャージ＆エンコード回路、ＢＬ０，ＢＬ１ビット線、ＤＣ，ＤＣ０データセル、ＤＦ拡散領域、ＬＣＡ０，ＬＣＢ０論理演算セル、ＰＯポリシリコン、ＳＬＡ０，ＳＬＡ１，ＳＬＢ０，ＳＬＢ１サーチ線、ＳＷＡ０，ＳＷＢ０，ＳＷＡ１，ＳＷＡ１スイッチ、ＶＤＤ，ＶＳＳ電源線、ＷＬ０，ＷＬ１ワード線。

Claims

１ビットの情報を保持可能に構成された第１セルと、
１ビットの情報を保持可能に構成され、前記第１セルに隣接する第２セルと、
第１方向に沿って延在する第１および第２マッチ線と、
前記第１方向と直交する第２方向に沿って延在し、第１データ検索時に第１データを伝達する第１サーチ線対と、
前記第２方向に沿って延在し、第２データ検索時に第２データを伝達する第２サーチ線対と、
前記第１サーチ線対と前記第１マッチ線とに接続され、前記第１および第２セルが保持する情報と前記第１サーチ線対に伝達される第１データとの比較結果に基づいて前記第１マッチ線を駆動する第１論理演算セルと、
前記第２サーチ線対と前記第２マッチ線とに接続され、前記第１および第２セルが保持する情報と前記第２サーチ線対に伝達される第２データとの比較結果に基づいて前記第２マッチ線を駆動する第２論理演算セルとを備え、
前記第１論理演算セルは、
前記第１マッチ線と電源線との間に接続され、前記第１データ検索時に、前記第１セルの保持する情報と前記第１サーチ線対のうち一方のサーチ線に伝達される情報との比較結果に応じて前記第１マッチ線を駆動するための第１論理ユニットと、
前記第１マッチ線と電源線との間に接続され、前記第１データ検索時に、前記第２セルの保持する情報と前記第１サーチ線対のうち他方のサーチ線に伝達される情報との比較結果に応じて前記第１マッチ線を駆動するための第２論理ユニットとを含み、
前記第２論理演算セルは、
前記第２マッチ線と電源線との間に接続され、前記第２データ検索時に、前記第１セルの保持する情報と前記第２サーチ線対のうち一方のサーチ線に伝達される情報との比較結果に応じて前記第２マッチ線を駆動するための第３論理ユニットと、
前記第２マッチ線と電源線との間に接続され、前記第２データ検索時に、前記第２セルの保持する情報と前記第２サーチ線対のうち他方のサーチ線に伝達される情報との比較結果に応じて前記第２マッチ線を駆動するための第４論理ユニットとを含み、
前記第１論理ユニットは、前記電源線と前記第１マッチ線との間に直列に接続される第１および第２トランジスタを含み、
前記第２論理ユニットは、前記電源線と前記第１マッチ線との間に直列に接続される第３および第４トランジスタを含み、
前記第３論理ユニットは、前記電源線と前記第２マッチ線との間に直列に接続される第５および第６トランジスタを含み、
前記第４論理ユニットは、前記電源線と前記第２マッチ線との間に直列に接続される第７および第８トランジスタを含み、
前記第１および第５トランジスタのゲートは、前記第１セルが情報を保持するノードに接続され、
前記第３および第７トランジスタのゲートは、前記第２セルが情報を保持するノードに接続され、
前記第２トランジスタのゲートは、前記第１サーチ線対の一方に接続され、
前記第４トランジスタのゲートは、前記第１サーチ線対の他方に接続され、
前記第６トランジスタのゲートは、前記第２サーチ線対の一方に接続され、
前記第８トランジスタのゲートは、前記第２サーチ線対の他方に接続され、
前記第２セルは、前記第１セルに対して前記第１方向に隣接し、
前記第２方向に沿って延在し、前記第１セルに接続される第１ビット線対と、
前記第２方向に沿って延在し、前記第２セルに接続される第２ビット線対と、
前記第１方向に沿って延在し、前記第１および第２セルの両方に接続されるワード線とをさらに備え、
前記第１セルは、
前記第１および第５トランジスタのゲートに接続される第１記憶ノードに入力が接続され、第２記憶ノードに出力が接続される第１インバータと、
前記第２記憶ノードに入力が接続され、前記第１記憶ノードに出力が接続される第２インバータと、
一方端が前記第１記憶ノードに接続され、他方端が前記第１ビット線対の一方に接続され、ゲートが前記ワード線に接続された第１導電型の第９トランジスタと、
一方端が前記第２記憶ノードに接続され、他方端が前記第１ビット線対の他方に接続され、ゲートが前記ワード線に接続された第１導電型の第１０トランジスタとを含み、
前記第２セルは、
前記第３および第７トランジスタのゲートに接続される第３記憶ノードに入力が接続され、第４記憶ノードに出力が接続される第３インバータと、
前記第４記憶ノードに入力が接続され、前記第３記憶ノードに出力が接続される第４インバータと、
一方端が前記第３記憶ノードに接続され、他方端が前記第２ビット線対の一方に接続され、ゲートが前記ワード線に接続された第１導電型の第１１トランジスタと、
一方端が前記第４記憶ノードに接続され、他方端が前記第２ビット線対の他方に接続され、ゲートが前記ワード線に接続された第１導電型の第１２トランジスタとを含み、
前記ワード線の伸びる方向に、第２導電型の第１領域と、前記第１導電型の第２領域と、前記第２導電型の第３領域と、前記第１導電型の第４領域と、前記第２導電型の第５領域とが順に形成され、
前記第１領域には、前記第９および第１０トランジスタと、前記第１インバータを構成する第１導電型の第１３トランジスタと、前記第２インバータを構成する第１導電型の第１４トランジスタとが配置され、
前記第２領域には、前記第１インバータを構成する第２導電型の第１５トランジスタと、前記第２インバータを構成する第２導電型の第１６トランジスタとが配置され、
前記第３領域には、第１導電型の前記第１〜第８トランジスタが配置され、
前記第４領域には、前記第３インバータを構成する第２導電型の第１７トランジスタと、前記第４インバータを構成する第２導電型の第１８トランジスタとが配置され、
前記第５領域には、前記第１１および第１２トランジスタと、前記第３インバータを構成する第１導電型の第１９トランジスタと、前記第４インバータを構成する第１導電型の第２０トランジスタとが配置される、半導体装置。
１ビットの情報を保持可能に構成された第１セルと、
１ビットの情報を保持可能に構成され、前記第１セルに隣接する第２セルと、
第１方向に沿って延在する第１および第２マッチ線と、
前記第１方向と直交する第２方向に沿って延在し、第１データ検索時に第１データを伝達する第１サーチ線対と、
前記第２方向に沿って延在し、第２データ検索時に第２データを伝達する第２サーチ線対と、
前記第１サーチ線対と前記第１マッチ線とに接続され、前記第１および第２セルが保持する情報と前記第１サーチ線対に伝達される第１データとの比較結果に基づいて前記第１マッチ線を駆動する第１論理演算セルと、
前記第２サーチ線対と前記第２マッチ線とに接続され、前記第１および第２セルが保持する情報と前記第２サーチ線対に伝達される第２データとの比較結果に基づいて前記第２マッチ線を駆動する第２論理演算セルとを備え、
前記第１論理演算セルは、
前記第１マッチ線と電源線との間に接続され、前記第１データ検索時に、前記第１セルの保持する情報と前記第１サーチ線対のうち一方のサーチ線に伝達される情報との比較結果に応じて前記第１マッチ線を駆動するための第１論理ユニットと、
前記第１マッチ線と電源線との間に接続され、前記第１データ検索時に、前記第２セルの保持する情報と前記第１サーチ線対のうち他方のサーチ線に伝達される情報との比較結果に応じて前記第１マッチ線を駆動するための第２論理ユニットとを含み、
前記第２論理演算セルは、
前記第２マッチ線と電源線との間に接続され、前記第２データ検索時に、前記第１セルの保持する情報と前記第２サーチ線対のうち一方のサーチ線に伝達される情報との比較結果に応じて前記第２マッチ線を駆動するための第３論理ユニットと、
前記第２マッチ線と電源線との間に接続され、前記第２データ検索時に、前記第２セルの保持する情報と前記第２サーチ線対のうち他方のサーチ線に伝達される情報との比較結果に応じて前記第２マッチ線を駆動するための第４論理ユニットとを含み、
前記第１論理ユニットは、前記電源線と前記第１マッチ線との間に直列に接続される第１および第２トランジスタを含み、
前記第２論理ユニットは、前記電源線と前記第１マッチ線との間に直列に接続される第３および第４トランジスタを含み、
前記第３論理ユニットは、前記電源線と前記第２マッチ線との間に直列に接続される第５および第６トランジスタを含み、
前記第４論理ユニットは、前記電源線と前記第２マッチ線との間に直列に接続される第７および第８トランジスタを含み、
前記第１および第５トランジスタのゲートは、前記第１セルが情報を保持するノードに接続され、
前記第３および第７トランジスタのゲートは、前記第２セルが情報を保持するノードに接続され、
前記第２トランジスタのゲートは、前記第１サーチ線対の一方に接続され、
前記第４トランジスタのゲートは、前記第１サーチ線対の他方に接続され、
前記第６トランジスタのゲートは、前記第２サーチ線対の一方に接続され、
前記第８トランジスタのゲートは、前記第２サーチ線対の他方に接続され、
前記第２セルは、前記第１セルに対して前記第１方向に隣接し、
前記第２方向に沿って延在し、前記第１セルに接続される第１ビット線対と、
前記第２方向に沿って延在し、前記第２セルに接続される第２ビット線対と、
前記第１方向に沿って延在し、前記第１および第２セルの両方に接続されるワード線とをさらに備え、
前記第１セルは、
前記第１および第５トランジスタのゲートに接続される第１記憶ノードに入力が接続され、第２記憶ノードに出力が接続される第１インバータと、
前記第２記憶ノードに入力が接続され、前記第１記憶ノードに出力が接続される第２インバータと、
一方端が前記第１記憶ノードに接続され、他方端が前記第１ビット線対の一方に接続され、ゲートが前記ワード線に接続された第１導電型の第９トランジスタと、
一方端が前記第２記憶ノードに接続され、他方端が前記第１ビット線対の他方に接続され、ゲートが前記ワード線に接続された第１導電型の第１０トランジスタとを含み、
前記第２セルは、
前記第３および第７トランジスタのゲートに接続される第３記憶ノードに入力が接続され、第４記憶ノードに出力が接続される第３インバータと、
前記第４記憶ノードに入力が接続され、前記第３記憶ノードに出力が接続される第４インバータと、
一方端が前記第３記憶ノードに接続され、他方端が前記第２ビット線対の一方に接続され、ゲートが前記ワード線に接続された第１導電型の第１１トランジスタと、
一方端が前記第４記憶ノードに接続され、他方端が前記第２ビット線対の他方に接続され、ゲートが前記ワード線に接続された第１導電型の第１２トランジスタとを含み、
前記ワード線の伸びる方向に、第２導電型の第１領域と、前記第１導電型の第２領域と、前記第２導電型の第３領域とが順に形成され、
前記第１領域には、前記第９および第１０トランジスタと、前記第１インバータを構成する第１導電型の第１３トランジスタと、前記第２インバータを構成する第１導電型の第１４トランジスタとが配置され、
前記第２領域には、前記第１インバータを構成する第２導電型の第１５トランジスタと、前記第２インバータを構成する第２導電型の第１６トランジスタと、第２導電型の前記第１〜第８トランジスタと、前記第３インバータを構成する第２導電型の第１７トランジスタと、前記第４インバータを構成する第２導電型の第１８トランジスタとが配置され、
前記第３領域には、前記第１１および第１２トランジスタと、前記第３インバータを構成する第１導電型の第１９トランジスタと、前記第４インバータを構成する第１導電型の第２０トランジスタとが配置される、半導体装置。
１ビットの情報を保持可能に構成された第１セルと、
１ビットの情報を保持可能に構成され、前記第１セルに隣接する第２セルと、
第１方向に沿って延在する第１および第２マッチ線と、
前記第１方向と直交する第２方向に沿って延在し、第１データ検索時に第１データを伝達する第１サーチ線対と、
前記第２方向に沿って延在し、第２データ検索時に第２データを伝達する第２サーチ線対と、
前記第１サーチ線対と前記第１マッチ線とに接続され、前記第１および第２セルが保持する情報と前記第１サーチ線対に伝達される第１データとの比較結果に基づいて前記第１マッチ線を駆動する第１論理演算セルと、
前記第２サーチ線対と前記第２マッチ線とに接続され、前記第１および第２セルが保持する情報と前記第２サーチ線対に伝達される第２データとの比較結果に基づいて前記第２マッチ線を駆動する第２論理演算セルとを備え、
前記第１論理演算セルは、
前記第１マッチ線と電源線との間に接続され、前記第１データ検索時に、前記第１セルの保持する情報と前記第１サーチ線対のうち一方のサーチ線に伝達される情報との比較結果に応じて前記第１マッチ線を駆動するための第１論理ユニットと、
前記第１マッチ線と電源線との間に接続され、前記第１データ検索時に、前記第２セルの保持する情報と前記第１サーチ線対のうち他方のサーチ線に伝達される情報との比較結果に応じて前記第１マッチ線を駆動するための第２論理ユニットとを含み、
前記第２論理演算セルは、
前記第２マッチ線と電源線との間に接続され、前記第２データ検索時に、前記第１セルの保持する情報と前記第２サーチ線対のうち一方のサーチ線に伝達される情報との比較結果に応じて前記第２マッチ線を駆動するための第３論理ユニットと、
前記第２マッチ線と電源線との間に接続され、前記第２データ検索時に、前記第２セルの保持する情報と前記第２サーチ線対のうち他方のサーチ線に伝達される情報との比較結果に応じて前記第２マッチ線を駆動するための第４論理ユニットとを含み、
前記第１論理ユニットは、前記電源線と前記第１マッチ線との間に直列に接続される第１および第２トランジスタを含み、
前記第２論理ユニットは、前記電源線と前記第１マッチ線との間に直列に接続される第３および第４トランジスタを含み、
前記第３論理ユニットは、前記電源線と前記第２マッチ線との間に直列に接続される第５および第６トランジスタを含み、
前記第４論理ユニットは、前記電源線と前記第２マッチ線との間に直列に接続される第７および第８トランジスタを含み、
前記第１および第５トランジスタのゲートは、前記第１セルが情報を保持するノードに接続され、
前記第３および第７トランジスタのゲートは、前記第２セルが情報を保持するノードに接続され、
前記第２トランジスタのゲートは、前記第１サーチ線対の一方に接続され、
前記第４トランジスタのゲートは、前記第１サーチ線対の他方に接続され、
前記第６トランジスタのゲートは、前記第２サーチ線対の一方に接続され、
前記第８トランジスタのゲートは、前記第２サーチ線対の他方に接続され、
前記第２セルは、前記第１セルに対して前記第２方向に隣接し、
前記第２方向に沿って延在し、前記第１および第２セルの両方に接続されるビット線対と、
前記第１方向に沿って延在し、前記第１セルに接続される第１ワード線と、
前記第１方向に沿って延在し、前記第２セルに接続される第２ワード線とをさらに備え、
前記第１セルは、
前記第１および第５トランジスタのゲートに接続される第１記憶ノードに入力が接続され、第２記憶ノードに出力が接続される第１インバータと、
前記第２記憶ノードに入力が接続され、前記第１記憶ノードに出力が接続される第２インバータと、
一方端が前記第１記憶ノードに接続され、他方端が前記ビット線対の一方に接続され、ゲートが前記第１ワード線に接続された第１導電型の第９トランジスタと、
一方端が前記第２記憶ノードに接続され、他方端が前記ビット線対の他方に接続され、ゲートが前記第１ワード線に接続された第１導電型の第１０トランジスタとを含み、
前記第２セルは、
前記第３および第７トランジスタのゲートに接続される第３記憶ノードに入力が接続され、第４記憶ノードに出力が接続される第３インバータと、
前記第４記憶ノードに入力が接続され、前記第３記憶ノードに出力が接続される第４インバータと、
一方端が前記第３記憶ノードに接続され、他方端が前記ビット線対の一方に接続され、ゲートが前記第２ワード線に接続された第１導電型の第１１トランジスタと、
一方端が前記第４記憶ノードに接続され、他方端が前記ビット線対の他方に接続され、ゲートが前記第２ワード線に接続された第１導電型の第１２トランジスタとを含み、
前記第１および第２ワード線の伸びる方向に、第２導電型の第１領域と、前記第１導電型の第２領域と、前記第２導電型の第３領域とが順に形成され、
前記第１領域には、前記第９および第１１トランジスタと、前記第１インバータを構成する第１導電型の第１３トランジスタと、前記第２インバータを構成する第１導電型の第１４トランジスタとが配置され、
前記第２領域には、前記第１インバータを構成する第２導電型の第１５トランジスタと、前記第２インバータを構成する第２導電型の第１６トランジスタと、前記第３インバータを構成する第２導電型の第１７トランジスタと、前記第４インバータを構成する第２導電型の第１８トランジスタとが配置され、
前記第３領域には、第１導電型の前記第１〜第８トランジスタと、前記第１０および第１２トランジスタと、前記第３インバータを構成する第１導電型の第１９トランジスタと、前記第４インバータを構成する第１導電型の第２０トランジスタとが配置される、半導体装置。
前記第１〜第２０トランジスタのうち少なくとも１つのトランジスタは、マルチゲートトランジスタによって構成される、請求項１〜３のいずれか一項に記載の半導体装置。
前記第１１トランジスタおよび前記第１９トランジスタが共有する拡散層と、前記第１８トランジスタのゲートとを接続する第１ローカル配線と、
前記第９トランジスタおよび前記第１３トランジスタが共有する拡散層と、前記第１６トランジスタのゲートとを接続する第２ローカル配線と、
前記第１２トランジスタおよび前記第２０トランジスタが共有する拡散層と、前記第１７トランジスタのゲートとを接続する第３ローカル配線と、
前記第１０トランジスタおよび前記第１４トランジスタが共有する拡散層と、前記第１５トランジスタのゲートとを接続する第４ローカル配線とをさらに備える、請求項３に記載の半導体装置。
前記第１セルおよび前記第２セルに接続される第１電源線と、
前記第１論理ユニットおよび前記第２論理ユニットに接続される第２電源線と、
前記第３論理ユニットおよび前記第４論理ユニットに接続される第３電源線と、
前記第１電源線と前記第２電源線とを接続する第１スイッチと、
前記第１電源線と前記第３電源線とを接続する第２スイッチとをさらに備え、
前記第１スイッチは、前記第１データ検索時にオンに、前記第１データ非検索時にオフに設定され、
前記第２スイッチは、前記第２データ検索時にオンに、前記第２データ非検索時にオフに設定される、請求項１〜３のいずれか一項に記載の半導体装置。
１ビットの情報を保持可能に構成されたデータセルと、
第１方向に沿って延在する第１および第２マッチ線と、
前記第１方向と直交する第２方向に沿って延在し、第１データ検索時に第１データを伝達する第１サーチ線対と、
前記第２方向に沿って延在し、第２データ検索時に第２データを伝達する第２サーチ線対と、
前記第１サーチ線対と前記第１マッチ線とに接続され、前記データセルが保持する情報と前記第１サーチ線対に伝達される第１データとの比較結果に基づいて前記第１マッチ線を駆動する第１論理演算セルと、
前記第２サーチ線対と前記第２マッチ線とに接続され、前記データセルが保持する情報と前記第２サーチ線対に伝達される第２データとの比較結果に基づいて前記第２マッチ線を駆動する第２論理演算セルと、
前記第１方向に沿って延在し、前記データセルに接続されるビット線対と、
前記第１方向に沿って延在し、前記データセルに接続されるワード線とを備え、
前記第１論理演算セルは、
前記第１マッチ線と電源線との間に接続され、前記第１データ検索時に、前記データセルの第１記憶ノードに保持される情報と前記第１サーチ線対のうち一方のサーチ線に伝達される情報との比較結果に応じて前記第１マッチ線を駆動するための第１論理ユニットと、
前記第１マッチ線と電源線との間に接続され、前記第１データ検索時に、前記データセルの第２記憶ノードに保持される情報と前記第１サーチ線対のうち他方のサーチ線に伝達される情報との比較結果に応じて前記第１マッチ線を駆動するための第２論理ユニットとを含み、
前記第２論理演算セルは、
前記第２マッチ線と電源線との間に接続され、前記第２データ検索時に、前記第１記憶ノードに保持される情報と前記第２サーチ線対のうち一方のサーチ線に伝達される情報との比較結果に応じて前記第２マッチ線を駆動するための第３論理ユニットと、
前記第２マッチ線と電源線との間に接続され、前記第２データ検索時に、前記第２記憶ノードに保持される情報と前記第２サーチ線対のうち他方のサーチ線に伝達される情報との比較結果に応じて前記第２マッチ線を駆動するための第４論理ユニットとを含み、
前記第１論理ユニットは、前記電源線と前記第１マッチ線との間に直列に接続される第１および第２トランジスタを有し、
前記第２論理ユニットは、前記電源線と前記第１マッチ線との間に直列に接続される第３および第４トランジスタを有し、
前記第３論理ユニットは、前記電源線と前記第２マッチ線との間に直列に接続される第５および第６トランジスタを有し、
前記第４論理ユニットは、前記電源線と前記第２マッチ線との間に直列に接続される第７および第８トランジスタを有し、
前記第１および第５トランジスタのゲートは、前記第１記憶ノードに接続され、
前記第３および第７トランジスタのゲートは、前記第２記憶ノードに接続され、
前記第２トランジスタのゲートは、前記第１サーチ線対の一方に接続され、
前記第４トランジスタのゲートは、前記第１サーチ線対の他方に接続され、
前記第６トランジスタのゲートは、前記第２サーチ線対の一方に接続され、
前記第８トランジスタのゲートは、前記第２サーチ線対の他方に接続され、
前記データセルは、
前記第１記憶ノードに入力が接続され、前記第２記憶ノードに出力が接続される第１インバータと、
前記第２記憶ノードに入力が接続され、前記第１記憶ノードに出力が接続される第２インバータと、
一方端が前記第１記憶ノードに接続され、他方端が前記ビット線対の一方に接続され、ゲートが前記ワード線に接続された第１導電型の第９トランジスタと、
一方端が前記第２記憶ノードに接続され、他方端が前記ビット線対の他方に接続され、ゲートが前記ワード線に接続された第１導電型の第１０トランジスタとを含み、
前記ワード線の伸びる方向に、第２導電型の第１領域と、前記第１導電型の第２領域と、前記第２導電型の第３領域とが順に形成され、
前記第１領域には、前記第９および第１０トランジスタと、前記第１インバータを構成する第１導電型の第１３トランジスタと、前記第２インバータを構成する第１導電型の第１４トランジスタとが配置され、
前記第２領域には、前記第１インバータを構成する第２導電型の第１５トランジスタと、前記第２インバータを構成する第２導電型の第１６トランジスタとが配置され、
前記第３領域には、第１導電型の前記第１〜第８トランジスタが配置される、半導体装置。
１ビットの情報を保持可能に構成されたデータセルと、
第１方向に沿って延在する第１および第２マッチ線と、
前記第１方向と直交する第２方向に沿って延在し、第１データ検索時に第１データを伝達する第１サーチ線対と、
前記第２方向に沿って延在し、第２データ検索時に第２データを伝達する第２サーチ線対と、
前記第１サーチ線対と前記第１マッチ線とに接続され、前記データセルが保持する情報と前記第１サーチ線対に伝達される第１データとの比較結果に基づいて前記第１マッチ線を駆動する第１論理演算セルと、
前記第２サーチ線対と前記第２マッチ線とに接続され、前記データセルが保持する情報と前記第２サーチ線対に伝達される第２データとの比較結果に基づいて前記第２マッチ線を駆動する第２論理演算セルと、
前記第１方向に沿って延在し、前記データセルに接続されるビット線対と、
前記第１方向に沿って延在し、前記データセルに接続されるワード線とを備え、
前記第１論理演算セルは、
前記第１マッチ線と電源線との間に接続され、前記第１データ検索時に、前記データセルの第１記憶ノードに保持される情報と前記第１サーチ線対のうち一方のサーチ線に伝達される情報との比較結果に応じて前記第１マッチ線を駆動するための第１論理ユニットと、
前記第１マッチ線と電源線との間に接続され、前記第１データ検索時に、前記データセルの第２記憶ノードに保持される情報と前記第１サーチ線対のうち他方のサーチ線に伝達される情報との比較結果に応じて前記第１マッチ線を駆動するための第２論理ユニットとを含み、
前記第２論理演算セルは、
前記第２マッチ線と電源線との間に接続され、前記第２データ検索時に、前記第１記憶ノードに保持される情報と前記第２サーチ線対のうち一方のサーチ線に伝達される情報との比較結果に応じて前記第２マッチ線を駆動するための第３論理ユニットと、
前記第２マッチ線と電源線との間に接続され、前記第２データ検索時に、前記第２記憶ノードに保持される情報と前記第２サーチ線対のうち他方のサーチ線に伝達される情報との比較結果に応じて前記第２マッチ線を駆動するための第４論理ユニットとを含み、
前記第１論理ユニットは、前記電源線と前記第１マッチ線との間に直列に接続される第１および第２トランジスタを有し、
前記第２論理ユニットは、前記電源線と前記第１マッチ線との間に直列に接続される第３および第４トランジスタを有し、
前記第３論理ユニットは、前記電源線と前記第２マッチ線との間に直列に接続される第５および第６トランジスタを有し、
前記第４論理ユニットは、前記電源線と前記第２マッチ線との間に直列に接続される第７および第８トランジスタを有し、
前記第１および第５トランジスタのゲートは、前記第１記憶ノードに接続され、
前記第３および第７トランジスタのゲートは、前記第２記憶ノードに接続され、
前記第２トランジスタのゲートは、前記第１サーチ線対の一方に接続され、
前記第４トランジスタのゲートは、前記第１サーチ線対の他方に接続され、
前記第６トランジスタのゲートは、前記第２サーチ線対の一方に接続され、
前記第８トランジスタのゲートは、前記第２サーチ線対の他方に接続され、
前記データセルは、
前記第１記憶ノードに入力が接続され、前記第２記憶ノードに出力が接続される第１インバータと、
前記第２記憶ノードに入力が接続され、前記第１記憶ノードに出力が接続される第２インバータと、
一方端が前記第１記憶ノードに接続され、他方端が前記ビット線対の一方に接続され、ゲートが前記ワード線に接続された第１導電型の第９トランジスタと、
一方端が前記第２記憶ノードに接続され、他方端が前記ビット線対の他方に接続され、ゲートが前記ワード線に接続された第１導電型の第１０トランジスタとを含み、
前記ワード線の伸びる方向に、第２導電型の第１領域と、前記第１導電型の第２領域とが形成され、
前記第１領域には、前記第９および第１０トランジスタと、前記第１インバータを構成する第１導電型の第１３トランジスタと、前記第２インバータを構成する第１導電型の第１４トランジスタとが配置され、
前記第２領域には、前記第１インバータを構成する第２導電型の第１５トランジスタと、前記第２インバータを構成する第２導電型の第１６トランジスタと、第２導電型の前記第１〜第８トランジスタが配置される、半導体装置。