CN207302641U - 半导体装置 - Google Patents

Abstract

半导体装置具有：第一单元；第二单元；第一匹配线及第二匹配线；传输第一数据的第一搜索线对；传输第二数据的第二搜索线对；第一逻辑运算单元，与第一搜索线对和第一匹配线连接，且基于单元第一组件及第二组件保持的信息和第一数据的比较结果而驱动第一匹配线；以及第二逻辑运算单元，与第二搜索线对和第二匹配线连接，且基于单元第一组件及第二组件保持的信息和第二数据的比较结果而驱动第二匹配线。

Description

半导体装置

技术领域

本公开涉及半导体装置，更确定而言，涉及具有检索功能的半导体装置。

背景技术

近年来，随着互联网的普及，相联存储器(内容寻址存储器(CAM：ContentAddressable Memory))的需要提高。CAM不仅具有保持数据的存储器本来的存储功能，还具有检测从外部输入的数据和在内部保持的数据的一致的比较功能，主要用于高速缓存或地址转换用的表格等。

在日本特开平2-192098号公报中公开的检索装置构成为如下：使用内置了按保持数据的每一比特的存储电路检测一致的比较功能的存储器单元(CAM单元)，不读取在存储电路中保持的数据，而执行从外部输入的数据和在存储电路中保持的数据的一致检测。

实用新型内容

近年来，CAM不仅用于地址检索功能，还用于在图像识别处理等领域中实现从输入图案和在数据库中保存的参照图案中检索最相似的图案的相似图案检索(最小距离检索)功能等。随着成为检索的对象的地址的数量或成为处理对象的图案的数量增加，CAM中的运算处理次数增加。因此，尤其要求实时处理的情况下，要求提高CAM中的处理速度。除此之外，近年来，CAM的存储器容量增加，还要求CAM的高集成化。

本公开是为了解决如上述的问题而完成的，在某方面上，提供能够进行快速的数据检索的半导体装置。

其他的课题和新的特征应根据本说明书的记述以及附图而变得清楚。

按照某实施方式的半导体装置具有：第一单元，能够保持1比特的信息；第二单元，能够保持1比特的信息，且与第一单元相邻；第一匹配线及第二匹配线，沿着第一方向延伸；第一搜索线对，沿着与第一方向正交的第二方向延伸，且在第一数据检索时传输第一数据；第二搜索线对，沿着第二方向延伸，且在第二数据检索时传输第二数据；第一逻辑运算单元，与第一搜索线对和第一匹配线连接，且基于单元第一组件及第二组件保持的信息和通过第一搜索线对传输的第一数据的比较结果而驱动第一匹配线；以及第二逻辑运算单元，与第二搜索线对和第二匹配线连接，且基于单元第一组件及第二组件保持的信息和通过第二搜索线对传输的第二数据的比较结果而驱动第二匹配线。

本实用新型的上述以及其他目的、特征、方面以及优点应根据与附图相关地理解的有关本实用新型的以下的详细的说明而变得清楚。

附图说明

图1是说明基于某实施方式的半导体装置的结构例的框图。

图2是说明基于某实施方式的存储器单元的结构例的电路图。

图3是表示了在半导体中配置的存储器单元的阱、扩散区域、多晶硅、接触孔以及第一层金属配线的配置的俯视图。

图4是表示了在半导体中配置的存储器单元的通孔1、第一层金属配线层以及第二层金属配线层的配置的俯视图。

图5是表示了在半导体中配置的存储器单元的通孔2、第二层金属配线层以及第三层金属配线层的配置的俯视图。

图6是说明基于其他的实施方式的存储器单元的结构例的电路图。

图7是说明基于其他的实施方式的半导体装置的结构例的框图。

图8是表示了基于其他的实施方式的存储器单元的阱、扩散区域、多晶硅、接触孔以及第一层金属配线的配置的俯视图。

图9是表示了基于其他的实施方式的存储器单元的通孔1、第一层金属配线层以及第二层金属配线层的配置的俯视图。

图10是说明基于某实施方式的半导体装置的结构例的框图。

图11是说明在半导体中配置的存储器单元的结构例的电路图。

图12是以表形式表示图11的数据单元以及掩码数据单元保持的数据和存储器单元的数据的对应关系的图。

图13是表示了在半导体中配置的存储器单元的阱、扩散区域、多晶硅、接触孔以及第一层金属配线的配置的俯视图。

图14是表示了在半导体中配置的存储器单元的通孔1、第一层金属配线层以及第二层金属配线层的配置的俯视图。

图15是表示了在半导体中配置的存储器单元的通孔2、第二层金属配线层以及第三层金属配线层的配置的俯视图。

图16是说明基于某实施方式的存储器单元中的金属配线图案的图。

图17是说明作为基于其他的实施方式的TCAM单元的存储器单元的结构例的电路图。

图18是以表形式表示图17的数据单元以及掩码数据单元保持的数据和存储器单元的数据的对应关系的图。

图19是说明基于其他的实施方式的半导体装置的结构例的框图。

图20是表示了作为基于其他的实施方式的TCAM单元的存储器单元的阱、扩散区域、多晶硅、接触孔以及第一层金属配线的配置的俯视图。

图21是说明基于某实施方式的半导体装置的结构例的框图。

图22是说明半导体装置的存储器单元的结构例的电路图。

图23是表示了在半导体中配置的存储器单元的阱、扩散区域、多晶硅、接触孔以及第一层金属配线的配置的俯视图。

图24是表示了在半导体中配置的存储器单元的通孔1、第一层金属配线层以及第二层金属配线层的配置的俯视图。

图25是表示了在半导体中配置的存储器单元的通孔2、第二层金属配线层以及第三层金属配线层的配置的俯视图。

图26是说明基于实施方式3的变形例的存储器单元的结构例的电路图。

图27是说明基于实施方式3的变形例的半导体装置的结构例的框图。

图28是表示了基于实施方式3的变形例的存储器单元的阱、扩散区域、多晶硅、接触孔以及第一层金属配线的配置的俯视图。

图29是表示了在半导体中配置的存储器单元的通孔1、第一层金属配线层以及第二层金属配线层的配置的俯视图。

图30是表示了在半导体中配置的存储器单元的通孔2、第二层金属配线层以及第三层金属配线层的配置的俯视图。

图31A～图31C是表示晶体管的结构的图。

图32是表示了基于实施方式4的存储器单元的阱、扩散区域、多晶硅以及局部配线的配置的俯视图。

图33是表示了基于实施方式4的存储器单元的通孔0、局部配线以及第一层金属配线层的配置的俯视图。

图34是表示了基于实施方式4的存储器单元的通孔1、第一层金属配线层以及第二层金属配线层的配置的俯视图。

图35是说明基于实施方式5的半导体装置的存储器单元的结构例的电路图。

图36是说明构成基于实施方式5的半导体装置的各存储器单元中的金属配线图案的图。

图37是表示了基于实施方式5的存储器单元的阱、扩散区域、多晶硅以及局部配线的配置的俯视图。

图38是表示了基于实施方式5的存储器单元的通孔0、局部配线以及第一层金属配线层的配置的俯视图。

图39是表示了基于实施方式5的存储器单元的通孔1、第一层金属配线层以及第二层金属配线层的配置的俯视图。

图40是表示了基于实施方式5的存储器单元的通孔2、第二层金属配线以及第三层金属配线的配置的俯视图。

图41是表示了基于实施方式5的存储器单元的通孔3、第三层金属配线以及第四层金属配线的配置的俯视图。

具体实施方式

以下，参照附图详细说明各实施方式。在以下的说明中，对相同的部件标上相同的标号。它们的名称以及功能也相同。因此，不重复关于它们的详细的说明。

[实施方式1]

(半导体装置的结构例)

图1是说明基于某实施方式的半导体装置100的结构例的框图。参照图1，半导体装置100具有行解码器102、搜索驱动器104A、104B、106A、106B和读取/写入电路108、110、预充电-编码电路112A、112B、构成存储器阵列的存储器单元MC0#0～MC1#1。这里，#0～#1是被称为条目的地址号。例如，#0表示第0号的地址，在数据的读取以及写入动作时存储器单元MC0#0以及MC1#0这2个BCAM单元同时被访问。

另外，为了简化说明，图1所示的存储器阵列的结构设为两列两行配置，但应用本说明书所公开的技术的存储器单元的结构并不限定于这个结构。

行解码器102根据被输入的地址信号(未图示)，激活字线WL0、WL1中的任一个字线。

搜索驱动器104A将搜索线SLA0驱动为与A端口用的检索数据信号S0(A)对应的电平，将搜索线/SLA0驱动为其反转电平。搜索驱动器104B将搜索线SLB0驱动为与B端口用的检索数据信号S0(B)对应的电平，将搜索线/SLB0驱动为其反转电平。搜索驱动器106A将搜索线SLA1驱动为与A端口用的检索数据信号S1(A)对应的电平，将搜索线/SLA1驱动为其反转电平。搜索驱动器106B将搜索线SLB1驱动为与B端口用的检索数据信号S1(B)对应的电平，将搜索线/SLB1驱动为其反转电平。

在某方面上，读取/写入电路108通过未图示的读出放大器将被比特线对BL0、/BL0所读取的数据(电位)放大而读取。由此，读取/写入电路108从连接到比特线对BL0、/BL0的各存储器单元读取数据。在另一方面上，读取/写入电路108通过未图示的写入驱动器根据输入数据DIO0驱动比特线对BL0、/BL0。由此，读取/写入电路108对连接到比特线对BL0、/BL0且字线被激活的各存储器单元写入数据。读取/写入电路110也与读取/写入电路108同样地，在某方面上，通过未图示的读出放大器将被比特线对BL1、/BL1所读取的数据放大而读取，在另一方面上，通过未图示的写入驱动器根据输入数据DIO1驱动比特线对BL1、/BL1。

预充电-编码电路112A对A端口用的匹配线MLA0、MLA1进行预充电，且对输出给匹配线MLA0、MLA1的检索结果进行编码。预充电-编码电路112B对B端口用的匹配线MLB0、MLB1进行预充电，且对输出给匹配线MLB0、MLB1的检索结果进行编码。在某方面上，预充电-编码电路112A、112B将被连接的匹配线预充电为“H”电平。

存储器单元MC0#0～MC1#1分别能够保持1比特的存储数据。存储数据是与检索数据成为比较对象的数据。

在各存储器单元上，连接有1条字线、1组比特线对、2组搜索线对、2条匹配线。例如，存储器单元MC0#0连接到字线WL0、比特线对BL0/BL0、搜索线对SLA0、/SLA0以及SLB0、/SLB0、匹配线MLA0、MLB0。

在第1列的存储器单元MC0#0以及MC0#1上，共同连接有比特线对BL0、/BL0以及搜索线对SLA0、/SLA0以及SLB0、/SLB0。在第2列的存储器单元MC1#0以及MC1#1上，共同连接有比特线对BL1、/BL1和搜索线对SLA1、/SLA1以及SLB1、/SLB1。

在与第1行(地址#0)对应的存储器单元MC0#0以及MC1#0上，共同连接有字线WL0以及匹配线MLA0、MLB0。在与第2行(地址#1)对应的存储器单元MC0#1以及MC1#1上，共同连接有字线WL1以及匹配线MLA1、MLB1。

(存储器单元的电路结构)

图2是说明基于某实施方式的存储器单元MC0#0的结构例的电路图。

参照图2，存储器单元MC0#0包括能够保持1比特的信息的数据单元DC0，该数据单元DC0由作为存取晶体管的NMOS(金属氧化物半导体(Metal Oxide Semiconductor))晶体管NA0、NA1、作为驱动器晶体管的NMOS晶体管ND0、ND1、PMOS晶体管P0、P1构成。在某方面上，半导体装置100可作为BCAM(二进制内容寻址存储器(Binary Content AddressableMemory))来发挥作用。

存储器单元MC0#0还包括沿着列方向(图2的纵方向)延伸的比特线对BL0、/BL0、沿着与这些比特线对延伸的方向正交的行方向延伸的字线WL0、沿着列方向延伸且传输A端口用的检索数据的搜索线对SLA0、/SLA0和传输B端口用的检索数据的搜索线对SLB0、/SLB0。

存储器单元MC0#0包括沿着行方向(图2的横方向)延伸的匹配线MLA0、MLB0、将与数据单元保持的信息和A端口用的检索数据相应的结果输出给匹配线MLA0的逻辑运算单元LCA0、将与数据单元保持的信息和B端口用的检索数据相应的结果输出给匹配线MLB0的逻辑运算单元LCB0。

NMOS晶体管NA0连接在存储节点A0和比特线BL0之间，且在栅极上连接字线WL0。NMOS晶体管NA1连接在存储节点A1和比特线/BL0之间，且在栅极上连接字线WL0。PMOS晶体管P0连接在作为电源电位的电源线VDD和存储节点A0之间，且栅极连接到存储节点A1。NMOS晶体管ND0连接在存储节点A0和作为接地电位的电源线VSS之间，且栅极连接到存储节点A1。PMOS晶体管P1连接在电源线VDD和存储节点A1之间，且栅极连接到存储节点A0。NMOS晶体管ND1连接在存储节点A1和电源线VSS之间，且栅极连接到存储节点A0。

NMOS晶体管ND0以及PMOS晶体管P0构成反相器。NMOS晶体管ND1以及PMOS晶体管P1也构成反相器。一个反相器的输出连接到另一个反相器的输入。因此，由NMOS晶体管ND0以及ND1和PMOS晶体管P0以及P1构成的触发器保持1比特的信息。

逻辑运算单元LCA0包括NMOS晶体管NS0、NS1、NS2、NS3。逻辑运算单元LCB0包括NMOS晶体管NS4、NS5、NS6、NS7。

NMOS晶体管NS0和NS1串联连接在匹配线MLA0和接地电位的电源线VSS之间，且在栅极上分别连接搜索线SLA0和存储节点A0。NMOS晶体管NS2和NS3串联连接在匹配线MLA0和电源线VSS之间，且在栅极上分别连接搜索线/SLA0和存储节点A1。

NMOS晶体管NS4和NS5串联连接在匹配线MLB0和电源线VSS之间，且在栅极上分别连接搜索线SLB0和存储节点A0。NMOS晶体管NS6和NS7串联连接在匹配线MLB0和电源线VSS之间，且在栅极上分别连接搜索线/SLB0和存储节点A1。

另外，图1中的存储器单元MC0#0以外的其他的存储器单元虽然被连接的字线、匹配线、比特线对以及搜索线对与上述的例子不同，但内部的电路结构与存储器单元MC0#0相同，所以不重复说明。

(写入动作)

接着，使用图1以及图2说明对于地址#0的存储器单元的动作。

行解码器102在对于地址#0的数据写入时，将字线WL0激活为“H”电平，将除此以外的字线(即，字线WL1)去激活为“L”电平。并且，读取/写入电路108将比特线BL0驱动为与输入数据DIO0对应的电平，将比特线/BL0驱动为其反转电平。读取/写入电路110将比特线BL1驱动为与输入数据DIO1对应的电平，将比特线/BL1驱动为其反转电平。此时，各搜索线对全部被设定为“L”电平。此外，各匹配线可以不特别确定电平，但优选设定为被预充电的“H”电平。

在图2所示的例中，设在存储节点A1中保持的数据(电平)为存储器单元MC0#0保持的数据。更具体而言，在存储节点A1为“1”(“H”电平)时且存储节点A0为“0”(“L”电平)时，存储器单元MC0#0保持数据“1”。另一方面，在存储节点A1为“0”时且存储节点A0为“1”时，存储器单元MC0#0保持数据“0”。

作为一例，在对存储器单元MC0#0写入数据“1”的情况下，首先，行解码器102将字线WL0激活为“H”电平。接着，读取/写入电路108将比特线/BL0激活为“H”电平，将比特线BL0去激活为“L”电平。

半导体装置100通过进行这些动作，能够对地址#0的存储器单元写入输入数据。另外，在读取时，比特线的电位差通过未图示的读出放大器而被放大，从而读取各存储器单元保持的数据。

(搜索动作)

接着，说明数据搜索时的动作。在数据搜索时，输入到各搜索线对的检索数据和多个地址#0～#1的条目数据汇总比较，在一个周期中输出各条目数据和检索数据是否一致。此时，字线WL0以及WL1全部被设定为“L”电平。比特线BL0、BL1优选被设定为“H”电平。

根据上述的存储器单元MC0#0的结构，在A端口用的检索数据为“1”(即，搜索线SLA0为“1”且搜索线/SLA0为“0”)且存储器单元MC0#0的数据为“0”(存储节点A1为“0”且存储节点A0为“1”)的情况下，NMOS晶体管NS0以及NS1成为导通状态，匹配线MLA0的电位成为接地电位。在A端口用的检索数据为“0”(即，搜索线SLA0为“0”且搜索线/SLA0为“1”)且存储器单元MC0#0的数据为“1”(存储节点A1为“1”且存储节点A0为“0”)的情况下，NMOS晶体管NS2以及NS3成为导通状态，匹配线MLA0的电位成为接地电位。即，在A端口用的检索数据和存储器单元MC0#0的数据不一致的情况下，匹配线MLA0的电位成为接地电位。

另一方面，在A端口用的检索数据为“1”且存储器单元MC0#0的数据为“1”的情况下，或者在A端口用的检索数据为“0”且存储器单元MC0#0的数据为“0”的情况下(即，两者一致的情况下)，预充电的匹配线MLA0的电位被维持。

如上所述，除非在连接到匹配线MLA0的全部的存储器单元(存储器单元MC0#0以及MC1#0)的数据分别与对应的A端口用的检索数据一致，否则在匹配线MLA0中蓄积的电荷会被提取。

根据上述结构，逻辑运算单元LCA0具有由NMOS晶体管NS0以及NS1构成的第一逻辑组件和由NMOS晶体管NS2以及NS3构成的第二逻辑组件。第一逻辑组件根据掩码数据单元MDC0保持的信息和被搜索线SLA0传输的信息的比较结果而驱动匹配线MLA0。第二逻辑组件根据数据单元DC0保持的信息和被搜索线/SLA0传输的信息的比较结果而驱动匹配线MLA0。

由于匹配线MLB0的举动与上述说明的匹配线MLA0的举动相同，所以不重复其说明。

根据上述，基于某实施方式的半导体装置100具有A端口用的搜索线对、匹配线以及逻辑运算单元、与这些独立的B端口用的搜索线对、匹配线以及逻辑运算单元。由此，半导体装置100在一个周期间能够同时检索A端口用的检索数据以及B端口用的检索数据。因此，在有多个检索对象的情况下，与单端口的检索装置(BCAM装置)相比，半导体装置100能够实现2倍的检索速度。

除此之外，该半导体装置100使用共同的存储器阵列来检索A端口用的检索数据以及B端口用的检索数据。因此，半导体装置100能够抑制装置的大型化。

此外，检索装置一般在基于由未图示的时钟生成电路所生成的时钟信号的定时进行检索。这一点，由于现有的检索装置只具有一个搜索用的端口，所以为了检索2个检索数据，需要生成2次时钟信号。另一方面，该半导体装置100在检索2个检索数据时生成一次时钟信号即可。因此，与以往相比，该半导体装置100能够抑制时钟生成电路中的功耗。

(存储器单元的布局)

接着，使用图3～5，作为一例，将存储器单元MC0#0的布局结构沿着层叠方向分割而说明。

图3是表示了在半导体装置100中配置的存储器单元MC0#0的阱、扩散区域DF、多晶硅PO、接触孔CT以及第一层金属配线的配置的俯视图。在图3中，将多晶硅PO、扩散区域DF中的一个作为代表而标上标号。另外，在图3所示的例中，晶体管的栅极由多晶硅构成，但栅极的材料并不限定于多晶硅。在另一方面上，作为栅极的材料，可以使用金属。此时，优选在配置于金属制的栅极(金属栅极)的下方的栅极绝缘膜上，使用具有高的介电常数(相对介电常数)的High-k材料(例如，氧化铪)。这些条件在以后说明的图中也是同样的。

如图3所示，构成各晶体管的栅极的多晶硅(PO)沿着行方向延伸，构成存储器单元的多个阱中的各个沿着列方向延伸。因此，栅极和阱相互沿着正交的方向延伸。此外，各阱形成为与在列方向上相邻的存储器单元(存储器单元MC0#1)的对应的阱连续。

在存储器单元MC0#0中，沿着字线WL0延伸的方向(行方向)，依次形成P型导电型的P阱PW0、N型导电型的N阱NW0、P阱PW1。在设置有P阱PW0和N阱NW0的区域中，配置有构成数据单元DC0的晶体管。更详细而言，PMOS晶体管P0以及P1配置于N阱NW0，NMOS晶体管NA0、NA1、ND0以及ND1配置于P阱PW0。

用于数据搜索的NMOS晶体管NS0～NS7配置于P阱PW1。更详细而言，在P阱PW1中，形成2个N型扩散层DF。在一个扩散层DF中配置构成逻辑运算单元LCA0的晶体管NS0～NS3，在另一个扩散层DF中配置构成逻辑运算单元LCB0的晶体管NS4～NS7。

NMOS晶体管NA0具有由一对N型扩散区域FL302、FL304构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT2与形成在上层的金属配线层的字线WL0电连接。N型扩散区域FL302经由接触孔CT6与形成在上层的金属配线层的比特线BL0电连接。

NMOS晶体管ND0具有由一对N型扩散区域FL304、FL306构成的源极以及漏极和配置于它们之间的多晶硅的栅极。N型扩散区域FL306经由接触孔CT8与形成在上层的金属配线层的电源线VSS电连接。

NMOS晶体管ND1具有由一对N型扩散区域FL306、FL308构成的源极以及漏极和配置于它们之间的多晶硅的栅极。N型扩散区域FL306经由接触孔CT8与形成在上层的金属配线层的电源线VSS电连接。

NMOS晶体管NA1具有由一对N型扩散区域FL308、FL310构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT4与形成在上层的金属配线层的字线WL0电连接。N型扩散区域FL310经由接触孔CT12与形成在上层的金属配线层的比特线/BL0电连接。

PMOS晶体管P0具有由一对P型扩散区域FL312、FL314构成的源极以及漏极和由配置于它们之间的多晶硅形成的栅极。N型扩散区域FL304、NMOS晶体管ND1的栅极、P型扩散区域FL312分别经由接触孔CT8、CT16、CT18连接到共同的第一层金属配线。因此，它们相互电连接。P型扩散区域FL314经由接触孔CT20与形成在上层的金属配线层的电源线VDD电连接。

PMOS晶体管P1具有由一对P型扩散区域FL314、FL316构成的源极以及漏极和由配置于它们之间的多晶硅形成的栅极。N型扩散区域FL308、NMOS晶体管ND0的栅极、P型扩散区域FL316分别经由接触孔CT10、CT14、CT22连接到共同的第一层金属配线。因此，它们相互电连接。

NMOS晶体管NS2具有由一对N型扩散区域FL318、FL320构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT24与形成在上层的金属配线层的搜索线/SLA0电连接。N型扩散区域FL318经由接触孔CT28与形成在上层的金属配线层的电源线VSS电连接。

NMOS晶体管NS3具有由一对N型扩散区域FL320、FL322构成的源极以及漏极和配置于它们之间的多晶硅的栅极。N型扩散区域FL322经由接触孔CT30与形成在上层的金属配线层的匹配线MLA0电连接。

NMOS晶体管NS1具有由一对N型扩散区域FL322、FL324构成的源极以及漏极和配置于它们之间的多晶硅的栅极。

NMOS晶体管NS0具有由一对N型扩散区域FL324、FL326构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT26与形成在上层的金属配线层的搜索线SLA0电连接。N型扩散区域FL326经由接触孔CT32与形成在上层的金属配线层的电源线VSS电连接。

NMOS晶体管NS6具有由一对N型扩散区域FL328、FL330构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT40与形成在上层的金属配线层的搜索线/SLB0电连接。N型扩散区域FL328经由接触孔CT34与形成在上层的金属配线层的电源线VSS电连接。

NMOS晶体管NS7具有由一对N型扩散区域FL330、FL332构成的源极以及漏极和配置于它们之间的多晶硅的栅极。N型扩散区域FL332经由接触孔CT36与形成在上层的金属配线层的匹配线MLB0电连接。

NMOS晶体管NS5具有由一对N型扩散区域FL332、FL334构成的源极以及漏极和配置于它们之间的多晶硅的栅极。

NMOS晶体管NS4具有由一对N型扩散区域FL334、FL336构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT42与形成在上层的金属配线层的搜索线SLB0电连接。N型扩散区域FL336经由接触孔CT38与形成在上层的金属配线层的电源线VSS电连接。

NMOS晶体管ND0的栅极、PMOS晶体管P0的栅极、NMOS晶体管NS3的栅极以及NMOS晶体管NS7的栅极由共同的多晶硅形成。

NMOS晶体管ND1的栅极、PMOS晶体管P1的栅极、NMOS晶体管NS1的栅极以及NMOS晶体管NS5的栅极由共同的多晶硅形成。

NMOS晶体管NA0、ND0、ND1以及NA1配置于共同的N型扩散层。PMOS晶体管P0以及P1配置于共同的P型扩散层。

各N型扩散区域通过在P阱PW0、PW1的活性区域内掺杂N型杂质而形成。此外，各P型扩散区域通过在N阱NW0的活性区域内掺杂P型杂质而形成。

如上所述，构成半导体装置100的存储器单元采用将用于数据搜索的NMOS晶体管NS0～NS7配置于2个N型扩散层DF的结构。一般，BCAM采用将用于数据搜索的晶体管配置于一个扩散层DF的结构。因此，在构成半导体装置100的存储器阵列中，在行方向上相邻的存储器单元的物理距离比一般的BCAM稍微长。由此，半导体装置100能够降低产生多比特错误的概率。多比特错误是指沿着行方向排列的多个单元保持的数据通过α线或中子射线等宇宙线而被反转的现象。

图4是表示了在半导体装置100中配置的存储器单元MC0#0的通孔1、第一层金属配线层以及第二层金属配线层的配置的俯视图。通孔1将第一层金属配线和第二层金属配线连接。在图4中，第二层金属配线M202～M224沿着列方向配置。

NMOS晶体管NA0的栅极、NMOS晶体管NA1的栅极分别经由接触孔CT2、CT4连接到互不相同的第一层金属配线。这些第一层金属配线分别经由通孔1V102、V104连接到形成字线WL0的共同的第二层金属配线M202。

形成NMOS晶体管ND0以及ND1的源极的N型扩散区域FL306经由接触孔CT8连接到第一层金属配线。该第一层金属配线经由通孔1V106连接到形成电源线VSS的第二层金属配线M204。

形成NMOS晶体管NA0的源极的N型扩散区域FL302经由接触孔CT6连接到第一层金属配线。该第一层金属配线经由通孔1V108连接到形成比特线BL0的第二层金属配线M206。

形成NMOS晶体管NA1的源极的N型扩散区域FL310经由接触孔CT10连接到第一层金属配线。该第一层金属配线经由通孔1V110连接到形成比特线/BL0的第二层金属配线M208。

形成PMOS晶体管P0以及P1的源极的P型扩散区域FL314经由接触孔CT20连接到第一层金属配线。该第一层金属配线经由通孔1V112连接到形成电源线VDD的第二层金属配线M210。

NMOS晶体管NS0的栅极经由接触孔CT26连接到第一层金属配线。该第一层金属配线经由通孔1V114连接到形成搜索线SLA0的第二层金属配线M212。

形成NMOS晶体管NS1以及NS3的源极的N型扩散区域FL322经由接触孔CT30连接到第一层金属配线。该第一层金属配线经由通孔1V116连接到形成匹配线MLA0的第二层金属配线M214。

NMOS晶体管NS2的栅极经由接触孔CT24连接到第一层金属配线。该第一层金属配线经由通孔1V118连接到形成搜索线/SLA0的第二层金属配线M216。

分别形成NMOS晶体管NS2以及NS6的源极的N型扩散区域FL318以及FL328分别经由接触孔CT28以及CT34连接到共同的第一层金属配线。该第一层金属配线经由通孔1V120连接到形成电源线VSS的第二层金属配线M218。

形成NMOS晶体管NS0的源极的N型扩散区域FL326和形成NMOS晶体管NS4的源极的N型扩散区域FL336分别经由接触孔CT32、CT38连接到共同的第一层金属配线。该第一层金属配线经由通孔1V122连接到第二层金属配线M218。

NMOS晶体管NS4的栅极经由接触孔CT42连接到第一层金属配线。该第一层金属配线经由通孔1V124连接到形成搜索线SLB0的第二层金属配线M220。

形成NMOS晶体管NS5以及NS7的源极的N型扩散区域FL332经由接触孔CT36连接到第一层金属配线。该第一层金属配线经由通孔1V126连接到形成匹配线MLB0的第二层金属配线M222。

NMOS晶体管NS6的栅极经由接触孔CT40连接到第一层金属配线。该第一层金属配线经由通孔1V128连接到形成搜索线/SLB0的第二层金属配线M224。

图5是表示了在半导体装置100中配置的存储器单元MC0#0的通孔2、第二层金属配线层以及第三层金属配线层的配置的俯视图。通孔2将第二层金属配线和第三层金属配线连接。在图5中，第三层金属配线M310～M350沿着行方向配置。

第二层金属配线M204经由通孔2V220以及通孔2V230连接到形成电源线VSS的第三层金属配线M310和M350。第二层金属配线218经由通孔2V250以及通孔2V260连接到第三层金属配线M310和M350。

第二层金属配线M222经由通孔2V270连接到形成匹配线MLB0的第三层金属配线M320。

第二层金属配线M202经由通孔2V210连接到形成字线WL0的第三层金属配线M330。

第二层金属配线M214经由通孔2V240连接到形成匹配线MLA0的第三层金属配线M340。

另外，与存储器单元MC0#0在列方向上相邻的存储器单元MC0#1的内部的金属配线的配线图案与将存储器单元MC0#0的配线图案沿着行方向进行了轴对称的配线图案相同，所以不重复其说明。另外，与存储器单元MC0#0在行方向上相邻的存储器单元MC1#0的内部的金属配线的配线图案可以与将存储器单元MC0#0的配线图案沿着列方向进行了轴对称的配线图案相同，也可以与存储器单元MC0#0的配线图案相同。

通过如以上说明那样构成布局，能够直到第三层金属配线层为止实现高集成化的CAM存储器阵列。若能够抑制配线层数，则能够抑制制造成本。

(变形例)

在上述的实施方式中，用于数据搜索的晶体管为NMOS晶体管(NS01～NS07)。在另一方面上，半导体装置作为用于数据搜索的晶体管，可具有PMOS晶体管。

图6是说明基于其他的实施方式的存储器单元MC0#0的结构例的电路图。另外，由于标上与图2的标号相同的标号的部分相同，所以不重复关于该部分的说明。

基于其他的实施方式的逻辑运算单元LCA0包括PMOS晶体管PS0、PS1、PS2、PS3来代替NMOS晶体管NS0、NS1、NS2、NS3。此外，基于其他的实施方式的逻辑运算单元LCB0包括PMOS晶体管PS4、PS5、PS6、PS7来代替NMOS晶体管NS4、NS5、NS6、NS7。

PMOS晶体管PS0和PS1串联连接在匹配线MLA0和电源线VDD之间，且在栅极上分别连接搜索线SLA0和存储节点A0。PMOS晶体管PS2和PS3串联连接在匹配线MLA0和电源线VDD之间，且在栅极上分别连接搜索线/SLA0和存储节点A1。

PMOS晶体管PS4和PS5串联连接在匹配线MLB0和电源线VDD之间，且在栅极上分别连接搜索线SLB0和存储节点A0。PMOS晶体管PS6和PS7串联连接在匹配线MLB0和电源线VDD之间，且在栅极上分别连接搜索线/SLB0和存储节点A1。

图2所示的存储器单元MC0#0的数据是如下结构：在存储节点A1为“L”电平时保持数据“0”，在存储节点A1为“H”电平时保持数据“1”。在某方面上，图6所示的存储器单元MC0#0的数据在存储节点A0为“L”电平时保持数据“0”，在存储节点A0为“H”电平时保持数据“1”。

图7是说明基于其他的实施方式的半导体装置700的结构例的框图。另外，由于标上与图1的标号相同的标号的部分相同，所以不重复关于该部分的说明。

如图6所示，在半导体装置700中配置的存储器单元MC0#0～MC1#1具有PMOS晶体管作为用于数据搜索的晶体管。

在半导体装置700中包含的搜索驱动器104A、104B、106A、106B的各输出端子上，设置有反相器Inv。由此，各搜索线的电平成为被连接的搜索驱动器输出的信号的反转电平。

此外，在半导体装置700中包含的预充电-编码电路112A、112B的输入端子上，设置有反相器Inv。由此，预充电-编码电路112A、112B接受被连接的各匹配线的反转电平的信号的输入。此外，这些反相器Inv将预充电-编码电路112A、112B的输出电平进行反转，对匹配线进行预充电。在某方面上，各匹配线被预充电为“L”电平。

使用图6以及图7说明半导体装置700的搜索动作。在存储器单元MC0#0的数据(存储节点A0的电平)和检索数据一致的情况下，匹配线的电平维持被预充电的“L”电平。另一方面，在存储器单元MC0#0的数据和检索数据不一致的情况下，匹配线的电平成为“H”电平。

作为一例，说明检索数据信号S0(A)为“1”的情况。此时，搜索线SLA0的电平成为通过反相器Inv而被反转的“L”电平。因此，连接到搜索线SLA0的PMOS晶体管PS0成为ON状态。在上述的情况下，在存储器单元MC0#0的数据为“0”时，即在存储器单元MC0#0的数据和检索数据不一致时，PMOS晶体管PS1成为ON状态，匹配线MLA0成为“H”电平。另一方面，在存储器单元MC0#0的数据为“1”时，即在存储器单元MC0#0的数据和检索数据一致时，PMOS晶体管PS1成为OFF状态，匹配线MLA0维持被预充电的“L”电平。

根据上述，A端口用的匹配线MLA0的电平在与地址#0对应的存储器单元保持的数据与A端口用检索数据全部一致的情况下维持“L”电平，在至少一个不一致的情况下成为“H”电平。预充电-编码电路112A根据反相器Inv的作用，在与地址#0对应的存储器单元保持的数据与A端口用的检索数据全部一致的情况下接受“H”电平的输入，在至少一个不一致的情况下接受“L”电平的输入。这对于在上述说明的半导体装置100中包含的预充电-编码电路112A也是相同的。同样地，在半导体装置700中包含的预充电-编码电路112B的举动和在半导体装置100中包含的预充电-编码电路112B的举动相同。

因此，半导体装置700仅仅在搜索驱动器的各输出端子以及预充电-编码电路的各输入端子上设置反相器，就能够使用具有PMOS晶体管作为用于数据搜索的晶体管的存储器单元。

在某方面上，可在上述PMOS晶体管PS0～PS7的源极以及漏极区域中形成硅锗层。由此，对相邻的沟道部的硅施加应力，该硅的晶格常数能够变大。其结果，流过沟道部的电流的速度提高，PMOS晶体管PS0～PS7的开关速度能够提高。另外，在另一方面上，在PMOS晶体管PS0～PS7的源极以及漏极区域中形成的层并不限定于硅锗层，只要是对沟道部的硅施加应力的层即可。

图8是表示了基于其他的实施方式的存储器单元MC0#0的阱、扩散区域DF、多晶硅PO、接触孔CT以及第一层金属配线的配置的俯视图。另外，由于标上与图3的标号相同的标号的部分相同，所以不重复关于该部分的说明。

如图8所示，基于其他的实施方式的存储器单元MC0#0的阱结构与图3中说明的存储器单元MC0#0的阱结构的不同点在于，不具有P阱PW1。

数据搜索用的PMOS晶体管PS0～PS7配置于N阱NW0。更详细而言，在N阱NW0中，形成3个沿着列方向延伸的扩散层DF。在某扩散层DF中，配置有构成数据单元DC0的PMOS晶体管P0以及P1。在某扩散层DF中，配置有构成逻辑运算单元LCA0的PMOS晶体管PS0～PS3。在某扩散层DF中，配置有构成逻辑运算单元LCB0的PMOS晶体管PS4～PS7。

PMOS晶体管PS2具有由一对P型扩散区域FL340、342构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT44连接到形成搜索线/SLA0的第一层金属配线。P型扩散区域FL340经由接触孔CT48连接到形成电源线VDD的第一层金属配线。

PMOS晶体管PS3具有由一对P型扩散区域FL342、344构成的源极以及漏极和配置于它们之间的多晶硅的栅极。P型扩散区域FL344经由接触孔CT50连接到形成匹配线MLA0的第一层金属配线。

PMOS晶体管PS1具有由一对P型扩散区域FL344、346构成的源极以及漏极和配置于它们之间的多晶硅的栅极。

PMOS晶体管PS0具有由一对P型扩散区域FL346、348构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT46连接到形成搜索线SLA0的第一层金属配线。P型扩散区域FL348经由接触孔CT52连接到形成电源线VDD的第一层金属配线。

PMOS晶体管PS6具有由一对P型扩散区域FL350、352构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT60连接到形成搜索线/SLB0的第一层金属配线。P型扩散区域FL350经由接触孔CT54连接到形成电源线VDD的第一层金属配线。

PMOS晶体管PS7具有由一对P型扩散区域FL352、354构成的源极以及漏极和配置于它们之间的多晶硅的栅极。P型扩散区域FL354经由接触孔CT56连接到形成匹配线MLB0的第一层金属配线。

PMOS晶体管PS5具有由一对P型扩散区域FL354、356构成的源极以及漏极和配置于它们之间的多晶硅的栅极。

PMOS晶体管PS4具有由一对P型扩散区域FL356、358构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT62连接到形成搜索线SLB0的第一层金属配线。P型扩散区域FL358经由接触孔CT58连接到形成电源线VDD的第一层金属配线。

NMOS晶体管ND0的栅极、PMOS晶体管P0的栅极、PMOS晶体管PS3的栅极以及PMOS晶体管PS7的栅极由共同的多晶硅形成。

NMOS晶体管ND1的栅极、PMOS晶体管P1的栅极、PMOS晶体管PS1的栅极以及PMOS晶体管PS5的栅极由共同的多晶硅形成。

由于构成半导体装置700的存储器单元不具有P阱PW1，所以阱的数量比构成半导体装置100的存储器单元少一个。因此，构成半导体装置700的存储器单元能够比构成半导体装置100的存储器单元成为小型化。

图9是表示了基于其他的实施方式的存储器单元MC0#0的通孔1、第一层金属配线层以及第二层金属配线层的配置的俯视图。另外，由于标上与图4的标号相同的标号的部分相同，所以不重复关于该部分的说明。

基于其他的实施方式的存储器单元MC0#0的第二层中的金属配线图案与图4所示的金属配线图案的不同点在于，具有第二层金属配线M910来代替第二层金属配线M218。

形成PMOS晶体管PS2的源极的P型扩散区域FL340和形成PMOS晶体管PS6的源极的P型扩散区域FL350分别经由接触孔CT48、CT54连接到共同的第一层金属配线。该第一层金属配线经由通孔1V121连接到形成电源线VDD的第二层金属配线M910。

形成PMOS晶体管PS0的源极的P型扩散区域FL348和形成PMOS晶体管PS4的源极的P型扩散区域FL358分别经由接触孔CT52、CT58连接到共同的第一层金属配线。该第一层金属配线经由通孔1V123连接到形成电源线VDD的第二层金属配线M910。

[实施方式2]

上述的实施方式所示的半导体装置能够作为2端口的BCAM装置来发挥作用。更具体而言，上述的实施方式所示的半导体装置是在保持2值的数据的BCAM单元中，按每个端口配置搜索线对、匹配线以及逻辑运算单元的结构。以下，说明能够作为2端口的TCAM(三态内容寻址存储器(Ternary Content Addressable Memory))装置来发挥作用的半导体装置。

(半导体装置的结构例)

图10是说明基于某实施方式的半导体装置1000的结构例的框图。另外，由于标上与图1的标号相同的标号的部分相同，所以不重复关于该部分的说明。

参照图10，半导体装置1000与在图1中说明的半导体装置100相比不同点在于，连接到各存储器单元的比特线对为2组。

更具体而言，沿着列方向配置的存储器单元MC0#0以及MC0#1连接到共同的比特线对BL0、/BL0和BL1、/BL1。存储器单元MC1#0以及MC1#1连接到共同的比特线对BL2、/BL2和BL3、/BL3。

(存储器单元的电路结构)

图11是说明在半导体装置1000中配置的存储器单元MC0#0的结构例的电路图。

参照图11，在半导体装置1000中配置的存储器单元MC0#0包括能够保持1比特的存储数据的数据单元DC0、能够与数据单元DC0保持的1比特的信息独立地保持其他的1比特的数据的掩码数据单元MDC0。数据单元DC0和掩码数据单元MDC0在行方向上相互相邻。

存储器单元MC0#0还包括沿着列方向延伸的比特线对BL0、/BL0和BL1、/BL1。

掩码数据单元MDC0由NMOS晶体管NA0、NA1、ND0、ND1以及PMOS晶体管P0、P1构成。

NMOS晶体管NA0连接在存储节点m1和比特线BL0之间，且在栅极上连接字线WL0。NMOS晶体管NA1连接在存储节点/m1和比特线/BL0之间，且在栅极上连接字线WL0。PMOS晶体管P0连接在电源线VDD和存储节点m1之间，且栅极连接到存储节点/m1。NMOS晶体管ND0连接在存储节点m1和电源线VSS之间，且栅极连接到存储节点/m1。PMOS晶体管P1连接在电源线VDD和存储节点/m1之间，且栅极连接到存储节点m1。NMOS晶体管ND1连接在存储节点/m1和电源线VSS之间，且栅极连接到存储节点m1。

NMOS晶体管ND0以及PMOS晶体管P0构成反相器。NMOS晶体管ND1以及PMOS晶体管P1也构成反相器。一个反相器的输出连接到另一个反相器的输入。由NMOS晶体管ND0以及ND1和PMOS晶体管P0以及P1构成的触发器保持1比特的信息。

数据单元DC0由作为存取晶体管的NMOS晶体管NA2、NA3、作为驱动器晶体管的NMOS晶体管ND2、ND3、PMOS晶体管P2、P3构成。

NMOS晶体管NA2连接在存储节点m0和比特线BL1之间，且在栅极上连接字线WL0。NMOS晶体管NA3连接在存储节点/m0和比特线/BL1之间，且在栅极上连接字线WL0。PMOS晶体管P2连接在电源线VDD和存储节点m0之间，且栅极连接到连接存储节点/m0。NMOS晶体管ND2连接在存储节点m0和电源线VSS之间，且栅极连接到存储节点/m0。PMOS晶体管P3连接在电源线VDD和存储节点/m0之间，且栅极连接到存储节点m0。NMOS晶体管ND3连接在存储节点/m0和电源线VSS之间，且栅极连接到存储节点m0。

NMOS晶体管ND2以及PMOS晶体管P2构成反相器。NMOS晶体管ND3以及PMOS晶体管P3也构成反相器。一个反相器的输出连接到另一个反相器的输入。由NMOS晶体管ND2以及ND3和PMOS晶体管P2以及P3构成的触发器保持1比特的信息(存储数据)。

存储器单元MC0#0还包括在列方向上与数据单元DC0以及掩码数据单元MDC0的双方相邻配置的逻辑运算单元LCB0和在列方向上与逻辑运算单元LCB0相邻配置的逻辑运算单元LCA0。

逻辑运算单元LCA0将与数据单元DC0以及掩码数据单元MDC0保持的数据和A端口用的检索数据相应的结果输出给匹配线MLA0。更具体而言，逻辑运算单元LCA0根据数据单元DC0的数据(存储节点m1的电平)和A端口用的检索数据是否一致以及掩码数据单元MDC0的数据(存储节点m0的电平)和A端口用的检索数据的反转电平是否一致，驱动匹配线MLA0。逻辑运算单元LCB0将与数据单元DC0以及掩码数据单元MDC0保持的数据和B端口用的检索数据相应的结果输出给匹配线MLA0。更具体而言，逻辑运算单元LCB0根据数据单元DC的数据和B端口用的检索数据是否一致以及掩码数据单元MDC的数据和B端口用的检索数据的反转电平是否一致，驱动匹配线MLB0。

逻辑运算单元LCA0包括NMOS晶体管NS0～NS3。逻辑运算单元LCB0包括NMOS晶体管NS4～NS7。

NMOS晶体管NS0和NS1串联连接在匹配线MLA0和电源线VSS之间，且在栅极上分别连接搜索线SLA0和存储节点m1。NMOS晶体管NS2和NS3串联连接在匹配线MLA0和电源线VSS之间，且在栅极上分别连接搜索线/SLA0和存储节点m0。

NMOS晶体管NS4和NS5串联连接在匹配线MLB0和电源线VSS之间，且在栅极上分别连接搜索线SLB0和存储节点m1。NMOS晶体管NS6和NS7串联连接在匹配线MLB0和电源线VSS之间，且在栅极上分别连接搜索线/SLB0和存储节点m0。

另外，图10中的存储器单元MC0#0以外的其他的存储器单元与上述的例子的不同点在于，被连接的字线、匹配线、比特线对以及搜索线对，但由于内部的电路结构与存储器单元MC0#0相同，所以不重复说明。

(存储器单元的数据)

图12是以表形式表示图11的数据单元DC0以及掩码数据单元MDC0保持的数据和存储器单元MC0#0的数据的对应关系的图。

参照图11以及图12，存储器单元MC0#0能够使用2比特的SRAM单元(数据单元DC0和掩码数据单元MDC0)，存储“0”、“1”、“*”(任意：don't care)这3值。任意“*”表示可以是“0”以及“1”中的任一个。

具体而言，设在数据单元DC0的存储节点m0中存储“0”(“L”电平)且在掩码数据单元MDC0的存储节点m1中存储“1”(“H”电平)时，在存储器单元MC0#0中存储“0”。设在数据单元DC0的存储节点m0中存储“1”且在掩码数据单元MDC0的存储节点m1中存储“0”时，在存储器单元MC0#0中存储“1”。设在数据单元DC0的存储节点m0中存储“0”且在掩码数据单元MDC0的存储节点m1中存储“0”时，在存储器单元MC0#0中存储“*”(任意)。存储器单元MC0#0不同时在数据单元DC0的存储节点m0以及掩码数据单元MDC0的存储节点m1中存储“1”。

(写入动作)

再次参照图11说明对于存储器单元MC0#0的写入动作。行解码器102在对于存储器单元MC0#0的数据写入时，将字线WL0激活为“H”电平，将除此以外的字线(即，字线WL1)去激活为“L”电平。并且，读取/写入电路108将比特线BL0以及BL1驱动为与输入数据DIO0对应的电平，将比特线/BL0以及/BL1驱动为各自的反转电平。此时，各搜索线对全部被设定为“L”电平。此外，各匹配线可以不特别确定电平，但优选设定为被预充电的“H”电平。

作为一例，在输入数据DIO0为“1”的情况下，读取/写入电路108将比特线BL1驱动为“H”电平，将比特线/BL1驱动为“L”电平，将比特线BL0驱动为“L”电平，将比特线/BL0驱动为“H”电平。

半导体装置1000通过进行这些动作，能够对各存储器单元写入输入数据。另外，在读取时，比特线的电位差通过未图示的读出放大器而被放大，从而读取各存储器单元保持的数据。

在半导体装置1000中配置的存储器单元中，数据单元所连接的比特线对和掩码数据单元所连接的比特线对不同。因此，在某方面上，半导体装置1000在对构成某存储器单元的数据单元进行数据的写入或者读取的期间，不能对构成该存储器单元的掩码数据单元进行数据的写入或者读取。

(搜索动作)

接着，说明搜索动作。根据上述的存储器单元MC0#0的结构，在A端口用的检索数据为“1”(即，在搜索线SLA0为“1”且搜索线/SLA0为“0”)且存储器单元MC0#0的数据为“0”(存储节点m0为“0”且存储节点m1为“1”)的情况下，NMOS晶体管NS0以及NS1成为导通状态，匹配线MLA0的电位成为接地电位。在A端口用的检索数据为“0”(即，在搜索线SLA0为“0”且搜索线/SLA0为“1”)且存储器单元MC0#0的数据为“1”(存储节点m0为“1”且存储节点m1为“0”)的情况下，NMOS晶体管NS2以及NS3成为导通状态，匹配线MLA0的电位成为接地电位。即，在A端口用的检索数据和存储器单元MC0#0的数据不一致的情况下，匹配线MLA0的电位成为接地电位(“L”电平)。

另一方面，在A端口用的检索数据为“1”且存储器单元MC0#0的数据为“1”或者“*”的情况下，或者，在A端口用的检索数据为“0”且存储器单元MC0#0的数据为“0”或者“*”的情况下(即，两者一致的情况下)，预充电的匹配线MLA0的电位(“H”电平)被维持。

如上所述，除非在连接到匹配线MLA0的全部的存储器单元(存储器单元MC0#0以及MC1#0)的数据分别与对应的A端口用的检索数据一致，否则在匹配线MLA0中蓄积的电荷会被提取。

由于匹配线MLB0的举动与上述说明的匹配线MLA0的举动相同，所以不重复其说明。

根据上述，作为TCAM装置来发挥作用的半导体装置1000在一个周期间能够同时检索A端口用的检索数据以及B端口用的检索数据。因此，在有多个检索对象的情况下，与单端口的检索装置(TCAM装置)相比，半导体装置1000能够实现2倍的检索速度。

除此之外，该半导体装置1000使用共同的存储器阵列来检索A端口用的检索数据以及B端口用的检索数据。因此，半导体装置1000能够抑制装置的大型化。

此外，为了检索2个检索数据，现有的TCAM装置需要生成2次时钟信号。另一方面，该半导体装置1000在检索2个检索数据时生成一次时钟信号即可。因此，与以往相比，该半导体装置1000能够抑制功耗。

(存储器单元的布局)

接着，使用图13～15，作为一例，将在半导体装置1000中配置的存储器单元MC0#0的布局结构沿着层叠方向分割而说明。另外，由于标上与图3～5的标号相同的标号的部分相同，所以不重复关于该部分的说明。

图13是表示了在半导体装置1000中配置的存储器单元MC0#0的阱、扩散区域DF、多晶硅PO、接触孔CT以及第一层金属配线的配置的俯视图。

如图13所示，构成各晶体管的栅极的多晶硅(PO)沿着行方向延伸，构成存储器单元的多个阱的各个沿着列方向延伸。因此，栅极和阱相互沿着正交的方向延伸。此外，各阱形成为与在列方向上相邻的存储器单元(存储器单元MC0#1)的对应的阱连续。

在基于某实施方式的存储器单元MC0#0中，沿着字线WL0延伸的方向(行方向)，依次形成P型导电型的P阱PW0、N型导电型的N阱NW0、P阱PW1、N阱NW1、P阱PW2。在设置有N阱NW1和P阱PW2的区域中，配置有构成数据单元DC0的NMOS晶体管NA2、NA3、ND2、ND3和PMOS晶体管P2、P3。更详细而言，PMOS晶体管P2、P3配置于N阱NW1，NMOS晶体管NA2、NA3、ND2、ND3配置于P阱PW2。

PMOS晶体管P3具有由一对P型扩散区域FLFL360、FL362构成的源极以及漏极和配置于它们之间的多晶硅的栅极。P型扩散区域FL362经由接触孔CT66与形成在上层的金属配线层的电源线VDD连接。

PMOS晶体管P2具有由一对P型扩散区域FL362、FL364构成的源极以及漏极和配置于它们之间的多晶硅的栅极。

NMOS晶体管NA3具有由一对N型扩散区域FL366、FL368构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT84与形成在上层的金属配线层的字线WL0电连接。N型扩散区域FL366经由接触孔CT74与形成在上层的金属配线层的比特线/BL1电连接。

NMOS晶体管ND3具有由一对N型扩散区域FL368、FL370构成的源极以及漏极和配置于它们之间的多晶硅的栅极。N型扩散区域FL370经由接触孔CT78与形成在上层的金属配线层的电源线VSS连接。

NMOS晶体管ND2具有由一对N型扩散区域FL370、FL372构成的源极以及漏极和配置于它们之间的多晶硅的栅极。P型扩散区域FL360、N型扩散区域FL368、NMOS晶体管ND2的栅极分别经由接触孔CT64、CT76、72与共同的第一层金属配线连接。因此，它们相互电连接。P型扩散区域FL364、PMOS晶体管P3的栅极、N型扩散区域FL372分别经由接触孔CT68、CT70、80与共同的第一层金属配线连接。因此，它们相互电连接。

NMOS晶体管NA2具有由一对N型扩散区域FL372、FL374构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT86与形成在上层的金属配线层的字线WL0电连接。N型扩散区域FL374经由接触孔CT82与形成在上层的金属配线层的比特线BL1电连接。

NMOS晶体管NS3的栅极、NMOS晶体管NS7的栅极、PMOS晶体管P3的栅极以及NMOS晶体管ND3的栅极由共同的多晶硅形成。

PMOS晶体管P2的栅极以及NMOS晶体管ND2的栅极由共同的多晶硅形成。

NMOS晶体管NA0、ND0、ND1以及NA1配置于共同的N型扩散层。PMOS晶体管P0以及P1配置于共同的P型扩散层。PMOS晶体管P3以及P2配置于共同的P型扩散层。NMOS晶体管NA3、ND3、ND2以及NA2配置于共同的N型扩散层。

如图13所示，构成半导体装置1000的存储器单元采用将用于数据搜索的NMOS晶体管NS0～NS7配置于2个N型扩散层DF的结构。一般，TCAM装置采用将用于数据搜索的晶体管配置于一个扩散层DF的结构。因此，在构成半导体装置1000的存储器阵列中，在行方向上相邻的存储器单元的物理距离比一般的TCAM装置稍微长。由此，半导体装置1000能够降低产生多比特错误的概率。

图14是表示了在半导体装置1000中配置的存储器单元MC0#0的通孔1、第一层金属配线层以及第二层金属配线层的配置的俯视图。在图14中，第二层金属配线M202～M248沿着列方向配置。

形成PMOS晶体管P3以及P2的源极的P型扩散区域FL362经由接触孔CT66连接到第一层金属配线。该第一层金属配线经由通孔1V130连接到形成电源线VDD的第二层金属配线M240。

形成NMOS晶体管NA2的源极的N型扩散区域FL374经由接触孔CT82连接到第一层金属配线。该第一层金属配线经由通孔1V132连接到形成比特线BL1的第二层金属配线M242。

形成NMOS晶体管NA3的源极的N型扩散区域FL366经由接触孔CT74连接到第一层金属配线。该第一层金属配线经由通孔1V134连接到形成比特线/BL1的第二层金属配线M244。

形成NMOS晶体管ND3以及ND2的源极的N型扩散区域FL370经由接触孔CT78连接到第一层金属配线。该第一层金属配线经由通孔1V136连接到形成电源线VSS的第二层金属配线M246。

NMOS晶体管NA3的栅极、NMOS晶体管NA2的栅极分别经由接触孔CT84、CT86连接到互不相同的第一层金属配线。这些第一层金属配线分别经由通孔1V138、通孔1V140连接到形成字线WL0的共同的第二层金属配线M248。

图15是表示了在半导体装置1000中配置的存储器单元MC0#0的通孔2、第二层金属配线层以及第三层金属配线层的配置的俯视图。

第二层金属配线M246经由通孔2V275以及V280连接到形成电源线VSS的第三层金属配线M310和M350。

第二层金属配线M248经由通孔2V285连接到形成字线WL0的第三层金属配线M330。

通过如以上说明那样构成布局，能够直到第三层金属配线层为止实现高集成化的TCAM存储器阵列。若能够抑制配线层数，则能够抑制制造成本。

图16是说明基于某实施方式的存储器单元中的金属配线图案的图。图中“F”表示金属配线图案的朝向。作为一例，将在图13～15中说明的存储器单元MC0#0中的金属配线图案的朝向规定为“F”。

此时，与存储器单元MC0#0在列方向上相邻的存储器单元MC0#1的金属配线图案成为将存储器单元MC0#0的配线图案沿着行方向进行了轴对称的配线图案。

另一方面，与存储器单元MC0#0在行方向上相邻的存储器单元MC1#0的金属配线图案在图16所示的例中表示与存储器单元MC0#0的配线图案相同的配线图案。另外，在另一方面上，存储器单元MC1#0的金属配线图案也可以是将存储器单元MC0#0的配线图案沿着列方向进行了轴对称的配线图案。

(变形例)

在作为上述说明的TCAM装置的半导体装置1000中，用于数据搜索的晶体管为NMOS晶体管(NS01～NS07)。以下，说明使用PMOS晶体管作为用于数据搜索的晶体管的TCAM装置。

图17是说明作为基于其他的实施方式的TCAM单元的存储器单元MC0#0的结构例的电路图。另外，由于标上与图11的标号相同的标号的部分相同，所以不重复关于该部分的说明。

基于其他的实施方式的逻辑运算单元LCA0包括PMOS晶体管PS0、PS1、PS2、PS3来代替NMOS晶体管NS0、NS1、NS2、NS3。此外，基于其他的实施方式的逻辑运算单元LCB0包括PMOS晶体管PS4、PS5、PS6、PS7来代替NMOS晶体管NS4、NS5、NS6、NS7。

PMOS晶体管PS0和PS1串联连接在匹配线MLA0和电源线VDD之间，且在栅极上分别连接搜索线SLA0和存储节点m1。PMOS晶体管PS2和PS3串联连接在匹配线MLA0和电源线VDD之间，且在栅极上分别连接搜索线/SLA0和存储节点m0。

PMOS晶体管PS4和PS5串联连接在匹配线MLB0和电源线VDD之间，且在栅极上分别连接搜索线SLB0和存储节点m1。PMOS晶体管PS6和PS7串联连接在匹配线MLB0和电源线VDD之间，且在栅极上分别连接搜索线/SLB0和存储节点m0。

在半导体装置1000中配置的存储器单元MC0#0的数据和数据单元DC0以及掩码数据单元MDC0保持的数据的关系如图12所示。在某方面上，图17所示的存储器单元MC0#0的数据和数据单元DC0以及掩码数据单元MDC0保持的数据的关系与图12所示的关系不同。

图18是以表形式表示图17的数据单元DC0以及掩码数据单元MDC0保持的数据和存储器单元MC0#0的数据的对应关系的图。

参照图18，设在数据单元DC0的存储节点m0中存储“1”且在掩码数据单元MDC0的存储节点m1中存储“0”时，在存储器单元MC0#0中存储“0”。设在数据单元DC0的存储节点m0中存储“0”且在掩码数据单元MDC0的存储节点m1中存储“1”时，在存储器单元MC0#0中存储“1”。设在数据单元DC0的存储节点m0中存储“1”且在掩码数据单元MDC0的存储节点m1中存储“1”时，在存储器单元MC0#0中存储“*”(任意)。存储器单元MC0#0不同时在数据单元DC0的存储节点m0以及掩码数据单元MDC0的存储节点m1中存储“1”。如上所述，采用PMOS晶体管作为用于数据搜索的晶体管的TCAM单元(存储器单元MC0#0)能够以与采用NMOS晶体管的TCAM单元的数据(图12)相反的方式保持数据。

图19是说明基于其他的实施方式的半导体装置1900的结构例的框图。另外，由于标上与图10的标号相同的标号的部分相同，所以不重复关于该部分的说明。

如图17所示，在半导体装置1900中配置的存储器单元MC0#0～MC1#1具有PMOS晶体管作为用于数据搜索的晶体管。

与在图7中说明的半导体装置700同样地，半导体装置1900在搜索驱动器104A、104B、106A、106B的各输出端子以及预充电-编码电路112A、112B的输入端子上具有反相器Inv。其结果，各搜索线的电平成为被连接的搜索驱动器输出的信号的反转电平的电位。此外，预充电-编码电路112A、112B接受被连接的各匹配线的反转电平的信号的输入。此外，通过反相器Inv的作用，各匹配线被预充电为被连接的预充电-编码电路的输出信号的反转电平。在某方面上，各匹配线被预充电为“L”电平。

使用图17～图19说明半导体装置1900的搜索动作。在存储器单元MC0#0的数据和检索数据一致的情况下，匹配线的电平被维持为“L”电平。另一方面，在存储器单元MC0#0的数据和检索数据不一致的情况下，匹配线的电平成为“H”电平。

作为一例，说明在检索数据信号S0(A)为“1”的情况。此时，搜索线SLA0的电平成为通过反相器Inv而被反转的“L”电平。因此，连接到搜索线SLA0的PMOS晶体管PS0成为ON状态。在上述的情况下，在存储器单元MC0#0的数据为“0”时，即在存储器单元MC0#0的数据和检索数据不一致时，PMOS晶体管PS1成为ON状态，匹配线MLA0成为“H”电平。另一方面，在存储器单元MC0#0的数据为“1”时，即在存储器单元MC0#0的数据和检索数据一致时，PMOS晶体管PS1成为OFF状态，匹配线MLA0维持为被预充电的“L”电平。

根据上述，预充电-编码电路通过反相器Inv的作用，在各个存储器单元保持的数据和对应的检索数据全部一致的情况下，接受“H”电平的输入，在至少一个不一致的情况下，接受“L”电平的输入。这在上述说明的半导体装置1000中包含的预充电-编码电路中也相同。

因此，半导体装置1900仅仅在搜索驱动器的各输出端子以及预充电-编码电路的各输入端子中设置反相器，就能够使用具有PMOS晶体管作为用于数据搜索的晶体管的存储器单元。

图20是表示了作为基于其他的实施方式的TCAM单元的存储器单元MC0#0的阱、扩散区域DF、多晶硅PO、接触孔CT以及第一层金属配线的配置的俯视图。另外，由于标上与图8以及图13的标号相同的标号的部分相同，所以不重复关于该部分的说明。

如图20所示，基于其他的实施方式的MC0#0的布局可采用在图8所示的BCAM单元的布局上补充了图13所示的TCAM单元的布局中的、N阱NW1、P阱PW2以及配置于这些阱的结构的结构。另外，由于图8所示的N阱NW0和图13所示的N阱NW1相邻，所以在图20中作为一个N阱NW0来表现。此外，图13所示的P阱PW2对应于图20中的P阱PW1。

由于构成半导体装置1900的存储器单元不具有N阱NW1以及P阱PW2，所以与构成半导体装置1000的存储器单元相比，阱的数量少2个。因此，构成半导体装置1900的存储器单元能够比构成半导体装置1000的存储器单元成为小型化。

另外，由于第二层金属配线以及第三层金属配线的配线图案可通过与图14、15所示的例子同样的配线图案而实现，所以不重复其说明。

[实施方式3]

构成实施方式2所示的TCAM单元的数据单元和掩码数据单元配置为在行方向上相邻，且为连接到共同的字线，连接到互不相同的比特线对的结构。在实施方式3中，说明TCAM单元的其他的结构。更具体而言，构成TCAM单元的数据单元和掩码数据单元配置为在列方向上相邻，且连接到共同的比特线对，连接到互不相同的字线。以下，具体说明其结构。

图21是说明基于某实施方式的半导体装置2100的结构例的框图。另外，由于标上与图10的标号相同的标号的部分相同，所以不重复关于该部分的说明。

在构成半导体装置2100的各存储器单元上，连接2条字线、1组比特线对、2组搜索线对、2条匹配线。例如，存储器单元MC0#0连接到字线WL0、WL1、比特线对BL0、/BL0、搜索线对SLA0、/SLA0以及SLB0、/SLB0、匹配线MLA0、MLB0。

(存储器单元的电路结构)

图22是说明半导体装置2100的存储器单元MC0#0的结构例的电路图。参照图22，存储器单元MC0#0包括各个能够保持1比特的数据的数据单元DC0和掩码数据单元MDC0。数据单元DC0和掩码数据单元MDC0在列方向上相互相邻。

掩码数据单元MDC0由NMOS晶体管NA0、NA1、ND0、ND1以及PMOS晶体管P0、P1构成。

NMOS晶体管NA0连接在存储节点m1和比特线BL0之间，且在栅极上连接字线WL0。NMOS晶体管NA1连接在存储节点/m1和比特线/BL0之间，且在栅极上连接字线WL0。PMOS晶体管P0连接在电源线VDD和存储节点m1之间，且栅极连接到存储节点/m1。NMOS晶体管ND0连接在存储节点m1和电源线VSS之间，且栅极连接到存储节点/m1。PMOS晶体管P1连接在电源线VDD和存储节点/m1之间，且栅极连接到存储节点m1。NMOS晶体管ND1连接在存储节点/m1和电源线VSS之间，且栅极连接到存储节点m1。

NMOS晶体管ND0以及PMOS晶体管P0构成反相器。NMOS晶体管ND1以及PMOS晶体管P1也构成反相器。一个反相器的输出连接到另一个反相器的输入。由NMOS晶体管ND0以及ND1和PMOS晶体管P0以及P1构成的触发器保持1比特的信息。

数据单元DC0由NMOS晶体管NA2、NA3、ND2、ND3以及PMOS晶体管P2、P3构成。

NMOS晶体管NA2连接在存储节点m0和比特线BL0之间，且在栅极上连接字线WL1。NMOS晶体管NA3连接在存储节点/m0和比特线/BL0之间，且在栅极上连接字线WL1。PMOS晶体管P2连接在电源线VDD和存储节点m0之间，且栅极连接到存储节点/m0。NMOS晶体管ND2连接在存储节点m0和电源线VSS之间，且栅极连接到存储节点/m0。PMOS晶体管P3连接在电源线VDD和存储节点/m0之间，且栅极连接到存储节点m0。NMOS晶体管ND3连接在存储节点/m0和电源线VSS之间，且栅极连接到存储节点m0。

NMOS晶体管ND2以及PMOS晶体管P2构成反相器。NMOS晶体管ND3以及PMOS晶体管P3也构成反相器。一个反相器的输出连接到另一个反相器的输入。由NMOS晶体管ND2以及ND3和PMOS晶体管P2以及P3构成的触发器保持1比特的信息。

如上所述，数据单元DC0以及掩码数据单元MDC0连接到共同的比特线对BL0、/BL0。此外，数据单元DC0和掩码数据单元MDC0分别连接到互不相同的字线WL0、WL1。

存储器单元MC0#0在数据单元DC0和掩码数据单元MDC0之间具有逻辑运算单元LCA0以及LCB0。逻辑运算单元LCA0和LCB0相互在行方向上相邻。

逻辑运算单元LCA0将与数据单元DC0以及掩码数据单元MDC0保持的数据和A端口用的检索数据相应的结果输出给匹配线MLA0。逻辑运算单元LCB0将与数据单元DC0以及掩码数据单元MDC0保持的数据和B端口用的检索数据相应的结果输出给匹配线MLA0。

逻辑运算单元LCA0包括NMOS晶体管NS0～NS3。逻辑运算单元LCB0包括NMOS晶体管NS4～NS7。

NMOS晶体管NS0和NS1串联连接在匹配线MLA0和电源线VSS之间，且在栅极上分别连接搜索线SLA0和存储节点m0。NMOS晶体管NS2和NS3串联连接在匹配线MLA0和电源线VSS之间，且在栅极上分别连接搜索线/SLA0和存储节点m1。

NMOS晶体管NS4和NS5串联连接在匹配线MLB0和电源线VSS之间，且在栅极上分别连接搜索线SLB0和存储节点m1。NMOS晶体管NS6和NS7串联连接在匹配线MLB0和电源线VSS之间，且在栅极上分别连接搜索线/SLB0和存储节点m1。

设图22所示的存储器单元MC0#0的数据与图12所示的存储器单元MC0#0相同。即，设在数据单元DC0的存储节点m0为“0”且掩码数据单元MDC0的存储节点m1为“1”时，在存储器单元MC0#0中存储“0”。设在数据单元DC0的存储节点m0为“1”且掩码数据单元MDC0的存储节点m1为“0”时，在存储器单元MC0#0中存储“1”。设在数据单元DC0的存储节点m0为“0”且掩码数据单元MDC0的存储节点m1为“0”时，在存储器单元MC0#0中存储“*”(任意)。存储器单元MC0#0不同时在数据单元DC0的存储节点m0以及掩码数据单元MDC0的存储节点m1中存储“1”。

(写入动作)

说明对于图22所示的存储器单元MC0#0的写入动作。行解码器102在对于存储器单元MC0#0的数据写入时，首先，将字线WL0激活为“H”电平，将除此以外的字线(即，字线WL1～WL4)去激活为“L”电平。并且，读取/写入电路108将比特线BL0驱动为与输入数据DIO00对应的电平，将比特线/BL0驱动为其反转电平。由此，半导体装置2100向数据单元DC0写入数据。读取/写入电路108若结束对于数据单元DC0的数据写入，则将比特线对BL0、/BL0的电平设为“L”电平。

接着，行解码器102将字线WL1激活为“H”电平，将除此以外的字线去激活为“L”电平。并且，读取/写入电路108将比特线BL0驱动为与输入数据DIO01对应的电平，将比特线/BL0驱动为其反转电平。由此，半导体装置2100向掩码数据单元MDC0写入数据。读取/写入电路108若结束对于数据单元DC0的数据写入，则将比特线对BL0、/BL0的电平设为“L”电平。半导体装置2100在2个周期期间进行这些一系列的动作。另外，在另一方面上，半导体装置2100能够在开始的一个周期的期间进行对于掩码数据单元MDC0的数据写入，在接下来的一个周期的期间进行对于数据单元DC0的数据写入。

(搜索动作)

接着，说明搜索动作。根据上述的存储器单元MC0#0的结构，在A端口用的检索数据为“1”(即，搜索线SLA0为“1”且搜索线/SLA0为“0”)且存储器单元MC0#0的数据为“0”(存储节点m0为“0”且存储节点m1为“1”)的情况下，由于NMOS晶体管NS0以及NS1成为导通状态，所以预充电的匹配线MLA0的电位被提取至接地电位。在A端口用的检索数据为“0”(即，搜索线SLA0为“0”且搜索线/SLA0为“1”)且存储器单元MC0#0的数据为“1”(存储节点m0为“1”且存储节点m1为“0”)的情况下，由于NMOS晶体管NS2以及NS3成为导通状态，所以预充电的匹配线MLA0的电位被提取至接地电位。即，在A端口用的检索数据和存储器单元MC0#0的数据不一致的情况下，匹配线MLA0的电位成为“L”电平(接地电位)。

另一方面，在A端口用的检索数据为“1”且存储器单元MC0#0的数据为“1”或者“*”的情况下，或者，在A端口用的检索数据为“0”且存储器单元MC0#0的数据为“0”或者“*”的情况下(即，两者一致的情况下)，预充电的匹配线MLA0的电位(“H”电平)被维持。

如上所述，除非在连接到匹配线MLA0的全部的存储器单元(存储器单元MC0#0以及MC1#0)的数据与A端口用的检索数据一致，否则在匹配线MLA0中蓄积的电荷会被提取。

由于匹配线MLB0的举动与上述说明的匹配线MLA0的举动相同，所以不重复其说明。

根据上述，与上述说明的半导体装置1000同样地，作为TCAM装置来发挥作用的半导体装置2100在一个周期间能够同时检索A端口用的检索数据以及B端口用的检索数据。因此，在有多个检索对象的情况下，与单端口的检索装置(TCAM装置)相比，半导体装置2100能够实现2倍的检索速度。

除此之外，该半导体装置2100使用共同的存储器阵列来检索A端口用的检索数据以及B端口用的检索数据。因此，半导体装置2100能够抑制装置的大型化。

此外，为了检索2个检索数据，现有的TCAM装置需要生成2次时钟信号。另一方面，该半导体装置2100在检索2个检索数据时生成一次时钟信号即可。因此，与以往相比，该半导体装置2100能够抑制功耗。

(存储器单元的布局)

接着，使用图23～25，作为一例，将在半导体装置2100中配置的存储器单元MC0#0的布局结构沿着层叠方向分割而说明。另外，由于标上与图13～15的标号相同的标号的部分相同，所以不重复关于该部分的说明。

图23是表示了在半导体装置2100中配置的存储器单元MC0#0的阱、扩散区域DF、多晶硅PO、接触孔CT以及第一层金属配线的配置的俯视图。

在基于某实施方式的存储器单元MC0#0中，沿着行方向依次形成P型导电型的P阱PW0、N型导电型的N阱NW0、P阱PW1。在P阱PW0中，配置有构成数据单元DC0的NMOS晶体管NA2、ND2、构成掩码数据单元MDC0的NMOS晶体管NA0、ND0。在N阱NW0中，配置有构成数据单元DC0的PMOS晶体管P0、P1、构成掩码数据单元MDC0的PMOS晶体管P2、P3。在P阱PW1中，配置有构成数据单元DC0的NMOS晶体管NA3、ND3、构成掩码数据单元MDC0的NMOS晶体管NA1、ND1、用于数据搜索的NMOS晶体管NS0～NS7。

NMOS晶体管ND2具有由一对N型扩散区域FL502、FL504构成的源极以及漏极和配置于它们之间的多晶硅的栅极。N型扩散区域FL502经由接触孔CT406与形成在上层的金属配线层的电源线VSS电连接。

NMOS晶体管NA2具有由一对N型扩散区域FL504、FL506构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT402与形成在上层的金属配线层的字线WL1电连接。N型扩散区域FL506经由接触孔CT410与形成在上层的金属配线层的比特线BL0电连接。

NMOS晶体管NA0具有由一对N型扩散区域FL506、FL508构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT404与形成在上层的金属配线层的字线WL0电连接。

NMOS晶体管ND0具有由一对N型扩散区域FL508、FL510构成的源极以及漏极和配置于它们之间的多晶硅的栅极。N型扩散区域FL510经由接触孔CT414与形成在上层的金属配线层的电源线VSS电连接。

NMOS晶体管ND2、NA2、NA0、ND0配置于共同的N型扩散层DF。

PMOS晶体管P2具有由一对P型扩散区域FL512、FL514构成的源极以及漏极和配置于它们之间的多晶硅的栅极。P型扩散区域FL514和N型扩散区域FL504分别经由接触孔CT418、CT408连接到共同的第一层金属配线。此外，接触孔CT418还设置在后述的PMOS晶体管P3的栅极上。因此，P型扩散区域FL514和N型扩散区域FL504和PMOS晶体管P3的栅极相互电连接。P型扩散区域FL512经由接触孔CT416与形成在上层的金属配线层的电源线VDD电连接。

PMOS晶体管P0具有由一对P型扩散区域FL513、FL515构成的源极以及漏极和配置于它们之间的多晶硅的栅极。P型扩散区域FL513和N型扩散区域FL508分别经由接触孔CT420、CT412连接到共同的第一层金属配线。此外，接触孔CT420还设置在后述的PMOS晶体管P1的栅极上。因此，P型扩散区域FL513和N型扩散区域FL508和PMOS晶体管P1的栅极相互电连接。P型扩散区域FL515经由接触孔CT422与形成在上层的金属配线层的电源线VDD电连接。

PMOS晶体管P3具有由一对P型扩散区域FL516、FL518构成的源极以及漏极和配置于它们之间的多晶硅的栅极。P型扩散区域FL516和PMOS晶体管P2的栅极通过共同的接触孔CT424电连接。P型扩散区域FL516和形成后述的NMOS晶体管NA3的漏极的N型扩散区域FL524分别经由接触孔CT424、CT432连接到共同的第一层金属配线。因此，P型扩散区域FL516和PMOS晶体管P2的栅极和N型扩散区域FL524相互电连接。P型扩散区域FL518经由接触孔CT426与形成在上层的金属配线层的电源线VDD电连接。

PMOS晶体管P1具有由一对P型扩散区域FL518、FL520构成的源极以及漏极和配置于它们之间的多晶硅的栅极。P型扩散区域FL520和PMOS晶体管P0的栅极通过共同的接触孔CT428电连接。P型扩散区域FL520和形成后述的NMOS晶体管NA1的漏极的N型扩散区域FL528分别经由接触孔CT428、CT436连接到共同的第一层金属配线。因此，P型扩散区域FL520和PMOS晶体管P0的栅极和N型扩散区域FL528相互电连接。PMOS晶体管P3以及P1配置于共同的P型扩散层DF。

NMOS晶体管NA3具有由一对N型扩散区域FL522、FL524构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT440与形成在上层的金属配线层的字线WL1电连接。N型扩散区域FL522经由接触孔CT430与形成在上层的金属配线层的比特线/BL0电连接。

NMOS晶体管ND3具有由一对N型扩散区域FL524、FL526构成的源极以及漏极和配置于它们之间的多晶硅的栅极。N型扩散区域FL526经由接触孔CT434与形成在上层的金属配线层的电源线VSS电连接。

NMOS晶体管ND1具有由一对N型扩散区域FL526、FL528构成的源极以及漏极和配置于它们之间的多晶硅的栅极。

NMOS晶体管NA1具有由一对N型扩散区域FL528、FL530构成的源极以及漏极和配置于它们之间的多晶硅的栅极。该栅极经由接触孔CT442与形成在上层的金属配线层的字线WL0电连接。N型扩散区域FL530经由接触孔CT438与形成在上层的金属配线层的比特线/BL0电连接。

如上所述，由于构成半导体装置2100的存储器单元不具有N阱NW1以及P阱PW2，所以与构成图13中说明的半导体装置1000的存储器单元相比，阱的数量少2个。因此，构成半导体装置2100的存储器单元能够比构成半导体装置1000的存储器单元成为小型化。

图24是表示了在半导体装置2100中配置的存储器单元MC0#0的通孔1、第一层金属配线层以及第二层金属配线层的配置的俯视图。

NMOS晶体管NA2的栅极经由接触孔CT402、第一层金属配线以及通孔1V150连接到形成字线WL1的第二层金属配线M260。

NMOS晶体管NA0的栅极经由接触孔CT404、第一层金属配线以及通孔1V152连接到形成字线WL0的第二层金属配线M262。

形成NMOS晶体管ND2的源极的N型扩散区域FL502以及形成NMOS晶体管ND0的源极的N型扩散区域FL510分别经由接触孔CT406、CT414连接到共同的第一层金属配线。该第一层金属配线经由通孔1V154以及通孔1V156连接到形成电源线VSS的第二层金属配线M264。

形成NMOS晶体管NA2以及NA0的源极的N型扩散区域FL506经由接触孔CT410、第一层金属配线以及通孔1V158连接到形成比特线BL0的第二层金属配线M266。

形成PMOS晶体管P2的源极的P型扩散区域FL512经由接触孔CT416、第一层金属配线以及通孔1V160连接到形成电源线VDD的第二层金属配线M268。形成PMOS晶体管P3以及P1的源极的P型扩散区域FL518经由接触孔CT426、第一层金属配线以及通孔1V161连接到第二层金属配线M268。形成PMOS晶体管P0的源极的P型扩散区域FL515经由接触孔CT422、第一层金属配线以及通孔1V162连接到第二层金属配线M268。

形成NMOS晶体管NA3的源极的N型扩散区域FL522以及形成NMOS晶体管NA1的源极的N型扩散区域FL530分别经由接触孔CT430、CT438连接到共同的第一层金属配线。该第一层金属配线经由通孔1V164以及通孔1V166连接到形成比特线/BL0的第二层金属配线M270。

形成NMOS晶体管ND3以及ND1的源极的N型扩散区域FL526经由接触孔CT434、第一层金属配线以及通孔1V168连接到形成电源线VSS的第二层金属配线M272。

NMOS晶体管NA3的栅极经由接触孔CT440、第一层金属配线以及通孔1V170连接到形成字线WL1的第二层金属配线M274。

NMOS晶体管NA1的栅极经由接触孔CT442、第一层金属配线以及通孔1V172连接到形成字线WL0的第二层金属配线M276。

图25是表示了在半导体装置2100中配置的存储器单元MC0#0的通孔2、第二层金属配线层以及第三层金属配线层的配置的俯视图。在图25中，第三层金属配线M360～M380沿着行方向配置。

第二层金属配线M260和M274分别经由通孔2V215、通孔2V255连接到形成字线WL1的共同的第三层金属配线M360。

第二层金属配线M222经由通孔2V292连接到形成匹配线MLB0的第三层金属配线M365。

第二层金属配线M264和M272和M218分别经由通孔2V235、通孔2V245、通孔2V282连接到形成电源节点的共同的第三层金属配线M370。

第二层金属配线M214经由通孔2V272连接到形成匹配线MLA0的第三层金属配线M375。

第二层金属配线M262和M276分别经由通孔2V225、通孔2V265连接到形成字线WL0的共同的第三层金属配线M380。

另外，与存储器单元MC0#0在行方向上相邻的存储器单元MC1#0的内部的金属配线的配线图案与将存储器单元MC0#0的配线图案沿着列方向进行了轴对称的配线图案相同，所以不重复其说明。另外，与存储器单元MC0#0在列方向上相邻的存储器单元MC0#1的内部的金属配线的配线图案可以与将存储器单元MC0#0的配线图案沿着行方向进行了轴对称的配线图案相同，也可以与存储器单元MC0#0的配线图案相同。

通过如以上说明那样构成布局，能够直到第三层金属配线层为止实现高集成化的CAM存储器阵列。若能够抑制配线层数，则能够抑制制造成本。

(变形例)

在上述的实施方式中，用于数据搜索的晶体管为NMOS晶体管(NS01～NS07)。在其他的实施方式中，半导体装置作为用于数据搜索的晶体管，采用PMOS晶体管。

图26是说明基于实施方式3的变形例的存储器单元MC0#0的结构例的电路图。另外，在图26所示的要素中已在图22中说明的要素标上相同的标号。因此，不重复关于该部分的说明。

基于变形例的逻辑运算单元LCA0具有PMOS晶体管PS0、PS1、PS2、PS3来代替NMOS晶体管NS0、NS1、NS2、NS3。此外，基于变形例的逻辑运算单元LCB0具有PMOS晶体管PS4、PS5、PS6、PS7来代替NMOS晶体管NS4、NS5、NS6、NS7。

PMOS晶体管PS0和PS1串联连接在匹配线MLA0和电源线VDD之间。PMOS晶体管PS0的栅极连接到搜索线SLA0。PMOS晶体管PS1的栅极连接到存储节点m1。

PMOS晶体管PS2和PS3串联连接在匹配线MLA0和电源线VDD之间。PMOS晶体管PS2的栅极连接到搜索线/SLA0。PMOS晶体管PS3的栅极连接到存储节点m0。

PMOS晶体管PS4和PS5串联连接在匹配线MLB0和电源线VDD之间。PMOS晶体管PS4的栅极连接到搜索线SLB0。PMOS晶体管PS5的栅极连接到存储节点m1。

PMOS晶体管PS6和PS7串联连接在匹配线MLB0和电源线VDD之间。PMOS晶体管PS6的栅极连接到搜索线/SLB0。PMOS晶体管PS7的栅极连接到存储节点m0。

设基于变形例的存储器单元MC0#0的数据与图18所示的存储器单元MC0#0的数据相同。

图27是说明基于实施方式3的变形例的半导体装置2700的结构例的框图。另外，在图27所示的要素中已在图21中说明的要素标上相同的标号。因此，不重复关于该要素的说明。

如图26所示，在半导体装置2700中配置的存储器单元MC0#0～MC1#1具有PMOS晶体管作为用于数据搜索的晶体管。

半导体装置2700在搜索驱动器104A、104B、106A、106B的各输出端子以及预充电-编码电路112A、112B的输入端子上具有反相器Inv。其结果，各搜索线的电平成为被连接的搜索驱动器输出的信号的反转电平的电位。此外，预充电-编码电路112A、112B接受被连接的各匹配线的反转电平的信号的输入。此外，通过反相器Inv的作用，各匹配线被预充电为被连接的预充电-编码电路的输出信号的反转电平。在某方面上，各匹配线被预充电为“L”电平。

使用图26以及图27，说明半导体装置2700的搜索动作。在存储器单元MC0#0的数据和检索数据一致的情况下，匹配线的电平被维持为“L”电平。另一方面，在存储器单元MC0#0的数据和检索数据不一致的情况下，匹配线的电平成为“H”电平。

作为一例，说明在检索数据信号S0(A)为“1”的情况。此时，搜索线SLA0的电平成为通过反相器Inv而被反转的“L”电平。因此，连接到搜索线SLA0的PMOS晶体管PS0成为ON状态。在上述的情况下，在存储器单元MC0#0的数据为“0”时，即在存储器单元MC0#0的数据和检索数据不一致时，PMOS晶体管PS1成为ON状态，匹配线MLA0成为“H”电平。另一方面，在存储器单元MC0#0的数据为“1”时，即在存储器单元MC0#0的数据和检索数据一致时，PMOS晶体管PS1成为OFF状态，匹配线MLA0维持为被预充电的“L”电平。

根据上述，预充电-编码电路通过反相器Inv的作用，在各个存储器单元保持的数据和对应的检索数据全部一致的情况下，接受“H”电平的输入，在至少一个不一致的情况下，接受“L”电平的输入。

图28是表示了基于实施方式3的变形例的存储器单元MC0#0的阱、扩散区域DF、多晶硅PO、接触孔CT以及第一层金属配线的配置的俯视图。

图28所示的存储器单元MC0#0的阱结构与图23所示的存储器单元MC0#0的阱结构的不同点在于，还具有N阱NW1。图28所示的布局将图23所示的布局中的与用于数据搜索的NMOS晶体管NS0～NS7有关的布局置换为图8所示的与用于数据搜索的PMOS晶体管PS0～PS7有关的布局而得。因此，不重复说明图28所示的存储器单元MC0#0的细节。

图29是表示了在半导体装置2700中配置的存储器单元MC0#0的通孔1、第一层金属配线层以及第二层金属配线层的配置的俯视图。图29所示的布局与图24所示的布局大致相同。因此，只说明不同的点。

形成PMOS晶体管PS2的源极的P型扩散区域FL340和形成PMOS晶体管PS6的源极的P型扩散区域FL350分别经由接触孔CT48、CT54连接到共同的第一层金属配线。该第一层金属配线经由通孔1V121连接到形成电源线VDD的第二层金属配线M910。

形成PMOS晶体管PS2的源极的P型扩散区域FL348和形成PMOS晶体管PS6的源极的P型扩散区域FL358分别经由接触孔CT52、CT58连接到共同的第一层金属配线。该第一层金属配线经由通孔1V123连接到形成电源线VDD的第二层金属配线M910。

图30是表示了在半导体装置2700中配置的存储器单元MC0#0的通孔2、第二层金属配线层以及第三层金属配线层的配置的俯视图。除了在第三层金属配线M370中没有设置通孔2V282的点之外，图30所示的布局与图25所示的布局相同。

使用PMOS晶体管作为用于数据搜索的晶体管的半导体装置2700也能够同时检索A端口用的检索数据以及B端口用的检索数据。

[实施方式4]

在上述的实施方式中，各晶体管是平面型(planar)晶体管，是对沟道具有单一的栅极的结构。基于本实施方式的半导体装置采用对沟道具有多个栅极的多栅极晶体管。

(晶体管的结构)

图31A～图31C是表示晶体管的结构的图。图31A表示平面型场效应晶体管(以下，也称为“平面FET”)的结构的一例。图31B表示鳍型场效应晶体管(以下，也称为“FinFET(场效应晶体管(Field effect transistor))”)的结构的一例。图31C表示GAA(全环栅(GateAll Around))型场效应晶体管(以下，也称为“GAAFET”)的结构的一例。

参照图31A，在平面FET中，源极、沟道以及漏极形成在同一平面上。此外，平面FET的栅极经由栅极绝缘膜形成在沟道上。即，栅极形成为覆盖沟道的一面。

图31B所示的FinFET的沟道与平面FET的沟道相比，从硅基板突出。此外，FinFET的栅极形成为覆盖突出的沟道的侧面以及上表面。

在图31C所示的GAAFET的沟道中，使用通过晶体生长而得到的纳米线。此外，GAAFET的栅极完全覆盖沟道(纳米线)的轴周围。

在图31A所示的平面FET中，由于沟道是平面的，所以栅极只从一个方向面对沟道。此时，耗尽层只在沟道的一个面形成，漏电流变大。

另一方面，在图31B或者图31C所示的晶体管中，栅极从多个方向面对沟道。由此，沟道的电流驱动能力提高。此外，沟道大致耗尽。其结果，这些晶体管能够减少漏电流。因此，基于实施方式4的半导体装置采用这些多栅极晶体管。另外，该半导体装置的概略结构与图21所示的概略结构相同。

(使用了FinFET的双端口TCAM的布局)

以下，作为一例，说明使用FinFET作为构成图22所示的存储器单元MC0#0的晶体管的情况。

图32是表示了基于实施方式4的存储器单元MC0#0的阱、扩散区域DF、多晶硅PO以及局部配线(局部互联(LIC：Local Inter Connect))的配置的俯视图。图32所示的存储器单元MC0#0的布局与图23所示的存储器单元MC0#0的布局的不同点在于，设置有相当于FinFET的鳍的扩散层DF以及设置有局部配线。因此，说明这些点。

在基于实施方式4的存储器单元MC0#0中，沿着行方向依次形成P型导电型的P阱PW0、N型导电型的N阱NW0、P阱PW1。

在各阱中，形成有相当于FinFET的鳍的扩散层DF。更具体而言，在P阱PW0中，形成有与构成数据单元DC0的NMOS晶体管NA2、ND2以及构成掩码数据单元MDC0的NMOS晶体管NA0、ND0的源极、漏极对应的2条扩散层DF。

在N阱NW0中，各形成一条与构成数据单元DC0的PMOS晶体管P0、P1对应的扩散层DF和与构成掩码数据单元MDC0的PMOS晶体管P2、P3对应的扩散层DF。

例如，NMOS晶体管ND2具有由一对N型扩散区域FL702、FL704构成的源极以及漏极和配置于它们之间的多晶硅的栅极。各N型扩散区域FL702、FL704由共同的2条扩散层DF构成。即，NMOS晶体管ND2的源极以及漏极由2条扩散层DF构成。

在P阱PW1中，各形成2条与构成数据单元DC0的NMOS晶体管NA3、ND3以及构成掩码数据单元MDC0的NMOS晶体管NA1、ND1对应的扩散层DF和与用于数据搜索的NMOS晶体管NS0～NS3对应的扩散层DF和与NMOS晶体管NS4～NS7对应的扩散层DF。

随着每个晶体管的鳍(扩散层)的数量增多，晶体管的电流驱动能力提高。在图32所示的例中，与PMOS晶体管P0～P3对应的鳍的数量为1条，与其他的NMOS晶体管对应的鳍的数量为2条，但每个晶体管的鳍数并不限定于此。例如，也可以是每个晶体管的鳍数被设定为3条以上。

构成图32所示的各晶体管的扩散区域(源极、漏极)和栅极的关系除了扩散层DF相当于FinFET的鳍之外，与构成图23所示的各晶体管的扩散区域和栅极的关系相同。

接着，说明局部配线的配置。局部配线例如由钨等单个金属构成，配置为与晶体管的源极、漏极或者栅极进行欧姆接触。即，局部配线作为源极电极、漏极电极或者栅极电极来发挥作用。

图32所示的局部配线代替图23所示的各接触孔以及第一层金属配线而配置。连接到N型扩散区域FL702(构成它的2条扩散层DF)、FL706、FL710、FL712、FL718、FL722、FL740、FL750以及NMOS晶体管NA0～NA3、NS0、NS2、NS4、NS6的各栅极的局部配线代替图23所示的一个接触孔和一个第一层金属配线而配置。此外，在N型扩散区域FL736、FL744、FL746以及FL754中，分别独立地配置有局部配线。这些局部配线经由通孔0分别连接到上层的第一层金属配线。例如，连接到N型扩散区域FL702的局部配线经由通孔0V006连接到上层的第一层金属配线。此外，在N型扩散区域FL738、FL742、FL748、FL752中，独立地配置有用于将2条鳍(扩散层DF)设为等电位的局部配线。

连接构成PMOS晶体管P3以及NMOS晶体管ND3、NS3、NS7的栅极的多晶硅和N型扩散区域FL704的局部配线代替2个接触孔(CT408、CT418)和一个第一层金属配线而配置。同样地，连接PMOS晶体管P1的栅极和N型扩散区域FL708的局部配线、连接PMOS晶体管P2的栅极和N型扩散区域FL728的局部配线以及连接PMOS晶体管P0的栅极和N型扩散区域FL732的局部配线也代替2个接触孔和一个第一层金属配线而配置。这些局部配线不连接到上层的第一层金属配线，仅仅为了连接NMOS晶体管的漏极和PMOS晶体管的栅极而配置。

图33是表示了基于实施方式4的存储器单元MC0#0的通孔0、局部配线以及第一层金属配线层的配置的俯视图。图33所示的第一层金属配线的布局与图24所示的第二层金属配线的布局大致相同。

具体而言，图33所示的第一层金属配线M660、M662、M664、M666、M668、M670、M672、M674、M676、M612、M616、M618、M620、M624分别对应于图24所示的第二层金属配线M260、M262、M264、M266、M268、M270、M272、M274、M276、M212、M216、M218、M220、M224。第一层金属配线M618作为虚拟配线来发挥作用。在其他的实施方式中，也可以不配置第一层金属配线M618。

形成NMOS晶体管NS2的源极的N型扩散区域FL736经由局部配线、通孔0V030连接到形成电源线VSS的第一金属配线M682。

形成NMOS晶体管NS3以及NS1的源极的N型扩散区域FL740经由局部配线、通孔0V032连接到形成匹配线MLA0的第一金属配线M684。

形成NMOS晶体管NS0的源极的N型扩散区域FL744经由局部配线、通孔0V034连接到形成电源线VSS的第一金属配线M686。

形成NMOS晶体管NS6的源极的N型扩散区域FL746经由局部配线、通孔0V040连接到形成电源线VSS的第一金属配线M688。

形成NMOS晶体管NS7以及NS5的源极的N型扩散区域FL750经由局部配线、通孔0V042连接到形成匹配线MLB0的第一金属配线M692。

形成NMOS晶体管NS4的源极的N型扩散区域FL754经由局部配线、通孔0V044连接到形成电源线VSS的第一金属配线M694。

图34是表示了基于实施方式4的存储器单元MC0#0的通孔1、第一层金属配线层以及第二层金属配线层的配置的俯视图。在图34中，第二层金属配线M710～M760沿着行方向配置。

第一层金属配线M664、M672、M682、M688分别经由通孔1V177、V179、V183、V186连接到形成电源线VSS的第二层金属配线M710。

第一层金属配线M660、M674分别经由通孔1V175、V181连接到形成字线WL1的第二层金属配线M720。

第一层金属配线M692经由通孔1V187连接到形成匹配线MLB0的第二层金属配线M730。

第一层金属配线M684经由通孔1V184连接到形成匹配线MLA0的第二层金属配线M740。

第一层金属配线M662、M676分别经由通孔1V176、V182连接到形成字线WL0的第二层金属配线M750。

第一层金属配线M664、M672、M686、M694分别经由通孔1V178、V180、V185、V188连接到形成电源线VSS的第二层金属配线M760。

如以上所说明，基于实施方式4的半导体装置通过使用局部配线，能够减少金属配线层的数量。具体而言，该半导体装置能够省略相当于图23中说明的第一层金属配线的层。即，基于实施方式4的半导体装置能够比半导体装置2100实现更加小型化。

[实施方式5]

如图32～图34所示，在基于实施方式4的存储器单元MC0#0中，连接到用于数据搜索的NMOS晶体管的电源线VSS和连接到构成数据单元DC0以及掩码数据单元MDC0的晶体管的电源线VSS是共同的。此时，用于数据搜索的NMOS晶体管的漏电流在搜索(检索)数据时和不搜索数据时都存在规定量。

基于实施方式5的半导体装置可解决上述的课题。以下，说明基于实施方式5的半导体装置的具体的结构。

图35是说明基于实施方式5的半导体装置的存储器单元MC0#0的结构例的电路图。另外，图35所示的存储器单元MC0#0的结构与图22所示的存储器单元MC0#0的结构大致相同。因此，只说明不同的部分。

NMOS晶体管NS0和NS1串联连接在匹配线MLA0和电源线VSSA0之间，且在栅极上分别连接搜索线SLA0和存储节点m1。NMOS晶体管NS2和NS3串联连接在匹配线MLA0和电源线VSSA0之间，且在栅极上分别连接搜索线/SLA0和存储节点m0。

NMOS晶体管NS4和NS5串联连接在匹配线MLB0和电源线VSSB0之间，且在栅极上分别连接搜索线SLB0和存储节点m1。NMOS晶体管NS6和NS7串联连接在匹配线MLB0和电源线VSSB0之间，且在栅极上分别连接搜索线/SLB0和存储节点m0。

如上所述，连接到用于数据搜索的晶体管的电源线VSSA0、VSSB0和连接到构成数据单元DC0以及掩码数据单元MDC0的晶体管的电源线VSS相互电性独立。

图35所示的存储器单元MC0#0的写入动作与在图22中说明的存储器单元MC0#0的写入动作相同。

(搜索动作)

图36是说明构成基于实施方式5的半导体装置3600的各存储器单元中的金属配线图案的图。图中“F”表示金属配线图案的朝向。在图36所示的例中，存储器单元MC0#0、MC0#1、MC1#0、MC1#1被设定为相同的配线图案。

存储器单元MC0#0以及存储器单元MC0#1分别共享电源线VSS、VSSA0、VSSB0。此外，分别配置有连接电源线VSS和电源线VSSA0的开关SWA0、连接电源线VSS和电源线VSSB0的开关SWB0。

存储器单元MC1#0以及存储器单元MC1#1分别共享电源线VSS、VSSA1、VSSB1。此外，分别配置有连接电源线VSS和电源线VSSA1的开关SWA1、连接电源线VSS和电源线VSSB1的开关SWB1。

半导体装置3600的概略结构与图21所示的概略结构相同。作为一例，开关SWA0～SWB1分别连接到搜索驱动器104A～106B。此外，搜索驱动器104A～106B对连接到自身的开关输出控制导通/截止的控制信号。例如，搜索驱动器104A输出控制开关SWA0的导通/截止的控制信号PGA0。

搜索驱动器104A在A端口的数据搜索时，即若输入A端口用的检索数据信号S0(A)，则输出将开关SWA0设为导通的控制信号PGA0。另一方面，搜索驱动器104A若数据搜索结束(即，在数据非搜索时)，则输出将开关SWA0设为截止的控制信号PGA0。其他的搜索驱动器104B～106B也与搜索驱动器104A同样地，在数据搜索时将对应的开关设定为导通，在数据非搜索时将对应的开关设定为截止。

根据上述，半导体装置3600能够在数据非搜索时将连接到数据保持用的晶体管的电源线VSS和连接到数据搜索用的晶体管的电源线电性切断。其结果，半导体装置3600能够抑制数据非搜索时的数据搜索用的晶体管中的漏电流。

另外，在上述的例中，半导体装置3600在存储器阵列中按每个列配置开关，但在其他的实施方式中，也可以按每个存储器阵列配置开关。此时，按每个列配置的A端口用的电源线VSSA0以及VSSA1进行电连接。此外，B端口用的电源线VSSB0以及VSSB1也进行电连接。由此，基于其他的实施方式的半导体装置3600能够减少开关元件的数量。

(存储器单元的布局)

接着，使用图37～图41，将构成半导体装置3600的存储器单元MC0#0的布局沿着层叠方向分割而说明。

图37是表示了基于实施方式5的存储器单元MC0#0的阱、扩散区域DF、多晶硅PO以及局部配线的配置的俯视图。图37所示的布局与图32所示的布局相同。但是，连接到数据搜索用的晶体管的局部配线连接到与电源线VSS独立配置的电源线。

具体而言，形成NMOS晶体管NS2的源极的N型扩散区域FL736连接到作为电源线VSSA0来发挥作用的局部配线。形成NMOS晶体管NS0的源极的N型扩散区域FL744连接到作为电源线VSSA0来发挥作用的局部配线。形成NMOS晶体管NS6的源极的N型扩散区域FL746连接到作为电源线VSSB0来发挥作用的局部配线。形成NMOS晶体管NS4的源极的N型扩散区域FL754连接到作为电源线VSSB0来发挥作用的局部配线。

图38是表示了基于实施方式5的存储器单元MC0#0的通孔0、局部配线以及第一层金属配线层的配置的俯视图。图38所示的布局与图33所示的布局相同。

但是，第一层金属配线M682以及M686作为电源线VSSA0来发挥作用，而不是作为电源线VSS来发挥作用。此外，第一层金属配线M688以及M694作为电源线VSSB0来发挥作用，而不是作为电源线VSS来发挥作用。

图39是表示了基于实施方式5的存储器单元MC0#0的通孔1、第一层金属配线层以及第二层金属配线层的配置的俯视图。图39所示的布局与图34所示的布局大致相同。因此，只说明不同的点。

代替第二层金属配线M710，配置有第二层金属配线M715、M725以及M735。此外，代替第二层金属配线M760，配置有第二层金属配线M745、M755以及M765。

第一层金属配线M664、M672分别经由通孔1V177、V179连接到形成电源线VSS的第二层金属配线M715。

第一层金属配线M682经由通孔1V183连接到形成电源线VSSA0的第二层金属配线M725。

第一层金属配线M688经由通孔1V186连接到形成电源线VSSB0的第二层金属配线M735。

第一层金属配线M664、M672分别经由通孔1V178、V180连接到形成电源线VSS的第二层金属配线M745。

第一层金属配线M686经由通孔1V185连接到形成电源线VSSA0的第二层金属配线M755。

第一层金属配线M694经由通孔1V188连接到形成电源线VSSB0的第二层金属配线M765。

图40是表示了基于实施方式5的存储器单元MC0#0的通孔2、第二层金属配线以及第三层金属配线的配置的俯视图。在图40中，第三层金属配线M810～M880沿着列方向配置。

另外，第三层金属配线M810、M820、M825、M830、M835、M845、M855、M865以及M875作为虚拟配线来发挥作用。在其他的实施方式中，也可以不配置这些第三层金属配线。

第二层金属配线M715经由通孔2V212以及V216连接到形成电源线VSS的第三层金属配线M815、M840。

第二层金属配线M725经由通孔2V222以及V226连接到形成电源线VSSA0的第三层金属配线M850、M860。

第二层金属配线M735经由通孔2V232以及V236连接到形成电源线VSSB0的第三层金属配线M870、M880。

第二层金属配线M745经由通孔2V214以及V218连接到形成电源线VSS的第三层金属配线M815、M840。

第二层金属配线M755经由通孔2V224以及V228连接到形成电源线VSSA0的第三层金属配线M850、M860。

第二层金属配线M765经由通孔2V234以及V238连接到形成电源线VSSB0的第三层金属配线M870、M880。

图41是表示了基于实施方式5的存储器单元MC0#0的通孔3、第三层金属配线以及第四层金属配线的配置的俯视图。在图41中，第四层金属配线M920～M970沿着行方向配置。

另外，第四层金属配线M930以及M960作为虚拟配线来发挥作用。在其他的实施方式中，也可以不配置这些第四层金属配线。

第三层金属配线M815经由通孔3V310以及V320连接到形成电源线VSS的第四层金属配线M920以及M970。

第三层金属配线M840经由通孔3V330以及V340连接到形成电源线VSS的第四层金属配线M920以及M970。

第三层金属配线M850经由通孔3V350连接到形成电源线VSSA0的第四层金属配线M940。

第三层金属配线M860经由通孔3V360连接到形成电源线VSSA0的第四层金属配线M940。

第三层金属配线M870经由通孔3V370连接到形成电源线VSSB0的第四层金属配线M950。

第三层金属配线M880经由通孔3V380连接到形成电源线VSSB0的第四层金属配线M950。

通过如以上说明那样构成布局，基于实施方式5的存储器单元MC0#0能够将连接到数据保持用的晶体管的电源线VSS和连接到数据搜索用的晶体管的电源线电性切断。其结果，基于实施方式5的数据搜索用的晶体管能够抑制数据非搜索时的漏电流。

(其他的结构)

在上述的例中，说明了2端口CAM的电路结构以及布局。在另一方面上，CAM也可以是具有3个以上的端口的结构。此时，CAM单元将匹配线、搜索线对、逻辑运算单元具有端口的数目个。由此，半导体装置能够进一步提高检索速度(处理速度)。

在又一方面上，上述说明的各晶体管可采用在栅极、源极以及在栅极和源极之间形成的沟道的下面具有埋入绝缘膜的SOI(绝缘体上硅(Silicon On Insulator))结构。由此，各存储器单元能够将PN结部中的耗尽层的发生设为最低限度。其结果，各晶体管能够实现基于漏电流降低的低功耗化、开关速度的提高。

[备注]

(备注1)

半导体装置具有：第一单元(MDC0)，能够保持1比特的信息；第二单元(DC0)，能够保持1比特的信息，且与第一单元相邻；第一匹配线及第二匹配线(MLA0，MLB0)，沿着第一方向延伸；第一搜索线对(SLA0，/SLA0)，沿着与第一方向正交的第二方向延伸，且在第一数据检索时传输第一数据；第二搜索线对(SLB0，/SLB0)，沿着第二方向延伸，且在第二数据检索时传输第二数据；第一逻辑运算单元(LCA0)，与第一搜索线对和第一匹配线连接，且基于单元第一组件及第二组件保持的信息和被第一搜索线对传输的第一数据的比较结果而驱动第一匹配线；以及第二逻辑运算单元(LCB0)，与第二搜索线对和第二匹配线连接，且基于单元第一组件及第二组件保持的信息和通过第二搜索线对传输的第二数据的比较结果而驱动第二匹配线。

由此，半导体装置可作为在一个周期期间能够同时检索2个检索数据的TCAM装置来发挥作用。因此，在有多个检索对象的情况下，该半导体装置能够比以往提高检索速度。此外，该半导体装置使用共同的存储器阵列来检索2个检索数据。因此，该半导体装置能够抑制装置的大型化。除此之外，由于该半导体装置能够基于一个时钟信号来检索2个检索数据，所以能够抑制功耗。

(备注2)

在(备注1)中，第二单元在第一方向上与第一单元相邻。半导体装置还具有：第一比特线对(BL1，/BL1)，沿着第二方向延伸，且与第一单元连接；第二比特线对(BL0，/BL0)，沿着第二方向延伸，且与第二单元连接；以及字线(WL0)，沿着第一方向延伸，且与单元第一组件及第二组件的双方连接。

由此，该半导体装置在对第一单元进行数据的写入或者读取的期间，能够对第二单元进行数据的写入或者读取。

(备注3)

在(备注1)中，第二单元在第二方向上与第一单元相邻。半导体装置还具有：比特线对(BL0，/BL0)，沿着第二方向延伸，且与单元第一组件及第二组件的双方连接；第一字线(WL1)，沿着第一方向延伸，且与第一单元连接；以及第二字线(WL0)，沿着第一方向延伸，且与第二单元连接。

由此，该半导体装置通过在第一单元和第二单元之间共享比特线对，能够抑制装置的大型化。

(备注4)

在(备注1)中，第一逻辑运算单元包括：第一逻辑组件，连接在第一匹配线和电源线之间，用于在第一数据检索时，根据第一单元保持的信息(m1)和通过第一搜索线对中的一个搜索线(SLA0)传输的信息的比较结果而驱动第一匹配线；以及第二逻辑组件，连接在第一匹配线和电源线之间，用于在第一数据检索时，根据第二单元保持的信息(m0)和通过第一搜索线对中的另一个搜索线(/SLA0)传输的信息的比较结果而驱动第一匹配线。第二逻辑运算单元包括：第三逻辑组件，连接在第二匹配线和电源线之间，用于在第二数据检索时，根据第一单元保持的信息和通过第二搜索线对中的一个搜索线(SLB0)传输的信息的比较结果而驱动第二匹配线；以及第四逻辑组件，连接在第二匹配线和电源线之间，用于在第二数据检索时，根据第二单元保持的信息和通过第二搜索线对中的另一个搜索线(/SLB0)传输的信息的比较结果而驱动第二匹配线。

(备注5)

在(备注4)中，第一逻辑组件包括串联连接在电源线(VSS/VDD)和第一匹配线之间的第一(NS1/PS1)以及第二晶体管(NS0/PS0)。第二逻辑组件包括串联连接在电源线(VSS/VDD)和第一匹配线之间的第三(NS3/PS3)以及第四晶体管(NS2/PS2)。第三逻辑组件包括串联连接在电源线(VSS/VDD)和第二匹配线之间的第五(NS5/PS5)以及第六晶体管(NS4/PS4)。第四逻辑组件包括串联连接在电源线(VSS/VDD)和第二匹配线之间的第七(NS7/PS7)以及第八晶体管(NS6/PS6)。第一以及第五晶体管的栅极连接到第一单元保持信息的节点(m1)。第三以及第七晶体管的栅极连接到第二单元保持信息的节点(m0)。第二晶体管的栅极连接到第一搜索线对中的一个(SLA0)。第四晶体管的栅极连接到第一搜索线对中的另一个(/SLA0)。第六晶体管的栅极连接到第二搜索线对中的一个(SLB0)。第八晶体管的栅极连接到第二搜索线对中的另一个(/SLB0)。

(备注6)

在(备注5)中，第二单元在第一方向上与第一单元相邻。半导体装置还具有：第一比特线对(BL1，/BL1)，沿着第二方向延伸，且与第一单元连接；第二比特线对(BL0，/BL0)，沿着第二方向延伸，且与第二单元连接；以及字线(WL0)，沿着第一方向延伸，且与单元第一组件及第二组件的双方连接。第一单元包括：第一反相器，其输入连接到与第一以及第五晶体管的栅极连接的第一存储节点(m1)，输出连接到第二存储节点(/m1)；第二反相器，其输入连接到第二存储节点，输出连接到第一存储节点；第一导电型的第九晶体管(NA0)，其一端连接到第一存储节点，另一端连接到第一比特线对中的一个，栅极连接到字线；以及第一导电型的第十晶体管(NA1)，其一端连接到第二存储节点，另一端连接到第一比特线对中的另一个，栅极连接到字线。第二单元包括：第三反相器，其输入连接到与第三以及第七晶体管的栅极连接的第三存储节点(m0)，输出连接到第四存储节点(/m0)；第四反相器，其输入连接到第四存储节点，输出连接到第三存储节点；第一导电型的第十一晶体管(NA2)，其一端连接到第三存储节点，另一端连接到第二比特线对中的一个，栅极连接到字线；以及第一导电型的第十二晶体管(NA3)，其一端连接到第四存储节点，另一端连接到第二比特线对中的另一个，栅极连接到字线。沿着字线延伸的方向，依次形成第二导电型的第一区域(PW0)、第一导电型的第二区域(NW0)、第二导电型的第三区域(PW1)、第一导电型的第四区域(NW1)、第二导电型的第五区域(PW2)。在第一区域中，配置有第九以及第十晶体管、构成第一反相器的第一导电型的第十三晶体管(ND0)、构成第二反相器的第一导电型的第十四晶体管(ND1)。在第二区域中，配置有构成第一反相器的第二导电型的第十五晶体管(P0)、构成第二反相器的第二导电型的第十六晶体管(P1)。在第三区域中，配置有第一导电型的第一～第八晶体管(NS0～NS7)。在第四区域中，配置有构成第三反相器的第二导电型的第十七晶体管(P2)、构成第四反相器的第二导电型的第十八晶体管(P3)。在第五区域中，配置有第十一以及第十二晶体管、构成第三反相器的第一导电型的第十九晶体管(ND2)、构成第四反相器的第一导电型的第二十晶体管(ND3)。

由此，可作为TCAM装置来发挥作用的半导体装置使用NMOS晶体管作为用于数据搜索的晶体管，能够同时检索多个检索数据。此外，该半导体装置由于用于数据搜索的晶体管的数量比以往多，所以用于配置该晶体管的阱比以往宽。由此，该半导体装置能够降低产生多比特错误的概率。

(备注7)

在(备注5)中，第二单元在第一方向上与第一单元相邻。半导体装置还具有：第一比特线对(BL1，/BL1)，沿着第二方向延伸，且与第一单元连接；第二比特线对(BL0，/BL0)，沿着第二方向延伸，且与第二单元连接；以及字线(WL0)，沿着第一方向延伸，且与单元第一组件及第二组件的双方连接。第一单元包括：第一反相器，其输入连接到与第一以及第五晶体管的栅极连接的第一存储节点(m1)，输出连接到第二存储节点(/m1)；第二反相器，其输入连接到第二存储节点，输出连接到第一存储节点；第一导电型的第九晶体管(NA0)，其一端连接到第一存储节点，另一端连接到第一比特线对中的一个，栅极连接到字线；以及第一导电型的第十晶体管(NA1)，其一端连接到第二存储节点，另一端连接到第一比特线对中的另一个，栅极连接到字线。第二单元包括：第三反相器，其输入连接到与第三以及第七晶体管的栅极连接的第三存储节点(m0)，输出连接到第四存储节点(/m0)；第四反相器，其输入连接到第四存储节点，输出连接到第三存储节点；第一导电型的第十一晶体管(NA2)，其一端连接到第三存储节点，另一端连接到第二比特线对中的一个，栅极连接到字线；以及第一导电型的第十二晶体管(NA3)，其一端连接到第四存储节点，另一端连接到第二比特线对中的另一个，栅极连接到字线。沿着字线延伸的方向，依次形成第二导电型的第一区域(PW0)、第一导电型的第二区域(NW0)、第二导电型的第三区域(PW1)。在第一区域中，配置有第九以及第十晶体管、构成第一反相器的第一导电型的第十三晶体管(ND0)、构成第二反相器的第一导电型的第十四晶体管(ND1)。在第二区域中，配置有构成第一反相器的第二导电型的第十五晶体管(P0)、构成第二反相器的第二导电型的第十六晶体管(P1)、第二导电型的第一～第八晶体管(PS0～PS7)、构成第三反相器的第二导电型的第十七晶体管(P2)、构成第四反相器的第二导电型的第十八晶体管(P3)。在第三区域中，配置有第十一以及第十二晶体管、构成第三反相器的第一导电型的第十九晶体管(ND2)、构成第四反相器的第一导电型的第二十晶体管(ND3)。

由此，可作为TCAM装置来发挥作用的半导体装置使用PMOS晶体管作为用于数据搜索的晶体管，能够同时检索多个检索数据。此外，该半导体装置由于配置晶体管的阱的数量少，所以能够抑制装置的大型化。此外，该半导体装置由于用于数据搜索的晶体管的数量比以往多，所以用于配置该晶体管的阱比以往宽。由此，该半导体装置能够降低产生多比特错误的概率。在另一方面上，半导体装置通过在用于数据搜索的PMOS晶体管的源极以及漏极区域中采用对硅锗等沟道部的硅提供应力的材料，所以能够提高检索速度。

(备注8)

在(备注5)中，第二单元在第二方向上与第一单元相邻。半导体装置还具有：比特线对(BL0，/BL0)，沿着第二方向延伸，且与单元第一组件及第二组件的双方连接；第一字线(WL1)，沿着第一方向延伸，且与第一单元连接；以及第二字线(WL0)，沿着第一方向延伸，且与第二单元连接。第一单元包括：第一反相器，其输入连接到与第一以及第五晶体管的栅极连接的第一存储节点(m1)，输出连接到第二存储节点(/m1)；第二反相器，其输入连接到第二存储节点，输出连接到第一存储节点；第一导电型的第九晶体管(NA0)，其一端连接到第一存储节点，另一端连接到比特线对中的一个，栅极连接到第一字线；以及第一导电型的第十晶体管(NA1)，其一端连接到第二存储节点，另一端连接到比特线对中的另一个，栅极连接到第一字线。第二单元包括：第三反相器，其输入连接到与第三以及第七晶体管的栅极连接的第三存储节点(m0)，输出连接到第四存储节点；第四反相器，其输入连接到第四存储节点(/m0)，输出连接到第三存储节点；第一导电型的第十一晶体管(NA2)，其一端连接到第三存储节点，另一端连接到比特线对中的一个，栅极连接到第二字线；以及第一导电型的第十二晶体管(NA3)，其一端连接到第四存储节点，另一端连接到比特线对中的另一个，栅极连接到第二字线。沿着第一以及第二字线延伸的方向，依次形成第二导电型的第一区域(PW0)、第一导电型的第二区域(NW0)、第二导电型的第三区域(PW1)。在第一区域中，配置有第九以及第十一晶体管、构成第一反相器的第一导电型的第十三晶体管(ND0)、构成第二反相器的第一导电型的第十四晶体管(ND1)。在第二区域中，配置有构成第一反相器的第二导电型的第十五晶体管(P0)、构成第二反相器的第二导电型的第十六晶体管(P1)、构成第三反相器的第二导电型的第十七晶体管(P2)、构成第四反相器的第二导电型的第十八晶体管(P3)。在第三区域中，配置有第一导电型的第一～第八晶体管(NS0～NS7)、第十以及第十二晶体管、构成第三反相器的第一导电型的第十九晶体管(ND2)、构成第四反相器的第一导电型的第二十晶体管(ND3)。

由此，可作为TCAM装置来发挥作用的半导体装置使用NMOS晶体管作为用于数据搜索的晶体管，能够同时检索多个检索数据。此外，该半导体装置由于配置晶体管的阱的数量少，所以能够抑制装置的大型化。

(备注9)

在(备注8)中，第一～第二十晶体管中的至少一个晶体管由多栅极晶体管构成。

(备注10)

在(备注8)中，半导体装置还具有：第一局部配线，连接第十一晶体管(NA2)以及第十九晶体管(ND2)共享的扩散层(FL704)和第十八晶体管(P3)的栅极；第二局部配线，连接第九晶体管(NA0)以及第十三晶体管(ND0)共享的扩散层(FL708)和第十六晶体管(P1)的栅极；第三局部配线，连接第十二晶体管(NA3)以及第二十晶体管(ND3)共享的扩散层(FL728)和第十七晶体管(P2)的栅极；以及第四局部配线，连接第十晶体管(NA1)以及第十四晶体管(ND1)共享的扩散层(FL732)和第十五晶体管(P0)的栅极。

(备注11)

在(备注4)中，半导体装置还具有：第一电源线(VSS)，连接到第一单元以及第二单元；第二电源线(VSSA0)，连接到第一逻辑组件以及第二逻辑组件；第三电源线(VSSB0)，连接到第三逻辑组件以及第四逻辑组件；第一开关(SWA0)，连接第一电源线和第二电源线；以及第二开关(SWB0)，连接第一电源线和第三电源线。第一开关在第一数据检索时被设定为导通，在第一数据非检索时被设定为截止。第二开关在第二数据检索时被设定为导通，在第二数据非检索时被设定为截止。

(备注12)

半导体装置具有：数据单元(DC0)，能够保持1比特的信息；第一匹配线及第二匹配线(MLA0，MLB0)，沿着第一方向延伸；第一搜索线对(SLA0，/SLA0)，沿着与第一方向正交的第二方向延伸，且在第一数据检索时传输第一数据；第二搜索线对(SLB0，/SLB0)，沿着第二方向延伸，且在第二数据检索时传输第二数据；第一逻辑运算单元(LCA0)，与第一搜索线对和第一匹配线连接，且基于数据单元保持的信息和通过第一搜索线对传输的第一数据的比较结果而驱动第一匹配线；以及第二逻辑运算单元(LCB0)，与第二搜索线对和第二匹配线连接，且基于数据单元保持的信息和通过第二搜索线对传输的第二数据的比较结果而驱动第二匹配线。

由此，半导体装置可作为在一个周期期间能够同时检索2个检索数据的BCAM装置来发挥作用。因此，在有多个检索对象的情况下，该半导体装置能够比以往提高检索速度。此外，该半导体装置使用共同的存储器阵列来检索2个检索数据。因此，该半导体装置能够抑制装置的大型化。除此之外，由于该半导体装置能够基于一个时钟信号来检索2个检索数据，所以能够抑制功耗。

(备注13)

在(备注12)中，半导体装置还具有：比特线对(BL0，/BL0)，沿着第一方向延伸，且与数据单元连接；以及字线(WL0)，沿着第一方向延伸，且与数据单元连接。第一逻辑运算单元包括：第一逻辑组件，连接在第一匹配线和电源线(VSS)之间，用于在第一数据检索时，根据在数据单元的第一存储节点(A0)中保持的信息和通过第一搜索线对中的一个搜索线(SLA0)传输的信息的比较结果而驱动第一匹配线；以及第二逻辑组件，连接在第一匹配线和电源线之间，用于在第一数据检索时，根据在数据单元的第二存储节点(A1)中保持的信息和通过第一搜索线对中的另一个搜索线(/SLA0)传输的信息的比较结果而驱动第一匹配线。第二逻辑运算单元包括：第三逻辑组件，连接在第二匹配线和电源线之间，用于在第二数据检索时，根据在第一存储节点中保持的信息和通过第二搜索线对中的一个搜索线(SLB0)传输的信息的比较结果而驱动第二匹配线；以及第四逻辑组件，连接在第二匹配线和电源线之间，用于在第二数据检索时，根据在第二存储节点中保持的信息和通过第二搜索线对中的另一个搜索线(/SLB0)传输的信息的比较结果而驱动第二匹配线。第一逻辑组件具有串联连接在电源线和第一匹配线之间的第一(NS0)以及第二晶体管(NS1)。第二逻辑组件具有串联连接在电源线和第一匹配线之间的第三(NS3)以及第四晶体管(NS2)。第三逻辑组件具有串联连接在电源线和第二匹配线之间的第五(NS5)以及第六晶体管(NS4)。第四逻辑组件具有串联连接在电源线和第二匹配线之间的第七(NS7)以及第八晶体管(NS6)。第一以及第五晶体管的栅极连接到第一存储节点。第三以及第七晶体管的栅极连接到第二存储节点。第二晶体管的栅极连接到第一搜索线对中的一个(SLA0)。第四晶体管的栅极连接到第一搜索线对中的另一个(/SLA0)。第六晶体管的栅极连接到第二搜索线对中的一个(SLB0)。第八晶体管的栅极连接到第二搜索线对中的另一个(/SLB0)。数据单元包括：第一反相器，其输入连接到第一存储节点，输出连接到第二存储节点；第二反相器，其输入连接到第二存储节点，输出连接到第一存储节点；第一导电型的第九晶体管(NA0)，其一端连接到第一存储节点，另一端连接到比特线对中的一个，栅极连接到字线；以及第一导电型的第十晶体管(NA1)，其一端连接到第二存储节点，另一端连接到比特线对中的另一个，栅极连接到字线。沿着字线延伸的方向，依次形成第二导电型的第一区域(PW0)、第一导电型的第二区域(NW0)、第二导电型的第三区域(PW1)。在第一区域中，配置有第九以及第十晶体管、构成第一反相器的第一导电型的第十三晶体管(ND0)、构成第二反相器的第一导电型的第十四晶体管(ND1)。在第二区域中，配置有构成第一反相器的第二导电型的第十五晶体管(P0)、构成第二反相器的第二导电型的第十六晶体管(P1)。在第三区域中，配置有第一导电型的第一～第八晶体管(NS0～NS7)。

由此，可作为BCAM装置来发挥作用的半导体装置使用NMOS晶体管作为用于数据搜索的晶体管，能够同时检索多个检索数据。此外，该半导体装置由于用于数据搜索的晶体管的数量比以往多，所以用于配置该晶体管的阱比以往宽。由此，该半导体装置能够降低产生多比特错误的概率。

(备注14)

在(备注12)中，半导体装置还具有：比特线对(BL0，/BL0)，沿着第一方向延伸，且与数据单元连接；以及字线(WL0)，沿着第一方向延伸，且与数据单元连接。第一逻辑运算单元包括：第一逻辑组件，连接在第一匹配线和电源线(VDD)之间，用于在第一数据检索时，根据在数据单元的第一存储节点(A0)中保持的信息和通过第一搜索线对中的一个搜索线(SLA0)传输的信息的比较结果而驱动第一匹配线；以及第二逻辑组件，连接在第一匹配线和电源线之间，用于在第一数据检索时，根据在数据单元的第二存储节点(A1)中保持的信息和通过第一搜索线对中的另一个搜索线(/SLA0)传输的信息的比较结果而驱动第一匹配线。第二逻辑运算单元包括：第三逻辑组件，连接在第二匹配线和电源线之间，用于在第二数据检索时，根据在第一存储节点中保持的信息和通过第二搜索线对中的一个搜索线(SLB0)传输的信息的比较结果而驱动第二匹配线；以及第四逻辑组件，连接在第二匹配线和电源线之间，用于在第二数据检索时，根据在第二存储节点中保持的信息和通过第二搜索线对中的另一个搜索线(/SLB0)传输的信息的比较结果而驱动第二匹配线。第一逻辑组件具有串联连接在电源线和第一匹配线之间的第一(PS0)以及第二晶体管(PS1)。第二逻辑组件具有串联连接在电源线和第一匹配线之间的第三(PS3)以及第四晶体管(PS2)。第三逻辑组件具有串联连接在电源线和第二匹配线之间的第五(PS5)以及第六晶体管(PS4)。第四逻辑组件具有串联连接在电源线和第二匹配线之间的第七(PS7)以及第八晶体管(PS6)。第一以及第五晶体管的栅极连接到第一存储节点。第三以及第七晶体管的栅极连接到第二存储节点。第二晶体管的栅极连接到第一搜索线对中的一个(SLA0)。第四晶体管的栅极连接到第一搜索线对中的另一个(/SLA0)。第六晶体管的栅极连接到第二搜索线对中的一个(SLB0)。第八晶体管的栅极连接到第二搜索线对中的另一个(/SLB0)。数据单元包括：第一反相器，其输入连接到第一存储节点，输出连接到第二存储节点；第二反相器，其输入连接到第二存储节点，输出连接到第一存储节点；第一导电型的第九晶体管(NA0)，其一端连接到第一存储节点，另一端连接到比特线对中的一个，栅极连接到字线；以及第一导电型的第十晶体管(NA1)，其一端连接到第二存储节点，另一端连接到比特线对中的另一个，栅极连接到字线。沿着字线延伸的方向，依次形成第二导电型的第一区域(PW0)、第一导电型的第二区域(NW0)。在第一区域中，配置有第九以及第十晶体管、构成第一反相器的第一导电型的第十三晶体管(ND0)、构成第二反相器的第一导电型的第十四晶体管(ND1)。在第二区域中，配置有构成第一反相器的第二导电型的第十五晶体管(P0)、构成第二反相器的第二导电型的第十六晶体管(P1)、第二导电型的第一～第八晶体管(PS0～PS7)。

由此，可作为BCAM装置来发挥作用的半导体装置使用PMOS晶体管作为用于数据搜索的晶体管，能够同时检索多个检索数据。此外，该半导体装置由于配置晶体管的阱的数量少，所以能够抑制装置的大型化。此外，该半导体装置由于用于数据搜索的晶体管的数量比以往多，所以用于配置该晶体管的阱比以往宽。由此，该半导体装置能够降低产生多比特错误的概率。在另一方面上，半导体装置通过在用于数据搜索的PMOS晶体管的源极以及漏极区域中采用对硅锗等沟道部的硅提供应力的材料，所以能够提高检索速度。

以上说明了本实用新型的实施方式，但应认为本次公开的实施方式在全部点上是例示，而非限制性的。本实用新型的范围由权利要求书所示，意图包括与权利要求书等同的含义以及范围内的全部变更。

Claims (14)

1.一种半导体装置，其特征在于，具有：

第一单元，构成为能够保持1比特的信息；

第二单元，构成为能够保持1比特的信息，且与所述第一单元相邻；

第一匹配线及第二匹配线，沿着第一方向延伸；

第一搜索线对，沿着与所述第一方向正交的第二方向延伸，且在检索第一数据时传输第一数据；

第二搜索线对，沿着所述第二方向延伸，且在检索第二数据时传输第二数据；

第一逻辑运算单元，与所述第一搜索线对和所述第一匹配线连接，且基于所述第一单元及所述第二单元保持的信息和通过所述第一搜索线对传输的第一数据的比较结果而驱动所述第一匹配线；以及

第二逻辑运算单元，与所述第二搜索线对和所述第二匹配线连接，且基于所述第一单元及所述第二单元保持的信息和通过所述第二搜索线对传输的第二数据的比较结果而驱动所述第二匹配线。

2.如权利要求1所述的半导体装置，其中，

所述第二单元在所述第一方向上与所述第一单元相邻，

所述半导体装置还具有：

第一比特线对，沿着所述第二方向延伸，且与所述第一单元连接；

第二比特线对，沿着所述第二方向延伸，且与所述第二单元连接；以及

字线，沿着所述第一方向延伸，且与所述第一单元及所述第二单元双方连接。

3.如权利要求1所述的半导体装置，其中，

所述第二单元在所述第二方向上与所述第一单元相邻，

所述半导体装置还具有：

比特线对，沿着所述第二方向延伸，且与所述第一单元及所述第二单元双方连接；

第一字线，沿着所述第一方向延伸，且与所述第一单元连接；以及

第二字线，沿着所述第一方向延伸，且与所述第二单元连接。

4.如权利要求1所述的半导体装置，其中，

所述第一逻辑运算单元包括：

第一逻辑组件，连接在所述第一匹配线和电源线之间，用于在检索所述第一数据时，根据所述第一单元保持的信息和通过所述第一搜索线对中的一个搜索线传输的信息的比较结果而驱动所述第一匹配线；以及

第二逻辑组件，连接在所述第一匹配线和电源线之间，用于在检索所述第一数据时，根据所述第二单元保持的信息和通过所述第一搜索线对中的另一个搜索线传输的信息的比较结果而驱动所述第一匹配线，

所述第二逻辑运算单元包括：

第三逻辑组件，连接在所述第二匹配线和电源线之间，用于在检索所述第二数据时，根据所述第一单元保持的信息和通过所述第二搜索线对中的一个搜索线传输的信息的比较结果而驱动所述第二匹配线；以及

第四逻辑组件，连接在所述第二匹配线和电源线之间，用于在检索所述第二数据时，根据所述第二单元保持的信息和通过所述第二搜索线对中的另一个搜索线传输的信息的比较结果而驱动所述第二匹配线。

5.如权利要求4所述的半导体装置，其中，

所述第一逻辑组件包括串联连接在所述电源线和所述第一匹配线之间的第一晶体管及第二晶体管，

所述第二逻辑组件包括串联连接在所述电源线和所述第一匹配线之间的第三晶体管及第四晶体管，

所述第三逻辑组件包括串联连接在所述电源线和所述第二匹配线之间的第五晶体管及第六晶体管，

所述第四逻辑组件包括串联连接在所述电源线和所述第二匹配线之间的第七晶体管及第八晶体管，

所述第一晶体管及所述第五晶体管的栅极与所述第一单元保持信息的节点连接，

所述第三晶体管及所述第七晶体管的栅极与所述第二单元保持信息的节点连接，

所述第二晶体管的栅极与所述第一搜索线对中的一个搜索线连接，

所述第四晶体管的栅极与所述第一搜索线对中的另一个搜索线连接，

所述第六晶体管的栅极与所述第二搜索线对中的一个搜索线连接，

所述第八晶体管的栅极与所述第二搜索线对中的另一个搜索线连接。

6.如权利要求5所述的半导体装置，其中，

所述第二单元在所述第一方向上与所述第一单元相邻，

所述半导体装置还具有：

第一比特线对，沿着所述第二方向延伸，且与所述第一单元连接；

第二比特线对，沿着所述第二方向延伸，且与所述第二单元连接；以及

字线，沿着所述第一方向延伸，且与所述第一单元及所述第二单元双方连接，

所述第一单元包括：

第一反相器，该第一反相器的输入连接到与所述第一晶体管及所述第五晶体管的栅极连接的第一存储节点，该第一反相器的输出连接到第二存储节点；

第二反相器，该第二反相器的输入连接到所述第二存储节点，该第二反相器的输出连接到所述第一存储节点；

第一导电型的第九晶体管，该第九晶体管的一端连接到所述第一存储节点，该第九晶体管的另一端连接到所述第一比特线对中的一个比特线，该第九晶体管的栅极连接到所述字线；以及

第一导电型的第十晶体管，该第十晶体管的一端连接到所述第二存储节点，该第十晶体管的另一端连接到所述第一比特线对中的另一个比特线，该第十晶体管的栅极连接到所述字线，

所述第二单元包括：

第三反相器，该第三反相器的输入连接到与所述第三晶体管及所述第七晶体管的栅极连接的第三存储节点，该第三反相器的输出连接到第四存储节点；

第四反相器，该第四反相器的输入连接到所述第四存储节点，该第四反相器的输出连接到所述第三存储节点；

第一导电型的第十一晶体管，该第十一晶体管的一端连接到所述第三存储节点，该第十一晶体管的另一端连接到所述第二比特线对中的一个比特线，该第十一晶体管的栅极连接到所述字线；以及

第一导电型的第十二晶体管，该第十二晶体管的一端连接到所述第四存储节点，该第十二晶体管的另一端连接到所述第二比特线对中的另一个比特线，该第十二晶体管的栅极连接到所述字线，

沿着所述字线延伸的方向，依次形成第二导电型的第一区域、所述第一导电型的第二区域、所述第二导电型的第三区域、所述第一导电型的第四区域以及所述第二导电型的第五区域，

在所述第一区域中，配置有所述第九晶体管及所述第十晶体管、构成所述第一反相器的第一导电型的第十三晶体管以及构成所述第二反相器的第一导电型的第十四晶体管，

在所述第二区域中，配置有构成所述第一反相器的第二导电型的第十五晶体管以及构成所述第二反相器的第二导电型的第十六晶体管，

在所述第三区域中，配置有第一导电型的所述第一晶体管至所述第八晶体管，

在所述第四区域中，配置有构成所述第三反相器的第二导电型的第十七晶体管以及构成所述第四反相器的第二导电型的第十八晶体管，

在所述第五区域中，配置有所述第十一晶体管及所述第十二晶体管、构成所述第三反相器的第一导电型的第十九晶体管以及构成所述第四反相器的第一导电型的第二十晶体管。

7.如权利要求5所述的半导体装置，其中，

所述第二单元在所述第一方向上与所述第一单元相邻，

所述半导体装置还具有：

第一比特线对，沿着所述第二方向延伸，且与所述第一单元连接；

第二比特线对，沿着所述第二方向延伸，且与所述第二单元连接；以及

字线，沿着所述第一方向延伸，且与所述第一单元及所述第二单元双方连接，

所述第一单元包括：

第一反相器，该第一反相器的输入连接到与所述第一晶体管及所述第五晶体管的栅极连接的第一存储节点，该第一反相器的输出连接到第二存储节点；

第二反相器，该第二反相器的输入连接到所述第二存储节点，该第二反相器的输出连接到所述第一存储节点；

第一导电型的第九晶体管，该第九晶体管的一端连接到所述第一存储节点，该第九晶体管的另一端连接到所述第一比特线对中的一个比特线，该第九晶体管的栅极连接到所述字线；以及

第一导电型的第十晶体管，该第十晶体管的一端连接到所述第二存储节点，该第十晶体管的另一端连接到所述第一比特线对中的另一个比特线，该第十晶体管的栅极连接到所述字线，

所述第二单元包括：

第三反相器，该第三反相器的输入连接到与所述第三晶体管及所述第七晶体管的栅极连接的第三存储节点，该第三反相器的输出连接到第四存储节点；

第四反相器，该第四反相器的输入连接到所述第四存储节点，该第四反相器的输出连接到所述第三存储节点；

第一导电型的第十一晶体管，该第十一晶体管的一端连接到所述第三存储节点，该第十一晶体管的另一端连接到所述第二比特线对中的一个比特线，该第十一晶体管的栅极连接到所述字线；以及

第一导电型的第十二晶体管，该第十二晶体管的一端连接到所述第四存储节点，该第十二晶体管的另一端连接到所述第二比特线对中的另一个比特线，该第十二晶体管的栅极连接到所述字线，

沿着所述字线延伸的方向，依次形成第二导电型的第一区域、所述第一导电型的第二区域以及所述第二导电型的第三区域，

在所述第一区域中，配置有所述第九晶体管及所述第十晶体管、构成所述第一反相器的第一导电型的第十三晶体管以及构成所述第二反相器的第一导电型的第十四晶体管，

在所述第二区域中，配置有构成所述第一反相器的第二导电型的第十五晶体管、构成所述第二反相器的第二导电型的第十六晶体管、第二导电型的所述第一晶体管至所述第八晶体管、构成所述第三反相器的第二导电型的第十七晶体管以及构成所述第四反相器的第二导电型的第十八晶体管，

在所述第三区域中，配置有所述第十一晶体管及所述第十二晶体管、构成所述第三反相器的第一导电型的第十九晶体管以及构成所述第四反相器的第一导电型的第二十晶体管。

8.如权利要求5所述的半导体装置，其中，

所述第二单元在所述第二方向上与所述第一单元相邻，

所述半导体装置还具有：

比特线对，沿着所述第二方向延伸，且与所述第一单元及所述第二单元双方连接；

第一字线，沿着所述第一方向延伸，且与所述第一单元连接；以及

第二字线，沿着所述第一方向延伸，且与所述第二单元连接，

所述第一单元包括：

第一反相器，该第一反相器的输入连接到与所述第一晶体管及所述第五晶体管的栅极连接的第一存储节点，该第一反相器的输出连接到第二存储节点；

第二反相器，该第二反相器的输入连接到所述第二存储节点，该第二反相器的输出连接到所述第一存储节点；

第一导电型的第九晶体管，该第九晶体管的一端连接到所述第一存储节点，该第九晶体管的另一端连接到所述比特线对中的一个比特线，该第九晶体管的栅极连接到所述第一字线；以及

第一导电型的第十晶体管，该第十晶体管的一端连接到所述第二存储节点，该第十晶体管的另一端连接到所述比特线对中的另一个比特线，该第十晶体管的栅极连接到所述第一字线，

所述第二单元包括：

第三反相器，该第三反相器的输入连接到与所述第三晶体管及所述第七晶体管的栅极连接的第三存储节点，该第三反相器的输出连接到第四存储节点；

第四反相器，该第四反相器的输入连接到所述第四存储节点，该第四反相器的输出连接到所述第三存储节点；

第一导电型的第十一晶体管，该第十一晶体管的一端连接到所述第三存储节点，该第十一晶体管的另一端连接到所述比特线对中的一个比特线，该第十一晶体管的栅极连接到所述第二字线；以及

第一导电型的第十二晶体管，该晶体管的一端连接到所述第四存储节点，该晶体管的另一端连接到所述比特线对中的另一个比特线，该晶体管的栅极连接到所述第二字线，

沿着所述第一字线及所述第二字线延伸的方向，依次形成第二导电型的第一区域、所述第一导电型的第二区域以及所述第二导电型的第三区域，

在所述第一区域中，配置有所述第九晶体管及所述第十一晶体管、构成所述第一反相器的第一导电型的第十三晶体管以及构成所述第二反相器的第一导电型的第十四晶体管，

在所述第二区域中，配置有构成所述第一反相器的第二导电型的第十五晶体管、构成所述第二反相器的第二导电型的第十六晶体管、构成所述第三反相器的第二导电型的第十七晶体管以及构成所述第四反相器的第二导电型的第十八晶体管，

在所述第三区域中，配置有第一导电型的所述第一晶体管至所述第八晶体管、所述第十晶体管及所述第十二晶体管、构成所述第三反相器的第一导电型的第十九晶体管以及构成所述第四反相器的第一导电型的第二十晶体管。

9.如权利要求8所述的半导体装置，其中，

所述第一晶体管至所述第二十晶体管中的至少一个晶体管由多栅极晶体管构成。

10.如权利要求8所述的半导体装置，其中，还具有：

第一局部配线，连接所述第十一晶体管及所述第十九晶体管共有的扩散层和所述第十八晶体管的栅极；

第二局部配线，连接所述第九晶体管及所述第十三晶体管共有的扩散层和所述第十六晶体管的栅极；

第三局部配线，连接所述第十二晶体管及所述第二十晶体管共有的扩散层和所述第十七晶体管的栅极；以及

第四局部配线，连接所述第十晶体管及所述第十四晶体管共有的扩散层和所述第十五晶体管的栅极。

11.如权利要求4所述的半导体装置，其中，

所述半导体装置还具有：

第一电源线，与所述第一单元以及所述第二单元连接；

第二电源线，与所述第一逻辑组件以及所述第二逻辑组件连接；

第三电源线，与所述第三逻辑组件以及所述第四逻辑组件连接；

第一开关，连接所述第一电源线和所述第二电源线；以及

第二开关，连接所述第一电源线和所述第三电源线，

所述第一开关在检索所述第一数据时被设定为导通，在不检索所述第一数据时被设定为截止，

所述第二开关在检索所述第二数据时被设定为导通，在不检索所述第二数据时被设定为截止。

12.一种半导体装置，其特征在于，具有：

数据单元，构成为能够保持1比特的信息；

第一匹配线及第二匹配线，沿着第一方向延伸；

第一搜索线对，沿着与所述第一方向正交的第二方向延伸，且在检索第一数据时传输第一数据；

第二搜索线对，沿着所述第二方向延伸，且在检索第二数据时传输第二数据；

第一逻辑运算单元，与所述第一搜索线对和所述第一匹配线连接，且基于所述数据单元保持的信息和通过所述第一搜索线对传输的第一数据的比较结果而驱动所述第一匹配线；以及

第二逻辑运算单元，与所述第二搜索线对和所述第二匹配线连接，且基于所述数据单元保持的信息和通过所述第二搜索线对传输的第二数据的比较结果而驱动所述第二匹配线。

13.如权利要求12所述的半导体装置，其中，

所述半导体装置还具有：

比特线对，沿着所述第一方向延伸，且与所述数据单元连接；以及

字线，沿着所述第一方向延伸，且与所述数据单元连接，

所述第一逻辑运算单元包括：

第一逻辑组件，连接在所述第一匹配线和电源线之间，用于在检索所述第一数据时，根据在所述数据单元的第一存储节点中保持的信息和通过所述第一搜索线对中的一个搜索线传输的信息的比较结果而驱动所述第一匹配线；以及

第二逻辑组件，连接在所述第一匹配线和电源线之间，用于在检索所述第一数据时，根据在所述数据单元的第二存储节点中保持的信息和通过所述第一搜索线对中的另一个搜索线传输的信息的比较结果而驱动所述第一匹配线，

所述第二逻辑运算单元包括：

第三逻辑组件，连接在所述第二匹配线和电源线之间，用于在检索所述第二数据时，根据在所述第一存储节点中保持的信息和通过所述第二搜索线对中的一个搜索线传输的信息的比较结果而驱动所述第二匹配线；以及

第四逻辑组件，连接在所述第二匹配线和电源线之间，用于在检索所述第二数据时，根据在所述第二存储节点中保持的信息和通过所述第二搜索线对中的另一个搜索线传输的信息的比较结果而驱动所述第二匹配线，

所述第一逻辑组件具有串联连接在所述电源线和所述第一匹配线之间的第一晶体管及第二晶体管，

所述第二逻辑组件具有串联连接在所述电源线和所述第一匹配线之间的第三晶体管及第四晶体管，

所述第三逻辑组件具有串联连接在所述电源线和所述第二匹配线之间的第五晶体管及第六晶体管，

所述第四逻辑组件具有串联连接在所述电源线和所述第二匹配线之间的第七晶体管及第八晶体管，

所述第一晶体管及所述第五晶体管的栅极与所述第一存储节点连接，

所述第三晶体管及所述第七晶体管的栅极与所述第二存储节点连接，

所述第二晶体管的栅极与所述第一搜索线对中的一个搜索线连接，

所述第四晶体管的栅极与所述第一搜索线对中的另一个搜索线连接，

所述第六晶体管的栅极与所述第二搜索线对中的一个搜索线连接，

所述第八晶体管的栅极与所述第二搜索线对中的另一个搜索线连接，

所述数据单元包括：

第一反相器，该第一反相器的输入连接到所述第一存储节点，该第一反相器的输出连接到所述第二存储节点；

第二反相器，该第二反相器的输入连接到所述第二存储节点，该第二反相器的输出连接到所述第一存储节点；

第一导电型的第九晶体管，该第九晶体管的一端连接到所述第一存储节点，该第九晶体管的另一端连接到所述比特线对中的一个比特线，该第九晶体管的栅极连接到所述字线；以及

第一导电型的第十晶体管，该第十晶体管的一端连接到所述第二存储节点，该第十晶体管的另一端连接到所述比特线对中的另一个比特线，该第十晶体管的栅极连接到所述字线，

沿着所述字线延伸的方向，依次形成第二导电型的第一区域、所述第一导电型的第二区域以及所述第二导电型的第三区域，

在所述第一区域中，配置有所述第九晶体管及所述第十晶体管、构成所述第一反相器的第一导电型的第十三晶体管以及构成所述第二反相器的第一导电型的第十四晶体管，

在所述第二区域中，配置有构成所述第一反相器的第二导电型的第十五晶体管以及构成所述第二反相器的第二导电型的第十六晶体管，

在所述第三区域中，配置有第一导电型的所述第一晶体管至所述第八晶体管。

14.如权利要求12所述的半导体装置，其中，

所述半导体装置还具有：

比特线对，沿着所述第一方向延伸，且与所述数据单元连接；以及

字线，沿着所述第一方向延伸，且与所述数据单元连接，

所述第一逻辑运算单元包括：

第一逻辑组件，连接在所述第一匹配线和电源线之间，用于在检索所述第一数据时，根据在所述数据单元的第一存储节点中保持的信息和通过所述第一搜索线对中的一个搜索线传输的信息的比较结果而驱动所述第一匹配线；以及

第二逻辑组件，连接在所述第一匹配线和电源线之间，用于在检索所述第一数据时，根据在所述数据单元的第二存储节点中保持的信息和通过所述第一搜索线对中的另一个搜索线传输的信息的比较结果而驱动所述第一匹配线，

所述第二逻辑运算单元包括：

第三逻辑组件，连接在所述第二匹配线和电源线之间，用于在检索所述第二数据时，根据在所述第一存储节点中保持的信息和通过所述第二搜索线对中的一个搜索线传输的信息的比较结果而驱动所述第二匹配线；以及

第四逻辑组件，连接在所述第二匹配线和电源线之间，用于在检索所述第二数据时，根据在所述第二存储节点中保持的信息和通过所述第二搜索线对中的另一个搜索线传输的信息的比较结果而驱动所述第二匹配线，

所述第一逻辑组件具有串联连接在所述电源线和所述第一匹配线之间的第一晶体管及第二晶体管，

所述第二逻辑组件具有串联连接在所述电源线和所述第一匹配线之间的第三晶体管及第四晶体管，

所述第三逻辑组件具有串联连接在所述电源线和所述第二匹配线之间的第五晶体管及第六晶体管，

所述第四逻辑组件具有串联连接在所述电源线和所述第二匹配线之间的第七晶体管及第八晶体管，

所述第一晶体管及所述第五晶体管的栅极与所述第一存储节点连接，

所述第三晶体管及所述第七晶体管的栅极与所述第二存储节点连接，

所述第二晶体管的栅极与所述第一搜索线对中的一个搜索线连接，

所述第四晶体管的栅极与所述第一搜索线对中的另一个搜索线连接，

所述第六晶体管的栅极与所述第二搜索线对中的一个搜索线连接，

所述第八晶体管的栅极与所述第二搜索线对中的另一个搜索线连接，

所述数据单元包括：

第一反相器，该第一反相器的输入连接到所述第一存储节点，该第一反相器的输出连接到所述第二存储节点；

第二反相器，该第二反相器的输入连接到所述第二存储节点，该第二反相器的输出连接到所述第一存储节点；

第一导电型的第九晶体管，该第九晶体管的一端连接到所述第一存储节点，该第九晶体管的另一端连接到所述比特线对中的一个比特线，该第九晶体管的栅极连接到所述字线；以及

第一导电型的第十晶体管，该第十晶体管的一端连接到所述第二存储节点，该第十晶体管的另一端连接到所述比特线对中的另一个比特线，该第十晶体管的栅极连接到所述字线，

沿着所述字线延伸的方向，依次形成第二导电型的第一区域以及所述第一导电型的第二区域，

在所述第一区域中，配置有所述第九晶体管及所述第十晶体管、构成所述第一反相器的第一导电型的第十三晶体管以及构成所述第二反相器的第一导电型的第十四晶体管，

在所述第二区域中，配置有构成所述第一反相器的第二导电型的第十五晶体管、构成所述第二反相器的第二导电型的第十六晶体管以及第二导电型的所述第一晶体管至所述第八晶体管。