CN108986868A - 内容可寻址存储器和半导体装置 - Google Patents

内容可寻址存储器和半导体装置 Download PDF

Info

Publication number
CN108986868A
CN108986868A CN201810533547.6A CN201810533547A CN108986868A CN 108986868 A CN108986868 A CN 108986868A CN 201810533547 A CN201810533547 A CN 201810533547A CN 108986868 A CN108986868 A CN 108986868A
Authority
CN
China
Prior art keywords
channel mos
mos transistor
matched line
line
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810533547.6A
Other languages
English (en)
Inventor
薮内诚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN108986868A publication Critical patent/CN108986868A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G11C15/043—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using capacitive charge storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Abstract

本发明涉及一种内容可寻址存储器和半导体装置。本公开的目的是提供实现了更高搜索访问速度的内容可寻址存储器。该内容可寻址存储器包括：多个存储单元；匹配线，其耦合至所述多个存储单元；搜索线，其耦合至所述多个存储单元中的每个；匹配线输出电路，其耦合至所述匹配线；以及电位改变电路，其耦合至所述匹配线并且改变所述匹配线的电位。

Description

内容可寻址存储器和半导体装置
相关申请的交叉引用
包括说明书、附图和摘要的、于2017年5月30日提交的日本专利申请No.2017-106507的全部公开内容通过引用并入本文。
技术领域
本公开涉及内容可寻址存储器，并且特别适用于能够内置在半导体装置中的内容可寻址存储器以及其中内置了内容可寻址存储器的半导体装置。
背景技术
被称为关联存储器或CAM(内容可寻址存储器)的存储装置适于从存储装置在其中存储的数据字(条目)当中搜索与搜索字(搜索数据)匹配的数据字，并且在找到与搜索字匹配的数据字的情况下输出数据字的地址。
在CAM中存在BCAM(二进制CAM)和TCAM(三元CAM)。BCAM的每个存储单元存储“0”或“1”的信息。另一方面，除了“0”和“1”的信息之外，TCAM的每个存储单元还能够存储“不关心(don’t care)”的信息。“不关心”指示或为“0”或为“1”。
使用TCAM的TCAM装置广泛用于诸如互联网的网络的路由器中的地址搜索和访问控制。预计所有东西都与诸如IoT(物联网)的网络耦合。在IoT中，如同网络的路由一样，对TCAM的需求日益增加。然而，在一般的TCM中，系统的速度和规模增加，所以变得需要在半导体芯片中提供TCAM装置作为片上系统SoC。
专利文献1(日本未审专利申请公开No.2017-45495)公开了使用TCAM的TCAM装置的示例。
发明内容
在CAM中，提高搜索访问速度是非常重要的。包括一个条目的多个存储单元耦合至作为搜索访问的关键路径的匹配线。因此，匹配线的负荷能力相对大，并且不容易提高搜索访问的速度。
本公开的目的是提供实现了更高搜索访问速度的内容可寻址存储器。
根据对说明书的描述和附图，其他问题和新颖特征将变得清楚。
将如下地简要描述本公开的代表性实施例的概述。
一种内容可寻址存储器包括：多个存储单元；匹配线，其耦合至所述多个存储单元；搜索线，其耦合至所述多个存储单元中的每个；匹配线输出电路，其耦合至所述匹配线；以及电位改变电路，其耦合至所述匹配线并且改变所述匹配线的电位。
该内容可寻址存储器实现了更高的搜索访问速度。
附图说明
图1是用于说明内容可寻址存储器的搜索访问的示图。
图2是用于说明匹配线ML[0]中的电位改变的示图。
图3是例示了根据实施例的内容可寻址存储器的配置示例的示图。
图4是用于说明根据执行本公开的模式的匹配线ML[0]中的潜在改变的示图。
图5是例示了根据示例的TCAM单元的配置示例的电路图。
图6是例示了图5中的X单元和Y单元中存储的内容和表格格式的TCAM单元中的数据之间的对应关系的示图。
图7是例示了根据示例的TCAM装置的配置的框图。
图8是例示了根据示例的与TCAM宏单元的一个条目对应的电路示例的示图。
图9是例示了匹配线ML维持高电平的情况的示图。
图10是例示了匹配线ML转变为低电平的情况的示图。
图11是例示了图8中的N沟道MOS晶体管NM1和NM2的制造偏差的影响的示图。
图12是例示了图8中的N沟道MOS晶体管NM3和NM4的制造偏差的影响的示图。
图13是例示了栅极长度和栅极宽度之间的关系的示图。
图14是例示了将本公开应用于鳍型晶体管(FinFET)的情况的示图。
图15是概念性地例示了鳍型晶体管FinFET的结构的示图。
图16是图8中的延迟元件DL1的电路图。
图17是例示了延迟元件的布局的示图。
图18是例示了根据变形的与TCAM宏单元的一个条目对应的电路示例的示图。
图19是根据应用例的半导体装置的示意性框图。
具体实施方式
首先，将描述本发明的发明人所审视的问题。
图1是用于说明内容可寻址存储器的搜索访问的示图。如图1中例示的，内容可寻址存储器包括多个存储单元MC00至MC0n、与多个存储单元MC00至MC0n耦合的匹配线ML[0]、与匹配线ML[0]耦合的匹配线输出电路MO0和与匹配线输出电路MO0耦合的匹配信号输出线MLo0。匹配线输出电路MO0包括锁存电路LT0。锁存电路LT0的输入端耦合至匹配线ML[0]，锁存电路LT0的输出端耦合至匹配信号输出线MLo0，并且匹配输出启动信号MEN被供应到锁存电路LT0的控制端子。当匹配输出启动信号MEN被设置成诸如高电平的选择电平时，锁存电路LT0吸收匹配线ML[0]的电位，并且将所取出的电位输出到匹配信号输出线MLo0。多个存储单元MC00至MC0n耦合至搜索线对ST[0]、SB[0]至ST[n]、SB[n]。
当执行搜索访问时，确定存储在多个存储单元MC00至MC0n中的数据字(条目)与从搜索线对ST[0]、SB[0]至ST[n]、SB[n]输入的搜索字(搜索数据)是否匹配。在匹配的情况下，维持匹配线ML[0]中的诸如高电平的预充电电位。在不匹配的情况下，匹配线ML[0]中的诸如高电平的预充电电位变成诸如接地电位(GND，Vss)的低电平。变成低电平的匹配线ML[0]的电位电平被带到锁存电路LT0中，并且输出到匹配信号输出线MLo0。搜索访问的速度可被视为自供应搜索字(搜索数据)之后信号被输出到匹配信号输出线MLo0之前的速度。
从图1中理解的，包括一个条目的多个存储单元MC00至MC0n耦合至匹配线ML[0]，使得匹配线ML[0]的负荷容量相对大。例如，当数据字(条目)和搜索字(搜索数据)彼此仅相差一位时，匹配线ML[0]的负荷容量由一个存储单元放电。结果，存在搜索访问速度变慢的问题。
还存在另一个问题。当只有被布置成最远离匹配线输出电路MO0的存储单元MC00不匹配时，匹配线ML[0]的负荷容量被存储单元MC00放电，使得搜索访问速度变得最慢。
搜索访问的速度还受到多个存储单元MC00至MC0n的晶体管中的制造偏差或包括多个存储单元MC00至MC0n的数据比较部的晶体管中的制造偏差的影响。虽然匹配线ML[0]的负荷容量由包括存储单元MC00至MC0n的数据比较部的晶体管放电，但是由于包括存储单元MC00至MC0n的数据比较部的晶体管的制造偏差，导致诸如匹配线ML[0]的低电平的电平本身改变。
图2是用于说明匹配线ML[0]中的电位改变的示图。图2例示了表示在不匹配的情况下匹配线ML[0]的电位改变的模拟波形。垂直轴指示电压，水平轴指示时间。SL指示搜索线对ST[0]、SB[0]至ST[n]、SB[n]的波形，并且MEN指示匹配输出启动信号MEN的波形。ML[0]指示匹配线ML[0]的波形，MLo0指示匹配信号输出线MLo0的波形。
在图2中，当SL的波形从低电平变成高电平时，开始搜索访问。开始时，如ML[0]的波形所例示的，匹配线ML[0]的电平逐渐向着低电平改变。当MEN的波形从低电平变成高电平时，该时间点的匹配线ML[0]的电平被吸收到锁存电路LT0中，匹配信号输出线MLo0从高电平变成低电平，如MLo0的波形所例示的。
在ML[0]的波形中，波形L1和L2指示由于上述制造偏差的影响而导致的匹配线ML[0]的低电平的电位改变。波形L2指示与波形L1的情况相比制造偏差更大的情况。向着波形L2的低电平侧的变化梯度比波形L1的梯度平缓，并且波形L2的低电平的电位本身比波形L1的电位本身高。在MLo0的波形中，波形L3指示波形L1的情况下的匹配信号输出线MLo0的电位变化，波形L4指示波形L2的情况下的匹配信号输出线MLo0的电位变化。如上所述，存在的问题是，波形L4中的匹配信号输出线MLo0的电位变化时间与波形L3相比有延迟。
下文中，将参照附图来描述实施例、示例和应用例。在以下的描述中，相同的附图标记被指定用于相同的组件，并且可省略重复的描述。为了更清楚地描述附图，在某些情况下，与实际模式下的组件相比，更示意性地表示组件中的每个的宽度、厚度、形状等。这些是示例，并不限制本发明的解释。
实施例
图3是例示了根据实施例的内容可寻址存储器的配置示例的示图。
例如在半导体装置中设置内容可寻址存储器10。内容可寻址存储器10具有多个存储单元MC00至MC0n、与多个存储单元MC00至MC0n耦合的匹配线ML[0]、与匹配线ML[0]耦合的匹配线电位改变电路部MLDC、与匹配线ML[0]耦合的匹配线输出电路MO0、和与匹配线输出电路MO0耦合的匹配信号输出线MLo0。
匹配线电位改变电路部MLDC具有用于改变匹配线ML[0]的电位的电位改变电路DC0。电位改变电路DC0被设置成根据诸如第一匹配输出启动信号MAE的高电平的选择电平对匹配线ML[0]的电位进行放电或拉引(draw)。电位改变电路DC0也可被称为匹配线拉引放大电路。
匹配线电位改变电路部MLDC耦合至匹配线ML[0]的一端侧，匹配线输出电路MO0耦合至匹配线ML[0]的另一端侧。也就是说，匹配线电位改变电路部MLDC和匹配线输出电路MO0布置在其中形成有半导体装置的半导体芯片上，以便夹着与匹配线ML[0]耦合的多个存储单元MC00至MC0n。
匹配线输出电路MO0包括锁存电路LT0。锁存电路LT0的输入端耦合至匹配线ML[0]，锁存电路LT0的输出端耦合至匹配信号输出线MLo0，并且第二匹配输出启动信号MEN被供应到锁存电路LT0的控制端子。当匹配输出启动信号MEN被设置成诸如高电平的选择电平时，锁存电路LT0吸收匹配线ML[0]的电位，并且将所吸收的电位输出到匹配信号输出线MLo0。多个存储单元MC00至MC0n耦合至搜索线对ST[0]、SB[0]至ST[n]、SB[n]。第二匹配输出启动信号MEN是通过将第一匹配输出启动信号MAE延迟而获得的信号。
当执行搜索访问时，确定存储在多个存储单元MC00至MC0n中的数据字(条目)与从搜索线对ST[0]、SB[0]至ST[n]、SB[n]输入的搜索字(搜索数据)是否匹配。在匹配的情况下，维持匹配线ML[0]中的诸如高电平的预充电电位。在不匹配的情况下，匹配线ML[0]中的诸如高电平的预充电电位变成诸如接地电位(GND，Vss)的低电平。电位改变电路DCO放电或拉引匹配线ML[0]的电位，以提高改变成匹配线ML[0]的低电平的速度。
图4是根据实施例的用于说明匹配线ML[0]中的电位改变的示图。如同图2，图4例示了表示在不匹配的情况下匹配线ML[0]的电位改变的模拟波形。垂直轴指示电压，水平轴指示时间。SL指示搜索线对ST[0]、SB[0]至ST[n]、SB[n]的波形，并且MEN指示第一匹配输出启动信号MEN的波形。ML[0]指示匹配线ML[0]的波形，MLo0指示匹配信号输出线MLo0的波形。
在图4中，当SL的波形从低电平变成高电平时，开始搜索访问。因此，如ML[0]的波形所例示的，匹配线ML[0]的电平逐渐向着低电平改变。当MEN的波形从低电平变成高电平时，该时间点的匹配线ML[0]的电平被吸收到锁存电路LT0中，匹配信号输出线MLo0从高电平变成低电平，如MLo0的波形所例示的。
在ML[0]的波形中，波形L1和L2指示因上述制造偏差的影响而导致的匹配线ML[0]的低电平的电位改变。波形L2指示与波形L1的情况相比制造偏差更大的情况。波形L2在某个中点处变成波形5。波形5对应于通过匹配线电位改变电路部MLDC中的电位改变电路DC0使匹配线ML[0]变成低电平的加速度的波形，并且匹配线ML[0]的电位被放电或拉引。因此，即使在包括存储单元MC00至MC0n的数据比较部的晶体管中存在制造偏差的情况下，也可使匹配线ML[0]的低电平的电平差异几乎等于波形1的。因此，可增加内容可寻址存储器的搜索访问速度。
即使在数据字(条目)和搜索字(搜索数据)只有一位不同的情况下，由于设置了匹配线电位改变电路部MLDC中的电位改变电路DC0，因此匹配线ML[0]变成低电平的速度增加，并且内容可寻址存储器的搜索访问的速度可增加。
此外，在只有被布置成最远离匹配线输出电路MO0的存储单元MC00不匹配的情况下，通过匹配线电位改变电路部MLDC中的电位改变电路DC0使匹配线ML[0]变成低电平的速度增加，并且内容可寻址存储器的搜索访问速度可增加。
根据该实施例，通过在匹配线电位改变电路部MLDC中设置电位改变电路DC0，匹配线ML[0]变成低电平的速度增加，并且内容可寻址存储器的搜索访问速度可增加。
示例
TCAM单元的配置
图5是例示了根据示例的TCAM单元的配置示例的电路图。在图5中，TCAM单元(也被称为存储单元MC或位单元)包括两个SRAM单元(静态随机存取存储单元)11和12以及数据比较部13。SRAM单元11也被称为X单元，SRAM单元12也被称为Y单元。X单元11在变成彼此互补的一对内部存储节点ND1和ND1_1中存储一位数据(当ND1和ND1_1中的一个为“1”时，另一个变成“0”)。Y单元12在变成彼此互补的一对内部存储节点ND2和ND2_n中存储一位数据。
TCAM单元耦合至成对的位线BT和BB、成对的搜索线ST和SB、匹配线ML以及字线WLA和WLB。成对的位线BT和BB在图7中的TCAM单元阵列20的列方向(Y方向)上延伸，并且被排列在列方向上的多个TCAM单元共享。成对的搜索线ST和SB在TCAM单元阵列20的列方向(Y方向)上延伸，并且被排列在列方向上的多个TCAM单元共享。
匹配线ML在TCAM单元阵列20的行方向(X方向)上延伸，并且被排列在行方向上的多个TCAM单元共享。字线WLA和WLB在TCAM单元阵列20的行方向(X方向)上延伸，并且被排列在行方向上的多个TCAM单元共享。字线WLA和WLB也可分别被称为第一字线和第二字线。
X单元11包括反相器INV1和INV2和N沟道MOS(金属氧化物半导体)晶体管Q1和Q2。反相器INV1耦合在存储节点ND1和存储节点ND1_n之间，使得从存储节点ND1_n指向存储节点ND1的方向成为正向方向。反相器INV2与INV1并联耦合并且方向相反。MOS晶体管Q1耦合在存储节点ND1和位线BT之间。MOS晶体管Q2耦合在存储节点ND1_n和位线BB之间。MOS晶体管Q1和Q2的栅极耦合至字线WLA。
Y单元12包括反相器INV3和INV4和MOS(金属氧化物半导体)晶体管Q3和Q4。反相器INV3耦合在存储节点ND2和ND2_n之间，使得从存储节点ND2_n指向存储节点ND2的方向成为正向方向。反相器INV4与INV3并联耦合并且方向相反。MOS晶体管Q3耦合在存储节点ND2和位线BT之间。MOS晶体管Q4耦合在存储节点ND2_n和位线BB之间。MOS晶体管Q3和Q4的栅极耦合至字线WLB。
数据比较部13包括N沟道MOS晶体管Q6至Q9。MOS晶体管Q6和Q7串联耦合在作为耦合点的节点ND3与匹配线ML和接地节点GND之间。MOS晶体管Q8和Q9串联耦合在节点ND3和接地节点GND之间，并且与串联耦合的MOS晶体管Q6和Q7整体并联耦合。MOS晶体管Q6和Q8的栅极分别耦合至存储节点ND1和ND2。MOS晶体管Q7和Q9的栅极分别耦合至搜索线ST和SB。
可通过例如在图5中去除字线WLB和Y单元并且将MOS晶体管Q8的栅极耦合至X单元中的存储节点ND1来配置BCAM的存储单元。
图6是例示了图5中的X单元和Y单元中存储的内容和表格格式的TCAM单元中的数据之间的对应关系的示图。
参照图5和图6，TCAM单元可通过使用两位的SRAM单元来存储“0”、“1”和“x”(不关心)三个值。具体地，假定当“1”被存储在X单元11中的存储节点ND1中而“0”被存储在Y单元12中的存储节点ND2中时，“0”被存储在TCAM单元中。假定当“0”被存储在X单元11中的存储节点ND1中而“1”被存储在Y单元12中的存储节点ND2中时，“1”被存储在TCAM单元中。假定当“0”被存储在X单元11中的存储节点ND1中而“0”被存储在Y单元12中的存储节点ND2中时，“x”(不关心)被存储在TCAM单元中。“1”没有被存储在X单元11中的存储节点ND1和Y单元12中的存储节点ND2二者中。
在TCAM单元的配置中，当搜索数据是“1”(也就是说，搜索线ST是“1”而搜索线SB是“0”)并且TCAM单元数据是“0”(存储节点ND1是“1”而存储节点ND2是“0”)时，MOS晶体管Q6和Q7变成导通状态，使得匹配线ML的预充电电位被拉引至接地电位。当搜索数据是“0”(也就是说，搜索线ST是“0”而搜索线SB是“1”)并且TCAM单元数据是“1”(存储节点ND1是“0”而存储节点ND2是“1”)时，MOS晶体管Q8和Q9变成导通状态，使得匹配线ML的预充电电位被拉引至接地电位。也就是说，当搜索数据和TCAM数据不匹配时，匹配线ML的电位被拉引至接地电位。
相反，当输入搜索数据是“1”并且TCAM数据是“1”或“x”时，或者当搜索数据是“0”并且TCAM单元数据是“0”或“x”时(也就是说，在它们二者匹配时)，维持匹配线ML的预充电电位(电源电位VDD电平)。
如上所述，在TCAM中，只要与对应于一个条目(行)的匹配线ML耦合的所有TCAM单元的数据与输入搜索数据不匹配，就拉引积聚在匹配线ML中的电荷。
阵列的配置
图7是例示了根据示例的TCAM装置的配置的框图。例如，在半导体装置中设置TCAM装置1。在图7中，TCAM装置1包括TCAM宏单元10和优先级编码器(PREN)30。TCAM宏单元10包括TCAM单元阵列(CARY)20(也被简称为单元阵列)、包括写驱动器和读感测放大器(WD/SA)21和搜索线驱动器(SD)22的输入/输出电路部IO、匹配线输出电路部(MO)23、控制逻辑电路(CNT)24和用于驱动图5中的字线WLA和WLB的字线驱动器(WLD)25。TCAM宏单元10还包括匹配线电位改变电路部(MLDC)26。
单元阵列20包括以阵列形状(M+1行n+1列)排列的TCAM单元(MC00至MC0n、MCm0至MCmn)。例示了在行数(条目的数目)是M+1(M是正整数)而列数(条目的位数)是n+1(n是正整数)的情况下的单元阵列20。
对应于单元阵列20的每列，设置n+1个位线对(BT[0]、BB[0]至BT[n]、BB[n])和n+1个搜索线对(ST[0]、SB[0]至ST[n]、SB[n])。对应于单元阵列20的每行，设置M+1条匹配线(ML[0]至ML[M])、用于X个单元的M+1条字线(WLA[0]至WLA[M])和用于Y单元的M+1条字线(WLB[0]至WLB[M])。字线(WLA[0]至WLA[M])是第一字线，并且字线(WLB[0]至WLB[M])是第二字线。
写驱动器和读感测放大器21包括写驱动器WD和用于读取的感测放大器SA。在进行写入时，写驱动器WD经由成对的位线BT和BB向TCAM单元中的每个供应写数据。在进行读取时，用于读取的感测放大器SA放大经由成对的位线BT和BB从TCAM单元中的每个读取的数据，并且输出放大后的数据。
在进行搜索时，搜索线驱动器22经由搜索线对(ST[0]、SB[0]至ST[n]、SB[n])向TCAM单元中的每个供应搜索数据。
控制逻辑电路(CNT)24控制整个TCAM宏单元10。例如，在进行搜索时，控制逻辑电路24接收搜索命令，并且通过向搜索线驱动器(SD)22和匹配线输出电路部(MO)23输出控制信号，控制搜索线驱动器(SD)22、匹配线输出电路部(MO)23和预充电电路(第一预充电电路)PC的操作。在进行写入时，控制逻辑电路24通过将控制信号输出到写驱动器WD和字线驱动器(WLD)25来控制写驱动器WD和字线驱动器(WLD)25的操作。在进行读取时，控制逻辑电路24通过将控制信号输出到字线驱动器(WLD)25和用于读取的感测放大器SA来控制字线驱动器(WLD)25和感测放大器SA的操作。
控制逻辑电路24将第一匹配输出启动信号MAE输出到匹配线电位改变电路部(MLDC)26，并且将第二匹配输出启动信号MEN输出到匹配线输出电路部(MO)23。在控制逻辑电路24、匹配线电位改变电路部(MLDC)26和匹配线输出电路部(MO)23之中设置被供应第一匹配输出启动信号MAE和第二匹配输出启动信号MEN的线。
控制逻辑电路24向预充电电路PC输出指令预充电的预充电启动信号PCE，并且向搜索线驱动器22输出指令搜索操作或搜索访问操作的搜索线启动信号SLE。
匹配线输出电路部(MO)23具有与单元阵列的行对应的多个匹配线输出电路MO0至MOm。匹配线输出电路MO0到MOm的输入端耦合至对应的匹配线ML(ML[0]到ML[M])，并且匹配线输出电路MO0到MOm的输出端耦合至对应的匹配信号输出线MLo(MLo0至MLom)。匹配线输出电路MO0至MOm还接收第二匹配输出启动信号MEN。在进行搜索时，匹配线输出电路MO0至MOm基于对应的匹配线ML(ML[0]至ML[M])的电位来生成对应的TCAM单元数据和输入搜索数据的对应部分是否匹配的检测信号)，并且将检测信号输出到对应的匹配信号输出线MLo(MLo0至MLom)。在该示例中，匹配线输出电路MO0至MOm中的每个包括用于在进行搜索时将对应的匹配线ML[0]至ML[M]设置成预充电电位的预充电电路PC。
匹配线电位改变电路部(MLDC)26具有与单元阵列的多行对应的多个电位改变电路(匹配线拉引放大电路)DC0至DCm。电位改变电路DC0至DCm分别耦合至对应的匹配线ML(ML[0]至ML[M])，并且接收第一匹配输出启动信号MAE。根据第一匹配输出启动信号MAE的诸如高电平的选择电平，设置电位改变电路DC0至DCm来放电或拉引匹配线ML(ML[0]至ML[M])的电位。电位改变电路DC0至DCm也可被称为匹配线电位拉引电路或匹配线电位放电电路。匹配线电位改变电路(MLDC)26布置在TCAM单元阵列(CARY)20和字线驱动器(WLD)25之间。TCAM单元阵列(CARY)20布置在匹配线电位改变电路部(MLDC)26和匹配线输出电路部(MO)23之间。
在多条匹配信号输出线MLo0至MLom中的一些被设置成指示在正常操作中进行搜索时的匹配的信号电平的情况下，设置优先级编码器(PREN)30来按照预定优先级来选择一条匹配信号输出线。
图8是例示了根据示例的与TCAM宏单元的一个条目对应的电路示例的示图。图8例示了匹配线ML[0]、与匹配线ML[0]的一端耦合的匹配线电位改变电路(MLDC)26中的电位改变电路(匹配线拉引放大电路)DC0、与匹配线ML[0]的另一端耦合的匹配线输出电路部(MO)23的匹配线输出电路MO0和预充电电路PC。多个TCAM单元(MC00至MC0n)耦合至匹配线ML[0]，并且搜索线对(ST[0]、SB[0]至ST[n]、SB[n])耦合至多个TCAM单元(MC00至MC0n)。在图8中，为了简化附图，未示出位线对(BT[0]、BB[0]至BT[n]、BB[n])、字线WLA[0]和字线WLB[0]。其他条目也以类似于图8例示的电路示例的方式被包括在内。
匹配线输出电路MO0包括反相器电路IV1至IV4，并且锁存电路LT0被反相器电路IV1和IV2包括。锁存电路LT0的输入端经由反相器电路IV3耦合至匹配线ML[0]。锁存电路LT0的输出端经由反相器电路IV4耦合至匹配信号输出线MLo0。反相器电路IV2和IV3的操作受第二匹配输出启动信号MEN和反相器电路IV5所生成的第二匹配输出启动信号MEN的反转信号的控制。第二匹配输出启动信号MEN是通过用延迟元件DL1和DL2将第一匹配输出启动信号MAE延迟而获得的信号。当第二匹配输出启动信号MEN被设置成诸如高电平的选择电平时，反相器电路IV3被设置成导通状态，反相器电路IV2被设置成截止状态，并且匹配线ML[0]的电平被带到锁存电路LT0中。当第二匹配输出启动信号MEN被设置成诸如低电平的非选择电平时，反相器电路IV3被设置成截止状态，反相器电路IV2被设置成导通状态，并且匹配线ML[0]的电平被保持在锁存电路LT0中。
预充电电路PC被包括在P沟道MOS晶体管PM4中。P沟道MOS晶体管PM4被设置成将匹配线ML[0]充电至诸如高电平的预充电电位。P沟道MOS晶体管PM4的栅极接收例如预充电启动信号PCE。预充电启动信号PCE被设置成诸如指令进行搜索操作或搜索访问操作的搜索线启动信号SLE的反转信号的信号。也就是说，当不执行搜索操作或搜索访问操作时，预充电启动信号PCE被设置成诸如低电平的选择电平，并且预充电电路PC对匹配线ML[0]进行预充电。另一方面，在搜索操作或搜索访问操作的情况下，预充电启动信号PCE被设置成诸如高电平的非选择电平，并且预充电电路PC停止匹配线ML[0]的预充电。
电位改变电路(匹配线拉引放大电路)DC0包括P沟道MOS晶体管PM1和其栅极与匹配线ML[0]耦合的N沟道MOS晶体管NM1以及N沟道MOS晶体管NM2。P沟道MOS晶体管PM1和N沟道MOS晶体管NM1和NM2的源极-漏极路径串联耦合在诸如电源电位的第一参考电位Vcc和诸如接地电位的第二参考电位Vss之间。N沟道MOS晶体管NM2的栅极耦合至OR电路OR1的输出端，并且接收第一延迟匹配输出启动信号MAE1。OR电路OR1接收第一匹配输出启动信号MAE和由延迟元件DL1延迟的第二延迟匹配输出启动信号MAE2。
电位改变电路DC0在第一参考电位Vcc和第二参考电位Vss之间还包括其源极-漏极路径串联耦合的P沟道MOS晶体管PM2、N沟道MOS晶体管NM3和N沟道MOS晶体管NM4。P沟道MOS晶体管PM2和N沟道MOS晶体管NM3之间的公共耦合节点耦合至匹配线ML[0]。P沟道MOS晶体管PM2和N沟道MOS晶体管NM3的栅极耦合至P沟道MOS晶体管PM1和N沟道MOS晶体管NM1的公共耦合节点MLB(P沟道MOS晶体管PM1和N沟道MOS晶体管NM1的漏极)。N沟道MOS晶体管NM4的栅极接收通过用延迟元件DL1将第一匹配输出启动信号MAE延迟而生成的第二延迟匹配输出启动信号MAE2。
电位改变电路DC0也包括P沟道MOS晶体管PM3。P沟道MOS晶体管PM3的源极-漏极路径耦合在第一参考电位Vcc和公共耦合节点MLB之间，并且P沟道MOS晶体管PM3的栅极接收第一延迟匹配输出启动信号MAE1。
接下来，将参照图9和图10来描述电位改变电路DC0的操作。
图9是例示匹配线ML[0]维持高电平的情况的示图，并且图10是例示匹配线ML[0]转变为低电平的情况的示图。
在图9中，通过搜索线启动信号SLE从低电平到高电平的改变，开始搜索访问。当存储在多个存储单元MC00至MC0n中的数据字(条目)与从搜索线对ST[0]、SB[0]至ST[n]、SB[n]输入的搜索字(搜索数据)匹配时，匹配线ML[0]维持诸如高电平的预充电电位。
此后，第一延迟匹配输出启动信号MAE1从低电平转变为高电平，随后，第二延迟匹配输出启动信号MAE2从低电平转变为高电平。
通过第一延迟匹配输出启动信号MAE1的高电平，P沟道MOS晶体管PM3从导通状态转变为截止状态。N沟道MOS晶体管NM2从截止状态转变为导通状态。通过该操作，P沟道MOS晶体管PM1和N沟道MOS晶体管NM1按照匹配线ML[0]的高电平被设置成截止状态和导通状态，使得公共耦合节点MLB逐渐转变为低电平，如虚线所指示的。此时，通过第二延迟匹配输出启动信号MAE2的高电平，N沟道MOS晶体管NM4从截止状态转变为导通状态。结果，P沟道MOS晶体管PM2和N沟道MOS晶体管NM3因公共耦合节点MLB的低电平被设置成导通状态和截止状态，并且匹配线ML[0]维持诸如高电平的预充电电位。此后，根据第二匹配输出启动信号MEN从低电平转变为高电平，锁存电路LT0吸收匹配线ML[0]的高电平并保持它，并且保持在锁存电路LT0中的高电平被输出到匹配信号输出线MLo0。
在图10中，通过搜索线启动信号SLE从低电平到高电平的改变，开始搜索访问。当存储在多个存储单元MC00至MC0n中的数据字(条目)与从搜索线对ST[0]、SB[0]至ST[n]、SB[n]输入的搜索字(搜索数据)不匹配时，匹配线ML[0]从诸如高电平的预充电电位逐渐转变为低电平。
此后，第一延迟匹配输出启动信号MAE1从低电平转变为高电平，随后，第二延迟匹配输出启动信号MAE2从低电平转变为高电平。
通过第一延迟匹配输出启动信号MAE1的高电平，P沟道MOS晶体管PM3从导通状态转变为截止状态。N沟道MOS晶体管NM2从截止状态转变为导通状态。通过该操作，P沟道MOS晶体管PM1和N沟道MOS晶体管NM1按照匹配线ML[0]的电平转变被设置成弱导通状态和弱截止状态，使得公共耦合节点MLB的电平转变为比高电平略低的电平，如虚线所指示的。此时，通过第二延迟匹配输出启动信号MAE2的高电平，N沟道MOS晶体管NM4从截止状态转变为导通状态。结果，P沟道MOS晶体管PM2和N沟道MOS晶体管NM3因公共耦合节点MLB的弱高电平被设置成截止状态和导通状态，并且通过高速放电或拉引使匹配线ML[0]的电平转变为低电平。也就是说，通过第二延迟匹配输出启动信号MAE2，另外地驱动匹配线ML[0]。此后，根据第二匹配输出启动信号MEN从低电平转变为高电平，锁存电路LT0吸收匹配线ML[0]的低电平并保持它，并且保持在锁存电路LT0中的低电平被输出到匹配信号输出线MLo0。
如图10中例示的，通过高速放电或拉引，电位改变电路DC0将匹配线ML[0]的电平转变为低电平。因此，搜索访问的速度不受放电匹配线ML[0]的负荷容量的存储单元的数量或位置的影响。搜索访问的速度没有受到多个存储单元MC00至MC0n中的晶体管中的制造偏差或包括多个存储单元MC00至MC0n的数据比较部的晶体管中的制造偏差的影响。
图11是例示图8中的N沟道MOS晶体管NM1和NM2中的制造偏差的影响的示图，图12是例示图8中的N沟道MOS晶体管NM3和NM4中的制造偏差的影响的示图。
在图8中，由虚线的矩形形状(a)包围的N沟道MOS晶体管NM1和NM2是当搜索结果指示匹配时用于放电公共耦合节点MLB的电位的晶体管。当在N沟道MOS晶体管NM1和NM2中出现制造偏差时，如图11中例示的，公共耦合节点MLB从高电平转变成低电平的速度从波形L6变成波形L7。也就是说，公共耦合节点MLB的转变速度变慢。因此，当公共耦合节点MLB如线L7所例示地转变时，在某些情况下，在第二延迟匹配输出启动信号MAE2从低电平转变成高电平时出现错误操作。
另一方面，在图8中，由虚线的矩形形状(b)包围的N沟道MOS晶体管NM3和NM4是当搜索结果指示不匹配时用于高速放电匹配线ML[0]的电位的晶体管。当在N沟道MOS晶体管NM3和NM4中出现制造偏差时，如图12中例示的，匹配线ML[0]从高电平转变成低电平的速度从波形L8变成波形L9。也就是说，匹配线ML[0]的转变速度变慢，匹配线ML[0]的电位的放电或拉引变慢，所以搜索访问速度增加的可能性有限。
作为针对参照图11和图12描述的问题的措施，N沟道MOS晶体管NM1和NM2中的每个的栅极长度(Lg1)被设置成比N沟道MOS晶体管NM3和NM4中的每个的栅极长度(Lg2)长(Lg1>Lg2)。N沟道MOS晶体管NM3和NM4中的每个的栅极宽度(Wg2)被设置成比N沟道MOS晶体管NM1和NM2中的每个的栅极宽度(Wg1)宽(Wg2>Wg1)。
由于在直接接收缓慢操作的匹配线ML[0]的电位的(a)中的晶体管NM1和NM2的操作余量由于因偏差引起的阈值波动而改变，因此通过增加晶体管NM1和NM2的栅极长度，偏差减小。另一方面，为了高速操作匹配线ML[0]的大负荷容量，在驱动匹配线ML[0]的(b)中的晶体管NM3和NM4的栅极宽度增加。
如上所述，通过增加N沟道MOS晶体管NM1和NM2中的每个的栅极长度，可减少N沟道MOS晶体管NM1和NM2中的局部制造偏差带来的影响。通过将N沟道MOS晶体管NM3和NM4中的每个的栅极宽度加宽，可增加匹配线ML[0]的转变速度。
图13是例示栅极长度和栅极宽度之间的关系的示图。
在图13中，绘制了存储单元区Rmc、图8中的N沟道MOS晶体管NM1和NM2的形成区域Ra以及图8中的N沟道MOS晶体管NM3和NM4的形成区域Rb。在区域Rmc、Ra和Rb的每个中，相对于在匹配线ML[0]侧的区域RML[0]和匹配线ML[1]侧的区域RML[1]，绘制栅极图案(GM、G1、G2、GP0、G3、G4和GP1)和N型杂质层图案(N1、N2和N3)。N沟道MOS晶体管NM1、NM2、NM3和NM4是平面型MOS晶体管，并且N型杂质层图案(N1、N2和N3)是成为N沟道MOS晶体管的源极或漏极的区域。
为了避免复杂性，示例性地，在区域RML[0]侧，将主要描述栅极的间隔(节距)的符号(p1、p2和p3)。在区域RML[1]侧，将主要描述栅极宽度和栅极长度的符号。栅极的间隔(间距)表示一对栅极图案中的一个的中心和另一个栅极图案的中心之间的间隔。
图13例示在由单晶硅制成的半导体衬底中形成的N沟道MOS晶体管的布局，并且在N型杂质层图案(N1、N2和N3)的外部形成由氧化硅等制成的绝缘膜。栅极(GM、G1、G2、GP0、G3、G4和GP1)由例如多晶硅膜形成。在N型杂质层图案(N2和N3)中，写入内部的符号(Vss、MLB[0]、MLB[1]、ML[0]和ML[1])指示与N型杂质层图案耦合的信号线或耦合节点。在图13中，MLB[0]表示图8中的公共耦合节点MLB，MLB[1]表示与匹配线ML[1]耦合的电位改变电路DC1的公共耦合节点MLB。
在存储单元区域Rmc中，例示了两个存储单元MC的区域。在存储单元MC的区域中的每个中，示例性例示了四个N沟道MOS晶体管的四个栅极GM。在每个栅极GM中，栅极宽度被表示为Wg3，栅极长度被表示为Lg2。N1表示N型杂质层图案。四个栅极GM的间隔(节距)中的每个都是距离p2。
在区域Ra中，例示了图8中的部分(a)中的N沟道MOS晶体管NM1和NM2的图案。例示了N沟道MOS晶体管NM1的栅极G1、N沟道MOS晶体管NM2的栅极G2和栅极图案GP0。栅极G1和G2中的每个具有栅极宽度Wg1和栅极长度Lg1。N2表示N型杂质层图案。栅极G1、G2和Gp0的间隔(节距)是比距离p2宽的距离p1(p1>p2)。
在区域Rb中，例示了图8中的部分(b)中的N沟道MOS晶体管NM3和NM4的图案。例示了N沟道MOS晶体管NM3的栅极G3、N沟道MOS晶体管NM4的栅极G4和栅极图案GP1。栅极G3和G4中的每个具有栅极宽度Wg2和栅极长度Lg2。N3表示杂质层图案。栅极G3、G4和Gp1的间隔(节距)是距离p2(p1>p2)。
栅极G3、G4和GP1的间隔(p2)与栅极GM的间隔(p2)相同。另一方面，由于栅极长度Lg1比栅极长度Lg2长，因此栅极G1、G2、GP0的间隔(p1)不同，但是进行布局，使得高度变成与存储单元MC的高度相同的高度。栅极宽度具有诸如Wg1≤Wg3<Wg2的关系。
因此，通过增加N沟道MOS晶体管NM1和NM2中的每个的栅极长度，可减少N沟道MOS晶体管NM1和NM2中的局部制造偏差的影响。通过增加N沟道MOS晶体管NM3和NM4中的每个的栅极宽度，可增加匹配线ML[0]的转变速度。
图14是例示将图13的技术思路应用于鳍型晶体管(FinFET)的情况的示图。
在存储单元区域Rmc中，例示了两个存储单元MC的区域。在存储单元MC的区域中的每个中，示例性例示了四个N沟道MOS晶体管的四个栅极GM。在每个栅极GM中，栅极宽度被表示为Wg3，栅极长度被表示为Lg5。栅极GM的间隔(节距)是距离p3。fm1、fm2和fm3表示鳍。在该示例中，三个鳍fm1、fm2和fm3用于存储单元MC。三个鳍fm1、fm2和fm3的间隔(节距)是距离4。
在区域Ra中，例示了图8中的部分(a)中的N沟道MOS晶体管NM1和NM2的图案。例示了N沟道MOS晶体管NM1的栅极G1、N沟道MOS晶体管NM2的栅极G2和栅极图案GP0。栅极G1和G2中的每个具有栅极宽度Wg3和栅极长度Lg4。栅极长度Lg4比栅极长度Lg5长(Lg4>Lg5)。栅极G1、G2和Gp0的间隔(节距)是距离p3。fa1和fa2是鳍，并且在该示例中，两个鳍fa1和fa2用于N沟道MOS晶体管NM1和NM2。两个鳍fa1和fa2的间隔(节距)是距离p4。N沟道MOS晶体管NM1和NM2具有通过使用两个鳍fa1和fa2并联耦合的两对晶体管的配置。N沟道MOS晶体管NM1和NM2中的每个的栅极宽度是Wg3×2。
在区域Rb中，例示了图8中的部分(b)中的N沟道MOS晶体管NM3和NM4的图案。例示了N沟道MOS晶体管NM3的栅极G3、N沟道MOS晶体管NM4的栅极G4和栅极图案GP1。栅极G3和G4中的每个具有栅极宽度Wg3和栅极长度Lg5。栅极G3、G4和Gp1的间隔(节距)是距离p3。fb1、fb2、fb3和fb4是鳍。在该示例中，四个鳍fb1、fb2、fb3和fb4用于N沟道MOS晶体管NM3和NM4。四个鳍fb1、fb2、fb3和fb4的间隔(节距)是距离p4。N沟道MOS晶体管NM3和NM4具有通过使用四个鳍fb1、fb2、fb3和fb4并联耦合的四对晶体管，并且栅极宽度增加的配置。也就是说，N沟道MOS晶体管NM3和NM4中的每个的栅极宽度是Wg5×4。
区域Rcm、Ra和Rb中的栅极的间隔(p3)相同，并且鳍(fm1至fm3、fa1、fa2和fb1至fb4)的间隔(p4)也相同。另外，鳍(fm1至fm3、fa1、fa2和fb1至fb4)的宽度与描述为Wg3的宽度相同。在该示例中，鳍的数量是两个(区域Ra)<三个(区域Rmc)<四个(区域Rb)。优选地，(区域Ra中的鳍的数量)≤(区域Rmc中的鳍的数量)<(区域Rb中的鳍的数量)的关系是优选的。图14中的鳍fm1至fm3、fa1、fa2和fb1至fb4的宽度与描述为Wg3的宽度相同。
如上所述，在不超过区域Rmc、Ra和Rb中的栅极的间隔p3的范围内，N沟道MOS晶体管NM1和NM2中的每个的栅极长度Lg4比栅极长度Lg5长(Lg4>Lg5)。利用该布置，可减少N沟道MOS晶体管NM1和NM2中的局部制造偏差带来的影响。为了进一步减少偏差，通过使用两个鳍fa1和fa2将晶体管按多级耦合。
另一方面，N沟道MOS晶体管NM3和NM4具有使用四个鳍fb1、fb2、fb3和fb4并联耦合的四对晶体管的配置。通过相应增加N沟道MOS晶体管NM3和NM4的栅极宽度，可增加匹配线ML[0]的转变速度。
图15是概念性地例示了鳍型晶体管FinFET的结构的示图。参照图15，将描述参考图14描述的鳍型晶体管的配置以及晶体管的栅极宽度和栅极长度。例如，FinFET具有硅衬底60、在硅衬底60上方形成的绝缘膜61、在其上方没有形成绝缘膜61的硅衬底60上方形成的硅制成的鳍62、形成在鳍62的顶面和侧面上的栅极绝缘膜63和通过多晶硅膜延伸从而覆盖栅极绝缘膜63而形成的栅极(G)64。在鳍62中，被栅极绝缘膜63覆盖的部分是鳍型晶体管FinFET的沟道区域，而其他部分是鳍型晶体管FinFET的源区和漏区。鳍62是图14中的鳍fm1至fm3、fa1、fa2和fb1至fb4中的任一个。FinFET的栅极长度Lg是栅极G的宽度。当鳍62的高度是H并且鳍62的宽度是W时，鳍型晶体管FinFET的栅极宽度Wg被表示为Wg＝W+2H。也就是说，考虑到鳍fm1至fm3、fa1、fa2和fb1至fb4的高度和宽度，例示了图14中的栅极宽度Wg3。
如图13和图14中例示的，在增加直接接收匹配线ML[0]的N沟道MOS晶体管NM1和NM2(参照图8中的(a))的栅极长度以便减少制造偏差影响的情况下，N沟道MOS晶体管NM1和NM2的栅极容量增加。因此，公共耦合节点MLB的驱动定时相当延迟。因此，有必要将第二延迟匹配输出启动信号MAE2从低电平转变为高电平的定时或相应的驱动定时延迟。通过将用于延迟第二延迟匹配输出启动信号MAE2的用于延迟元件DL1(参照图8中的(c))的晶体管的元件布局调节成N沟道MOS晶体管NM1和NM2的元件布局，可提高对PVT(处理/电压/温度)变化的抵抗力。
下文中，将参照附图来描述对PVT变化的抵抗力的提高。
图16是图8中的延迟元件DL1的电路图。图17是例示了延迟元件的布局的示图。
如图16中例示的，在该示例中，延迟元件DL1被三个延迟级DLY1至DLY3包括。延迟级DLY1至DLY3中的每个包括P沟道MOS晶体管PMd、N沟道MOS晶体管NMd1和NMd2以及反相器电路IVd。P沟道MOS晶体管PMd和N沟道MOS晶体管NMd1和NMd2的源极-漏极路径串联耦合在第一电源电位Vcc和第二电源电位Vss之间，并且它们的栅极被共同耦合。P沟道MOS晶体管PMd和N沟道MOS晶体管NMd2的公共耦合节点耦合至反相器电路IVd的输入端。在延迟级DLY1至DLY3中的每个中，主信号被N沟道MOS晶体管NMd1和NMd2延迟。
图17例示了作为N沟道MOS晶体管NM1和NM2的形成区域的区域Ra和作为N沟道MOS晶体管NMd1和NMd2的形成区域的区域Rc的元件布局。通过提取图13中的区域Ra中的部分来例示区域Ra。因此，将不再重复详细描述。
在区域Rc中，绘制N沟道MOS晶体管NMd1和NMd2的栅极Gd1和Gd2以及N型杂质层图案N5。
如从在图17中理解的，N沟道MOS晶体管NMd1和NMd2中的每个的栅极长度Lg1和栅极宽度Wg1与N沟道MOS晶体管NM1和NM2的栅极长度和栅极宽度相同。栅极的间隔(p1)也是相同的。
利用该配置，可减小由第二延迟匹配输出启动信号MAE2的定时改变的全局变化引起的TCAM宏单元10的操作余量的劣化。也就是说，可提高搜索操作的操作余量。
N沟道MOS晶体管NMd1和NMd2可由参照图14描述的鳍型晶体管FinFET来配置。在这种情况下，N沟道MOS晶体管NMd1和NMd2的栅极图案和鳍数量被设置成与图14中的区域Ra中例示的N沟道MOS晶体管NM1和NM2的栅极图案G1和G2和鳍fa1和fa2相同。
变形1
图18是例示了根据变形的与TCAM宏单元的一个条目对应的电路示例的示图。图18中例示的TCAM宏单元10a具有通过将预充电电路(第二预充电电路)PC1添加到图8中的TCAM宏单元10中而获得的配置。预充电电路PC1的配置和操作与预充电电路(第一预充电电路)PC的配置和操作相同。除了预充电电路PC1之外的配置与图8的配置相同。该示例中描述的内容可应用于图18的情况。
所添加的预充电电路PC1被布置在匹配线ML[0]中，靠近电位改变电路DC0。预充电电路PC被布置在匹配线ML[0]中，靠近匹配线输出电路MO0。因此，通过预充电电路PC和PC1从两侧对匹配线ML[0]进行预充电。
具体地，预充电电路PC1被耦合至匹配线ML[0]的一端，并且从匹配线ML[0]的一端侧将匹配线ML[0]预充电至诸如高电平的预充电电位。另一方面，预充电电路PC被耦合至匹配线ML[0]的另一端侧，并且从匹配线ML[0]的另一端侧将匹配线ML[0]预充电至诸如高电平的预充电电位。也就是说，通过预充电电路PC的预充电电流I1的流动方向和通过预充电电路PC1的预充电电流I2的流动方向彼此相反。
在布线电迁移(EM)中，通过使电流不仅在一个方向上而且在另一个方向上流动，使移动的金属返回到原始位置并且EM电阻提高。在TCAM宏单元10a中，当驱动匹配线ML的存储单元MC处于远离预充电电路的位置时，电流路径变成仅在一个方向上，使得不能改进EM电阻。为了解决这个问题，预充电电路(PC和PC1)耦合在匹配线ML的两端处。利用该配置，改进了TCAM宏单元的EM电阻。
另外，在通过从图18的配置中去除电位改变电路DC0而获得的配置中，可获得将预充电电路(PC和PC1)耦合在匹配线ML的两端的情况下的效果。
应用例
图19是根据应用例的半导体装置的示意性框图。
半导体装置IC具有两个TCAM宏单元TCAM1和TCAM2。半导体装置IC还包括中央处理单元CPU、外围电路PERI、存储装置RAM和输入/输出接口IF。
TCAM宏单元TCAM1是参照图3至图18描述的TCAM宏单元10(或10a)。也就是说，TCAM宏单元10具有匹配线电位改变电路部(MLDC)26。另一方面，TCAM宏单元TCAM2是没有如参照图1描述的匹配线电位改变电路部(MLDC)26的TCAM宏单元。例如，可通过去除图3、图7和图8中的匹配线电位改变电路部(MLDC)26和电位改变电路DC0来配置TCAM宏单元TCAM2。
包括在TCAM宏单元TCAM1中的匹配线ML的长度和TCAM宏单元TCAM2中的匹配线ML的长度不同。包括在TCAM宏单元TCAM1中的匹配线ML1的长度L10比包括在TCAM宏单元TCAM2中的匹配线ML2的长度L11长(L10>L11)。
当在半导体装置IC中安装多个内置TCAM宏单元时，通常，位宽度(条目的位数)不是一种。当位宽度(条目的位数)小时，匹配线ML的负荷容量不可避免地降低，使得不必设置匹配线电位改变电路部(MLDC)26。在应用例中，在条目的位数大的配置的TCAM宏单元中，采用设置有匹配线电位改变电路部(MLDC)26的TCAM宏单元TCAM1。另一方面，在条目的位数小的配置的TCAM宏单元中，采用不包括匹配线电位改变电路部(MLDC)26的小位配置的TCAM宏单元TCAM2。因此，通过在半导体装置IC中混合设置TCAM宏单元TCAM1和TCAM2，可实现具有低功耗和较小面积的半导体装置IC。
虽然以上基于实施例具体描述了发明人所实现的本发明，但是显而易见，本发明不限于实施例和示例，可进行各种修改。

Claims (17)

1.一种内容可寻址存储器，包括：
多个存储单元；
匹配线，所述匹配线耦合至所述多个存储单元；
搜索线，所述搜索线耦合至所述多个存储单元中的每个；
匹配线输出电路，所述匹配线输出电路耦合至所述匹配线；以及
电位改变电路，所述电位改变电路耦合至所述匹配线并且改变所述匹配线的电位。
2.根据权利要求1所述的内容可寻址存储器，
其中，所述多个存储单元被布置在所述电位改变电路和所述匹配线输出电路之间。
3.根据权利要求1所述的内容可寻址存储器，还包括：
字线，所述字线耦合至所述多个存储单元中的每个；以及
字线驱动器，所述字线驱动器耦合至所述字线，
其中，所述电位改变电路被设置在所述字线驱动器和所述多个存储单元之间。
4.根据权利要求1所述的内容可寻址存储器，
其中，所述多个存储单元中的每个是TCAM单元。
5.一种半导体装置，包括：
匹配线；
多个存储单元，所述多个存储单元耦合至所述匹配线；
输出电路，所述输出电路耦合至所述匹配线；以及
匹配线拉引放大电路，所述匹配线拉引放大电路耦合至所述匹配线并且用于拉引所述匹配线的电位，
其中，所述多个存储单元被布置在所述匹配线拉引放大电路和所述输出电路之间。
6.根据权利要求5所述的半导体装置，
其中，所述匹配线拉引放大电路包括：
第一P沟道MOS晶体管，所述第一P沟道MOS晶体管的栅极耦合至所述匹配线；
第一N沟道MOS晶体管，所述第一N沟道MOS晶体管的栅极耦合至所述匹配线；
第二N沟道MOS晶体管；
第二P沟道MOS晶体管，所述第二P沟道MOS晶体管的栅极耦合至所述第一P沟道MOS晶体管和所述第一N沟道MOS晶体管的公共耦合节点；
第三N沟道MOS晶体管，所述第三N沟道MOS晶体管的栅极耦合至所述公共耦合节点；以及
第四N沟道MOS晶体管，
其中，所述第一P沟道MOS晶体管、所述第一N沟道MOS晶体管和所述第二N沟道MOS晶体管的源极-漏极路径串联耦合在第一参考电位和第二参考电位之间，
其中，所述第二P沟道MOS晶体管、所述第三N沟道MOS晶体管和所述第四N沟道MOS晶体管的源极-漏极路径串联耦合在所述第一参考电位和所述第二参考电位之间，并且
其中，所述第二P沟道MOS晶体管和所述第三N沟道MOS晶体管之间的公共耦合节点耦合至所述匹配线。
7.根据权利要求6所述的半导体装置，
其中，所述第一N沟道MOS晶体管和所述第二N沟道MOS晶体管的栅极长度比所述第三N沟道MOS晶体管和所述第四N沟道MOS晶体管的栅极长度长。
8.根据权利要求6所述的半导体装置，
其中，所述第三N沟道MOS晶体管和所述第四N沟道MOS晶体管的栅极宽度比所述第一N沟道MOS晶体管和所述第二N沟道MOS晶体管的栅极宽度宽。
9.根据权利要求7所述的半导体装置，
其中，所述第一N沟道MOS晶体管、所述第二N沟道MOS晶体管、所述第三N沟道MOS晶体管和所述第四N沟道MOS晶体管是FinFET。
10.根据权利要求8所述的半导体装置，
其中，所述第一N沟道MOS晶体管、所述第二N沟道MOS晶体管、所述第三N沟道MOS晶体管和所述第四N沟道MOS晶体管是FinFET。
11.根据权利要求7所述的半导体装置，还包括与所述第四N沟道MOS晶体管的栅极耦合的延迟元件，
其中，所述延迟元件包括第五N沟道MOS晶体管和第六N沟道MOS晶体管，并且
其中，所述第一N沟道MOS晶体管和所述第二N沟道MOS晶体管的栅极长度等于所述第五N沟道MOS晶体管和所述第六N沟道MOS晶体管的栅极长度。
12.根据权利要求8所述的半导体装置，还包括与所述第四N沟道MOS晶体管的栅极耦合的延迟元件，
其中，所述延迟元件包括第五N沟道MOS晶体管和第六N沟道MOS晶体管，并且
其中，所述第一N沟道MOS晶体管和所述第二N沟道MOS晶体管的栅极宽度等于所述第五N沟道MOS晶体管和所述第六N沟道MOS晶体管的栅极宽度。
13.根据权利要求11所述的半导体装置，
其中，所述第一N沟道MOS晶体管、所述第二N沟道MOS晶体管、所述第五N沟道MOS晶体管和所述第六N沟道MOS晶体管是FinFET。
14.根据权利要求12所述的半导体装置，
其中，所述第一N沟道MOS晶体管、所述第二N沟道MOS晶体管、所述第五N沟道MOS晶体管和所述第六N沟道MOS晶体管是FinFET。
15.根据权利要求5所述的半导体装置，还包括：
第一预充电电路，所述第一预充电电路耦合至所述匹配线的一端；以及
第二预充电电路，所述第二预充电电路耦合至所述匹配线的另一端。
16.一种半导体装置，包括第一内容可寻址存储器和第二内容可寻址存储器，
其中，所述第一内容可寻址存储器包括：
多个第一存储单元；
第一匹配线，所述第一匹配线耦合至所述多个第一存储单元；
第一搜索线，所述第一搜索线耦合至所述多个第一存储单元中的每个；
第一匹配线输出电路，所述第一匹配线输出电路耦合至所述第一搜索线；以及
电位改变电路，所述电位改变电路耦合至所述第一搜索线并且改变所述第一搜索线的电位，并且
其中，所述第二内容可寻址存储器包括：
多个第二存储单元；
第二匹配线，所述第二匹配线耦合至所述多个第二存储单元；
第二搜索线，所述第二搜索线耦合至所述多个第二存储单元中的每个；以及
第二匹配线输出电路，所述第二匹配线输出电路耦合至所述第二搜索线。
17.根据权利要求16所述的半导体装置，
其中，所述第一匹配线比所述第二匹配线长。
CN201810533547.6A 2017-05-30 2018-05-29 内容可寻址存储器和半导体装置 Pending CN108986868A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-106507 2017-05-30
JP2017106507A JP2018206452A (ja) 2017-05-30 2017-05-30 内容参照メモリ及び半導体装置

Publications (1)

Publication Number Publication Date
CN108986868A true CN108986868A (zh) 2018-12-11

Family

ID=62492418

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810533547.6A Pending CN108986868A (zh) 2017-05-30 2018-05-29 内容可寻址存储器和半导体装置

Country Status (6)

Country Link
US (1) US10600483B2 (zh)
EP (1) EP3410438B1 (zh)
JP (1) JP2018206452A (zh)
KR (1) KR20180131416A (zh)
CN (1) CN108986868A (zh)
TW (1) TW201911313A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110993005A (zh) * 2019-12-11 2020-04-10 海光信息技术有限公司 电路结构、芯片、训练方法及训练装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102320114B1 (ko) 2017-06-21 2021-11-01 주식회사 엘지화학 파우치형 이차전지에 적용되는 전류 차단구조
JP7431107B2 (ja) 2020-06-01 2024-02-14 ルネサスエレクトロニクス株式会社 半導体装置
CN114649005A (zh) * 2021-02-09 2022-06-21 台湾积体电路制造股份有限公司 存储器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101866686A (zh) * 2004-09-15 2010-10-20 瑞萨电子株式会社 半导体集成电路器件
CN101989452A (zh) * 2009-08-03 2011-03-23 瑞萨电子株式会社 内容可寻址存储器
US20150348628A1 (en) * 2014-05-27 2015-12-03 Renesas Electronics Corporation Semiconductor integrated circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515884B1 (en) * 2001-12-18 2003-02-04 Cypress Semiconductor Corporation Content addressable memory having reduced current consumption
US20070247885A1 (en) * 2006-04-25 2007-10-25 Renesas Technology Corp. Content addressable memory
JP2011181147A (ja) * 2010-03-02 2011-09-15 Renesas Electronics Corp 連想記憶装置
JP2013191255A (ja) * 2012-03-14 2013-09-26 Renesas Electronics Corp 内容参照メモリシステム
JP5893465B2 (ja) * 2012-03-27 2016-03-23 ルネサスエレクトロニクス株式会社 連想記憶装置
US20140369103A1 (en) * 2013-06-14 2014-12-18 Mediatek Inc. Content addressable memory cells and ternary content addressable memory cells
US9082484B1 (en) * 2013-12-23 2015-07-14 International Business Machines Corporation Partial update in a ternary content addressable memory
JP6533129B2 (ja) 2015-08-28 2019-06-19 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101866686A (zh) * 2004-09-15 2010-10-20 瑞萨电子株式会社 半导体集成电路器件
CN101989452A (zh) * 2009-08-03 2011-03-23 瑞萨电子株式会社 内容可寻址存储器
US20150348628A1 (en) * 2014-05-27 2015-12-03 Renesas Electronics Corporation Semiconductor integrated circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110993005A (zh) * 2019-12-11 2020-04-10 海光信息技术有限公司 电路结构、芯片、训练方法及训练装置
CN110993005B (zh) * 2019-12-11 2021-03-26 海光信息技术股份有限公司 电路结构、芯片、训练方法及训练装置

Also Published As

Publication number Publication date
US10600483B2 (en) 2020-03-24
TW201911313A (zh) 2019-03-16
EP3410438A1 (en) 2018-12-05
JP2018206452A (ja) 2018-12-27
EP3410438B1 (en) 2021-05-19
US20180350438A1 (en) 2018-12-06
KR20180131416A (ko) 2018-12-10

Similar Documents

Publication Publication Date Title
KR100429945B1 (ko) 반도체집적회로장치
CN101174455B (zh) 静态随机存取存储单元
CN108986868A (zh) 内容可寻址存储器和半导体装置
KR940000613B1 (ko) 반도체메모리회로장치
CN101329901B (zh) 位元线感测放大器及其实施方法
CA2266062C (en) Dynamic content addressable memory cell
US8605478B2 (en) Semiconductor device
US7701794B2 (en) Semiconductor memory device
US20080130383A1 (en) Semiconductor memory device
CN105070315B (zh) Sram存储单元、sram电路及其读写方法
JP4072127B2 (ja) 半導体集積回路
US10644009B2 (en) Semiconductor memory device
JP2019033161A (ja) 半導体記憶装置
US7986547B2 (en) Semiconductor memory device
US6714434B2 (en) Mid-array isolate circuit layout and method
JP2001014876A (ja) 半導体記憶装置
US20090046503A1 (en) Enhanced Gated Diode Memory Cells
CN110034118A (zh) 半导体存储器件
US20030235065A1 (en) Read only memory device
JPH0991974A (ja) 半導体メモリ装置
JPH02249198A (ja) 半導体メモリ装置
JPH03154286A (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20181211