JPH02249198A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体メモリ装置に関する。

（従来の技術） 近年、微細加工技術の進歩により各種半導体メモリの高
集積化、高性能化が目覚ましい。

半導体メモリには、随時読出し書込みができるものとし
て、最も高集積化が進んでいるかりフレッシュを必要と
するＤＲＡＭ、　　リフレッシュを必要とせず高速動作
ができるＳＲＡＭがあり、また読出し専用のものとして
各種のＲＯＭがある。

ＲＯＭのなかには、製造段階で個別化されるものの他、
プログラム可能なＦＲＯＭ、さらに消去可能なＥＰＲＯ
Ｍ、電気的書替えが可能なＥＥＰＲＯＭなとがある。

半導体メモリは、チップイネーブルＣＥ、　ライトイネ
ーブルＷＥ、アウトプットイネーブルＯＥといった外部
制御信号により制御されて、これにより内部制御信号が
発生され、アドレス信号が取込まれてデータ読出しや書
込みが行われる。半導体メモリの実際のアクセス時間は
、環境温度、使用電圧、メモリセレアレイのアクセス位
置などの種々の条件により異なってくる。通常はこれら
の条件をすべて考慮して、一定の余裕をもったアクセス
タイムを定めている。したがって半導体メモリにとって
外部機器であるＣＰＵは、実際のメモリ内部でのアクセ
ス時間に拘らず、仕様で定められたアクセスタイムを考
慮してタイミングを設定通常の半導体メモリでは、読出
しサイクルにあることを外部に知らせる端子は持ってい
ないから、上述のように予め定められた読出しサイクル
のアクセスタイムにより制御する他なかった。このこと
は、実際には内部アクセスが終了しているにも拘らず無
駄に時間待ちをしなければならないことを意味し、シス
テムの高速化を阻害する一つの原因となっている。また
メモリ・システム設計において、仕様に定められた読出
しアクセスタイムを満足するタイミング回路を設計しな
ければならず、さらに使用する半導体メモリを変更した
場合にそのアクセスタイムが以前のものと異なっていれ
ば、その周辺のシステムも同時に変更しなければならな
い。また製造段階での条件変動により製造されたメモリ
が仕様を満たさない場合は不良品として廃棄されるから
、歩留り低下機９てコスト上昇を招く。

（発明が解決しようとする課題） 以上のように従来の半導体メモリでは、続出しサイクル
のアクセスタイムが実際の内部アクセス開始から終了ま
での時間より長い時間に固定的に設定されていて、これ
がシステムの高速化を阻害する原因となり、またシステ
ム設計や変更においても定められた半導体メモリのアク
セスタイムに応じてタイミングを制御しなければならず
、また定められた仕様を満足しない場合は不良品として
扱われるから、歩留り低下とコスト上昇を招く、といっ
た問題があった。

本発明はこの様な点に鑑みなされたもので、平均アクセ
スタイムの向上を図ることができ、またシステムの設旧
、変更が容易で、しかも高い歩留りを得ることができる
半導体メモリを提供することを目的とする。

［発明の構成コ （課題を解決するだめの手段） 本発明に係る半導体メモリは、読出しサイクルのアクセ
ス応答信号端子を設けたことを特徴とする。

（作用） 本発明によれば、環境温度、電圧、メモリチップ上のア
クセス位置その他種々の条件で読出しサイクルの実際の
アクセスタイムが変動した場合、実際の内部アクセス応
答状態を外部に知らせる応答信号端子によりこれを監視
することによって、その実際のアクセス応答に対応して
タイミング制御を行うことができる。これにより、ワー
ストケースで外部回路のタイミングが設定されていた従
来のシステムに比べて平均アクセスタイムの向上による
高速化が図られる。またシステムの設計やその変更が容
易になる。さらに製造後のテスト工程での選別が容易に
なり、読出しアクセスタイムという仕様自体がなくなる
から、それだけ歩留り向上が図れる。

（実施例） 以下、本発明をＮＡＮＤセル型ＥＥＰＲＯＭに適用した
実施例について説明する。

第１図は、そのＥＥＦＲＯＭの中の本発明に係わる要部
構成、第２図はその動作を説明するためのタイミング図
であり、第４図はＥＥＰＲＯＭの全体構成を示すブロッ
ク図、第５図はそのメモリセルアレイの等価回路図、第
６図および第７図はその通常の書込みおよび読出しの動
作を説明するためのタイミング図である。

まず全体構成を第４図により説明する。外部制御信号端
子として、チップ・イネーブル端子ＣＥ。

アウトプット・イネーブル端子ＯＥおよびライト・イネ
ーブル端子ＷＥを有し、１８本のアドレス信号端子Ａ。

−Ａ、Ｂ、８本のデータ入出力端子ｌ１０ｏ〜ｌ１０７
を有し、電源端子ＶＣＣおよびＶ　ｓｓヲ有する。メモ
リセルアレイ１はこの実施例では、後述するように４個
のメモリセルをまとめてＮＡＮＤ型に構成した４Ｍビッ
トの容量を有する。メモリセルアレイ１のビット線ＢＬ
Ｉ〜ＢＬ＋ｎ　　（ｍ＝２０４８）は、センスアンプ／
データラッチ回路５に接続されている。選択ゲート線Ｓ
　Ｇ　ｉｎ、　　Ｓ　Ｇ　２ｎおよびワード線ＷＬｌｎ
−ＷＬ４ｎ（ｎ＝５１２）は、ロウ・デコーダ３に接続
されている。アドレス信号は、アドレス・バッファ２を
介してロウ・デコーダ３およびカラム・デコーダ４に入
力され、これにより番地選択がなされる。

読出し時、ビット線ＢＬＩ〜ＢＬｍに出力されたデータ
は、センスアンプ／データラッチ回路５で増幅、ラッチ
され、出力バッファ６を介して入出力端子１１０ｏ　”
””　Ｉ　１０７から外部に出力される。

データ書込み時は、入出力端子ｌ１００−１１０７から
入力されたデータが入力バッファフを介し、センスアン
プ／データラッチ回路５に取り込まれた後、選択番地の
メモリセルに書込まれる。

８は外部制御信号から内部制御信号を生成する制御論理
回路である。

メモリセルアレイ１は第５図に示す等価回路で表される
。メモリセルＭｉｊは、チャネル領域全面に薄いゲート
絶縁膜を介して浮遊ゲートと制御ゲートが積層形成され
たＦ　Ｅ　ＴＭＯＳタイプである。

例えばｎチャネルの場合、制御ゲートに正の高電圧を印
加して浮遊ゲートの電子をＦ−Ｎトンネリングにより基
板に放出させることによりしきい値を負方向に移動させ
る動作をデータ消去（または書込み）に対応させ、制御
ゲートを″Ｌ″レベルに保ってドレインに正の高電圧を
印加してやはりＦ−Ｎトンネリングにより浮遊ゲートに
電子を注入してしきい値を正方向に移動させる動作をデ
ータ書込み（または消去）に対応させる。データ書込み
および消去に用いる高電圧は、第４図のロウ・デコーダ
３．カラム・デコーダ４内にある昇圧回路により生成さ
れる。これらのメモリセルは、そのソース・ドレインを
隣接するもの同士で共用する形で４個直列接続されて一
つのブロックをなす、いわゆるＮＡＮＤセルを構成して
いる。

ＮＡＮＤセルの一端は選択ゲー）Ｑｓｌを介してとット
線ＢＬに接続され、他端は選択ゲートＱｓ２を介してソ
ース線Ｖｓに接続されている。メモリセルは図示のよう
にマトリクス配列され、ロウ方向のメモリセルの制御ゲ
ートはワード線ＷＬに共通接続されている。

書込みサイクルは第６図に示すように、チップ・イネー
ブル端子ＣＥをＬ”　レベル、アウトプット・イネーブ
ル端子ＯＥを“Ｈ”レベルとし、アドレス信号に同期し
てライト壷イネーブル端子ＷＥをトグルさせることによ
り、入出力線ｌ１０ｏ−１１０□から入力されたデータ
が入力バッファ７を介してセンスアンプ／データラッチ
回路５にラッチされ、順次選択番地に書込みがなされる
。

読出しサイクルは第７図に示すように、チップＱイネー
ブル端子ＣＥ、アウトプットΦイネーブル端子σ下を“
Ｌ”レベルにし、ライト・イネーブル端子ＷＥを“Ｈ”
レベルとしてアドレスを変化させることにより、８個の
メモリセル争データがセンスアンプ／データラッチ回路
５を介して入出力線１１００〜■１０７に得られる。

この様なＮＡＮＤセル型ＥＥＰＲＯＭは、複数のメモリ
セルをまとめてビット線に接続するため、ビット線との
コンタクト数が各メモリセル毎にビット線に接続する場
合に比べて大幅に少なくなり、従って極めて高密度に集
積化できるという利点を有する。

この様なＥＥＰＲＯＭにおいてこの実施例では、読出し
サイクルにおいてアクセス開始からアクセス終了までの
間外部に“Ｌ”レベル出力を出す応答信号端子を持たせ
る。そのための構成が第１図である。図に示すように、
メモリセルアレイからの出力が転送されるデータ線とは
別にダミーデータ線１１が設けられ、チップ１０の外部
には通常の制御端子、アドレス端子、データ入出力端子
の他に、アクセス応答信号端子１３が設けられている。

ダミーデータ線１１はインバータ・バッファ１２を介し
てアクセス応答信号端子１３に接続されている。インバ
ータ・バッファ１２は好ましくはシュミット・トリガ機
能またはヒステリシス特性を持つものとする。ダミーデ
ータ線１１にはプリチャージ回路１５と放電回路１６が
設けられている。プリチャージ回路１５は、アクセス開
始検知回路１４の出力により制御されてダミーデータ線
１１をプリチャージするものである。アクセス開始検知
回路１４は、読出しサイクルになったことを外部制御信
号によって検知するもので、この実施例ではアウトプッ
トイネーブル信号ＯＥを検知している。またはこの制御
信号と同時に外部アドレス変化をアドレス変化検知回路
により検知してアクセス開始として検知してもよい。ま
た本来のメモリセルアレイとは別にダミーセル１７が設
けられている。このダミーセル１７は、メモリセルアレ
イがアクセスされていずれかのメモリセルが選択された
時に同時に選択されて“Ｈ“レベル出力を出すように、
例えばデコーダの出力変化を検知している。そしてこの
ダミーセル１７の出力により放電回路１６が制御される
ようになっている。

第２図を用いて応答信号ＡＣＫが出力される動作を説明
する。読出し時外部制御信号である出力イネーブル信号
ＯＥまたはその後のアドレス信号変化がアクセス開始検
知回路１４により検知されると、これによりプリチャー
ジ回路１５が動作し、ダミーデータ線１１が一定時間プ
リチャージされる。これにより、応答信号Ａ　ＣＫは“
Ｌ”レベルになって外部にアクセスが開始されたことを
知らせる。そしてチップ内部でのアクセスが終了すると
、ダミーセル１７の出力が“Ｈ”レベルになって放電回
路１６が動作してダミーデータ線１１の電荷を放電する
。これにより、応答信号ＡＣＫは“Ｈ″レベル戻ってア
クセスが終了したことを知らせる。

したがって外部回路は、この応答信号ＡＣＫを監視する
ことによりＥＥＰＲＯＭの実際の読出しアクセスの開始
から終了までを知ることができる。

これにより、外部回路は、ＥＥＰＲＯＭのアクセスタイ
ムの変動に臨機応変に対応してタイミング設定を行うこ
とができ、結果的に平均アクセスタイムの短縮が可能に
なる。

なおダミーセル１７は一つのセルである必要はなり、例
えばメモリセルアレイを複数ブロックに分けてそれらの
ブロック毎にダミーセルを設けるようにしてもよい。こ
の様にしであるブロック領域のメモリセルがアクセスさ
れた時にはそのブロワ６りに属するダミーセルが必ず出
力を出すようにして、この出力により放電回路１６を制
御する。

これにより、メモリセル領域のどこがアクセスされた場
合にもその領域のアクセス時間に対応した応答信号ＡＣ
Ｋを出力することができる。

またこの実施例では、プリチャージ回路１５はアクセス
開始を検知して初めてダミーデータ線をプリチャージす
るようにしたが、真に必要なのはアクセス終了を知らせ
る信号である。従ってアクセス開始前にダミーデータ線
がプリチャージされるようにしてもよい。この場合応答
信号ＡＣＫは、インバータ・バッファ１２の出力とアク
セス開始検知出力の論理和となる。

第３図は、より簡単に読出しサイクルのアクセス終了を
知らせる実施例である。チップイネーブルＣＥ、出カイ
ネーブルＯＥなどの外部制御信号が入り、これにより内
部制御信号が発生し、アドレス信号が取り込まれてメモ
リセルアレイからブタが出力されると、出力センスアン
プ２１がこれを検知して出力バッファ２２にデータが転
送されてＩ１０線に出力される。従ってセンスアンプ２
１の出力ノードに、これが“Ｈ”レベルまたは“Ｌ”レ
ベルに変化したことを検知する電位変化検知回路を設け
る。図のようにセンスアンプ２１は通常、フリップフロ
ップや差動増幅器など、相補出力を出す機能をもってい
るから、これら二つの出力をそのまま入力とする排他的
ＮＯＲゲートを電位変化検知回路として設ければよい。

これにより簡単に、アクセス終了を知らせる応答信号Ａ
　ＣＫを得ることができる。センスアンプが相補出力を
出さないものであってもその出力か“Ｌ”レベルまたは
“Ｈ”レベルに変化することを検知する回路を設ければ
、同様に応答信号とすることができる。

以上の実施例ではＮＡＮＤセル型の ＥＥＰＲＯＭの場合を説明したが、本発明は他の方式の
ＥＥＰＲＯＭは勿論、ＤＲＡＭやＳ　ＲＡＭ等あらゆる
半導体メモリに適用することかできる。

［発明の効果コ 以上のべたように本発明によれば、読出しサイクルのア
クセス応答信号端子を設けることによって、半導体メモ
リの平均アクセスタイムの短縮か可能になり、またメモ
リシステムの設計や設計変更が容易になり、さらに製品
選別の容易化１歩留り向上という効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例のＥＥＰＲＯＭにおけるアク
セス応答信号発生部の構成を示す図、第２図はその動作
を説明するためのタイミング図、 第３図は他の実施例のアクセス応答信号発生部の構成を
示す図、 第４図は実施例のＥＥＦＲＯＭの全体構成を示す等価回
路図、 第５図はそのメモリセルアレイの等価回路図、第６図は
同じくそのデータ書込みサイクルの動作を説明するため
のタイミング図、 第７図は同じくその読出しサイクルの動作を説明するた
めのタイミング図である。 １１・・・ダミーデータ線、１２・・・インバータ・バ
ッファ、１３・・・アクセス応答信号端子、１４・・・
アクセス開始検知回路、１５・・・プリチャージ回路、
１６・・・放電回路、１７・・・ダミーセル、２１・・
・センスアンプ、２２・・・出力バッファ、２３・・・
排他的ＮＯＲゲート（電位変化検知回路）。１・・メモ
リセルアレイ、２・・・アドレス・バッファ、３・ロウ
・デコーダ、４・・・カラム・デコーダ、５・・センス
アンプ／データラッチ回路、６・・・出力バッファ、７
・・・入力バッファ、８・・・制御論理回路。

Claims (4)

【特許請求の範囲】
1. （１）読出しサイクルのアクセス応答信号端子を有する
   ことを特徴とする半導体メモリ装置。
2. （２）メモリセルアレイのデータが出力されるデータ線
   とは別に設けられたダミーデータ線と、このダミーデー
   タ線を読出しサイクル時のアクセス開始を検出してプリ
   チャージする手段と、読出しサイクルのアクセス終了を
   検知するダミーセルと、 このダミーセルの出力により制御されて前記ダミーデー
   タ線の電荷を放電する放電回路と、前記ダミーデータ線
   の電位変化を外部に出力するアクセス応答信号端子と、 を有することを特徴とする半導体メモリ装置。
3. （３）読出しサイクル時のセンスアンプの出力ノードの
   電位変化を検知する回路と、 この検知回路の出力を外部に出力するアクセス応答信号
   端子と、 を有することを特徴とする半導体メモリ装置。
4. （４）半導体基板上に浮遊ゲートと制御ゲートが積層形
   成された複数のＦＥＴＭＯＳ型メモリセルが隣接するも
   の同士でソース・ドレインを共用する形で直列接続され
   てＮＡＮＤセルを構成してマトリクス配列され、各ＮＡ
   ＮＤセルの一端のドレインがビット線に接続され、制御
   ゲートがワード線に接続されて、電気的書替え可能なメ
   モリセルアレイを構成している請求項１、２または３の
   いずれかに記載の半導体メモリ装置。