KR20180131416A - 내용 참조 메모리 및 반도체 장치 - Google Patents

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KR20180131416A
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마꼬또 야부우찌
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

서치 액세스의 고속화가 가능한 내용 참조 메모리를 제공하는 것에 있다. 내용 참조 메모리는, 복수의 메모리 셀과, 상기 복수의 메모리 셀에 결합된 매치선과, 상기 복수의 메모리 셀의 각각에 결합된 서치선과, 상기 매치선에 결합된 매치선 출력 회로와, 상기 매치선에 결합되며, 상기 매치선의 전위를 변경시키는 전위 변경 회로를 포함한다.

Description

내용 참조 메모리 및 반도체 장치{CONTENT ADDRESSABLE MEMORY AND SEMICONDUCTOR DEVICE}
본 개시는 내용 참조 메모리에 관한 것이며, 특히 반도체 장치에 내장 가능한 내용 참조 메모리 및 내용 참조 메모리를 내장하는 반도체 장치에 적용 가능하다.
연상 메모리 또는 CAM(내용 참조 메모리 : Content Addressable Memory)이라 불리는 기억 장치는, 기억하고 있는 데이터 워드(엔트리) 중에서 검색 워드(서치 데이터)에 일치하고 있는 것을 검색하고, 일치하고 있는 데이터 워드가 발견된 경우에는, 그 어드레스를 출력하는 것이다.
CAM에는 BCAM(Binary CAM)과 TCAM(Ternary CAM)이 있다. BCAM의 각 메모리 셀은 "0"이나 "1" 중 어느 정보를 기억한다. 한편, TCAM의 경우에는, 각 메모리 셀은, "0" 및 "1" 외에 "돈트 케어(Don't Care)"의 정보를 기억 가능하다. "돈트 케어"는 "0" 및 "1" 중 어느 것이어도 되는 것을 나타낸다.
TCAM을 사용한 TCAM 장치는, 인터넷 등의 네트워크용의 라우터에 있어서 어드레스 검색 및 액세스 제어를 위해 폭넓게 이용되고 있다. IoT(Internet of Things)와 같이, 모든 것이 네트워크에 연결될 것이 예상되고 있다. IoT에서는, 네트워크의 라우팅과 같이 TCAM의 요구가 증대되고 있지만, 범용 TCAM에서는 시스템의 스피드나 규모가 커지기 때문에, 시스템 온 칩 SoC로서 반도체 칩에 TCAM 장치를 내장할 것이 요구되도록 되어 왔다.
특허문헌 1은 TCAM을 사용한 TCAM 장치의 일례를 개시하고 있다.
일본 특허 공개 제2017-45495호 공보
CAM에 있어서, 서치 액세스의 고속화가 매우 중요하다. 서치 액세스의 크리티컬 패스인 매치선은, 1개 엔트리를 구성하는 복수의 메모리 셀이 접속된다. 그 때문에, 매치선의 부하 용량은 비교적 커서, 서치 액세스의 고속화가 어렵다.
본 개시의 과제는, 서치 액세스의 고속화가 가능한 내용 참조 메모리를 제공하는 것에 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본 개시 중 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.
즉, 내용 참조 메모리는, 복수의 메모리 셀과, 상기 복수의 메모리 셀에 결합된 매치선과, 상기 복수의 메모리 셀의 각각에 결합된 서치선과, 상기 매치선에 결합된 매치선 출력 회로와, 상기 매치선에 결합되며, 상기 매치선의 전위를 변경시키는 전위 변경 회로를 포함한다.
상기 내용 참조 메모리에 따르면, 서치 액세스의 고속화가 가능하다.
도 1은 내용 참조 메모리의 서치 액세스를 설명하기 위한 도면.
도 2는 매치선 ML[0]의 전위 변화를 설명하기 위한 도면.
도 3은 실시 형태에 따른 내용 참조 메모리의 구성예를 도시하는 도면.
도 4는 실시 형태에 따른 매치선 ML[0]의 전위 변화를 설명하기 위한 도면.
도 5는 실시예에 따른 TCAM 셀의 구성의 일례를 도시하는 회로도.
도 6은 도 5의 X 셀 및 Y 셀의 기억 내용과 TCAM 셀의 데이터의 대응 관계를 표 형식으로 나타내는 도면.
도 7은 실시예에 따른 TCAM 장치의 구성을 도시하는 블록도.
도 8은 실시예에 따른 TCAM 매크로 셀의 1엔트리에 대응하는 회로예를 도시하는 도면.
도 9는 매치선 ML이 하이 레벨을 유지하는 경우를 설명하는 도면.
도 10은 매치선 ML이 로우 레벨로 천이하는 경우를 유지하는 경우를 설명하는 도면.
도 11은 도 8의 N채널 MOS 트랜지스터 NM1 및 NM2의 제조 변동의 영향을 설명하는 도면.
도 12는 도 8의 N채널 MOS 트랜지스터 NM3 및 NM4의 제조 변동의 영향을 설명하는 도면.
도 13은 게이트 길이 및 게이트 폭의 관계를 도시하는 도면.
도 14는 Fin형 트랜지스터(FinFET)에 적용한 경우를 설명하는 도면.
도 15는 Fin형 트랜지스터 FinFET의 구조를 개념적으로 도시하는 도면.
도 16은 도 8의 지연 소자 DL1의 회로도를 도시하는 도면.
도 17은 지연 소자의 소자 레이아웃을 설명하는 도면.
도 18은 변형예에 따른 TCAM 매크로 셀의 1엔트리에 대응하는 회로예를 도시하는 도면.
도 19는 응용예에 따른 반도체 장치의 모식적인 블록도.
처음에, 본 발명자에 의해 검토된 과제에 대하여 설명한다.
도 1은 내용 참조 메모리의 서치 액세스를 설명하기 위한 도면이다. 도 1에 도시된 바와 같이, 내용 참조 메모리는, 복수의 메모리 셀 MC00-MC0n과, 복수의 메모리 셀 MC00-MC0n에 접속된 매치선 ML[0]과, 매치선 ML[0]에 접속된 매치선 출력 회로 MO0과, 매치선 출력 회로 MO0에 접속된 매치 신호 출력선 MLo0을 포함한다. 매치선 출력 회로 MO0은 래치 회로 LT0을 포함한다. 래치 회로 LT0의 입력은 매치선 ML[0]에 접속되고, 래치 회로 LT0의 출력은 매치 신호 출력선 MLo0에 접속되고, 래치 회로 LT0의 제어 단자는 매치 출력 인에이블 신호 MEN이 공급된다. 매치 출력 인에이블 신호 MEN이 하이 레벨과 같은 선택 레벨로 되면, 래치 회로 LT0은 매치선 ML[0]의 전위를 취득하고(take in), 취득된 전위를 매치 신호 출력선 MLo0에 출력한다. 또한, 복수의 메모리 셀 MC00-MC0n은, 서치선쌍 ST[0], SB[0]-ST[n], SB[n]에 접속된다.
서치 액세스가 행해지는 경우, 복수의 메모리 셀 MC00-MC0n에 저장된 데이터 워드(엔트리)가, 서치선쌍 ST[0], SB[0]-ST[n], SB[n]로부터 입력되는 검색 워드(서치 데이터)에 일치하고 있는지 여부가 검색된다. 일치의 경우, 매치선 ML[0]의 하이 레벨과 같은 프리차지 전위는 유지된다. 불일치의 경우, 매치선 ML[0]의 하이 레벨과 같은 프리차지 전위가 접지 전위(GND, Vss)와 같은 로우 레벨로 변화된다. 로우 레벨로 변화된 매치선 ML[0]의 전위 레벨이, 래치 회로 LT0에 취득되어, 매치 신호 출력선 MLo0에 출력된다. 서치 액세스의 속도는, 검색 워드(서치 데이터)가 공급되고 나서, 매치 신호 출력선 MLo0에 출력될 때까지의 속도로 간주할 수 있다.
도 1로부터 이해되는 바와 같이, 매치선 ML[0]에는, 1개의 엔트리를 구성하는 복수의 메모리 셀 MC00-MC0n이 접속되므로, 매치선 ML[0]의 부하 용량은 비교적 크다. 예를 들어, 데이터 워드(엔트리)와 검색 워드(서치 데이터)가 1비트만 상이한 경우, 매치선 ML[0]의 부하 용량은 1개의 메모리 셀에 의해 방전되게 되므로, 서치 액세스의 속도는 느려진다는 과제가 있다.
또한, 매치선 출력 회로 MO0으로부터 가장 멀리 배치된 메모리 셀 MC00만이 불일치인 경우, 메모리 셀 MC00에 의해 매치선 ML[0]의 부하 용량이 방전되게 되므로, 서치 액세스의 속도는 가장 느려진다는 과제도 있다.
또한, 서치 액세스의 속도는, 복수의 메모리 셀 MC00-MC0n의 트랜지스터의 제조 변동, 혹은, 복수의 메모리 셀 MC00-MC0n의 데이터 비교부를 구성하는 트랜지스터의 제조 변동에 의해서도 영향을 받는다. 매치선 ML[0]의 부하 용량이 메모리 셀 MC00-MC0n의 데이터 비교부를 구성하는 트랜지스터에 의해 방전되지만, 메모리 셀 MC00-MC0n의 데이터 비교부를 구성하는 트랜지스터의 제조 변동에 의해, 매치선 ML[0]의 로우 레벨과 같은 레벨 자체가 변화된다.
도 2는 매치선 ML[0]의 전위 변화를 설명하기 위한 도면이다. 도 2는 불일치의 경우에 있어서의 매치선 ML[0]의 전위 변화를 나타내는 시뮬레이션 파형이다. 종축은 전압을 나타내고, 횡축은 시간을 나타낸다. SL은 서치선쌍 ST[0], SB[0]-ST[n], SB[n]의 파형을 나타내고, MEN은 매치 출력 인에이블 신호 MEN의 파형을 나타낸다. 또한, ML[0]은 매치선 ML[0]의 파형을 나타내고, MLo0은 매치 신호 출력선 MLo0의 파형을 나타낸다.
도 2에 있어서, SL의 파형이 로우 레벨로부터 하이 레벨로 변화됨으로써, 서치 액세스가 개시된다. 이에 의해, ML[0]의 파형에 의해 나타내어지는 바와 같이, 매치선 ML[0]의 레벨이 서서히 로우 레벨을 향하여 변화된다. MEN의 파형이 로우 레벨로부터 하이 레벨로 변화됨으로써, 그 시점에서의 매치선 ML[0]의 레벨이 래치 회로 LT0에 취득되어, MLo0의 파형에 의해 나타내어지는 바와 같이, 매치 신호 출력선 MLo0이 하이 레벨로부터 로우 레벨로 변화된다.
ML[0]의 파형에 있어서, 파형 L1과 파형 L2는 상술한 제조 변동의 영향에 의한 매치선 ML[0]의 로우 레벨의 전위의 변화를 나타내고 있다. 파형 L2는, 파형 L1에 비해, 제조 변동이 있는 경우를 나타내고 있다. 파형 L2의 로우 레벨측으로의 변화의 기울기는, 파형 L1의 그것에 비해, 완만하게 되어 있음과 함께, 파형 L2의 로우 레벨 전위 자체가, 파형 L1의 그것보다 높게 되어 있다. 또한, MLo0의 파형에 있어서, 파형 L3은 파형 L1의 경우의 매치 신호 출력선 MLo0의 전위 변화를 나타내고, 파형 L4는 파형 L2의 경우의 매치 신호 출력선 MLo0의 전위 변화를 나타낸다. 이와 같이, 매치 신호 출력선 MLo0의 전위 변화의 시각은, 파형 L3과 비교하여, 파형 L4에서는 느려진다는 과제가 있다.
이하, 실시 형태, 실시예 및 응용예에 대하여, 도면을 사용하여 설명한다. 단, 이하의 설명에 있어서, 동일 구성 요소에는 동일 부호를 붙이고 반복 설명을 생략하는 경우가 있다. 또한, 도면은 설명을 보다 명확하게 하기 위해, 실제의 양태에 비해, 각 부의 폭, 두께, 형상 등에 대하여 모식적으로 도시되는 경우가 있지만, 어디까지나 일례이며, 본 발명의 해석을 한정하는 것은 아니다.
<실시 형태>
도 3은 실시 형태에 따른 내용 참조 메모리의 구성예를 도시하는 도면이다.
내용 참조 메모리(10)는, 예를 들어 반도체 장치에 내장되어 있다. 내용 참조 메모리(10)는 복수의 메모리 셀 MC00-MC0n과, 복수의 메모리 셀 MC00-MC0n에 접속된 매치선 ML[0]과, 매치선 ML[0]에 접속된 매치선 전위 변경 회로부 MLDC와, 매치선 ML[0]에 접속된 매치선 출력 회로 MO0과, 매치선 출력 회로 MO0에 접속된 매치 신호 출력선 MLo0을 포함한다.
매치선 전위 변경 회로부 MLDC는, 매치선 ML[0]의 전위를 변경시키는 전위 변경 회로 DC0을 갖는다. 전위 변경 회로 DC0은 제1 매치 출력 인에이블 신호 MAE의 하이 레벨과 같은 선택 레벨에 따라서, 매치선 ML[0]의 전위를 방전 내지 인출하기 위해 설치된다. 전위 변경 회로 DC0은 매치선 인출 증폭 회로라고 할 수도 있다.
매치선 전위 변경 회로 MLDC는 매치선 ML[0]의 일단측에 접속되고, 매치선 출력 회로 MO0은 매치선 ML[0]의 타단측에 접속되어 있다. 즉, 매치선 전위 변경 회로 MLDC와 매치선 출력 회로 MO0은, 매치선 ML[0]에 접속된 복수의 메모리 셀 MC00-MC0n을 사이에 두도록, 반도체 장치가 형성되는 반도체 칩 상에 배치된다.
매치선 출력 회로 MO0은, 래치 회로 LT0을 포함한다. 래치 회로 LT0의 입력은 매치선 ML[0]에 접속되고, 래치 회로 LT0의 출력은 매치 신호 출력선 MLo0에 접속되고, 래치 회로 LT0의 제어 단자는 제2 매치 출력 인에이블 신호 MEN이 공급된다. 매치 출력 인에이블 신호 MEN이 하이 레벨과 같은 선택 레벨로 되면, 래치 회로 LT0은 매치선 ML[0]의 전위를 취득하고, 취득된 전위를 매치 신호 출력선 MLo0에 출력한다. 또한, 복수의 메모리 셀 MC00-MC0n은, 서치선쌍 ST[0], SB[0]-ST[n], SB[n]에 접속된다. 또한, 제2 매치 출력 인에이블 신호 MEN은, 제1 매치 출력 인에이블 신호 MAE를 지연시킨 신호이다.
서치 액세스가 행해지는 경우, 복수의 메모리 셀 MC00-MC0n에 저장된 데이터 워드(엔트리)가, 서치선쌍 ST[0], SB[0]-ST[n], SB[n]로부터 입력되는 검색 워드(서치 데이터)에 일치하고 있는지 여부가 검색된다. 일치의 경우, 매치선 ML[0]의 하이 레벨과 같은 프리차지 전위는 유지된다. 불일치의 경우, 매치선 ML[0]의 하이 레벨과 같은 프리차지 전위가 접지 전위(GND, Vss)와 같은 로우 레벨로 변화되지만, 전위 변경 회로 DC0이 매치선 ML[0]의 로우 레벨로의 변화를 가속시키도록, 매치선 ML[0]의 전위를 방전 내지 인출한다.
도 4는 실시 형태에 따른 매치선 ML[0]의 전위 변화를 설명하기 위한 도면이다. 도 4는 도 2와 마찬가지로, 불일치의 경우에 있어서의 매치선 ML[0]의 전위 변화를 나타내는 시뮬레이션 파형이다. 종축은 전압을 나타내고, 횡축은 시간을 나타낸다. SL은 서치선쌍 ST[0], SB[0]-ST[n], SB[n]의 파형을 나타내고, MEN은 제1 매치 출력 인에이블 신호 MEN의 파형을 나타낸다. 또한, ML[0]은 매치선 ML[0]의 파형을 나타내고, MLo0은 매치 신호 출력선 MLo0의 파형을 나타낸다.
도 4에 있어서, SL의 파형이 로우 레벨로부터 하이 레벨로 변화됨으로써, 서치 액세스가 개시된다. 이에 의해, ML[0]의 파형에 의해 나타내어지는 바와 같이, 매치선 ML[0]의 레벨이 서서히 로우 레벨을 향하여 변화된다. MEN의 파형이 로우 레벨로부터 하이 레벨로 변화됨으로써, 그 시점에서의 매치선 ML[0]의 레벨이 래치 회로 LT0에 취득되어, MLo0의 파형에 의해 나타내어지는 바와 같이, 매치 신호 출력선 MLo0이 하이 레벨로부터 로우 레벨로 변화된다.
ML[0]의 파형에 있어서, 파형 L1과 파형 L2는 상술한 제조 변동의 영향에 의한 매치선 ML[0]의 로우 레벨의 전위의 변화를 나타내고 있다. 파형 L2는, 파형 L1에 비해, 제조 변동이 있는 경우를 나타내고 있지만, 파형 L2는 도중에, 파형 5로 되어 있다. 파형 5는 매치선 전위 변경 회로부 MLDC 내의 전위 변경 회로 DC0에 의한, 매치선 ML[0]의 로우 레벨로의 변화의 가속의 파형에 대응하고 있으며, 매치선 ML[0]의 전위가 방전 내지 인출된다. 이에 의해, 메모리 셀 MC00-MC0n의 데이터 비교부를 구성하는 트랜지스터의 제조 변동이 존재하는 경우에도, 매치선 ML[0]의 로우 레벨의 레벨차가, 파형 1과 거의 동등한 레벨로 할 수 있다. 따라서, 내용 참조 메모리의 서치 액세스의 고속화가 가능해진다.
또한, 데이터 워드(엔트리)와 검색 워드(서치 데이터)가 1비트만 상이한 경우에도, 매치선 전위 변경 회로부 MLDC 내의 전위 변경 회로 DC0이 설치되므로, 매치선 ML[0]의 로우 레벨로의 변화가 가속되어, 내용 참조 메모리의 서치 액세스의 고속화가 가능하다.
또한, 매치선 출력 회로 MO0으로부터 가장 멀리 배치된 메모리 셀 MC00만이 불일치인 경우에 있어서도, 매치선 전위 변경 회로부 MLDC 내의 전위 변경 회로 DC0에 의한, 매치선 ML[0]의 로우 레벨로의 변화가 가속되어, 내용 참조 메모리의 서치 액세스의 고속화가 가능하다.
실시 양태에 따르면, 매치선 전위 변경 회로부 MLDC 내의 전위 변경 회로 DC0을 설치함으로써, 매치선 ML[0]의 로우 레벨로의 변화가 가속되어, 내용 참조 메모리의 서치 액세스의 고속화가 가능하다.
[실시예]
[TCAM 셀의 구성]
도 5는 실시예에 따른 TCAM 셀의 구성의 일례를 도시하는 회로도이다. 도 5를 참조하여, TCAM 셀(메모리 셀 MC, 또는, 비트 셀(bitcell)이라고도 칭함)은, 2개의 SRAM 셀(Static Random Access Memory Cell)(11, 12)과, 데이터 비교부(13)를 포함한다. SRAM 셀(11)을 X 셀이라고도 칭하고, SRAM 셀(12)을 Y 셀이라고도 칭한다. X 셀(11)은 내부의 기억 노드쌍 ND1, ND1_n에 서로 상보가 되는(한쪽이 "1"일 때 다른 쪽이 "0"으로 되는) 1비트(bit)의 데이터를 기억한다. Y 셀(12)은 내부의 기억 노드쌍 ND2, ND2_n에 서로 상보가 되는 1비트의 데이터를 기억한다.
TCAM 셀은, 비트선쌍 BT, BB, 서치선쌍 ST, SB, 매치선 ML 및 워드선 WLA, WLB와 접속된다. 비트선쌍 BT, BB는, 도 7의 TCAM 셀 어레이(20)의 열 방향(Y 방향)으로 연장되고, 열 방향으로 배열된 복수의 TCAM 셀에 의해 공유된다. 서치선쌍 ST, SB는, TCAM 셀 어레이(20)의 열 방향(Y 방향)으로 연장되고, 열 방향으로 배열된 복수의 TCAM 셀에 의해 공유된다.
매치선 ML은, TCAM 셀 어레이(20)의 행 방향(X 방향)으로 연장되고, 행 방향으로 배열된 복수의 TCAM 셀에 의해 공유된다. 워드선 WLA, WLB는, TCAM 셀 어레이(20)의 행 방향(X 방향)으로 연장되고, 행 방향으로 배열된 복수의 TCAM 셀에 의해 공유된다. 워드선 WLA, WLB는, 제1 워드선, 제2 워드선이라고 할 수도 있다.
X 셀(11)은 인버터 INV1, INV2와, N채널 MOS(Metal Oxide Semiconductor) 트랜지스터 Q1, Q2를 포함한다. 인버터 INV1은, 기억 노드 ND1_n으로부터 기억 노드 ND1을 향하는 방향이 순방향으로 되도록, 기억 노드 ND1과 기억 노드 ND1_n 사이에 접속된다. 인버터 INV2는, INV1과 병렬 또한 역방향으로 접속된다. MOS 트랜지스터 Q1은, 기억 노드 ND1과 비트선 BT 사이에 접속된다. MOS 트랜지스터 Q2는, 기억 노드 ND1_n과 비트선 BB 사이에 접속된다. MOS 트랜지스터 Q1, Q2의 게이트는 워드선 WLA와 접속된다.
Y 셀(12)은 인버터 INV3, INV4와, MOS(Metal Oxide Semiconductor) 트랜지스터 Q3, Q4를 포함한다. 인버터 INV3은, 기억 노드 ND2_n으로부터 기억 노드 ND2를 향하는 방향이 순방향으로 되도록, 기억 노드 ND2와 기억 노드 ND2_n 사이에 접속된다. 인버터 INV4는, INV3과 병렬 또한 역방향으로 접속된다. MOS 트랜지스터 Q3은, 기억 노드 ND2와 비트선 BT 사이에 접속된다. MOS 트랜지스터 Q4는, 기억 노드 ND2_n과 비트선 BB 사이에 접속된다. MOS 트랜지스터 Q3, Q4의 게이트는, 워드선 WLB와 접속된다.
데이터 비교부(13)는 N채널 MOS 트랜지스터 Q6∼Q9를 포함한다. MOS 트랜지스터 Q6, Q7은 매치선 ML과의 접속점인 노드 ND3과 접지 노드 GND 사이에 직렬로 접속된다. MOS 트랜지스터 Q8, Q9는, 노드 ND3과 접지 노드 GND 사이에 직렬로, 또한, 직렬 접속된 MOS 트랜지스터 Q6, Q7의 전체와 병렬로 접속된다. MOS 트랜지스터 Q6, Q8의 게이트는, 기억 노드 ND1, ND2와 각각 접속된다. MOS 트랜지스터 Q7, Q9의 게이트는, 서치선 ST, SB와 각각 접속된다.
또한, BCAM의 메모리 셀은, 예를 들어 도 5에 있어서, 워드선 WLB, Y 셀을 삭제하고, MOS 트랜지스터 Q8의 게이트 전극을, X 셀의 기억 노드 ND1_n에 접속함으로써 구성할 수 있다.
도 6은 도 5의 X 셀 및 Y 셀의 기억 내용과 TCAM 셀의 데이터의 대응 관계를 표 형식으로 나타내는 도면이다.
도 5 및 도 6을 참조하여, TCAM 셀은, 2비트의 SRAM 셀을 사용하여, "0", "1", "x"(돈트 케어 : don't care)의 3치를 저장할 수 있다. 구체적으로, X 셀(11)의 기억 노드 ND1에 "1"이 저장되고, Y 셀(12)의 기억 노드 ND2에 "0"이 저장되어 있을 때, TCAM 셀에는 "0"이 저장되어 있는 것으로 한다. X 셀(11)의 기억 노드 ND1에 "0"이 저장되고, Y 셀(12)의 기억 노드 ND2에 "1"이 저장되어 있을 때, TCAM 셀에는 "1"이 저장되어 있는 것으로 한다. X 셀(11)의 기억 노드 ND1에 "0"이 저장되고, Y 셀(12)의 기억 노드 ND2에 "0"이 저장되어 있을 때, TCAM 셀에는 "x"(돈트 케어)가 저장되어 있는 것으로 한다. X 셀(11)의 기억 노드 ND1에 "1"이 저장되고, Y 셀(12)의 기억 노드 ND2에 "1"이 저장되어 있는 경우에는 사용하지 않는다.
상기의 TCAM 셀의 구성에 따르면, 서치 데이터가 "1"(즉, 서치선 ST가 "1", 또한, 서치선 SB가 "0")이고, TCAM 데이터가 "0"(기억 노드 ND1이 "1", 또한, 기억 노드 ND2가 "0")인 경우에는, MOS 트랜지스터 Q6, Q7이 온 상태로 되기 때문에, 프리차지된 매치선 ML의 전위가 접지 전위까지 인출된다. 서치 데이터가 "0"(즉, 서치선 ST가 "0", 또한, 서치선 SB가 "1")이고, TCAM 데이터가 "1"(기억 노드 ND1이 "0", 또한, 기억 노드 ND2가 "1")인 경우에는, MOS 트랜지스터 Q8, Q9가 온 상태로 되기 때문에, 프리차지된 매치선 ML의 전위가 접지 전위까지 방전 또는 인출된다. 즉, 서치 데이터와 TCAM 데이터가 불일치인 경우에는, 매치선 ML의 전위는 접지 전위까지 인출된다.
반대로, 입력된 서치 데이터가 "1"이며, 또한, TCAM 데이터가 "1" 또는 "x"인 경우, 혹은, 서치 데이터가 "0"이며, 또한, TCAM 데이터가 "0" 또는 "X"인 경우(즉, 양자가 일치하는 경우), 프리차지된 매치선 ML의 전위(전원 전위 VDD 레벨)는 유지된다.
상기한 바와 같이, TCAM에서는, 1개의 엔트리(행)에 대응하는 매치선 ML에 접속된 모든 TCAM 셀의 데이터가 입력 서치 데이터와 일치하지 않는 한, 매치선 ML에 축적된 전하가 인출된다.
[어레이의 구성]
도 7은 실시예에 따른 TCAM 장치의 구성을 도시하는 블록도이다. TCAM 장치(1)는, 예를 들어 반도체 장치에 내장되어 있다. 도 7을 참조하여, TCAM 장치(1)는 TCAM 매크로 셀(10)과 프라이오리티 인코더(PREN)(30)를 포함한다. TCAM 매크로 셀(10)은 TCAM 셀 어레이(CARY)(20)(간단히 셀 어레이라고도 칭함)와, 기입 드라이버 및 판독용 센스 앰프(WD/SA)(21)와 서치선 드라이버(SD)(22)를 포함하는 입출력 회로부 IO와, 매치선 출력 회로부(MO)(23)와, 제어 논리 회로(CNT)(24)와, 도 5의 워드선 WLA, WLB를 구동하기 위한 워드선 드라이버(WLD)(25)를 포함한다. TCAM 매크로 셀(10)은, 또한, 매치선 전위 변경 회로부(MLDC)(26)를 포함한다.
셀 어레이(20)는 행렬 형상(M+1행; n+1열)으로 배열된 TCAM 셀(MC00-MC0n, MCm0-MCmn)을 포함한다. 셀 어레이(20)는 행수(엔트리수)가 M+1(M은 양의 정수)이며, 열수(엔트리의 비트수)가 n+1(n은 양의 정수)인 경우가 도시되어 있다.
셀 어레이(20)의 각 열에 대응하여, n+1개의 비트선쌍(BT[0], BB[0]-BT[n], BB[n])과, n+1개의 서치선쌍(ST[0], SB[0]-ST[n], SB[n])이 설치된다. 셀 어레이(20)의 각 행에 대응하여, M+1개의 매치선(ML[0]-MLM])과, M+1개의 X 셀용의 워드선(WLA[0]-WLA[M])과, M+1개의 Y 셀용의 워드선(WLB[0]-WLB[M])이 설치되어 있다. 워드선(WLA[0]-WLA[M])은 제1 워드선이며, 워드선(WLB[0]-WLB[M])은 제2 워드선이다.
기입 드라이버 및 판독용 센스 앰프(21)는 기입 드라이버 WD와, 판독용 센스 앰프 SA를 포함한다. 기입 드라이버 WD는, 기입 시에, 비트선쌍 BT, BB를 통해 각 TCAM 셀에 기입 데이터를 공급한다. 판독용 센스 앰프 SA는, 판독 시에, 비트선쌍 BT, BB를 통해 각 TCAM 셀로부터 판독된 데이터를 증폭하여 출력한다.
서치선 드라이버(22)는 검색 시에, 서치선쌍(ST[0], SB[0]-ST[n], SB[n])을 통해 각 TCAM 셀에 서치 데이터를 공급한다.
제어 논리 회로(CNT)(24)는, TACM 매크로 셀(10) 전체의 동작을 제어한다. 예를 들어, 제어 논리 회로(24)는 검색 시에는, 서치 커맨드를 수취하고, 서치선 드라이버(22)와, 매치선 출력 회로부(MO)(23)에 제어 신호를 출력함으로써, 서치선 드라이버(SD)(22), 매치선 출력 회로부(MO)(23) 및 프리차지 회로(제1 프리차지 회로) PC의 동작을 제어한다. 제어 논리 회로(24)는, 기입 시에는, 기입 드라이버 WD와 워드선 드라이버(WLD)(25)에 제어 신호를 출력함으로써, 기입 드라이버 WD와 워드선 드라이버(WLD)(25)의 동작을 제어한다. 또한, 제어 논리 회로(24)는, 판독 시에는, 워드선 드라이버(WLD)(25)와 판독용 센스 앰프 SA에 제어 신호를 출력함으로써, 워드선 드라이버(WLD)(25)와 판독용 센스 앰프 SA의 동작을 제어한다.
제어 논리 회로(24)는 매치선 전위 변경 회로부(MLDC)(26)에 제1 매치 출력 인에이블 신호 MAE를 출력하고, 또한, 매치선 출력 회로부(MO)(23)에 제2 매치 출력 인에이블 신호 MEN을 출력한다. 제1 매치 출력 인에이블 신호 MAE 및 제2 매치 출력 인에이블 신호 MEN이 공급되는 배선이 제어 논리 회로(24)와 매치선 전위 변경 회로부(MLDC)(26) 및 매치선 출력 회로부(MO)(23) 사이에 설치된다.
제어 논리 회로(24)는 프리차지를 지시하는 프리차지 인에이블 신호 PCE를 프리차지 회로 PC에 출력하고, 서치 동작 내지 서치 액세스 동작을 지시하는 서치선 인에이블 신호 SLE를 서치선 드라이버(22)에 출력한다.
매치선 출력 회로부(MO)(23)는, 셀 어레이의 행에 각각 대응하는 복수의 매치선 출력 회로 MO0-MOm을 갖는다. 매치선 출력 회로 MO0-MOm의 입력은 대응하는 매치선 ML(ML[0]-ML[M])에 각각 접속되고, 매치선 출력 회로 MO0-MOm의 출력은 대응하는 매치 신호 출력선 MLo(MLo0-MLom)에 각각 접속된다. 매치선 출력 회로 MO0-MOm은, 또한, 제2 매치 출력 인에이블 신호 MEN을 입력받고 있다. 매치선 출력 회로 MO0-MOm은, 검색 시에, 대응하는 매치선 ML(ML[0]-ML[M])의 전위에 기초하여, 대응하는 TCAM 셀 데이터와 입력 서치 데이터의 대응 부분이 일치하는지 여부의 검출 신호를 생성하여, 대응하는 매치 신호 출력선 MLo(MLo0-MLom)에 출력한다. 이 예에서는, 매치선 출력 회로 MO0-MOm의 각각은, 검색 시에 대응하는 매치선 ML[0]-ML[M]을 프리차지 전위로 하기 위한 프리차지 회로 PC를 포함한다.
매치선 전위 변경 회로부(MLDC)(26)는, 셀 어레이의 행에 각각 대응하는 복수의 전위 변경 회로(매치선 인출 증폭 회로) DC0-DCm을 갖는다. 전위 변경 회로 DC0-DCm은, 대응하는 매치선 ML(ML[0]-ML[M])에 각각 접속되어 있고, 제1 매치 출력 인에이블 신호 MAE를 입력받는다. 전위 변경 회로 DC0-DCm은, 제1 매치 출력 인에이블 신호 MAE의 하이 레벨과 같은 선택 레벨에 따라서, 매치선 ML(ML[0]-ML[M])의 전위를 방전 내지 인출하기 위해 설치된다. 전위 변경 회로 DC0-DCm은, 매치선 전위 인출 회로 내지, 매치선 전위 방전 회로라 할 수도 있다. 매치선 전위 변경 회로(MLDC)(26)는, TCAM 셀 어레이(CARY)(20)와 워드선 드라이버(WLD)(25) 사이에 배치된다. 또한, TCAM 셀 어레이(CARY)(20)는, 매치선 전위 변경 회로부(MLDC)(26)와 매치선 출력 회로부(MO)(23) 사이에 배치된다.
프라이오리티 인코더(PREN)(30)는, 통상 동작에 있어서의 검색 시에 있어서, 복수의 매치 신호 출력선 MLo0-MLom 중의 복수가 일치를 나타내는 신호 레벨로 된 경우, 소정의 우선 순위에 따라서, 1개의 매치 신호 출력선을 선택하기 위해 설치된다.
도 8은 실시예에 따른 TCAM 매크로 셀의 1엔트리에 대응하는 회로예를 도시하는 도면이다. 도 8에는, 매치선 ML[0]과, 매치선 ML[0]의 일단에 접속되는 매치선 전위 변경 회로(MLDC)(26) 내의 전위 변경 회로(매치선 인출 증폭 회로) DC0과, 매치선 ML[0]의 타단에 접속되는 매치선 출력 회로부(MO)(23)의 매치선 출력 회로 MO0 및 프리차지 회로 PC가 도시되어 있다. 복수의 TCAM 셀(MC00-MC0n)이 매치선 ML[0]에 접속되어 있고, 서치선쌍(ST[0], SB[0]-ST[n], SB[n])이 복수의 TCAM 셀(MC00-MC0n)에 접속되어 있다. 또한, 도 8에는, 도면의 간소화를 위해, 비트선쌍(BT[0], BB[0]-BT[n], BB[n]), 워드선 WLA[0], 워드선 WLB[0]는, 그 기재가 생략되어 있다. 다른 엔트리도, 도 8에 도시된 회로예와 마찬가지로 구성된다.
매치선 출력 회로 MO0은, 인버터 회로 IV1-IV4를 포함하고, 인버터 회로 IV1 및 IV2에 의해 래치 회로 LT0이 구성된다. 래치 회로 LT0의 입력은, 인버터 회로 IV3을 통해, 매치선 ML[0]에 접속된다. 래치 회로 LT0의 출력은 인버터 회로 IV4를 통해, 매치 신호 출력선 MLo0에 접속된다. 인버터 회로 IV2 및 IV3은, 제2 매치 출력 인에이블 신호 MEN, 및, 인버터 회로 IV5에 의해 생성된 제2 매치 출력 인에이블 신호 MEN의 반전 신호에 의해, 그 동작이 제어된다. 제2 매치 출력 인에이블 신호 MEN은, 지연 소자 DL1 및 DL2에 의해, 제1 매치 출력 인에이블 신호 MAE를 지연시켜 생성된다. 제2 매치 출력 인에이블 신호 MEN이 하이 레벨과 같은 선택 레벨로 되면, 인버터 회로 IV3은 온 상태로 되고, 인버터 회로 IV2는 오프 상태로 되어, 매치선 ML[0]의 레벨을 래치 회로 LT0에 취득한다. 제2 매치 출력 인에이블 신호 MEN이 로우 레벨과 같은 비선택 레벨로 되면, 인버터 회로 IV3은 오프 상태로 되고, 인버터 회로 IV2는 온 상태로 되어, 매치선 ML[0]의 레벨이 래치 회로 LT0에 유지된다.
프리차지 회로 PC는, P채널 MOS 트랜지스터 PM4를 포함한다. P채널 MOS 트랜지스터 PM4는, 매치선 ML[0]을 하이 레벨과 같은 프리차지 전위로 충전하기 위해 설치되어 있다. P채널 MOS 트랜지스터 PM4의 게이트는, 예를 들어 프리차지 인에이블 신호 PCE를 받는다. 프리차지 인에이블 신호 PCE는, 서치 동작 내지 서치 액세스 동작을 지시하는 서치선 인에이블 신호 SLE의 반전 신호와 같은 신호로 된다. 즉, 서치 동작 내지 서치 액세스 동작이 아닌 경우, 프리차지 인에이블 신호 PCE는 로우 레벨과 같은 선택 레벨로 되고, 프리차지 회로 PC는 매치선 ML[0]을 프리차지 한다. 한편, 서치 동작 내지 서치 액세스 동작의 경우, 프리차지 인에이블 신호 PCE는 하이 레벨과 같은 비선택 레벨로 되고, 프리차지 회로 PC는 매치선 ML[0]의 프리차지를 정지한다.
전위 변경 회로(매치선 인출 증폭 회로) DC0은, 매치선 ML[0]에 게이트가 접속된 P채널 MOS 트랜지스터 PM1 및 N채널 MOS 트랜지스터 NM1과, N채널 MOS 트랜지스터 NM2를 포함한다. P채널 MOS 트랜지스터 PM1 및 N채널 MOS 트랜지스터 NM1, NM2의 소스 드레인 경로는, 전원 전위와 같은 제1 참조 전위 Vcc와 접지 전위와 같은 제2 참조 전위 Vss 사이에, 직렬로 접속된다. N채널 MOS 트랜지스터 NM2의 게이트는 OR 회로 OR1의 출력에 접속되고, 제1 지연 매치 출력 인에이블 신호 MAE1을 받는다. OR 회로 OR1은, 제1 매치 출력 인에이블 신호 MAE와, 지연 소자 DL1에 의해 지연된 제2 지연 매치 출력 인에이블 신호 MAE2를 받는다.
전위 변경 회로 DC0은, 또한, 제1 참조 전위 Vcc와 제2 참조 전위 Vss 사이에, 그 소스 드레인 경로가 직렬로 접속된 P채널 MOS 트랜지스터 PM2, N채널 MOS 트랜지스터 NM3 및 N채널 MOS 트랜지스터 NM4를 포함한다. P채널 MOS 트랜지스터 PM2와 N채널 MOS 트랜지스터 NM3의 공통 접속 노드는, 매치선 ML[0]에 접속된다. P채널 MOS 트랜지스터 PM2 및 N채널 MOS 트랜지스터 NM3의 게이트는, P채널 MOS 트랜지스터 PM1 및 N채널 MOS 트랜지스터 NM1의 공통 접속 노드 MLB(P채널 MOS 트랜지스터 PM1 및 N채널 MOS 트랜지스터 NM1의 드레인)에 접속된다. N채널 MOS 트랜지스터 NM4의 게이트는, 지연 소자 DL1에 의해, 제1 매치 출력 인에이블 신호 MAE를 지연시켜 생성되는 제2 지연 매치 출력 인에이블 신호 MAE2를 받는다.
전위 변경 회로 DC0은, 또한, P채널 MOS 트랜지스터 PM3을 포함한다. P채널 MOS 트랜지스터 PM3의 소스 드레인 경로는 제1 참조 전위 Vcc와 공통 접속 노드 MLB 사이에 접속되고, 그 게이트는 제1 지연 매치 출력 인에이블 신호 MAE1을 받는다.
다음에, 도 9 및 도 10을 사용하여, 전위 변경 회로 DC0의 동작을 설명한다.
도 9는 매치선 ML[0]이 하이 레벨을 유지하는 경우를 설명하는 도면이며, 도 10은 매치선 ML[0]이 로우 레벨로 천이하는 경우를 유지하는 경우를 설명하는 도면이다.
도 9에 있어서, 서치선 인에이블 신호 SLE가 로우 레벨로부터 하이 레벨로 변화됨으로써, 서치 액세스가 개시된다. 복수의 메모리 셀 MC00-MC0n에 저장된 데이터 워드(엔트리)가, 서치선쌍 ST[0], SB[0]-ST[n], SB[n]로부터 입력되는 검색 워드(서치 데이터)에 일치하는 경우, 매치선 ML[0]은 하이 레벨과 같은 프리차지 전위는 유지된다.
그 후, 제1 지연 매치 출력 인에이블 신호 MAE1이 로우 레벨로부터 하이 레벨로 천이하고, 계속해서, 제2 지연 매치 출력 인에이블 신호 MAE2는 로우 레벨로부터 하이 레벨로 천이한다.
제1 지연 매치 출력 인에이블 신호 MAE1의 하이 레벨에 의해, P채널 MOS 트랜지스터 PM3이 온 상태로부터 오프 상태로 천이한다. 또한, N채널 MOS 트랜지스터 NM2가 오프 상태로부터 온 상태로 천이한다. 이에 의해, P채널 MOS 트랜지스터 PM1 및 N채널 MOS 트랜지스터 NM1은, 매치선 ML[0]의 하이 레벨에 따라서, 오프 상태 및 온 상태로 되므로, 점선으로 나타내어지는 바와 같이, 공통 접속 노드 MLB가 로우 레벨로 서서히 천이한다. 이때, 제2 지연 매치 출력 인에이블 신호 MAE2의 하이 레벨에 의해, N채널 MOS 트랜지스터 NM4가 오프 상태로부터 온 상태로 천이한다. 그 결과, P채널 MOS 트랜지스터 PM2 및 N채널 MOS 트랜지스터 NM3은, 공통 접속 노드 MLB의 로우 레벨에 의해, 온 상태 및 오프 상태로 되고, 매치선 ML[0]은 하이 레벨과 같은 프리차지 전위를 유지한다. 그 후, 제2 매치 출력 인에이블 신호 MEN의 로우 레벨로부터 하이 레벨로의 천이에 따라서, 래치 회로 LT0이 매치선 ML[0]의 하이 레벨을 취득하여 유지하고, 래치 회로 LT0에 유지된 하이 레벨이 매치 신호 출력선 MLo0에 출력된다.
도 10에 있어서, 서치선 인에이블 신호 SLE가 로우 레벨로부터 하이 레벨로 변화됨으로써, 서치 액세스가 개시된다. 복수의 메모리 셀 MC00-MC0n에 저장된 데이터 워드(엔트리)가, 서치선쌍 ST[0], SB[0]-ST[n], SB[n]로부터 입력되는 검색 워드(서치 데이터)와 불일치인 경우, 매치선 ML[0]은 하이 레벨과 같은 프리차지 전위로부터 로우 레벨로 서서히 천이한다.
그 후, 제1 지연 매치 출력 인에이블 신호 MAE1이 로우 레벨로부터 하이 레벨로 천이하고, 계속해서, 제2 지연 매치 출력 인에이블 신호 MAE2는 로우 레벨로부터 하이 레벨로 천이한다.
제1 지연 매치 출력 인에이블 신호 MAE1의 하이 레벨에 의해, P채널 MOS 트랜지스터 PM3이 온 상태로부터 오프 상태로 천이한다. 또한, N채널 MOS 트랜지스터 NM2가 오프 상태로부터 온 상태로 천이한다. 이에 의해, P채널 MOS 트랜지스터 PM1 및 N채널 MOS 트랜지스터 NM1은, 매치선 ML[0]의 레벨 천이에 따라서, 약한 온 상태 및 약한 오프 상태로 되므로, 점선으로 나타내어지는 바와 같이, 공통 접속 노드 MLB의 레벨이 하이 레벨보다 조금 로우 레벨측으로 천이한다. 이때, 제2 지연 매치 출력 인에이블 신호 MAE2의 하이 레벨에 의해, N채널 MOS 트랜지스터 NM4가 오프 상태로부터 온 상태로 천이한다. 그 결과, P채널 MOS 트랜지스터 PM2 및 N채널 MOS 트랜지스터 NM3은, 공통 접속 노드 MLB의 약한 하이 레벨에 의해, 오프 상태 및 온 상태로 되고, 매치선 ML[0]의 레벨은 고속으로 방전 내지 인출됨으로써, 로우 레벨로 천이한다. 즉, 제2 지연 매치 출력 인에이블 신호 MAE2에 의해, 매치선 ML[0]을 추가 구동한다. 그 후, 제2 매치 출력 인에이블 신호 MEN의 로우 레벨로부터 하이 레벨로의 천이에 따라서, 래치 회로 LT0이 매치선 ML[0]의 로우 레벨을 취득하여 유지하고, 래치 회로 LT0에 유지된 로우 레벨이 매치 신호 출력선 MLo0에 출력된다.
도 10에 도시된 바와 같이, 전위 변경 회로 DC0은 매치선 ML[0]의 레벨을 고속으로 방전 내지 인출한다. 이에 의해, 서치 액세스의 속도는 매치선 ML[0]의 부하 용량을 방전하는 메모리 셀의 수 내지, 메모리 셀의 위치에 영향을 받는 일이 없다. 또한, 서치 액세스의 속도는, 복수의 메모리 셀 MC00-MC0n의 트랜지스터의 제조 변동, 혹은, 복수의 메모리 셀 MC00-MC0n의 데이터 비교부를 구성하는 트랜지스터의 제조 변동에 의해서도, 영향을 받는 일이 없다.
도 11은 도 8의 N채널 MOS 트랜지스터 NM1 및 NM2의 제조 변동의 영향을 설명하는 도면이며, 도 12는 도 8의 N채널 MOS 트랜지스터 NM3 및 NM4의 제조 변동의 영향을 설명하는 도면이다.
도 8에 있어서, (a)로서 사각형의 점선으로 둘러싸인 N채널 MOS 트랜지스터 NM1 및 NM2는, 서치 결과가 일치인 경우에 있어서의 공통 접속 노드 MLB의 전위를 방전시키는 트랜지스터이다. 이 N채널 MOS 트랜지스터 NM1 및 NM2에 있어서 제조 변동이 발생한 경우, 공통 접속 노드 MLB의 하이 레벨로부터 로우 레벨로의 천이의 속도가, 도 11에 도시된 바와 같이, 파형 L6으로부터 파형 L7로 변화된다. 즉, 공통 접속 노드 MLB의 천이 속도가 느려져 버린다. 이 때문에, 공통 접속 노드 MLB의 천이가 선 L7로 나타내어지는 바와 같이 천이하면, 제2 지연 매치 출력 인에이블 신호 MAE2는 로우 레벨로부터 하이 레벨로 천이 시(활성화 시)에 오동작이 발생하는 경우가 있다.
한편, 도 8에 있어서, (b)로서 사각형의 점선으로 둘러싸인 N채널 MOS 트랜지스터 NM3 및 NM4는, 서치 결과가 불일치인 경우에 있어서의 매치선 ML[0]의 전위를 고속으로 방전시키는 트랜지스터이다. 이 N채널 MOS 트랜지스터 NM3 및 NM4에 있어서 제조 변동이 발생한 경우, 매치선 ML[0]의 하이 레벨로부터 로우 레벨로의 천이의 속도가, 도 12에 도시된 바와 같이, 파형 L8로부터 파형 L9로 변화된다. 즉, 매치선 ML[0]의 천이 속도가 느려져 버려, 매치선 ML[0]의 전위의 방전 내지 인출이 느려져 버려, 서치 액세스의 고속화가 제한되어 버릴 우려가 있다.
도 11 및 도 12에서 설명된 과제의 대책으로서, N채널 MOS 트랜지스터 NM1 및 NM2의 각각의 게이트 길이(Lg1)는, N채널 MOS 트랜지스터 NM3 및 NM4의 각각의 게이트 길이(Lg2)보다 길게 된다(Lg1>Lg2). 또한, N채널 MOS 트랜지스터 NM3 및 NM4의 각각의 게이트 폭(Wg2)은 N채널 MOS 트랜지스터 NM1 및 NM2의 각각의 게이트 폭(Wg1)보다 넓게 된다(Wg2>Wg1).
즉, 천천히 움직이는 매치선 ML[0]의 전위를 직접 받는 (a)에 도시한 트랜지스터 NM1, NM2는 그 변동에 의한 역치 변동에 의해 동작 마진이 변화되기 때문에, 트랜지스터 NM1, NM2의 게이트 길이를 크게 하여, 변동을 경감한다. 이에 반해, 매치선 ML[0]을 구동하는 (b)의 트랜지스터 NM3, NM4는 매치선 ML[0]의 큰 부하 용량을 고속으로 동작시키기 위해, 트랜지스터 NM3, NM4의 게이트 폭을 크게 한다.
이에 의해, N채널 MOS 트랜지스터 NM1 및 NM2의 각각의 게이트 길이를 길게 함으로써, N채널 MOS 트랜지스터 NM1 및 NM2에 있어서의 로컬 제조 변동에 의한 영향을 저감할 수 있다. 또한, N채널 MOS 트랜지스터 NM3 및 NM4의 각각의 게이트 폭을 넓게 함으로써, 매치선 ML[0]의 천이 속도를 가속하는 것이 가능하다.
도 13은 게이트 길이 및 게이트 폭의 관계를 도시하는 도면이다.
도 13에는, 메모리 셀 영역 Rmc, 도 8의 N채널 MOS 트랜지스터 NM1 및 NM2의 형성 영역 Ra 및 도 8의 N채널 MOS 트랜지스터 NM3 및 NM4의 형성 영역 Rb가 도시되어 있다. 각 영역 Rmc, Ra, Rb에는, 게이트 패턴(GM, G1, G2, GP0, G3, G4, GP1) 및 N형 불순물층 패턴(N1, N2, N3)이, 매치선 ML[0]측의 영역 RML[0] 및 매치선 ML[1]측의 영역 RML[1]에 대하여 도시되어 있다. N채널 MOS 트랜지스터 NM1, NM2, NM3 및 NM4는 플래너형의 MOS 트랜지스터며, N형 불순물층 패턴(N1, N2, N3)은 각 N채널 MOS 트랜지스터의 소스 또는 드레인으로 되는 영역이다.
또한, 복잡함을 피하기 위해, 예시적으로, 영역 RML[0]측에 있어서, 주로, 게이트의 간격(피치)에 관한 기호(p1, p2, p3) 및 그 설명이 행해지고, 영역 RML[1]측에 있어서, 주로, 게이트 폭 및 게이트 길이에 관한 기호 및 그 설명이 행해진다. 게이트의 간격(피치)은, 1쌍의 게이트 패턴에 있어서, 한쪽의 게이트 패턴의 중심과 다른 쪽의 게이트 패턴의 중심 사이의 간격을 의미한다.
또한, 도 13은 단결정 실리콘 등의 반도체 기판에 형성되는 N채널 MOS 트랜지스터의 레이아웃이며, N형 불순물층 패턴(N1, N2, N3)의 외측은, 실리콘 산화물과 같은 절연막이 형성되어 있다. 게이트(GM, G1, G2, GP0, G3, G4, GP1)는, 예를 들어 다결정 실리콘막에 의해 형성된다. N형 불순물층 패턴(N2, N3)에 있어서, 그 내부에 기재되어 있는 기호(Vss, MLB[0], MLB[1], ML[0], ML[1])는 그 N형 불순물층 패턴에 접속되는 신호 배선 또는 접속 노드를 나타내고 있다. 도 13에 있어서, MLB[0]는 도 8에 있어서의 공통 접속 노드 MLB를 나타내고 있고, MLB[1]는 매치선 ML[1]에 접속되는 전위 변경 회로 DC1의 공통 접속 노드 MLB를 나타내고 있다.
메모리 셀 영역 Rmc에는, 2개의 메모리 셀 MC의 영역이 도시되어 있고, 각 메모리 셀 MC의 영역에는, 4개의 N채널 MOS 트랜지스터의 4개의 게이트 GM이 예시적으로 도시된다. 각 게이트 GM은, 게이트 폭이 Wg3, 게이트 길이가 Lg2로서 도시된다. N1은 N형 불순물층 패턴을 나타내고 있다. 4개의 게이트 GM의 간격(피치)은 거리 p2이다.
영역 Ra에는, 도 8에 있어서, (a)로 둘러싸인 부분의 N채널 MOS 트랜지스터 NM1 및 NM2의 패턴이 도시되어 있다. N채널 MOS 트랜지스터 NM1의 게이트 G1과, N채널 MOS 트랜지스터 NM2의 게이트 G2와, 게이트 패턴 GP0이 도시된다. 게이트 G1 및 G2는, 게이트 폭이 Wg1, 게이트 길이가 Lg1로서 도시된다. N2는 N형 불순물층 패턴을 나타내고 있다. 게이트 G1, G2 및 GP0의 간격(피치)은 거리 p1이며, 거리 p2보다 넓게 되어 있다(p1>p2).
영역 Rb에는, 도 8에 있어서, (b)로 둘러싸인 부분의 N채널 MOS 트랜지스터 NM3 및 NM4의 패턴이 도시되어 있다. N채널 MOS 트랜지스터 NM3의 게이트 G3과, N채널 MOS 트랜지스터 NM4의 게이트 G4와, 게이트 패턴 GP1이 도시된다. 게이트 G3 및 G4는, 게이트 폭이 Wg2, 게이트 길이가 Lg2로서 도시된다. N3은 불순물층 패턴을 나타내고 있다. 게이트 G3, G4 및 GP1의 간격(피치)은 거리 p2(p1>p2)이다.
여기서, 게이트 G3, G4 및 GP1의 간격(p2)은 게이트 GM의 간격(p2)과 동일하게 되어 있다. 한편, 게이트 G1, G2 및 GP0의 간격(p1)은 게이트 길이 Lg1이 게이트 길이 Lg2보다 길기 때문에, 게이트 간격은 동일하지 않지만, 메모리 셀 MC의 셀 높이와, 동일한 높이로 되도록 레이아웃된다. 게이트 폭은 Wg1≤Wg3<Wg2와 같은 관계로 된다.
이에 의해, N채널 MOS 트랜지스터 NM1 및 NM2의 각각의 게이트 길이를 길게 함으로써, N채널 MOS 트랜지스터 NM1 및 NM2에 있어서의 로컬 제조 변동에 의한 영향을 저감할 수 있다. 또한, N채널 MOS 트랜지스터 NM3 및 NM4의 각각의 게이트 폭을 넓게 함으로써, 매치선 ML[0]의 천이 속도를 가속할 수 있다.
도 14는, 도 13의 기술 사상을, Fin형 트랜지스터(FinFET)에 적용한 경우를 설명하는 도면이다.
메모리 셀 영역 Rmc에는, 2개의 메모리 셀 MC의 영역을 도시하고 있고, 각 메모리 셀 MC의 영역에는, 4개의 N채널 MOS 트랜지스터의 4개의 게이트 GM이 예시적으로 도시된다. 각 게이트 GM은, 게이트 폭이 Wg3, 게이트 길이가 Lg5로서 도시된다. 게이트 GM의 간격(피치)은 거리 p3이다. fm1, fm2, fm3은 핀이며, 이 예에서는, 3개의 핀 fm1, fm2, fm3이 메모리 셀 MC에 이용된다. 3개의 핀 fm1, fm2, fm3의 간격(피치)은 거리 p4이다.
영역 Ra에는, 도 8에 있어서, (a)로 둘러싸인 부분의 N채널 MOS 트랜지스터 NM1 및 NM2의 패턴이 도시되어 있다. N채널 MOS 트랜지스터 NM1의 게이트 G1과, N채널 MOS 트랜지스터 NM2의 게이트 G2와, 게이트 패턴 GP0이 도시된다. 게이트 G1 및 G2는, 게이트 폭이 Wg3, 게이트 길이가 Lg4로서 도시된다. 게이트 길이 Lg4는, 게이트 길이 Lg5보다 길게 되어 있다(Lg4>Lg5). 게이트 G1, G2 및 GP0의 간격(피치)은 거리 p3이다. fa1, fa2는 핀이며, 이 예에서는, 2개의 핀 fa1, fa2가 N채널 MOS 트랜지스터 NM1 및 NM2에 이용된다. 2개의 핀 fa1, fa2의 간격(피치)은 거리 p4이다. N채널 MOS 트랜지스터 NM1 및 NM2는, 2개의 핀 fa1, fa2를 이용하여, 2쌍의 트랜지스터를 병렬 접속한 구성으로 되어 있다. N채널 MOS 트랜지스터 NM1 및 NM2의 각각의 게이트 폭은 Wg3x2로 된다.
영역 Rb에는, 도 8에 있어서, (b)로 둘러싸인 부분의 N채널 MOS 트랜지스터 NM3 및 NM4의 패턴이 도시되어 있다. N채널 MOS 트랜지스터 NM3의 게이트 G3과, N채널 MOS 트랜지스터 NM4의 게이트 G4와, 게이트 패턴 GP1이 도시된다. 게이트 G3 및 G4는, 게이트 폭이 Wg3, 게이트 길이가 Lg5로서 도시된다. 게이트 G3, G4 및 GP1의 간격(피치)은 거리 p3이다. fb1, fb2, fb3, fb4는 핀이며, 이 예에서는, 4개의 핀 fb1, fb2, fb3, fb4가 N채널 MOS 트랜지스터 NM3 및 NM4에 이용된다. 4개의 핀 fb1, fb2, fb3, fb4의 간격(피치)은 거리 p4이다. N채널 MOS 트랜지스터 NM3 및 NM4는, 4개의 핀 fb1, fb2, fb3, fb4를 이용하여, 4쌍의 트랜지스터를 병렬 접속한 구성으로 되어 있고, 그 게이트 폭이 넓게 되어 있다. 즉, N채널 MOS 트랜지스터 NM3 및 NM4의 각각의 게이트 폭은 Wg5x4로 된다.
여기서, 영역 Rmc, Ra, Rb에 있어서 게이트의 간격(p3)은 동일하고, 또한, 핀(fm1-fm3, fa1, fa2, fb1-fb4)의 간격(p4)도 동일하다. 또한, 핀(fm1-fm3, fa1, fa2, fb1-fb4)의 폭은, Wg3으로서 기재가 있는 바와 같이, 동일하다. 핀의 수는, 이 예에서는, 2개(영역 Ra)<3개(영역 Rmc)<4개(영역 Rb)로 하였지만, (영역 Ra의 핀수)≤(영역 Rmc의 핀수)<(영역 Rb의 핀수)와 같은 관계로 하는 것이 바람직하다. 또한, 도 14의 핀 fm1-fm3, fa1, fa2, fb1-fb4의 폭은, Wg3으로서 기재가 있는 바와 같이, 동일하다.
이상에 의해, N채널 MOS 트랜지스터 NM1 및 NM2의 각각의 게이트 길이 Lg4는, 영역 Rmc, Ra, Rb에 있어서 게이트의 간격 p3을 변화시키지 않는 범위 이내에 있어서, 게이트 길이 Lg5보다 길게 되어 있다(Lg4>Lg5). 이에 의해, N채널 MOS 트랜지스터 NM1 및 NM2에 있어서의 로컬 제조 변동에 의한 영향을 저감할 수 있다. 또한 변동을 저감시키기 위해, 2개의 핀 fa1, fa2를 이용하여, 다단 접속의 트랜지스터로 하고 있다.
한편, N채널 MOS 트랜지스터 NM3 및 NM4는, 4개의 핀 fb1, fb2, fb3, fb4를 이용하여, 4쌍의 트랜지스터를 병렬 접속한 구성이다. 이에 의해, N채널 MOS 트랜지스터 NM3 및 NM4의 게이트 폭을 넓게 함으로써, 매치선 ML[0]의 천이 속도를 가속할 수 있다.
도 15는 Fin형 트랜지스터 FinFET의 구조를 개념적으로 도시하는 도면이다. 도 15를 사용하여, 도 14의 설명에서 기재된 Fin형 트랜지스터의 구성, 그 게이트 폭, 게이트 길이를 설명한다. FinFET는, 예를 들어 실리콘 기판(60)과, 실리콘 기판(60) 상에 형성된 절연막(61)과, 절연막(61)이 형성되어 있지 않은 실리콘 기판(60) 상에 형성된 실리콘을 포함하는 핀(62)과, 핀(62)의 상면 및 측면에 형성된 게이트 절연막(63)과, 게이트 절연막(63)을 덮도록 연장되는 다결정 실리콘막으로 형성된 게이트(G)(64)를 갖는다. 핀(62)에 있어서, 게이트 절연막(63)으로 덮여 있는 부분이 Fin형 트랜지스터 FinFET의 채널 영역으로 되고, 그 이외의 부분은 Fin형 트랜지스터 FinFET의 소스 영역 또는 드레인 영역으로 된다. 핀(62)은 도 14의 핀 fm1-fm3, fa1, fa2, fb1-fb4이다. FinFET의 게이트 길이 Lg는, 게이트 G의 폭이다. Fin 트랜지스터 FinFET의 게이트 폭 Wg는, 핀(62)의 높이를 H라 하고 핀(62)의 폭을 W라 한 경우, Wg=W+2H이다. 즉, 도 14에 기재된 게이트 폭 Wg3은, 핀 fm1-fm3, fa1, fa2, fb1-fb4의 높이 및 폭을 고려하여 기재되어 있다.
도 13 및 도 14에 도시된 바와 같이, 매치선 ML[0]을 직접 받는 N채널 MOS 트랜지스터 NM1 및 NM2(도 8의 (a) 참조)는 제조 변동의 영향을 경감하기 위해, 그 게이트 길이를 크게 한 경우, N채널 MOS 트랜지스터 NM1 및 NM2의 게이트 용량은 커진다. 그 때문에, 공통 접속 노드 MLB의 구동 타이밍은 적잖이 느려진다. 따라서, 제2 지연 매치 출력 인에이블 신호 MAE2의 로우 레벨로부터 하이 레벨로의 천이 타이밍 내지 구동 타이밍도, 그것에 맞추어 느리게 할 필요가 있다. 그 때문에, 제2 지연 매치 출력 인에이블 신호 MAE2의 지연에 이용되는 지연 소자 DL1(도 8의 (c) 참조)에 사용되는 트랜지스터의 소자 레이아웃을, N채널 MOS 트랜지스터 NM1 및 NM2의 소자 레이아웃과 맞춤으로써, PVT(Process/Voltage/Temperature) 변동에 대한 내성을 향상시키는 것이 가능하다.
이하, PVT 변동에 대한 내성의 향상에 관해, 도면을 사용하여 설명한다.
도 16은 도 8의 지연 소자 DL1의 회로도를 도시한다. 도 17은 지연 소자의 소자 레이아웃을 설명하는 도면이다.
도 16에 도시된 바와 같이, 지연 소자 DL1은, 이 예에서는, 3개의 지연단 DLY1-DLY3을 포함한다. 각 지연단 DLY1-DLY3은, P채널 MOS 트랜지스터 PMd, N채널 MOS 트랜지스터 NMd1, NMd2 및 인버터 회로 IVd를 포함한다. P채널 MOS 트랜지스터 PMd, N채널 MOS 트랜지스터 NMd1, NMd2의 소스 드레인 패스는, 제1 전원 전위 Vcc와 제2 전원 전위 Vss 사이에 직렬로 접속되고, 그 게이트는 공통 접속된다. P채널 MOS 트랜지스터 PMd와 N채널 MOS 트랜지스터 NMd2의 공통 접속 노드는 인버터 회로 IVd의 입력에 접속된다. 각 지연단 DLY1-DLY3에 있어서, N채널 MOS 트랜지스터 NMd1, NMd2에 의해, 주된 신호의 지연이 발생된다.
도 17은 N채널 MOS 트랜지스터 NM1, NM2의 형성 영역인 영역 Ra와, N채널 MOS 트랜지스터 NMd1, NMd2의 형성 영역인 영역 Rc의 소자 레이아웃을 도시하고 있다. 또한, 영역 Ra는, 도 13에 도시된 영역 Ra의 일부분을 발췌하여 나타내고 있다. 그 때문에, 상세한 설명은 생략된다.
영역 Rc에는, N채널 MOS 트랜지스터 NMd1, NMd2의 게이트 Gd1, Gd2, N형 불순물층 패턴 N5가 도시된다.
도 17로부터 이해되는 바와 같이, N채널 MOS 트랜지스터 NMd1, NMd2의 게이트 길이 Lg1 및 게이트 폭 Wg1은, N채널 MOS 트랜지스터 NM1, NM2의 그것과 동일하게 되어 있다. 게이트의 간격(p1)도 동일하게 되어 있다.
이와 같이 함으로써, 제2 지연 매치 출력 인에이블 신호 MAE2의 변화 타이밍의 글로벌 변동에 의한 TCAM 매크로 셀(10)의 동작 마진의 열화를 완화하는 것이 가능하다. 즉, 서치 동작의 동작 마진을 개선할 수 있다.
N채널 MOS 트랜지스터 NMd1, NMd2는, 도 14에서 설명된 바와 같은, Fin형 트랜지스터 FinFET로 구성할 수 있다. 이 경우, N채널 MOS 트랜지스터 NMd1, NMd2의 게이트 패턴 및 핀수는, 도 14의 영역 Ra에 기재된 N채널 MOS 트랜지스터 NM1 및 NM2의 게이트 패턴 G1, G2 및 핀 fa1, fa2와 동일한 구성으로 된다.
(변형예 1)
도 18은 변형예에 따른 TCAM 매크로 셀의 1엔트리에 대응하는 회로예를 도시하는 도면이다. 도 18에 도시된 TCAM 매크로 셀(10a)은, 도 8의 TCAM 매크로 셀(10)에 대하여 프리차지 회로(제2 프리차지 회로) PC1이 추가된 구성이다. 프리차지 회로 PC1의 구성 및 동작은 프리차지 회로(제1 프리차지 회로) PC의 구성 및 동작과 동일하다. 프리차지 회로 PC1 이외의 다른 구성은, 도 8과 동일하다. 실시예에서 설명된 사항은 도 18에 적용 가능하다.
추가된 프리차지 회로 PC1은, 전위 변경 회로 DC0의 근방의 매치선 ML[0]에 배치된다. 프리차지 회로 PC는, 매치선 출력 회로 MO0의 근방의 매치선 ML[0]에 배치된다. 따라서, 매치선 ML[0]이 양쪽 사이드로부터, 프리차지 회로 PC 및 PC1에 의해, 프리차지되게 된다.
즉, 프리차지 회로 PC1은, 매치선 ML[0]의 일단에 접속되어, 매치선 ML[0]의 일단측으로부터 매치선 ML[0]을 하이 레벨과 같은 프리차지 전위로 프리차지한다. 한편, 프리차지 회로 PC는, 매치선 ML[0]의 타단측에 접속되어, 매치선 ML[0]의 타단측으로부터 매치선 ML[0]을 하이 레벨과 같은 프리차지 전위로 프리차지한다. 즉, 프리차지 회로 PC에 의한 프리차지 전류 I1이 흐르는 방향과 프리차지 회로 PC1에 의한 프리차지 전류 I2가 흐르는 방향이 역의 방향으로 된다.
배선 일렉트로 마이그레이션(EM)에 있어서, 1방향으로부터 전류가 계속해서 흐르는 것이 아니라, 역방향으로부터도 흐르게 하면, 이동한 금속이 원래의 위치로 되돌아가, EM 내성이 개선된다. TCAM 매크로 셀(10a)에 있어서는, 매치선 ML을 구동하는 메모리 셀 MC가 프리차지 회로로부터 이격된 장소에 있는 경우, 전류 경로가 일방향으로 되어 버리므로, EM 내성을 향상시킬 수 없다. 이것을 개선하기 위해, 매치선 ML의 양단에 프리차지 회로(PC, PC1)를 접속하였다. 이에 의해, TCAM 매크로 셀의 EM 내성이 향상된다.
또한, 도 18로부터 전위 변경 회로 DC0을 제외한 구성에서도, 매치선 ML의 양단에 프리차지 회로(PC, PC1)를 접속한 경우의 효과를 얻는 것이 가능하다.
(응용예)
도 19는 응용예에 따른 반도체 장치의 모식적인 블록도이다.
반도체 장치 IC는, 2개의 TCAM 매크로 셀 TCAM1, TCAM2를 갖는다. 반도체 장치 IC는, 또한, 중앙 처리 장치 CPU, 주변 회로 PERI, 메모리 장치 RAM 및 입출력 인터페이스 IF를 포함한다.
TCAM 매크로 셀 TCAM1은, 도 3-도 18에서 설명된 TCAM 매크로 셀[10(또는 10a)]이다. 즉, TCAM 매크로 셀(10)은 매치선 전위 변경 회로부(MLDC)(26)를 갖고 있다. 한편, TCAM 매크로 셀 TCAM2는, 도 1에서 설명된 바와 같은, 매치선 전위 변경 회로부(MLDC)(26)를 갖지 않는 TCAM 매크로 셀이다. 예를 들어, TCAM 매크로 셀 TCAM2는, 도 3, 도 7 및 도 8에 있어서, 매치선 전위 변경 회로부(MLDC)(26), 전위 변경 회로 DC0을 삭제함으로써, 구성할 수도 있다.
TCAM 매크로 셀 TCAM1과 TCAM 매크로 셀 TCAM2는, 그것에 포함되는 매치선 ML의 길이가 상이하다. TCAM 매크로 셀 TCAM1에 포함되는 매치선 ML1의 길이 L10은, TCAM 매크로 셀 TCAM2에 포함되는 매치선 ML2의 길이 L11보다 길다(L10>L11).
반도체 장치 IC에 내장 TCAM 매크로 셀이 복수 탑재되는 경우, 일반적으로 그 비트 폭(엔트리의 비트수)은 1종류가 아니다. 비트 폭(엔트리의 비트수)이 작으면, 필연적으로 매치선 ML의 부하 용량은 가벼워지기 때문에, 매치선 전위 변경 회로부(MLDC)(26)를 설치할 필요는 없어진다. 응용예에서는, 엔트리의 비트수가 대비트인 구성의 TCAM 매크로 셀에서는 매치선 전위 변경 회로부(MLDC)(26)를 설치한 TCAM 매크로 셀 TCAM1을 채용한다. 한편, 엔트리의 비트수가 소비트인 구성의 TCAM 매크로 셀에서는 매치선 전위 변경 회로부(MLDC)(26)를 설치하지 않는 소비트 구성의 TCAM 매크로 셀 TCAM2를 채용한다. 따라서, TCAM 매크로 셀 TCAM1과 TCAM 매크로 셀 TCAM2를, 반도체 장치 IC에 혼재시킴으로써, 저소비 전력·소면적의 반도체 장치 IC를 실현할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태 및 실시예에 한정되는 것은 아니고, 다양하게 변경 가능한 것은 물론이다.
1 : TCAM 장치
10 : TCAM 매크로 셀
30 : 프라이오리티 인코더(PREN)
20 : CAM 셀 어레이(CARY)
21 : 기입 드라이버 및 판독용 센스 앰프(WD/SA)
22 : 서치선 드라이버(SD)
23 : 매치선 출력 회로부(MO)
24 : 제어 논리 회로(CNT)
25 : 워드선 드라이버(WLD)
26 : 매치선 전위 변경 회로부(MLDC)
DC0-DCm : 전위 변경 회로
MC00-MC0n, MCm0-MCmn : TCAM 셀
BT[0], BB[0]-BT[n], BB[n] : 비트선쌍
ST[0], SB[0]-ST[n], SB[n] : 서치선쌍
WLA[0]-WLA[M], WLB[0]-WLB[M] : 워드선

Claims (17)

  1. 복수의 메모리 셀과,
    상기 복수의 메모리 셀에 결합된 매치선과,
    상기 복수의 메모리 셀의 각각에 결합된 서치선과,
    상기 매치선에 결합된 매치선 출력 회로와,
    상기 매치선에 결합되며, 상기 매치선의 전위를 변경시키는 전위 변경 회로를 포함하는 내용 참조 메모리.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀은, 상기 전위 변경 회로와 상기 매치선 출력 회로 사이에 배치되는 내용 참조 메모리.
  3. 제1항에 있어서,
    상기 복수의 메모리 셀의 각각에 결합된 워드선과,
    상기 워드선에 결합된 워드선 드라이버를 더 포함하고,
    상기 전위 변경 회로는, 상기 워드선 드라이버와 상기 복수의 메모리 셀 사이에 설치되는 내용 참조 메모리.
  4. 제1항에 있어서,
    상기 복수의 메모리 셀의 각각은 TCAM 셀인 내용 참조 메모리.
  5. 매치선과,
    상기 매치선에 접속된 복수의 메모리 셀과,
    상기 매치선에 접속된 출력 회로와,
    상기 매치선에 접속되며, 상기 매치선의 전위를 인출하기 위한 매치선 인출 증폭 회로를 포함하고,
    상기 복수의 메모리 셀은, 상기 매치선 인출 증폭 회로와 상기 출력 회로 사이에 배치되는 반도체 장치.
  6. 제5항에 있어서,
    상기 매치선 인출 증폭 회로는,
    상기 매치선에 게이트가 접속된 제1 P채널 MOS 트랜지스터와,
    상기 매치선에 게이트가 접속된 제1 N채널 MOS 트랜지스터와,
    제2 N채널 MOS 트랜지스터와,
    상기 제1 P채널 MOS 트랜지스터와 상기 제1 N채널 MOS 트랜지스터의 공통 접속 노드에, 게이트가 접속된 제2 P채널 MOS 트랜지스터와,
    상기 공통 접속 노드에 게이트가 접속된 제3 N채널 MOS 트랜지스터와,
    제4 N채널 MOS 트랜지스터를 포함하고,
    상기 제1 P채널 MOS 트랜지스터, 상기 제1 N채널 MOS 트랜지스터 및 상기 제2 N채널 MOS 트랜지스터의 소스 드레인 경로는, 제1 참조 전위와 제2 참조 전위 사이에 직렬로 접속되고,
    상기 제2 P채널 MOS 트랜지스터, 상기 제3 N채널 MOS 트랜지스터 및 상기 제4 N채널 MOS 트랜지스터의 소스 드레인 경로는, 상기 제1 참조 전위와 상기 제2 참조 전위 사이에 직렬로 접속되고,
    상기 제2 P채널 MOS 트랜지스터와 상기 제3 N채널 MOS 트랜지스터의 공통 접속 노드는 상기 매치선에 접속되는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 N채널 MOS 트랜지스터 및 상기 제2 N채널 MOS 트랜지스터의 게이트 길이는, 상기 제3 N채널 MOS 트랜지스터 및 상기 제4 N채널 MOS 트랜지스터의 게이트 길이보다 긴 반도체 장치.
  8. 제6항에 있어서,
    상기 제3 N채널 MOS 트랜지스터 및 상기 제4 N채널 MOS 트랜지스터의 게이트 폭은, 상기 제1 N채널 MOS 트랜지스터 및 상기 제2 N채널 MOS 트랜지스터의 게이트 폭보다 넓은 반도체 장치.
  9. 제7항에 있어서,
    상기 제1 N채널 MOS 트랜지스터, 상기 제2 N채널 MOS 트랜지스터, 상기 제3 N채널 MOS 트랜지스터 및 상기 제4 N채널 MOS 트랜지스터는 FinFET인 반도체 장치.
  10. 제8항에 있어서,
    상기 제1 N채널 MOS 트랜지스터, 상기 제2 N채널 MOS 트랜지스터, 상기 제3 N채널 MOS 트랜지스터 및 상기 제4 N채널 MOS 트랜지스터는 FinFET인 반도체 장치.
  11. 제7항에 있어서,
    상기 제4 N채널 MOS 트랜지스터의 게이트에 접속된 지연 소자를 더 포함하고,
    상기 지연 소자는, 제5 N채널 MOS 트랜지스터 및 제6 N채널 MOS 트랜지스터를 포함하고,
    상기 제1 N채널 MOS 트랜지스터 및 상기 제2 N채널 MOS 트랜지스터의 게이트 길이는, 상기 제5 N채널 MOS 트랜지스터 및 상기 제6 N채널 MOS 트랜지스터의 게이트 길이와 동일한 반도체 장치.
  12. 제8항에 있어서,
    상기 제4 N채널 MOS 트랜지스터의 게이트에 접속된 지연 소자를 더 포함하고,
    상기 지연 소자는, 제5 N채널 MOS 트랜지스터 및 제6 N채널 MOS 트랜지스터를 포함하고,
    상기 제1 N채널 MOS 트랜지스터 및 상기 제2 N채널 MOS 트랜지스터의 게이트 폭은, 상기 제5 N채널 MOS 트랜지스터 및 상기 제6 N채널 MOS 트랜지스터의 게이트 폭과 동일한 반도체 장치.
  13. 제11항에 있어서,
    상기 제1 N채널 MOS 트랜지스터, 상기 제2 N채널 MOS 트랜지스터, 상기 제5 N채널 MOS 트랜지스터 및 상기 제6 N채널 MOS 트랜지스터는 FinFET인 반도체 장치.
  14. 제12항에 있어서,
    상기 제1 N채널 MOS 트랜지스터, 상기 제2 N채널 MOS 트랜지스터, 상기 제5 N채널 MOS 트랜지스터 및 상기 제6 N채널 MOS 트랜지스터는 FinFET인 반도체 장치.
  15. 제5항에 있어서,
    상기 매치선의 일단에 접속된 제1 프리차지 회로와,
    상기 매치선의 타단에 접속된 제2 프리차지 회로를 더 갖는 반도체 장치.
  16. 제1 내용 참조 메모리와, 제2 내용 참조 메모리를 포함하고,
    상기 제1 내용 참조 메모리는,
    복수의 제1 메모리 셀과,
    상기 복수의 제1 메모리 셀에 결합된 제1 매치선과,
    상기 복수의 제1 메모리 셀의 각각에 결합된 제1 서치선과,
    상기 제1 서치선에 결합된 제1 매치선 출력 회로와,
    상기 제1 서치선에 결합되며, 상기 제1 서치선의 전위를 변경시키는 전위 변경 회로를 포함하고,
    상기 제2 내용 참조 메모리는,
    복수의 제2 메모리 셀과,
    상기 복수의 제2 메모리 셀에 결합된 제2 매치선과,
    상기 복수의 제2 메모리 셀의 각각에 결합된 제2 서치선과,
    상기 제2 서치선에 결합된 제2 매치선 출력 회로를 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 매치선은, 상기 제2 매치선보다 긴 반도체 장치.
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