TWI790452B - 半導體裝置和其製造方法、以及靜態隨機存取記憶體裝置 - Google Patents

半導體裝置和其製造方法、以及靜態隨機存取記憶體裝置 Download PDF

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Abstract

本文描述了消除對於讀取輔助電路的需求的裝置和方法。在一個實施例中，半導體裝置包括源極區域和汲極區域其形成在高於基板。埋入的絕緣體(BI)層形成在源極區域或汲極區域任一者下方。第一奈米片形成於(i)在水平方向上介於源極區域和汲極區域之間；並且(ii)在垂直方向上高於埋入的絕緣體層。埋入的絕緣體層減少了流過第一奈米片的電流。

Description

半導體裝置和其製造方法、以及靜態隨機存取記憶體裝置
在本揭示內容中描述的技術大體上涉及電子系統，並且更具體地涉及使用部分埋入的絕緣體(BI)奈米片(nano-sheet)裝置來增加電子裝置的讀取餘裕。
金屬氧化物半導體場效電晶體(MOSFET)是在數位電路和類比電路中都常使用的半導體裝置，包括靜態隨機存取記憶體(SRMA)裝置。金屬氧化物半導體場效電晶體通常用於在電子裝置之內切換和放大電子信號。典型的金屬氧化物半導體場效電晶體包括源極、汲極、和閘極電極。閘極電極的通電使得電流從源極通過一通道區域流到汲極。閘極電極的特徵在於通道長度和寬度。著電子裝置變得越來越小，減小了金屬氧化物半導體場效電晶體的通道長度的尺寸。然而，因為更難以控制通道區域，所以這樣的減小通道長度，降低了電晶體效能。
鰭式場效電晶體(FinFET)是三維的(3D)多閘極金屬氧化物半導體場效電晶體其對通道區域提供了更多的控制。利用鰭式場效電晶體設計，薄的矽的鰭片用來作為 通道，並且薄的矽的鰭片被閘極電極包裹。正是這種3維的結構促進了對通道區域更多的控制。然而，閘極長度的減小會導致短通道效應，諸如電流洩漏、表面散射、速度飽合、碰撞電離(impact ionization)、臨界電壓變異(threshold voltage variations)、和/或熱載子效應。
本揭示內容的一些實施方式提供了一種半導體裝置，包含：源極區域和汲極區域、埋入的絕緣體(BI)層、以及第一奈米片。源極區域和汲極區域形成在高於基板。埋入的絕緣體層形成在源極區域或汲極區域的只有一者下方且高於基板。第一奈米片形成(i)在水平方向上介於源極區域和汲極區域之間，並且(ii)在垂直方向上高於埋入的絕緣體層。
本揭示內容的另一些實施方式提供了一種靜態隨機存取記憶體裝置，包含：複數個靜態隨機存取記憶體位元單元以及位元線。每個靜態隨機存取記憶體位元單元包含：埋入的絕緣體層的一部分、和複數個奈米片層。埋入的絕緣體層的一部分形成在只有一第一源極/汲極區域下方。複數個奈米片層此第一源極/汲極區域與第二源極/汲極區域分隔。位元線將這些複數個靜態隨機存取記憶體位元單元耦合在一起，位元線電性耦合到埋入的絕緣體層的此部分。
本揭示內容的另一些實施方式提供了一種製造半 導體裝置的方法，包含：形成第一奈米片其高於基板；沉積第一閘極電極層其高於第一奈米片；形成埋入的絕緣體層其高於基板；以及形成一源極區域或一汲極區域的只有其中一者其高於埋入的絕緣體層，其中第一奈米片位於(i)在水平方向上介於此源極區域與此汲極區域之間，並且(ii)在垂直方向上高於埋入的絕緣體層。
100:靜態隨機存取記憶體裝置
110:靜態隨機存取記憶體位元單元
120:埋入的絕緣體層
130:閘極
140:閘極
210:電晶體
215:儲存節點
220:電晶體
230:電晶體
235:儲存節點
240:電晶體
250:電晶體
260:電晶體
300:奈米片電晶體
310:基板
320:埋入的絕緣體層
330:源極區域
340:汲極區域
350:閘極
360:接觸件
370:介電材料
380:奈米片
385:電流路徑
390:閘極電極
400:奈米片電晶體
420:埋入的絕緣體層
430:源極區域
500:靜態隨機存取記憶體裝置
520:埋入的絕緣體層
550:閘極
555:閘極
600:靜態隨機存取記憶體裝置
602:位元單元
604:位元單元
606:位元單元
608:位元單元
610:位元單元
612:位元單元
614:位元單元
616:位元單元
620:埋入的絕緣體層
622:埋入的絕緣體層
650:位元線
730:源極/汲極區域
800:流程圖
810:步驟
820:步驟
830:步驟
840:步驟
BI:埋入的絕緣體
BIT:位元
BL:位元線
BLB:位元線
EPI:磊晶
IPD:電流
IPG:電流
Lbi:長度
Lp:長度
Sp:間隔
VDD:供應電壓
VSS:供應電壓
Wbi:寬度
WL:字元線
Ws:寬度
本揭示內容的各方面，可由以下的詳細描述，並與所附圖式一起閱讀，而得到最佳的理解。值得注意的是，根據產業界的標準慣例，各個特徵並未按比例繪製。事實上，為了清楚地討論，各個特徵的尺寸可能任意地增加或減小。
第1圖是根據本揭示內容的各個實施方式的靜態隨機存取記憶體裝置的示例性部分的俯視圖。
第2圖是根據本揭示內容的各個實施方式，第1圖的示例性靜態隨機存取記憶體位元單元(bitcell)的示意性繪示。
第3圖是根據本揭示內容的各個實施方式，在示例性靜態隨機存取記憶體位元單元中可能使用的示例性奈米片電晶體的截面視圖。
第4圖是根據本揭示內容的各個實施方式，在示例性靜態隨機存取記憶體位元單元中可能使用的另一種示例性 奈米片電晶體的截面視圖。
第5圖是根據本揭示內容的各個實施方式的靜態隨機存取記憶體裝置的示例性部分的俯視圖。
第6圖是根據本揭示內容的各個實施方式的具有一陣列的多個靜態隨機存取記憶體位元單元的示例性靜態隨機存取記憶體裝置。
第7圖是根據本揭示內容的各個實施方式，第6圖的示例性靜態隨機存取記憶體裝置的截面視圖。
第8圖是根據本揭示內容的各個實施方式的形成具有部分埋入的絕緣體層和奈米片的靜態隨機存取記憶體裝置的示例性方法的流程圖。
之後的揭示內容提供了許多不同的實施方式或實施例，以實現所提供的主題的不同的特徵。以下描述組件和配置的具體實施例，以簡化本揭示內容。當然，這些僅是實施例，並不意圖限制。例如，在隨後的描述中，形成第一特徵在第二特徵上方或之上，可能包括第一和第二特徵以直接接觸而形成的實施方式，且也可能包括附加的特徵可能形成於第一和第二特徵之間，因此第一和第二特徵可能不是直接接觸的實施方式。此外，本揭示內容可能在各個實施例中重複標示數字和/或字母。這樣的重複，是為了是簡化和清楚起見，並不是意指所討論的各個實施方式之間和/或配置之間的關係。
在鰭式場效電晶體裝置中，閘極長度的減小會使金屬氧化物半導體場效電晶體容易遭受到許多短通道效應，諸如電流洩漏、表面散射、速度飽和、碰撞電離、臨界電壓變異、和/或熱載子效應。奈米片裝置可以提供替代方案，其在一些實施例中，可以比鰭式場效電晶體具有更強的閘極可控制性。通常，鰭式場效電晶體和奈米片場效電晶體兩者使用讀取/寫入輔助電路，諸如感應放大器、負電壓偏置電路、和/或選擇性預充電電路，以提高讀取效能。本文所描述的裝置和方法包括經由部分埋入的絕緣體奈米片裝置的使用來消除對於讀取輔助電路的需求。
靜態隨機存取記憶體裝置是計算機記憶體裝置其由電晶體製成，電晶體諸如金屬氧化物半導體場效電晶體(MOSFETs)、鰭式場效電晶體(FinFETs)、和/或奈米片場效電晶體(nano-sheet FETs)。可以將一陣列的多個靜態隨機存取記憶體位元單元與各種控制電路組合在一起，成為一個靜態隨機存取記憶體巨集(macro)。在靜態隨機存取記憶體巨集中，由於鰭式場效電晶體和/或奈米片場效電晶體的使用，因為這些裝置對電流敏感，所以可能需要附加的讀取和/或寫入輔助電路。讀取餘裕(read margin)是用以評估靜態隨機存取記憶體位元單元的讀取效能的指標。讀取餘裕可以經由β比率(β-ratio)來表徵，β比率是流過靜態隨機存取記憶體位元單元的一些電晶體的多個電流之間的比率。β比率越高，靜態隨機存取記憶體位元單元執行讀取操作越好。當β比率為低的數值時，可 以使用附加的電路與靜態隨機存取記憶體位元單元一起，以提高靜態隨機存取記憶體位元單元的讀取效能。更具體地說，讀取輔助電路可以增加讀取效能。額外的電路繼而意味著在裝置之內可能可行或可能不可行的更多的空間。在一些實施方式中本文所描述的裝置包括具有部分的多個奈米片的靜態隨機存取記憶體位元單元，部分的多個奈米片使得靜態隨機存取記憶體位元單元能夠成為無讀取輔助的靜態隨機存取記憶體(read assist-free SRAM)。這樣的裝置包括埋入的絕緣體層和奈米片，埋入的絕緣體層在靜態隨機存取記憶體位元單元的源極區域或汲極區域下方，奈米片將源極區域和汲極區域彼此分隔。換言之，在一些實施方式中所描述的靜態隨機存取記憶體位元單元使用埋入的絕緣體層以增加β比率，消除了對於讀取輔助電路的需求並且節省了在裝置之內的空間。
第1圖是根據本揭示內容的各個實施方式的靜態隨機存取記憶體裝置100的示例性部分的俯視圖。如圖所繪示，靜態隨機存取記憶體裝置100的此部分包括靜態隨機存取記憶體位元單元110。當電流IPG跨過閘極130流動時，電流IPG會降低，使得電流IPG小於流過閘極140的電流IPD。這種降低部分地是由於埋入的絕緣體層120是由介電材料製成而發生的。因為缺乏完整的摻雜的源極/汲極區域，這種構造(makeup)減少了在裝置之內的離子的數目。介電材料是抑制電流流動的絕緣材料。換言之，通過介電材料的電流的流動為最小。靜態隨機存取記憶體 位元單元的β比率可以用以下等式表示：
Figure 109121373-A0305-02-0009-1
 其中，I PG 是通過與靜態隨機存取記憶體位元單元的位元線耦合的電晶體的電流，並且I PD 是通過靜態隨機存取記憶體位元單元的反相器的另一個電晶體的電流，這兩者都在第2圖中詳細說明。因為埋入的絕緣體層120使I PG 降低，所以I PG 的數值小於I PD 。較大的數目除以較小的數目導致了靜態隨機存取記憶體位元單元110的β比率為較大的數目。具有大的β比率，靜態隨機存取記憶體位元單元110的讀取效能為良好，並且不需附加的電路來輔助讀取效能。
第2圖是根據本揭示內容的各個實施方式，第1圖的示例性靜態隨機存取記憶體位元單元110的示意性繪示。靜態隨機存取記憶體位元單元110是具有N型金屬氧化物半導體(NMOS)電晶體210、220、230、240、和P型金屬氧化物半導體(PMOS)電晶體250、260的六個電晶體(6T)靜態隨機存取記憶體。當供電時，靜態隨機存取記憶體位元單元110儲存單個信息的位元(bit)。電晶體210、240分別地將一對數據線(例如，位元線BL/BLB)耦合到儲存節點215、235。供應電壓VDD提供正電壓(例如，0.6至3.0V)至P型金屬氧化物半導體電晶體250、260。可以將第二供應電壓VSS設置為接地或負電壓。根據靜態隨機存取記憶體位元單元110的狀態，N型金屬氧化物半導體電晶體220、230耦合到第二供應電壓和經由 儲存節點215、235而耦合到彼此。靜態隨機存取記憶體位元單元110是一個鎖存器，只要提供的功率足以操作在靜態隨機存取記憶體位元單元110之內的組件，靜態隨機存取記憶體位元單元110將會長達無限期地保持其數據狀態。P型金屬氧化物半導體電晶體250和N型金屬氧化物半導體電晶體220一起形成一互補式金屬氧化物半導體(CMOS)反相器。P型金屬氧化物半導體電晶體260和N型金屬氧化物半導體電晶體230一起形成另一個互補式金屬氧化物半導體反相器。兩個互補式金屬氧化物半導體反相器交叉耦合在一起並且操作，以連續地增強在儲存節點215、235上儲存的電荷。兩個儲存節點215、235彼此互相顛倒。當儲存節點215為邏輯「1」(通常為高電壓)時，儲存節點235在同時為邏輯「0」(通常為低電壓)，反之亦然。當靜態隨機存取記憶體位元單元110被寫入時，互補的寫入數據訊號被放置在位元線BL/BLB上。在字元線WL上的正控制信號耦合到N型金屬氧化物半導體電晶體210、240兩者的閘極。N型金屬氧化物半導體電晶體220、230和P型金屬氧化物半導體電晶體250、260的尺寸應設置為使得在位元線BL/BLB上的數據可以覆寫儲存的數據，並且因此寫入靜態隨機存取記憶體位元單元110。
當將電壓施加到位元線BL/BLB時，讀取靜態隨機存取記憶體位元單元110。一旦將電壓施加到位元線BL/BLB，就將電壓施加到字元線WL。位元線BL/BLB 中的一者將被位元單元操作而下拉(be pulled down)。經由位元線BL/BLB到埋入的絕緣體層120的電性耦合來促進此下拉，如在第7圖中更詳細地描述的內容。I PG 定義為流過N型金屬氧化物半導體電晶體210的電流。I PD 定義為流過N型金屬氧化物半導體電晶體220的電流。因為電流I PG 流過電晶體210，電流I PG 受到埋入的絕緣體層120的電性衝擊並且降低了安培數。電流I PD 大於電流I PG 。因為這樣，等式(1)的β比率是大的，這代表不需要附加的讀取輔助電路。
第3圖是根據本揭示內容的各個實施方式的可能在示例性的靜態隨機存取記憶體位元單元中使用的示例性奈米片電晶體300的截面視圖。奈米片電晶體300包括基板310、埋入的絕緣體層320、源極區域330、汲極區域340、閘極350、接觸件360、介電材料370、奈米片380、和閘極電極390。在第3圖中所繪示的實施方式中，埋入的絕緣體層320可以形成在源極區域330下方。當奈米片電晶體300正在操作時，驅動電流在介於源極區域330和汲極區域340之間流動。埋入的絕緣體層320的存在使得這個驅動電流降低，導致IPG的低的電流數值，IPG的低的電流數值繼而增加了β比率，如先前在第1圖至第2圖中所描述的內容。結果，奈米片電晶體300不需要與任何讀取輔助電路結合使用。
基板310可以由任何數目的適當的半導體材料製成，諸如Si、P、Ge、Ga、SiGe、和/或InAs、或其任 何組合。埋入的絕緣體層320可以由任何數目的合適的介電材料製成，諸如Si3N4、SiO2、Al2O3、HfO2、Ta2O5、和/或TiO2、或其任何組合。源極區域330和汲極區域340是磊晶成長的摻雜的區域。如本領域中已知的，這樣的這些區域是可互換的。奈米片380和閘極電極390可以交替地堆疊在彼此的頂部，位於(1)在垂直方向上介於埋入的絕緣體層320的頂表面和介電材料370的底表面之間，並且(ii)在水平方向上介於源極區域330和汲極區域340之間。奈米片作為介於源極區域330和汲極區域340之間的通道。奈米片電晶體300的驅動電流沿著電流路徑385流動穿過奈米片380。奈米片380可以由任何數目的適當的半導體材料製成，諸如，Si、P、Ge、Ga、SiGe、和/或InAs、或其任何組合。閘極電極390是可以圍繞閘極介電質(在第3圖中未示出)的導電的組件。雖然未示出，但是閘極介電質圍繞奈米片380，並且位在介於奈米片380和閘極電極390之間。閘極介電質可以由任何數目的適當的介電材料製成，諸如Si3N4、SiO2、Al2O3、HfO2、Ta2O5、和/或TiO2、或其任何組合。閘極電極390可以由任何數目的適當的導電材料製成，諸如Cu、W、CO、Ru、或其任何組合。閘極350可以由任何數目的適當的導電材料製成，諸如Cu、W、CO、Ru、或其任何組合。類似地，接觸件360可以由任何數目的適當的導電材料製成，諸如Cu、W、CO、Ru、或其任何組合。
第4圖是根據本揭示內容的各個實施方式的可能 在示例性的靜態隨機存取記憶體位元單元中使用的另一種示例性奈米片電晶體400的截面視圖。在第4圖中所繪示的實施方式中，埋入的絕緣體層420形成在汲極區域340下方，而不是在源極區域430下方。
第5圖是根據本揭示內容的各個實施方式的靜態隨機存取記憶體裝置500的示例性部分的俯視圖。多晶矽(poly)或閘極550具有一相關聯的長度Lp。多晶矽或閘極550至另一個閘極555的間距或間隔Sp小於多晶矽長度Lp的一個大的量值(例如，~20倍Lp)，並且大於或等於此多晶矽長度的至少兩倍(例如~2倍Lp)。換言之，多晶矽長度Lp和多晶矽間隔Sp之間的關係可以表示為：
Figure 109121373-A0305-02-0013-2
 多晶矽或閘極550具有一深度Dp(未示出)其小於多晶矽長度Lp的一量值(例如，~50倍Lp)，但大於多晶矽長度Lp的一不同的量值(例如，~5倍Lp)。換言之，多晶矽深度和多晶矽長度之間的關係可以表示為：50Lp>Dp>5Lp (3)埋入的絕緣體層520具有一長度Lbi，其大於或等於介於多個閘極之間的多晶矽間隔Sp。換言之，埋入的絕緣體層520的長度與多晶矽間隔Sp之間的關係可以表示為：
Figure 109121373-A0305-02-0013-3
 埋入的絕緣體層520形成在高於基板並且具有一深度Dbi(未示出)其小於多晶矽長度Lp的一量值(例如，~30倍的Lp)，但是大於約多晶矽深度Dp的一半(例如，0.5 倍Dp)。換言之，埋入的絕緣體層520的深度Dbi、多晶矽長度Lp、和多晶矽深度Dp之間的關係可以表示為：30Lp>Dbi>0.5Dp (5)奈米片380具有片寬度Ws其小於或等於多晶矽長度Lp的一量值(例如，~10倍Lp)，並且大於或等於約多晶矽長度Lp的一半(例如，0.5倍Lp)。換言之，片寬度Ws、和多晶矽長度Lp之間的關係可以表示為：
Figure 109121373-A0305-02-0014-4
 埋入的絕緣體層520具有一寬度Wbi其大於或等於奈米片380的片寬度Ws。換言之，埋入的絕緣體層520的寬度Wbi和片寬度Ws之間的關係可以表示為：
Figure 109121373-A0305-02-0014-5
第6圖是根據本揭示內容的各個實施方式的具有一個陣列的多個靜態隨機存取記憶體位元單元602、604、606、608、610、612、614、616的示例性靜態隨機存取記憶體裝置600。如圖所繪示，至少兩個埋入的絕緣體層跨越每個位元單元。例如，位元單元602包括埋入的絕緣體層620的一部分和埋入的絕緣體層622的一部分。換言之，每個埋入的絕緣體層620、622跨越多個位元單元。
第7圖是根據本揭示內容的各個實施方式的第6圖的示例性靜態隨機存取記憶體裝置600的以位元線650為軸線的截面視圖。位元線650將位元單元610、612、614、616耦合在一起。位元線650也電性耦合在每個位元單元之內的每個埋入的絕緣體層。例如，位元線650經 由源極/汲極區域730而電性耦合到位元單元616的埋入的絕緣體層620。經由這個電性耦合，電流I PD 變得降低，如在第1圖至第2圖中所描述的。
第8圖是根據本揭示內容的各個實施方式的形成具有一個部分埋入的絕緣體層和多個奈米片的靜態隨機存取記憶體裝置的示例性方法的流程圖800。此方法可應用於各種各樣的在下方的結構。但是為了便於理解，結合第3圖至第4圖和第8圖進行描述。第一奈米片380形成在高於基板310。第一奈米片380可以在基板310上方磊晶(epitaxial)形成(步驟810)。在第一奈米片380上方形成閘極電極390(閘極電極層)。沉積閘極電極390(閘極電極層)使用化學氣相沉積(CVD)其包括低壓化學氣相沉積(LPCVD)和電漿輔助化學氣相沉積(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、或其他合適的製程(步驟820)。埋入的絕緣體層320形成在高於基板310(步驟830)。源極區域和汲極區域形成在高於基板310和埋入的絕緣體層320(步驟840)。第一奈米片380是(i)在水平方向上位在介於源極區域和汲極區域之間，並且(ii)在垂直方向上高於埋入的絕緣體層320。
雖然在這些附圖中描述了6個電晶體(6T)靜態隨機存取記憶體位元單元，但是本領域的技術人員可以理解，可以使用本文的教示來實現任何類型的位元單元。這些位元單元可以包括但不限於7個電晶體(7T)、8個電晶體(8T)、9個電晶體(9T)、和/或10個電晶體(10T)位元單 元。
如本文所描的各種電路和配置的使用可以提供許多優點。例如，在源極/汲極區域下方的嵌入的埋入的絕緣體層伴隨著複數個奈米片的使用減少了流過靜態隨機存取記憶體位元單元的第一電晶體的電流。電流的減少提高了靜態隨機存取記憶體位元單元的貝他(beta)比率(β比率)。這樣的改進代表此靜態隨機存取記憶體位元單元的讀取效能是高的，並且不需要額外的讀取輔助電路。消除對任何讀取輔助電路的需求節省了在裝置之內可用於其他電路的空間和/或可以減小裝置的整體尺寸。
在一個實施方式中，一種半導體裝置包括源極區域和汲極區域其形成在高於一基板。埋入的絕緣體層其形成在源極區域或汲極區域任一者下方。第一奈米片其形成(i)在水平方向上介於源極區域和汲極區域之間；並且(ii)在垂直方向上高於埋入的絕緣體層。流過埋入的絕緣體層的電流增加了包含此電流流動的比率的β比率。
在另一個實施方式中，一種靜態隨機存取記憶體包括複數個靜態隨機存取記憶體位元單元。每個靜態隨機存取記憶體位元單元具有埋入的絕緣體層的一部分其形成在第一源極/汲極區域下方、和複數個奈米片層其將第一源極/汲極區域與第二源極/汲極區域分隔。位元線將複數個靜態隨機存取記憶體位元單元耦合在一起。位元線電性耦合到埋入的絕緣體層的此部分。
在又另一個實施方式中，一種方法包括在高於基板 形成第一奈米片。在高於第一奈米片沉積第一閘極電極層。在高於基板形成埋入的絕緣體層。在高於埋入的絕緣體層和基板形成源極區域和汲極區域。埋入的絕緣體層位於(i)在水平方向上介於源極區域和汲極區域之間；並且(ii)在垂直方向上高於埋入的絕緣體層。
本揭示內容的一些實施方式提供了一種半導體裝置，包含：源極區域和汲極區域、埋入的絕緣體(BI)層、以及第一奈米片。源極區域和汲極區域形成在高於基板。埋入的絕緣體層形成在源極區域或汲極區域任一者下方且高於基板。第一奈米片形成(i)在水平方向上介於源極區域和汲極區域之間，並且(ii)在垂直方向上高於埋入的絕緣體層。
在一些實施方式中，半導體裝置還包含：閘極、絕緣體層、以及第二奈米片。閘極形成在圍繞第一奈米片。絕緣體層形成在垂直地高於第一奈米片，絕緣體層將第一奈米片和第二奈米片分隔。第二奈米片其形成在高於絕緣體層，其中閘極形成在高於第二奈米片。
在一些實施方式中，在半導體裝置中，半導體裝置不耦合到一讀取輔助電路。
在一些實施方式中，在半導體裝置中，第一奈米片和第二奈米片各者包含一半導體材料，此半導體材料具有Si、P、Ge、Ga、SiGe、或InAs中的至少一者。
在一些實施方式中，在半導體裝置中，埋入的絕緣體層包含一介電材料，此介電材料具有Si3N4、SiO2、 Al2O3、HfO2、Ta2O5、或TiO2中的至少一者。
在一些實施方式中，在半導體裝置中，埋入的絕緣體層的深度在介於大約(i)一閘極的長度的30倍和(ii)此閘極的深度的0.5倍之間。
在一些實施方式中，在半導體裝置中，埋入的絕緣體層的寬度大於或等於第一奈米片的寬度。
在一些實施方式中，在半導體裝置中，第一奈米片的寬度在介於大約(i)一閘極的長度的10倍和(ii)此閘極的此長度的0.5倍之間。
在一些實施方式中，在半導體裝置中，埋入的絕緣體層的長度大於或等於一間隔，此間隔介於一閘極和另一個半導體裝置的一閘極之間。
本揭示內容的一些實施方式提供了一種靜態隨機存取記憶體(SRAM)裝置，包含：複數個靜態隨機存取記憶體位元單元、以及一位元線。每個靜態隨機存取記憶體位元單元包含：埋入的絕緣體(BI)層的一部分、和複數個奈米片層。埋入的絕緣體層的此部分形成在第一源極/汲極區域下方。複數個奈米片層將第一源極/汲極區域與第二源極/汲極區域分隔。位元線將這些複數個靜態隨機存取記憶體位元單元耦合在一起，位元線電性耦合到埋入的絕緣體層的此部分。
在一些實施方式中，在靜態隨機存取記憶體裝置中，這些複數個位元單元中沒有位元單元耦合到一讀取輔助電路。
在一些實施方式中，在靜態隨機存取記憶體裝置中，這些複數個奈米片各者包含一半導體材料，此半導體材料具有Si、P、Ge、Ga、SiGe、或InAS中的至少一者。
在一些實施方式中，在靜態隨機存取記憶體裝置中，埋入的絕緣體層包含一介電材料，此介電材料具有Si3N4、SiO2、Al2O3、HfO2、Ta2O5、或TiO2中的至少一者。
在一些實施方式中，在靜態隨機存取記憶體裝置中，這些複數個奈米片經由複數個絕緣層而彼此分隔。
在一些實施方式中，在靜態隨機存取記憶體裝置中，這些複數個奈米片在垂直方向上位在高於埋入的絕緣體層的此部分。
在一些實施方式中，在靜態隨機存取記憶體裝置中，這些靜態隨機存取記憶體位元單元中的每個靜態隨機存取記憶體位元單元包含第一電晶體其耦合到一第二電晶體，並且第一電流通過第一電晶體，其中，第一電流小於通過此第二電晶體的第二電流。
本揭示內容的一些實施方式提供了一種製造半導體裝置的方法，包含：形成第一奈米片其高於一基板；沉積第一閘極電極層其高於第一奈米片；形成埋入的絕緣體(BI)層其高於基板；以及形成源極區域和汲極區域其高於埋入的絕緣體層和基板，其中埋入的絕緣體層位於(i)在水平方向上介於源極區域和汲極區域之間，並且(ii)在垂直方向上高於埋入的絕緣體層。
在一些實施方式中，製造半導體裝置的方法還包含： 形成一閘極其高於第一奈米片；形成一絕緣體層其在垂直方向上高於第一奈米片，絕緣體將第一奈米片與一第二奈米片分隔；以及形成一第二奈米片其高於絕緣體層，其中閘極形成在高於第二奈米片。
在一些實施方式中，在製造半導體裝置的方法中，形成第一奈米片和第二奈米片各者使用一半導體材料，此半導體材料具有Si、P、Ge、Ga、SiGe、或InAS中的至少一種。
在一些實施方式中，在製造半導體裝置的方法中，形成埋入的絕緣體層使用一介電材料，此介電材料具有Si3N4、SiO2、Al2O3、HfO2、Ta2O5、或TiO2中的至少一種。
以上概述了數個實施方式，以便本領域技術人員可以較佳地理解本揭示內容的各方面。本領域技術人員應當理解，他們可以容易地使用本揭示內容作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施方式相同的目的和/或達到相同的優點。本領域技術人員亦應理解，與這些均等的建構不脫離本揭示內容的精神和範圍，並且在不脫離本揭示內容的精神和範圍的情況下，他們可能對本文進行各種改變、替換、和變更。
300:奈米片電晶體
310:基板
320:絕緣體層
330:源極區域
340:汲極區域
350:閘極
360:接觸件
370:介電材料
380:奈米片
385:電流路徑
390:閘極電極
BI:埋入的絕緣體
EPI:磊晶

Claims (10)

  1. 一種半導體裝置，包含：一源極區域和一汲極區域其形成在高於一基板；一埋入的絕緣體(BI)層其形成在該源極區域或該汲極區域的只有一者下方且高於該基板；以及一第一奈米片其形成(i)在水平方向上介於該源極區域和該汲極區域之間，並且(ii)在垂直方向上高於該埋入的絕緣體層。
  2. 如請求項1所述之半導體裝置，還包含：一閘極其形成在圍繞該第一奈米片；一絕緣體層其形成在垂直地高於該第一奈米片，該絕緣體層將該第一奈米片和一第二奈米片分隔；以及該第二奈米片其形成在高於該絕緣體層，其中該閘極形成在高於該第二奈米片。
  3. 如請求項2所述之半導體裝置，其中該第一奈米片和該第二奈米片各者包含一半導體材料，該半導體材料具有Si、P、Ge、Ga、SiGe、或InAs中的至少一者。
  4. 如請求項1所述之半導體裝置，其中，該埋入的絕緣體層的一深度在介於大約(i)一閘極的一長度的30倍和(ii)該閘極的一深度的0.5倍之間。
  5. 如請求項1所述之半導體裝置，其中，該埋入的絕緣體層的一長度大於或等於一間隔，該間隔介於一閘極和另一個半導體裝置的一閘極之間。
  6. 一種靜態隨機存取記憶體(SRAM)裝置，包含：複數個靜態隨機存取記憶體位元單元，每個靜態隨機存取記憶體位元單元包含：一埋入的絕緣體(BI)層的一部分，形成在只有一第一源極/汲極區域下方；和複數個奈米片層，將該第一源極/汲極區域與一第二源極/汲極區域分隔；以及一位元線，將該些複數個靜態隨機存取記憶體位元單元耦合在一起，該位元線電性耦合到該埋入的絕緣體層的該部分。
  7. 如請求項6所述之靜態隨機存取記憶體裝置，其中，該些複數個奈米片在垂直方向上位在高於該埋入的絕緣體層的該部分。
  8. 如請求項6所述之靜態隨機存取記憶體裝置，其中，該些靜態隨機存取記憶體位元單元中的每個靜態隨機存取記憶體位元單元包含一第一電晶體其耦合到一第二 電晶體，並且一第一電流通過該第一電晶體，其中，該第一電流小於通過該第二電晶體的一第二電流。
  9. 一種製造半導體裝置的方法，包含：形成一第一奈米片其高於一基板；沉積一第一閘極電極層其高於該第一奈米片；形成一埋入的絕緣體(BI)層其高於該基板；以及形成一源極區域或一汲極區域的只有其中一者其高於該埋入的絕緣體層，其中該第一奈米片位於(i)在水平方向上介於該源極區域與該汲極區域之間，並且(ii)在垂直方向上高於該埋入的絕緣體層。
  10. 如請求項9所述之製造半導體裝置的方法，還包含：形成一閘極其高於該第一奈米片；形成一絕緣體層其在垂直方向上高於該第一奈米片，該絕緣體將該第一奈米片與一第二奈米片分隔；以及形成該第二奈米片其高於該絕緣體層，其中該閘極形成在高於該第二奈米片。
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