TWI630612B - 靜態隨機存取記憶體陣列、靜態隨機存取記憶體追蹤單元以及靜態隨機存取記憶體陣列配置方法 - Google Patents

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Abstract

一種靜態隨機存取記憶體陣列，包括可寫入靜態隨機存取記憶體單元以及靜態隨機存取記憶體讀取電流追蹤單元。可寫入靜態隨機存取記憶體單元以及靜態隨機存取記憶體讀取電流追蹤單元係設置於靜態隨機存取記憶體陣列之第一列中。靜態隨機存取記憶體讀取電流追蹤單元包括第一讀取下拉電晶體以及第一讀取通道閘電晶體。第一讀取下拉電晶體包括第一閘極、第一源極/汲極以及第二源極/汲極。第一讀取通道閘電晶體包括第三源極/汲極以及第四源極/汲極。讀取追蹤位元線係電性連接至讀取感測放大器時序控制電路。

Description

靜態隨機存取記憶體陣列、靜態隨機存取記憶體追蹤單元以及靜態隨機存取記憶體陣列配置方法
本發明係有關於靜態隨機存取記憶體陣列，特別係有關於一種包括可寫入靜態隨機存取記憶體單元以及靜態隨機存取記憶體讀取電流追蹤單元之靜態隨機存取記憶體陣列。
靜態隨機存取記憶體陣列經常被使用作為積體電路裝置中之資料儲存裝置。鰭式場效電晶體技術中最新之發展為鰭式場效電晶體可使用於靜態隨機存取記憶體單元中。靜態隨機存取記憶體陣列之性能往往取決於靜態隨機存取記憶體陣列之佈局。舉例來說，靜態隨機存取記憶體單元形成於靜態隨機存取記憶體陣列中之位置有時將造成靜態隨機存取記憶體陣列中較內部之單元與靜態隨機存取記憶體陣列之邊緣單元以不同之方式執行。因此，靜態隨機存取記憶體單元之佈局將可用於提高靜態隨機存取記憶體陣列之效能。
本發明一實施例提供一種靜態隨機存取記憶體陣 列，包括一可寫入靜態隨機存取記憶體單元以及一靜態隨機存取記憶體讀取電流追蹤單元。可寫入靜態隨機存取記憶體單元係設置於靜態隨機存取記憶體陣列之一第一列中。靜態隨機存取記憶體讀取電流追蹤單元係設置於靜態隨機存取記憶體陣列之第一列中。靜態隨機存取記憶體讀取電流追蹤單元包括一第一讀取下拉電晶體以及一第一讀取通道閘電晶體。第一讀取下拉電晶體包括一第一閘極、一第一源極/汲極以及一第二源極/汲極。第一閘極係電性連接至一第一正電源電壓線。第一源極/汲極係電性連接至一第一接地電壓線。第一讀取通道閘電晶體，包括一第三源極/汲極以及一第四源極/汲極。第三源極/汲極係電性連接至第二源極/汲極。第四源極/汲極係電性連接至一讀取追蹤位元線。讀取追蹤位元線係電性連接至一讀取感測放大器時序控制電路。
本發明另一實施例提供一種靜態隨機存取記憶體追蹤單元，包括一第一閘極電極、一第二閘極電極以及一第二主動區。第一閘極電極係設置於一第一反相器之一第一主動區上。第二主動區係位於第一閘極電極以及第二閘極電極下方。第二主動區係提供一第一源極/汲極區域、一第二源極/汲極區域以及一第三源極/汲極區域。第一源極/汲極區域係電性連接至一接地電壓線。第二源極/汲極區域係設置於第一閘極電極上相對於第一源極/汲極區域之一側。第二源極/汲極區域更設置於第一閘極電極以及第二閘極電極之間。第三源極/汲極區域係電性連接至一追蹤位元線。追蹤位元線係電性連接至一讀取感測放大器時序控制電路。
本發明另一實施例提供一種靜態隨機存取記憶體陣列配置方法，步驟包括：將一靜態隨機存取記憶體讀取電流追蹤單元與一可寫入靜態隨機存取記憶體單元設置於一靜態隨機存取記憶體陣列之同一列中；將第二閘極透過第一閘極之一閘極接點電性連接至一正電源電壓線；將第一源極/汲極電性連接至一接地電壓線；將第三閘極電性連接至一讀取電流追蹤控制電路；將第四源極/汲極電性連接至一追蹤位元線；以及將追蹤位元線電性連接至一讀取感測放大器時序控制電路。靜態隨機存取記憶體讀取電流追蹤單元包括一第一反相器、一第一讀取下拉電晶體以及一第一讀取通道閘電晶體。第一反相器包括一第一閘極。第一讀取下拉電晶體包括一第二閘極、一第一源極/汲極以及一第二源極/汲極。第一讀取通道閘電晶體包括一第三閘極、一第三源極/汲極以及一第四源極/汲極。第三源極/汲極係電性連接至上述第二源極/汲極。
10‧‧‧靜態隨機存取記憶體單元
102‧‧‧正電源電壓節點
104‧‧‧正電源電壓節點
106‧‧‧接地電壓節點
108‧‧‧接地電壓節點
110‧‧‧資料儲存節點
1102‧‧‧冗餘區域
1104‧‧‧N型井帶狀區域
1106‧‧‧P型井帶狀區域
112‧‧‧資料儲存節點
114‧‧‧寫入位元線
116‧‧‧寫入反相位元線
118‧‧‧寫入位元線節點
120‧‧‧寫入反相位元線節點
122‧‧‧讀取位元線節點
150‧‧‧讀取位元線
200‧‧‧靜態隨機存取記憶體陣列
202‧‧‧控制電路
206‧‧‧寫入字元線驅動電路
208‧‧‧讀取字元線驅動電路
210‧‧‧追蹤位元線
212‧‧‧冗餘寫入位元線
216‧‧‧接地電壓線
218‧‧‧接地電壓線
250A‧‧‧區域感測放大器
250B‧‧‧區域感測放大器
252‧‧‧全域感測放大器
306‧‧‧主動區
308‧‧‧閘極結構
50‧‧‧追蹤單元
501‧‧‧追蹤寫入位元線
50A‧‧‧追蹤單元
50B‧‧‧追蹤單元
52A‧‧‧靜態隨機存取記憶體追蹤讀取通道閘控制單元
602‧‧‧n型井區域
602B‧‧‧主動區
604A‧‧‧p型井區域
604B‧‧‧p型井區域
606F‧‧‧主動區
608A‧‧‧閘極電極
608A‧‧‧閘極電極
608B‧‧‧閘極電極
608C‧‧‧閘極電極
608D‧‧‧閘極電極
608E‧‧‧閘極電極
608F‧‧‧冗餘閘極電極
608G‧‧‧冗餘閘極電極
610A‧‧‧源極/汲極接點栓塞
610B‧‧‧源極/汲極接點栓塞
610C‧‧‧接點栓塞
610F‧‧‧接點栓塞
610G‧‧‧接點
612A‧‧‧閘極接點栓塞
612B‧‧‧閘極接點栓塞
612C‧‧‧閘極接點
612C’‧‧‧閘極接點
612C”‧‧‧閘極接點
612D‧‧‧閘極接點
614‧‧‧介層窗接點
614’‧‧‧介層窗接點
614”‧‧‧介層窗接點
614E‧‧‧介層窗接點
614F‧‧‧介層窗接點
614G‧‧‧介層窗接點
614I‧‧‧介層窗接點
616‧‧‧導電線路
618‧‧‧導電線路
62‧‧‧電流追蹤控制電路
620A‧‧‧介層窗接點
620B‧‧‧介層窗接點
64‧‧‧感測放大器時序控制電路
704‧‧‧導電線路
CVdd‧‧‧正電源電壓節點
CVss‧‧‧接地電壓節點
Inverter-1‧‧‧第一反相器
Inverter-2‧‧‧第二反相器
PD-1‧‧‧下拉電晶體
PD-2‧‧‧下拉電晶體
PG-1‧‧‧通道閘電晶體
PG-2‧‧‧通道閘電晶體
PU-1‧‧‧下拉電晶體
PU-2‧‧‧下拉電晶體
R_PD-1‧‧‧讀取下拉電晶體
R_PG-1‧‧‧讀取通道閘電晶體
RBL‧‧‧讀取位元線
RWL‧‧‧讀取字元線
S302-S308‧‧‧步驟流程
Vdd‧‧‧正電源電壓
Vss‧‧‧接地電壓
WWL‧‧‧寫入字元線
本發明可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要強調的是，依照業界之標準操作，各種特徵部件並未依照比例繪製，並且僅用於說明之目的。事實上，為了清楚論述，各個特徵部件之尺寸可以任意地增加或減少。
第1、2圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體單元之電路圖。
第3圖係顯示根據本發明一些實施例所述之位於靜態隨機存取記憶體單元陣列中之複數層之剖視圖。
第4A~4C圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體陣列之示意圖。
第5A~5C圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體追蹤單元之電路圖。
第6A~6E圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體單元佈局之示意圖。
第7A~7D圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體讀取電流追蹤單元之示意圖。
第8A~8D圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體讀取電容追蹤單元佈局之示意圖。
第9圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體陣列佈局之示意圖。
第10圖係顯示根據本發明一些實施例所述之N型井/P型井帶狀單元(strap cell)之示意圖。
第11圖係顯示感測放大器時序控制電路之一實施例之流程圖。
本發明接下來將會提供許多不同的實施例以實施本發明中不同的特徵。各特定實施例中的組成及配置將會在以下作描述以簡化本發明。這些為實施例並非用於限定本發明。舉例來說，說明書中將第一特徵部件形成於第二特徵部件上方可包含實施例中的該第一元件與第二元件直接接觸，或也可包含該第一元件與第二元件之間更有其他額外元件使該第一元件與第二元件無直接接觸。除此之外，在本說明書的各種例子 中可能會出現重複的元件符號以便簡化描述，但這不代表在各個實施例及/或圖示之間有何特定的關連。
除此之外，空間相關術語，例如“下面(beneath)”、“下方(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等空間相關術語在此被用於描述圖中例示之一個元件或特徵與另一元件或特徵之關係。空間相關術語可包括設備於使用或操作中除了圖中描繪之方向以外之不同方向。設備可以其它方式被定向(旋轉90度或處於其它方向)，並且在此使用之空間相關描述詞應可被相應地理解。
本發明各種示例性實施例係提供靜態隨機存取記憶體單元、靜態隨機存取記憶體追蹤單元以及對應之靜態隨機存取記憶體陣列。將討論一些實施例之一些變化。於各個視圖以及示例性實施例中，相同之標號係用以表示相同之元件。
第1圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體單元10之電路圖。靜態隨機存取記憶體單元10係為具有一寫入埠(write port)以及與寫入埠分離之讀取埠之8T(eight transistor)單元。因為靜態隨機存取記憶體單元10具有分離之寫入埠以及讀取埠，因此靜態隨機存取記憶體單元10可被稱為雙端口靜態隨機存取記憶體單元。靜態隨機存取記憶體單元10包括上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1、下拉電晶體PD-2、通道閘電晶體PG-1以及通道閘電晶體PG-2。上拉電晶體PU-1以及上拉電晶體PU-2係為P型金氧半導體電晶體，電晶體PD-1以及下拉電晶體PD-2係為N型金氧半導體電晶體，以及通道閘電晶體PG-1以及通道閘電晶體PG-2 係為N型金氧半導體電晶體。由上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1以及下拉電晶體PD-2所形成之閂鎖係用以儲存一個位元，其中該位元之互補值係儲存於資料儲存(storage data,SD)節點110以及資料儲存節點112中。所儲存之位元可透過互補寫入位元線寫入至靜態隨機存取記憶體單元10中，互補寫入位元線包括寫入位元線(WBL)114以及寫入反相位元線(WBLB)116。由於可將位元寫入靜態隨機存取記憶體單元10中，因此靜態隨機存取記憶體單元10可被稱為可寫入靜態隨機存取記憶體單元。
靜態隨機存取記憶體單元10係透過具有正電源電壓之正電源電壓節點Vdd提供電壓(亦表示為CVdd)。靜態隨機存取記憶體單元10亦連接至電源電壓Vss(亦表示為CVss)，即電性接地。上拉電晶體PU-1以及下拉電晶體PD-1係形成第一反相器。上拉電晶體PU-2以及下拉電晶體PD-2形成第二反相器。第一反相器之輸入端係連接至電晶體PG-1以及第二反相器之輸出端。第一反相器之輸出端係連接至電晶體PG-2以及第二反相器之輸入端。
上拉電晶體PU-1以及上拉電晶體PU-2之源極係分別連接至正電源電壓節點102以及正電源電壓節點104，正電源電壓節點102以及正電源電壓節點104更連接至電源電壓(以及電源供應線)Vdd。下拉電晶體PD-1以及下拉電晶體PD-2之源極係分別連接至接地電壓節點106以及接地電壓節點108，接地電壓節點106以及接地電壓節點108更連接至電源電壓(以及電源供應線)Vss。上拉電晶體PU-1以及下拉電晶體PD-1之閘極 係連接至上拉電晶體PU-2以及下拉電晶體PD-2之汲極，上拉電晶體PU-2以及下拉電晶體PD-2之汲極係形成作為資料儲存節點110之一連接節點。通道閘電晶體PG-1之一源極/汲極區域係於一寫入位元線節點118上連接至寫入位元線114。通道閘電晶體PG-2之一源極/汲極區域係於寫入反相位元線節點120上連接至寫入反相位元線116。
通道閘電晶體PG-1以及通道閘電晶體PG-2之閘極係由用以判斷靜態隨機存取記憶體單元是否於寫入操作中被選取之寫入字元線(WWL)所控制。於寫入操作期間，寫入位元線11以及寫入反相位元線116係以互補之位元預充電，互補之位元用以將資料儲存節點110以及資料儲存節點112設定為期望值。於寫入位元線114以及寫入反相位元線116預充電後，寫入字元線係充電至高邏輯位準以於寫入操作中選取靜態隨機存取記憶體單元10。寫入位元線114以及寫入反相位元線116接著分別儲存至資料儲存節點110以及資料儲存節點112。
靜態隨機存取記憶體單元10更包括讀取下拉電晶體R_PD-1以及讀取通道閘電晶體R_PG-1，讀取下拉電晶體R_PD-1以及讀取通道閘電晶體R_PG-1係為N型金氧半導體電晶體。資料儲存節點112係連接至讀取下拉電晶體R_PD-1之閘極。讀取下拉電晶體R_PD-1之源極係連接至電源電壓/電源供應線Vss，並且讀取下拉電晶體R_PD-1之汲極係連接至讀取通道閘電晶體R_PG-1之源極。讀取通道閘電晶體R_PG-1之閘極係由用以判斷靜態隨機存取記憶體單元是否於讀取操作中被選取之讀取字元線所控制。讀取位元線(RBL)係於讀取位元 線節點122上連接至讀取下拉電晶體R_PD-1，並用以於讀取操作期間讀取資料儲存節點112之值。
於讀取操作期間，讀取位元線150係預充電至高邏輯位準。讀取字元線接著提供正電源電壓至讀取通道閘電晶體R_PG-1之閘極以選取靜態隨機存取記憶體單元10進行讀取操作。接著根據讀取位元線10之值是否於讀取字元線充電後產生改變以判斷資料儲存節點112之值。舉例來說，當資料儲存節點112之值為低邏輯位準時，讀取位元線150保持相同之邏輯位準(即高邏輯位準)。相反地，當資料儲存節點112之值為高邏輯位準時，讀取位元線150則透過讀取通道閘電晶體R_PG-1以及讀取下拉電晶體R_PD-1放電至接地電壓。
第2圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體單元10之電路圖，其中第1圖中所示之上拉電晶體PU-1以及下拉電晶體PD-1係表示為第一反相器Inverter-1，以及上拉電晶體PU-2以及下拉電晶體PD-2係表示為第二反相器Inverter-2。第一反相器Inverter-1之輸出端(例如對應至資料儲存節點112)係連接至通道閘電晶體PG-1以及第二反相器Inverter-2之輸入端。第二反相器Inverter-2之輸出端(例如對應至資料儲存節點110)係連接至通道閘電晶體PG-2以及第一反相器Inverter-1之輸入端。第二反相器Inverter-2之輸出端更連接至讀取下拉電晶體R_PD-1之閘極。因此，上拉電晶體PU-2/下拉電晶體PD-2以及上拉電晶體PU-1以及下拉電晶體PD-1係形成一對交叉連接之第一反相器Inverter-1以及第二反相器Inverter-2。
第3圖係顯示根據本發明一些實施例所述之位於靜態隨機存取記憶體單元10中之複數層之剖視圖，其中所述之層係形成於半導體晶片或者晶圓上。值得注意的是，第3圖係示意性地顯示互連結構之各個層位以及電晶體，並非用以呈現實際之靜態隨機存取記憶體單元10之剖視圖。互連結構包括接點層位、OD(其中術語”OD”係代表”主動區”)層位、介層窗接點層位(層位Via_0、層位Via_1、層位Via_2以及層位Via_3)、以及金屬層層位(層位M1、層位M2、層位M3以及層位M4)。每個所述層位包括一個或者多個介電層以及導電性特徵部件形成於其中。位於相同層位中之導電性特徵部件係具有同時形成之基本上彼此等高之上表面以及下表面。接點層位可包括閘極接點(亦可表示為接點栓塞)，用以將電晶體(例如前述之上拉電晶體PU-1以及上拉電晶體PU-2)之閘極電極連接至覆蓋於其上之層位(例如層位Via_0)，以及源極/汲極接點(標示為”接點”)係用以將電晶體之源極/汲極區域連接至覆蓋於其上之層位。
一般而言，多個靜態隨機存取記憶體單元係設置於半導體晶片中以作為靜態隨機存取記憶體陣列。第4A圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體陣列200之示意圖。於此實施例中，靜態隨機存取記憶體陣列200中之每個靜態隨機存取記憶體單元10具有如第1~3圖所示之電路佈局。其他靜態隨機存取記憶體電路佈局可用於其它實施例中。舉例來說，第1~3圖係顯示具有八個電晶體之靜態隨機存取記憶體電路佈局，每個電晶體係具有分開之讀取埠以及寫入埠。 其它實施例可包括具有不同數目之電晶體之靜態隨機存取記憶體單元10，以及各個實施例並非以特定之記憶體單元電路為限。
每個靜態隨機存取記憶體陣列200中之靜態隨機存取記憶體單元10係以列以及行之方式配置。於此實施例中，靜態隨機存取記憶體陣列200可包括任何數目之靜態隨機存取記憶體單元，例如64x64個靜態隨機存取記憶體單元、128x128個靜態隨機存取記憶體單元、256x256個靜態隨機存取記憶體單元等等。於其它實施例中，可包括具有不同數目之記憶體單元之靜態隨機存取記憶體陣列，例如更少或者更多的記憶體單元。
一般而言，相同行中之靜態隨機存取記憶體單元10係共用同一寫入位元線114以及寫入反相位元線116。舉例來說，相同行中之每個靜態隨機存取記憶體單元10包括一部份之寫入位元線以及寫入反相位元線，當於行中與其它靜態隨機存取記憶體單元10結合時，係形成連續之導電線路(例如寫入位元線114以及寫入反相位元線116)。寫入位元線114以及寫入反相位元線116係電性連接至控制電路202，控制電路202係用以啟動一些寫入位元線114以及寫入反相位元線116以於寫入操作中選取靜態隨機存取記憶體陣列200中之特定行。於一些實施例中，控制電路202更可包括放大器，用以強化(enhance)一寫入訊號。舉例來說，控制電路202可包括寫入位元線選取電路、寫入感測放大器電路、或者上述電路之結合等。
第4A圖更顯示相同行中之靜態隨機存取記憶體單 元10更共用同一讀取位元線150。舉例來說，相同行之每個靜態隨機存取記憶體單元10包括一部份之讀取位元線，當於行中與其它靜態隨機存取記憶體單元10結合時，係形成連續之導電線路(例如讀取位元線150)。讀取位元線150亦電性連接至控制電路202，控制電路202用以啟動一些讀取位元線以選取特定行中之靜態隨機存取記憶體陣列200進行讀取操作。於一些實施例中，控制電路202可包括讀取位元線選取電路、讀取感測放大器電路、或者上述電路之結合等。於一些實施例中，相同行靜態隨機存取記憶體單元10係電性連接至單一感測放大器。於其它實施例中，靜態隨機存取記憶體單元10中相同行中不同之群組可電性連接至不同之感測放大器。舉例來說，第4B圖係顯示列1~列n中之靜態隨機存取記憶體單元係電性連接至區域感測放大器250A，同時列n+1~列n+n中之靜態隨機存取記憶體單元係電性連接至區域感測放大器250B。感測放大器250A以及感測放大器250B係交替地電性連接至全域感測放大器252，全域感測放大器252係用以放大靜態隨機存取記憶體陣列200中每一行之訊號。因此，各個實施例係顯示靜態隨機存取記憶體陣列可具有單階感測放大器以及多階感測放大器。
繼續參閱第4A圖，靜態隨機存取記憶體陣列200更包括一行追蹤單元50(標示為”50A”以及”50B”)，用以偵測靜態隨機存取記憶體單元10之製程邊界(process corner)以改善感測放大器之時序。舉例來說，由於製造過程中所產生之變化用以形成靜態隨機存取記憶體單元10，靜態隨機存取記憶體單元10可特別操作於更慢或者更快之不同操作環境中(例如不同 溫度、電壓和/或等)。追蹤單元50可位於靜態隨機存取記憶體陣列200中，以追蹤工藝角之時序影響，上述影響將於後續段落中作更詳細之解釋。追蹤單元50之讀取位元線(於本文中將表示為”追蹤位元線210”)係電性連接至讀取感測放大器時序控制電路204，讀取感測放大器時序控制電路204用以根據於靜態隨機存取記憶體操作期間所偵測到之時序變化調整讀取感測放大器之時序。舉例來說，當偵測到元件特性偏慢(slow corner)時，讀取感測放大器時序控制電路24將延長讀取感測放大器之時序週期。因為靜態隨機存取記憶體追蹤單元50係為一部份之靜態隨機存取記憶體陣列200(而非設置於靜態隨機存取記憶體陣列200外之一單獨區域中)，因此可追蹤製程邊界準確度之改善。除此之外，由於靜態隨機存取記憶體追蹤單元50係嵌於靜態隨機存取記憶體陣列200中，因此相較於靜態隨機存取記憶體追蹤單元以及靜態隨機存取記憶體單元分開設置之晶片，其整體之尺寸較小。因此，本發明各實施例之感測放大器時序配置係提供健全以及具有更低區域損耗之追蹤單元50。
靜態隨機存取記憶體追蹤單元係相鄰於靜態隨機存取記憶體追蹤讀取通道閘控制單元52(標示為”52A”以及”52B”)之行，以下將提供更詳細之描述。靜態隨機存取記憶體追蹤讀取通道閘控制單元52將可用以致能或者失能靜態隨機存取記憶體追蹤單元50之讀取通道閘電晶體。當靜態隨機存取記憶體追蹤單元50之讀取通道閘電晶體致能時，靜態隨機存取記憶體追蹤單元50可用以追蹤讀取電流(IRead)，後續將 對讀取電流做更詳細之描述。於第4A圖中，靜態隨機存取記憶體追蹤單元具有被指定之已致能讀取通道閘電晶體50A(以下稱為靜態隨機存取記憶體讀取電流追蹤單元50A)，並以適當之時間間隔透過相鄰之靜態隨機存取記憶體追蹤讀取通道閘控制單元52A提供正電源電壓Vdd至前述讀取通道閘電晶體之閘極。
當靜態隨機存取記憶體追蹤單元50之讀取通道閘電晶體失能時，靜態隨機存取記憶體追蹤單元50可用以追蹤讀取位元線電容，以下將提供更詳細之描述。於第4A圖中，靜態隨機存取記憶體追蹤單元具有被指定之已失能之讀取通道閘控制電晶體5B(以下稱為靜態隨機存取記憶體讀取電容追蹤單元50B)，以及前述讀取通道閘電晶體之閘極係透過相鄰之靜態隨機存取記憶體追蹤讀取通道閘控制單元52B連接至接地電壓Vss。
於一些實施例中，靜態隨機存取記憶體追蹤讀取通道閘控制單元52可選擇性地包括接地電壓線216，即當與行中之其它靜態隨機存取記憶體追蹤讀取通道閘控制單元52結合時，係形成一連續之導電線路(例如接地電壓線216)。於一些實施例中，靜態隨機存取記憶體追蹤單元50之讀取下拉電晶體之源極/汲極可電性耦接至接地電壓線216。於其它實施例中，接地電壓線216可被省略。
於各個實施例中，追蹤單元50係追蹤讀取位元線電流以及電容以改善準確度。因為靜態隨機存取記憶體單元10之延遲時間係表示為函數：CV/I，其中V為提供至讀取埠之電 壓、C為讀取埠之電容以及I為讀取埠電流。藉由致能以及失能靜態隨機存取記憶體陣列200中之一些靜態隨機存取記憶體追蹤單元50，將可解釋讀取埠電流以及讀取埠電容上製程邊界之影響，使得感測放大器時序更準確地匹配。
於靜態隨機存取記憶體陣列200中，一半之靜態隨機存取記憶體追蹤單元50為靜態隨機存取記憶體讀取電流追蹤單元50A，以及剩下另一半之靜態隨機存取記憶體追蹤單元50為靜態隨機存取記憶體讀取電容追蹤單元50B。其它實施例可包括靜態隨機存取記憶體讀取電流追蹤單元50A以及靜態隨機存取記憶體讀取電容追蹤單元50B之不同分配。舉例來說，於一實施例中，靜態隨機存取記憶體陣列200可僅包括靜態隨機存取記憶體讀取電流追蹤單元50A。除此之外，於靜態隨機存取記憶體陣列200中，所有的靜態隨機存取記憶體讀取電流追蹤單元50A係分組在一起，以及所有的靜態隨機存取記憶體讀取電容追蹤單元50B係分組在一起。於其它實施例中，可使用其它之配置。舉例來說，第4C圖係顯示根據本發明一實施例所述之具有靜態隨機存取記憶體讀取電容追蹤單元50B之靜態隨機存取記憶體陣列，其中靜態隨機存取記憶體讀取電容追蹤單元50B係設置藉於靜態隨機存取記憶體讀取電流追蹤單元50A多個列之間。
如第4A圖所示，相同列中之靜態隨機存取記憶體單元10係共用同一寫入字元線以及讀取字元線。舉例來說，相同列中之每個靜態隨機存取記憶體單元10包括一部份之寫入字元線以及讀取字元線，當於列中與其它靜態隨機存取記憶體 單元結合時，係形成連續導電線路(例如寫入字元線以及讀取字元線)。寫入字元線以及讀取字元線係分別電性連接至寫入字元線驅動電路206以及讀取字元線驅動電路208。寫入字元線驅動電路206可用以於寫入操作時選取靜態隨機存取記憶體陣列200中之特定列。同樣地，讀取字元線驅動電路208可用以選取靜態隨機存取記憶體陣列200中之特定列進行讀取操作。
第5A、5B圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體追蹤單元50之電路圖。第5A圖係顯示靜態隨機存取記憶體讀取電流追蹤單元50A之電路圖，以及第5B圖係顯示靜態隨機存取記憶體讀取電容追蹤單元50B之電路圖。靜態隨機存取記憶體追蹤單元50係與靜態隨機存取記憶體單元10具有相同之特徵部件，其中相同之標號係代表相同之元件。舉例來說，每個靜態隨機存取記憶體追蹤單元50包括一對交叉耦合之第一反相器以及第二反相器，第一反相器係由上拉電晶體PU-1以及下拉電晶體PD-2所組成，以及第二反相器係由上拉電晶體PU-2以及下拉電晶體PD-2所組成。以下將描述靜態隨機存取記憶體追蹤單元50與靜態隨機存取記憶體單元10之差異。
SRAM讀取電流追蹤單元50A以及靜態隨機存取記憶體讀取電容追蹤單元50B係為冗餘單元(dummy cells)，因此SRAM讀取電流追蹤單元50A以及靜態隨機存取記憶體讀取電容追蹤單元50B並非用以儲存任何資料。於一些實施例中，靜態隨機存取記憶體追蹤單元50係自寫入操作中永久地不被選取。舉例來說，一個或者多個寫入通道閘電晶體PG-1/PG-2 之閘極可直接透過接地電壓線210接地。所有靜態隨機存取記憶體追蹤單元50係共用單一接地電壓線218。舉例來說，每個靜態隨機存取記憶體追蹤單元50包括一部份之接地電壓線218，當與行中之其它靜態隨機存取記憶體追蹤單元50A/50B結合時，係形成一連續之接地電壓線218(如第4A圖中所示)。通道閘電晶體PG-1和/或通道閘電晶體PG-2之源極/汲極可能會或者可能不會電性連接至冗餘寫入位元線212。冗餘寫入位元線212可表示為”冗餘”位元線，因為其並非用以於寫入或者讀取操作中選擇靜態隨機存取記憶體追蹤單元50。於一些實施例中，每個靜態隨機存取記憶體追蹤單元50包括一部份之冗餘寫入位元線212，當與行中之其它靜態隨機存取記憶體追蹤單元50結合時，係形成連續之冗餘寫入位元線212(如第4A圖中所示)。冗餘寫入位元線212可基本上平行於接地電壓線218。於其它實施例中，可不包括冗餘寫入位元線212。
於另一實施例中，(兩種類型之追蹤單元50A以及追蹤單元50B之)冗餘寫入位元線212可被追蹤寫入位元線501(例如第5C圖中所示)取代，追蹤寫入位元線501可用以根據偵測到之寫入埠時序自動延長寫入感測放大器之時序週期。於上述之實施例中，寫入電流(Iwrite)追蹤控制電路62可連接至通道閘電晶體PG-2之閘極，以及資料儲存節點110可耦接至電性接地電壓(或者其它既定電壓)。於靜態隨機存取記憶體陣列之寫入操作期間，追蹤寫入位元線可預充電至正電源電壓。於追蹤寫入位元線充電後，寫入電流追蹤控制電路62可提供正電源電壓(例如Vdd)至讀取通道閘電晶體PG-2之閘極。追蹤 寫入位元線係連接至寫入感測放大器時序控制電路64，寫入感測放大器時序控制電路64係用以偵測追蹤寫入位元線透過通道閘電晶體PG-2放電之時間長度。根據追蹤寫入位元線之放電時間，寫入感測放大器時序控制電路64可藉此延長寫入感測放大器之時序週期。於一實施例中，靜態隨機存取記憶體陣列更可包括靜態隨機存取記憶體寫入電容追蹤單元，其中通道閘電晶體PG-2之閘極係電性連接至接地電壓線。
請先參閱第5A圖，靜態隨機存取記憶體讀取電流追蹤單元50A包括讀取埠54A，用以追蹤與靜態隨機存取記憶體追蹤單元50合併之靜態隨機存取記憶體陣列(例如靜態隨機存取記憶體陣列200)中讀取埠時序上製程邊界之影響。讀取埠54A包括一讀取通道閘電晶體56以及對應至靜態隨機存取記憶體單元10中之讀取通道閘電晶體R_PG-1以及讀取下拉電晶體R_PD-1之讀取下拉電晶體58。讀取下拉電晶體之閘極係電性連接至資料儲存節點112。讀取下拉電晶體58可被永久致能，舉例來說透過直接將資料儲存節點112連接至正電源電壓線214。於各個實施例中，正電源電壓線214可取代靜態隨機存取記憶體單元10之位元線114。舉例來說，每個靜態隨機存取記憶體追蹤單元50包括一部份之正電源電壓線214，當與行中之其它靜態隨機存取記憶體追蹤單元50結合時，係形成連續之正電源電壓線214(如第4A圖所示)。第5A圖更進一步地顯示寫入通道閘電晶體PG-1之源極/汲極區域可自正電源電壓線214電性斷開。
於靜態隨機存取記憶體陣列200中之讀取操作期 間，追蹤位元線210係由讀取感測放大器時序控制電路(例如第4A圖中之電路204)預充電(第11圖之步驟S302)至正電源電壓(例如Vdd或者其它既定值)。於追蹤位元線210充電後，由讀取電流追蹤控制電路60(舉例來說，透過靜態隨機存取記憶體追蹤讀取通道閘控制單元52A)提供正電源電壓至讀取通道閘電晶體56(第11圖之步驟S304)。讀取電流追蹤控制電路60可包括任何合適之電路以選擇性地於靜態隨機存取記憶體陣列200中之讀取操作期間提供正電源電壓至讀取通道閘電晶體56。於一些實施例中，讀取電流追蹤控制電路60可配置為讀取感測放大器時序控制電路之一部份。於其它實施例中，讀取電流追蹤控制電路60可與讀取感測放大器時序控制電路分離配置。
因為將正電源電壓提供至讀取通道閘電晶體56以及讀取下拉電晶體58之閘極，讀取電流Iread將流經讀取通道閘電晶體56以及讀取下拉電晶體58。讀取電流Iread將追蹤位元線210放電至電壓Vss(例如接地)。如前所述，追蹤位元線210係電性連接至讀取感測放大器時序控制電路，將偵測追蹤位元線210放電至接地電壓之時間(如第11圖之步驟S306)。讀取感測放大器時序控制電路可根據追蹤位元線210之放電時間自動調整讀取感測放大器時序週期(如第11圖之步驟S308)。
接著參閱第5B圖，靜態隨機存取記憶體讀取電容追蹤單元50B包括讀取埠54B，用以追蹤包括靜態隨機存取記憶體追蹤單元50(例如第4A圖中所示之靜態隨機存取記憶體陣列)之靜態隨機存取記憶體陣列中讀取埠時序上製程邊界之影 響。相同於讀取埠54A，讀取埠54B亦包括讀取通道閘電晶體56以及讀取下拉電晶體58。讀取下拉電晶體58之閘極係電性連接至資料儲存節點112。然而，因為資料儲存節點112並不會電性連接至正電源電壓線214，因此讀取下拉電晶體58並不會被永久選取。於其它實施例中，讀取下拉電晶體58透過直接將資料儲存節點112連接至正電源電壓線214而被永久選取。因為靜態隨機存取記憶體追蹤單元50A以及50B係設置於同一行上，因此兩種類型之靜態隨機存取記憶體追蹤單元50A以及50B係共用同一正電源電壓線214。第5B圖更顯示寫入通道閘電晶體PG-1之源極/汲極係與正電源電壓線214電性斷開。
於靜態隨機存取記憶體陣列200中之讀取操作期間，追蹤位元線210係如前所述預充電至正電源電壓(例如Vdd或者其它既定值)。因為靜態隨機存取記憶體追蹤單元50A以及50B可設置於同一行上，因此兩種類型之靜態隨機存取記憶體追蹤單元50A以及50B係共用同一正電源電壓線210。舉例來說，一部份之追蹤位元線係設置於不同之靜態隨機存取記憶體追蹤單元50A以及50B中。然而，不同於靜態隨機存取記憶體讀取電流追蹤單元50A，靜態隨機存取記憶體讀取電容追蹤單元50B並非用以放電追蹤位元線210。舉例來說，電壓Vss(例如接地或者其它既定電壓)係透過靜態隨機存取記憶體追蹤讀取通道閘控制單元52B提供至讀取通道閘電晶體56之閘極。因此，讀取通道閘電晶體56係作為一斷路開關(open switch)，並且讀取電流Iread並未流經讀取通道閘電晶體56或者讀取下拉電晶體58。如前所述，製程邊界時序係為讀取電流Iread以及讀 取埠電容之函數。因此，透過將靜態隨機存取記憶體讀取電容追蹤單元50B電性連接至追蹤位元線210，使得追蹤位元線210可更準確地模擬靜態隨機存取記憶體陣列200中之功能性讀取位元線150之時序(如第4A圖中所示)。
第6A~6D圖係顯示根據本發明一些實施例所述之可寫入記憶體單元(例如靜態隨機存取記憶體單元10)之佈局特徵之示意圖。第6A~6D圖係顯示位於靜態隨機存取記憶體單元10之不同層位(例如第3圖中所示之OD層位、接點層位、層位via_0、層位M1、層位via_1、層位M2)中之特徵部件，以下將依序提出更詳細之說明。
首先參閱第6A圖，第6A圖係顯示靜態隨機存取記憶體單元10中之OD層位(第3圖)中之特徵部件以及覆蓋於其上之各個電晶體之閘極電極。一n型井區域602係位於靜態隨機存取記憶體單元10之中間，而兩個p型井區域604A以及604B係位於n型井區域602之相對兩側。閘極電極608A係於n型井602中形成具有一主動區606A位於下方之上拉電晶體PU-1。於此實施例中，主動區606A係為鰭狀，並包括一個或者多個設置於閘極電極608A下方之鰭式結構(例如閘極電極608A可設置於主動區606A上並沿著主動區606A之側壁延伸)。閘極電極608A更於p型井區域604A(例如位於n型井區域602之第一側)中形成具有一主動區606B位於下方之下拉電晶體PD-1。於此實施例中，主動區606B係為鰭狀，並包括一個或多個設置於閘極電極608A下方之鰭式結構(例如閘極電極608A可設置於主動區606B上並沿著主動區606B之側壁延伸)。閘極電極608C係形 成具有主動區606B之通道閘電晶體PG-1。於一實施例中，閘極電極608C係設置於主動區606B上並沿著主動區606B之側壁延伸)。
第6A圖更顯示閘極電極608B係於n型井區域602中形成具有一主動區606C位於下方之上拉電晶體PU-2。於一實施例中，主動區606C係為鰭狀，並包括一個或多個設置於閘極電極608B下方之鰭式結構(例如閘極電極608B可設置於主動區606C上並沿著主動區606B之側壁延伸)。閘極電極608B更於p型井區域604B(例如位於n型井區域602中相對於p型井區域604A之一第二側)中形成具有一主動區606D位於下方之下拉電晶體PD-2。閘極電極608B更於p型井區域604B中形成具有一主動區606E位於下方之讀取下拉電晶體R_PD-2。於一實施例中，主動區606D以及606E係為鰭狀，並包括一個或多個設置於閘極電極608B下方之鰭式結構(例如閘極電極608B可設置於主動區606D以及606E上，並沿著主動區606D以及606E之側壁延伸)。閘極電極608D係形成具有主動區606D位於下方之通道閘電晶體PG-2。於一實施例中，閘極電極608D係設置於主動區606D上，並沿著主動區606D之側壁延伸。閘極電極608E係形成具有主動區606E位於下方之讀取通道閘電晶體R_PG-1。於一實施例中，閘極電極608E係設置於主動區606E上並沿著主動區606E之側壁延伸。
根據本發明一些實施例，通道閘電晶體PG-1、通道閘電晶體PG-2、讀取通道閘電晶體R_PG-1、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1、下拉電晶體PD-2 以及讀取下拉電晶體R_PD-1係為鰭式場效電晶體(Fin Field-Effect Transistor,FinFETs)，即如前所述之主動區606A~606E所包括之一個或者多個鰭式結構。根據本發明一些實施例，通道閘電晶體PG-1、通道閘電晶體PG-2、讀取通道閘電晶體R_PG-1；上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1、下拉電晶體PD-2以及讀取下拉電晶體R_PD-1之一個或者多個係為具有主動區摻雜於半導體基板之上表面中之平面式金氧半導體裝置。主動區606係於各個電晶體之個別閘極電極608之相對兩側提供源極/汲極區域。第6A圖係顯示根據本發明一些實施例所述之於每個主動區606A~606E提供單鰭或者雙鰭之示意圖。根據其它實施例，主動區606A~606D可包括單鰭、雙鰭、三鰭或者多鰭，以及每個主動區606A~606E中鰭之數量可與靜態隨機存取記憶體單元10中之其它主動區相同或者不同。
於鰭式場效電晶體之實施例中，鰭係形成於各種不同之製程中。於一實施例中，鰭可透過蝕刻基板中之溝渠以形成半導體帶(strip)，溝渠係填充介電層，並且介電層可為凹陷的(recessed)，使得半導體帶可自介電層突出以形成鰭。於另一實施例中，介電層可形成於基板之頂表面上；可透過介電層蝕刻溝渠；同質磊晶結構(homoepitaxial structure)可外延生長於溝渠中；以及介電層可為凹陷的，使得同質磊晶結構可自介電層突出以形成鰭。於另一實施例中，同質磊晶結構可用於鰭。舉例來說，半導體帶可為凹陷的，以及不同於半導體帶之材料可外延生長於該處。於另一實施例中，介電層可形成 於基板之頂表面，透過介電層蝕刻溝渠；材料不同於基板之同質磊晶結構可外延生長於溝渠中；以及介電層可為凹陷的，使得同質磊晶結構可自介電層突出以形成鰭。於一些實施例中，同質磊晶或者異質磊晶(heteroepitaxial)結構係外延生長，生長之材料可於生長期間原地摻雜(situ doped)，以避免共同使用現有以及後續注入之原地摻雜以及注入摻雜。於另一實施例中，較佳為於N型金氧半導體區域中外延生長之材料係與於P型金氧半導體區域中外延生長之材料不同。於各個實施例中，鰭可包括鍺化矽(SixGe1-x，其中x可藉於約0~100之間)、碳化矽、純的或者基本上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等。舉例來說，形成III-V族化合物半導體可用之材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等，但並不以此為限。
閘極電極608A~608E之組成可包括於半導體基板上形成一介電層，例如二氧化矽。閘極介電層(未顯示)可由熱氧化法(thermal oxidation)、化學氣相沉積法(chemical vapor deposition,CVD)、濺鍍法或者任何其它已知以及使用本領域中之方法形成。於一些實施例中，閘極介電層包括具有高介電常數(k值)之介電材料，例如大於3.9。閘極介電材料包括矽氮化物、氧氮化物、金屬氧化物(例如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx等)、或者上述材料之結合或者所結合之複數層。
於形成閘極介電層後，閘極電極層成係形成於閘極介電層上。閘極電極層可包括導電材料，並可自包括多晶 矽、多晶矽-鍺(聚矽鍺)、金屬氮化物、金屬矽化物、金屬氧化物以及金屬之群集中選取。閘極電極層可透過物理氣相沉積法(physical vapor deposition,PVD)、化學氣相沉積法、濺鍍法或者任何其它已知以及使用本領域中之方法形成以沉積導電材料。於沉積後，閘極電極層之頂表面通常具有非平面之頂表面，並於形成冗餘閘極電極層或者閘極蝕刻前進行平坦化(例如透過化學機械拋光(chemical mechanical polishing,CMP)程序)。此時，可將或者可不將離子引入閘極電極層中。離子可透過例如離子注入技術引入。若使用多晶矽，於後續之步驟中，閘極電極可與金屬反應以形成矽化物以降低接觸電阻。接著蝕刻閘極介電層以及閘極電極層，使這些層保留於主動區306上而以形成閘極電極。同樣地，若使用鰭式場效電晶體，閘極結構308係形成於其上，並圍繞主動區302。介電間隙壁(dielectric spacer)係沿著閘極電極之邊緣形成，以及閘極電極可根據需求被摻雜。
於閘極形成後，接著形成電晶體之源極以及汲極區域。此程序可包括於每個電晶體之閘極兩側摻雜主動區以提供源極/汲極區域。當電晶體摻雜p型摻雜物以及n型摻雜物時，係需要不同之光阻層。
第6B圖係顯示接點層位(如第3圖所示)以及較低層位中靜態隨機存取記憶體單元10之特徵部件。如第6B圖所示，資料儲存節點110(如第1圖所示)包括作為靜態隨機存取記憶體單元10(如第3圖所示)之接點層位之特徵部件之源極/汲極接點栓塞610A以及閘極接點栓塞612A。源極/汲極接點栓 塞610A係於X方向上延伸並具有縱向方向，即平行於閘極電極608A以及608B之延伸方向。閘極接點栓塞612A一部份係位於閘極電極608A上，並電性連接至閘極電極608A。根據本發明一些實施例，閘極接點栓塞612A係於Y方向上具有縱向方向，並垂直於X方向。於實際半導體晶片上之靜態隨機存取記憶體單元10之製造過程中，接點栓塞610A以及612A係形成作為一單一連續對接之接點栓塞。
資料儲存節點112包括源極/汲極接點栓塞610B以及閘極接點栓塞612B。閘極接點栓塞612B之一部份係覆蓋於源極/汲極接點栓塞610B上。因為資料儲存節點110係對稱於資料儲存節點112，閘極接點栓塞612B以及源極/汲極接點栓塞610B之細節係分別類似於閘極接點栓塞612A以及源極/汲極接點栓塞610A。
第6B圖係描述連接至閘極電極608C以及608D之閘極接點612C，閘極接點612C可用以將閘極電極608C以及608D電性連接至一個或者多個寫入字元線，以下將提供更詳細之描述。靜態隨機存取記憶體單元10亦可包括連接至閘極電極608E之閘極接點612D，閘極接點612D可用以將閘極電極608E電性連接至讀取字元線，以下將提供更詳細之描述。
除此之外，延伸之接點栓塞610C係用以將下拉電晶體PD-1、下拉電晶體PD-2、讀取下拉電晶體R_PD-1之源極區域連接至接地電壓線。於一些實施例中，下拉電晶體PD-2以及讀取下拉電晶體R_PD-1之源極區域係共用同一接點栓塞610C。延伸之接點栓塞610C係為接地電壓節點106以及108之一 部份(如第1圖所示)。延伸之接點栓塞610C具有平行於X方向之長邊，並形成覆蓋於靜態隨機存取記憶體單元10之角落。除此之外，延伸之接點栓塞610C更延伸至靠近靜態隨機存取記憶體單元10之位於不同行中相鄰之靜態隨機存取記憶體單元中(如第6E圖所示)。位於不同列中兩個相鄰之靜態隨機存取記憶體單元更共用延伸之接點栓塞610C(如第6E圖所示)。
除此之外，接點栓塞610D係將上拉電晶體PU-1以及上拉電晶體PU-2之源極區域連接至電源供應線。接點栓塞610D為正電源電壓節點102以及正電源電壓節點104之一部份(如第1圖所示)。位於不同列中兩個相鄰之靜態隨機存取記憶體單元更共用接點栓塞610D(如第6E圖所示)。
第6B圖更顯示接點栓塞610E以及610F係用以將通道閘電晶體PG-1以及通道閘電晶體PG-2之源極/汲極區域分別連接至寫入位元線114以及寫入反相位元線116(如第6C圖所示)。接點栓塞610E以及接點栓塞610F係分別為寫入位元線節點118以及寫入反相位元線節點120之一部份(如第1圖所示)。接點栓塞610G係用以將讀取通道閘電晶體R_PG-1之源極/汲極區域連接至讀取位元線150(如第6C圖所示)，以及接點栓塞610G係為讀取位元線節點122之一部份(如第1圖所示)。位於不同列中兩個相鄰之靜態隨機存取記憶體單元更共用接點栓塞610E、接點栓塞610F以及接點栓塞610G(如第6E圖所示)。
第6C圖係顯示層位M1、層位via_0以及較低層位中靜態隨機存取記憶體單元10之特徵部件。於第6C圖中，介層窗接點614(標示為”614A”~”614G”)係設置於層位via_0中(如 第3圖所示)，而導電線路616、導電線路618、寫入位元線114、正電源電壓線、接地電壓線、以及寫入反相位元線116係設置於層位M1中(如第3圖所示)。舉例來說，層位M1中之各個導電線路係設置於層位via_0中各個介層窗接點上。
如第6C圖所示，介層窗接點614A係連接至閘極接點612C(例如通道閘電晶體PG-1以及通道閘電晶體PG-2之閘極接點)。介層窗接點614A更連接至導電線路616，導電線路616用以將通道閘電晶體PG-1以及通道閘電晶體PG-2之閘極電極電性耦接至一個或者多個寫入字元線，更詳細之描述請參閱後續有關第6D圖之描述。介層窗接點614A以及導電線路616更延伸至靠近靜態隨機存取記憶體單元10之位於不同行中之相鄰靜態隨機存取記憶體單元中，並與其共用導電線路(如第6E圖所示)。
介層窗接點614B係連接至延伸之接點栓塞610C(例如下拉電晶體PD-1、下拉電晶體PD-2、讀取下拉電晶體R_PD-1之源極接點)。介層窗接點614B更連接至接地電壓線，並用以將下拉電晶體PD-1、下拉電晶體PD-2、讀取下拉電晶體R_PD-1之源極電性耦合至接地電壓。除此之外，介層窗接點614B更延伸至靠近靜態隨機存取記憶體單元10之位於不同行中之相鄰靜態隨機存取記憶體單元中。介層窗接點614B更被兩個位於不同行中但彼此靠近之相鄰靜態隨機存取記憶體單元共用(如第6E圖所示)。於一實施例中，靜態隨機存取記憶體陣列之同一行中之所有靜態隨機存取記憶體單元係共用一個或者多個連續接地電壓線。
另外，介層窗接點614C係連接至接點栓塞610D(例如上拉電晶體PU-1以及上拉電晶體PU-2之源極接點)。介層窗接點614C更連接至電源供應線，即將上拉電晶體PU-1以及上拉電晶體PU-2電性連接至電源電壓。因此，介層窗接點614C係為正電源電壓節點102以及正電源電壓節點104之一部份(如第1圖所示)。兩個位於不同列中但彼此靠近之相鄰靜態隨機存取記憶體單元更共用介層窗接點614C(如第6E圖所示)。於一實施例中，靜態隨機存取記憶體陣列之同一行中所有靜態隨機存取記憶體單元係共用一單一、連續之正電源電壓線。
第6C圖更顯示介層窗接點614D以及介層窗接點614E係分別連接至接點栓塞610E以及接點栓塞610F(例如通道閘電晶體PG-1以及通道閘電晶體PG-2之源極/汲極接點)。介層窗接點614D以及614E更分別連接至寫入位元線114以及寫入反相位元線116。介層窗接點614G更連接至讀取位元線150。因此，介層窗接點614D以及介層窗接點614E係分別為寫入位元線節點118以及寫入反相位元線節點120之一部份(如第1圖所示)。兩個位於不同列中但彼此靠近之相鄰靜態隨機存取記憶體單元係共用介層窗接點614D以及介層窗接點614E(如第6E圖所示)。除此之外，如前所述，同一行中之靜態隨機存取記憶體單元係共用一連續寫入位元線以及連續寫入反相位元線。
介層窗接點614F係連接至閘極接點612D(例如讀取通道閘電晶體R_PG-1之閘極接點)。介層窗接點614F更連接至導電線路618，用以將讀取通道閘電晶體R_PG-1之閘極電極電性耦接至一個或者多個讀取字元線，更詳細之描述請參閱後 續有關第6D圖之描述。介層窗接點614F以及導電線路618更延伸至靠近靜態隨機存取記憶體單元10且位於不同行中之相鄰靜態隨機存取記憶體單元中，並被其共用(如第6E圖所示)。
介層窗接點614G係連接至接點栓塞610G(例如讀取通道閘電晶體R_PG-1之源極/汲極接點)。因此，介層窗接點614G係為讀取位元線節點112之一部份(如第1圖所示)。兩個位於不同列中但彼此靠近之相鄰靜態隨機存取記憶體單元可共用介層窗接點614G(如第6E圖所示)。除此之外，如前所述，相同行中之靜態隨機存取記憶體單元係共用一連續之讀取位元線150。
第6D圖係層位M2以及層位via_1中顯示靜態隨機存取記憶體單元10之特徵部件。於第6D圖中，介層窗接點620(標示為”620A”以及”620B”)係設置於層位via_1中(如第3圖所示)，而寫入字元線以及讀取字元線係設置於層位M2中(如第3圖所示)。舉例來說，層位M2中之各個導電線路係設置於層位via_1中各個介層窗接點之上。
如第6D圖所示，介層窗接點620A係連接至導電線路616，即將閘極接點612C(例如通道閘電晶體PG-1以及通道閘電晶體PG-2之閘極接點)連接至寫入字元線。因此，靜態隨機存取記憶體單元10包括電性連接至寫入通道閘電晶體之閘極之寫入字元線節點。於一實施例中，同一列中之靜態隨機存取記憶體單元係共用一共同、連續寫入字元線，用以選取或者取消一陣列中之靜態隨機存取記憶體單元以進行寫入操作。舉例來說，為了選取特定之靜態隨機存取記憶體單元以進行寫入 操作，正電源電壓係提供至對應於靜態隨機存取記憶體單元之寫入位元線/寫入反相位元線與寫入反相字元線。寫入字元線節點係延伸至鄰近靜態隨機存取記憶體單元10且位於不同行中之相鄰靜態隨機存取記憶體單元中，並被其共用(如第6E圖所示)。
除此之外，介層窗接點620B係連接至導電線路618，導電線路618係將閘極接點(例如讀取通道閘電晶體R_PG-1之閘極接點)連接至讀取位元線。因此，靜態隨機存取記憶體單元10包括電性連接至讀取通道閘電晶體R_PG-1之閘極之讀取位元線接點。同一列中之靜態隨機存取記憶體單元係共用一共同、連續之讀取位元線，用以選取或者取消一陣列中之靜態隨機存取記憶體單元以進行讀取操作。舉例來說，為了選取特定之靜態隨機存取記憶體單元以進行讀取操作，將提供正電源電壓至對應於靜態隨機存取記憶體單元之讀取位元線以及讀取字元線。讀取位元線節點係延伸至靠近靜態隨機存取記憶體單元10且位於不同行中之相鄰靜態隨機存取記憶體單元中，並被其共用(如第6E圖所示)。
第6E圖係顯示配置於格柵(grid)622中之多個相鄰之靜態隨機存取記憶體單元10(標示為靜態隨機存取記憶體單元10A~10D)。於第6E圖中，虛線650通常表示介於靜態隨機存取記憶體單元之間之邊界。於各個實施例中，可改變靜態隨機存取記憶體單元10之方向以提供改善對稱性以及重複性之格柵622。於一實施例中，靜態隨機存取記憶體陣列(例如靜態隨機存取記憶體陣列200，如第4A圖所示)包括複數相鄰 之格柵622以提供靜態隨機存取記憶體單元10中所需數量之列以及行。
於一實施例中，格柵622係為具有四個靜態隨機存取記憶體單元10A、10B、10C以及10D之2x2格柵，每個靜態隨機存取記憶體單元具有不同之方向。靜態隨機存取記憶體單元10A係具有與前述之第6A~6D圖相同之方向。靜態隨機存取記憶體單元10B係設置於與靜態隨機存取記憶體單元10A同一行但不同列中。靜態隨機存取記憶體單元10B係為靜態隨機存取記憶體單元10A沿著介於靜態隨機存取記憶體單元10A以及10B之間之X方向之邊界垂直翻轉之鏡像(例如沿著字元線之長邊之方向)。靜態隨機存取記憶體單元10C係設置於與靜態隨機存取記憶體單元10A向同列但不同行中。靜態隨機存取記憶體單元10C係為靜態隨機存取記憶體單元10A沿著介於靜態隨機存取記憶體單元10A以及10C之間之Y方向之邊界垂直翻轉之鏡像(例如沿著位元線之長邊之方向)。靜態隨機存取記憶體10D係設置於與靜態隨機存取記憶體單元10B同一列以及與靜態隨機存取記憶體單元10C同一行中。靜態隨機存取記憶體單元10D係為靜態隨機存取記憶體單元10B沿著介於靜態隨機存取記憶體單元10D以及10B之間之Y方向之邊界水平翻轉之鏡像(例如沿著位元線之長邊之方向)。靜態隨機存取記憶體單元10D更為靜態隨機存取記憶體單元10C沿著介於靜態隨機存取記憶體單元10D以及10B之間之X方向之邊界水平翻轉之鏡像(例如沿著字元線之長邊之方向)。
每個靜態隨機存取記憶體單元10A~10D包括獨立 之資料儲存節點110以及資料儲存節點112，用以儲存互補之位元。然而，相鄰之靜態隨機存取記憶體單元10A~10D可於介於相鄰之靜態隨機存取記憶體單元10A~10D之間之邊界共用節點。舉例來說，靜態隨機存取記憶體單元10A以及靜態隨機存取記憶體單元10B係與各別相鄰之靜態隨機存取記憶體單元10C以及靜態隨機存取記憶體單元10D共用同一寫入字元線節點(例如通道閘電晶體PG-1之寫入字元線節點)以及接地電壓節點106。靜態隨機存取記憶體單元10A以及靜態隨機存取記憶體單元10B更與各別相鄰之靜態隨機存取記憶體單元10C以及靜態隨機存取記憶體單元10D共用同一通道閘電晶體PG-1之閘極電極。於另一實施例中，靜態隨機存取記憶體單元10A以及靜態隨機存取記憶體單元10C係與各別相鄰之靜態隨機存取記憶體單元10B以及靜態隨機存取記憶體單元10D共用同一接地電壓節點106、正電源電壓節點102、寫入反相位元線節點120以及讀取位元線節點122。
儘管未明確地顯示，每個靜態隨機存取記憶體單元10A~10D更可於靜態隨機存取記憶體陣列200中介於與其它相鄰靜態隨機存取記憶體單元(未顯示)之間之邊界上共用其它特徵部件。舉例來說，靜態隨機存取記憶體單元10A係與同一列中相鄰之靜態隨機存取記憶體單元以及至靜態隨機存取記憶體單元10之左側共用同一讀取字元線節點(例如讀取通道閘電晶體R_PG-1之讀取字元線節點)、同一接地電壓節點108、以及同一通道閘電晶體PG-2之閘極電極。於另一實施例中，靜態隨機存取記憶體單元10可與同一行中相鄰之靜態隨機存取 記憶體單元以及前述之靜態隨機存取記憶體單元10A(未明確地顯示)共用同一接地電壓節點108、正電源電壓節點104、以及寫入位元線節點118。
格柵622之佈局將被重複以提供任何所需尺寸之靜態隨機存取記憶體陣列(例如靜態隨機存取記憶體陣列200)。如第6E圖所示，同一行中之靜態隨機存取記憶體單元10係共用連續之位元線114、連續之正電源電壓線、連續之接地電壓線、連續之反相位元線116、以及連續之讀取位元線150。同樣地，位於同一列中之靜態隨機存取記憶體單元10係共用連續之寫入字元線以及連續之讀取字元線。藉由於靜態隨機存取記憶體陣列中提供不同方向之靜態隨機存取記憶體單元10，對稱之格柵將被重複以形成任何所需尺寸之靜態隨機存取記憶體陣列。因為格柵622中特徵部件之對稱性，因此相鄰靜態隨機存取記憶體單元中之同一特徵部件係位於同一位置，將有利於減少半導體晶片中靜態隨機存取記憶體陣列之整體面積。
第7A~7D圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體讀取電流追蹤單元50A以及相鄰之靜態隨機存取記憶體追蹤讀取通道閘控制單元52A之特徵部件之佈局之示意圖。第7A~7D圖係顯示位於靜態隨機存取記憶體讀取電流追蹤單元50A以及相鄰之靜態隨機存取記憶體追蹤讀取通道閘控制單元52A中不同層位(例如第3圖中所示之OD層位、接點層位、層位via_0、層位M1、層位via_1、層位M2)之特徵部件，以下將提供更詳細之描述。於第7A~7D圖中，虛線702 係指定靜態隨機存取記憶體讀取電流追蹤單元50A以及靜態隨機存取記憶體追蹤讀取通道閘控制單元52A之邊界。
首先參閱第7A圖，第7A圖係顯示靜態隨機存取記憶體讀取電流追蹤單元50A以及靜態隨機存取記憶體追蹤讀取通道閘控制單元52A之中位於OD層位之特徵部件以及覆蓋於其上之各個電晶體(如第3圖所示)之閘極電極特徵部件。靜態隨機存取記憶體讀取電流追蹤單元50A之OD層位、層位via_0閘極電極中之各個特徵部件係相同於靜態隨機存取記憶體單元10，其中相同之標號係代表相同之元件。舉例來說，靜態隨機存取記憶體讀取電流追蹤單元50A以及靜態隨機存取記憶體追蹤讀取通道閘控制單元52A包括通道閘電晶體PG-1、通道閘電晶體PG-2、讀取通道閘電晶體R_PG-1、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1、下拉電晶體PD-2、以及讀取下拉電晶體R_PD-1。讀取通道閘電晶體R_PG-1之閘極電極608E係延伸至相鄰之靜態隨機存取記憶體追蹤讀取通道閘控制單元52A中。
第7A圖更顯示靜態隨機存取記憶體追蹤讀取通道閘控制單元52A包括閘極電極608E之一部份，並且靜態隨機存取記憶體追蹤讀取通道閘控制單元52A係用以將閘極電極608E電性連接至讀取電流追蹤控制電路，以下將提供更詳細之說明。靜態隨機存取記憶體追蹤讀取通道閘控制單元52A更包括其它特徵部件，例如冗餘閘極電極608F、冗餘閘極電極608G、冗餘主動區606F、主動區602B。於一些實施例中，主動區620B係摻雜於n型井中。於一些實施例中，冗餘主動區606F為鰭狀， 並包括一個或者多個設置於閘極電極608E下方之鰭式結構。舉例來說，閘極電極608A係延伸通過並沿著主動區606F之側壁。冗餘閘極電極608F、冗餘閘極電極608G、冗餘主動區606F與主動區602B可改善之臨界尺寸均勻性(critical dimension uniformity,CDU)、陣列內部單元(例如靜態隨機存取記憶體單元10以及靜態隨機存取記憶體追蹤單元50)之均勻表面形貌(topography)等。因為靜態隨機存取記憶體追蹤單元50係設置相鄰於靜態隨機存取記憶體陣列200之邊界，靜態隨機存取記憶體追蹤讀取通道閘控制單元52可包括冗餘特徵部件(例如冗餘閘極電極和/或冗餘主動區)以改善臨界尺寸均勻性之表現以及改善表面形貌之均勻性。
第7B圖係顯示接點層位以及較低之層位中靜態隨機存取記憶體讀取電流追蹤單元50A以及靜態隨機存取記憶體追蹤讀取通道閘控制單元52A之特徵部件(如第3圖所示)。上拉電晶體PU-1/下拉電晶體PD-1之閘極以及汲極係電性連接至各個上拉電晶體PU-2/下拉電晶體PD-2之汲極以及閘極，以提供資料儲存節點110以及資料儲存節點112。上拉電晶體PU-2/下拉電晶體PD-2更連接至讀取下拉電晶體R_PD-1。額外之前述源極/汲極接點以及閘極接點亦提供至靜態隨機存取記憶體讀取電流追蹤單元50A中之電晶體之各個主動區/閘極電極。然而，於靜態隨機存取記憶體讀取電流追蹤單元50A中，閘極接點612C”(例如通道閘電晶體PG-2之閘極接點)係為接地電壓接點，並非寫入字元線接點。除此之外，閘極接點612D(例如讀取通道閘電晶體R_PG-1之閘極接點)係延伸至靜態隨機存取 記憶體追蹤讀取通道閘控制單元52A中，並用以作為追蹤位元線控制接點，而非讀取位元線接點。除此之外，源極/汲極接點610G(例如讀取通道閘電晶體R_PG-1之源極/汲極接點)係為連接至追蹤位元線(例如第5A圖中所示之追蹤位元線210)之接點，而非讀取字元線接點。
第7C圖係顯示層位M1、層位via_0以及較低之層位中靜態隨機存取記憶體讀取電流追蹤單元50A以及靜態隨機存取記憶體追蹤讀取通道閘控制單元52A之特徵部件(如第3圖所示)。於第7C圖中，介層窗接點614(標示為614A~614H)係設置於層位via_0中(如第3圖所示)，而導電線路616、導電線路618、正電源電壓線、接地電壓線、追蹤位元線210、以及選擇位元線212係設置於層位M1中(如第3圖所示)。舉例來說，層位M1中之各個導電線路係設置於層位via_0中各個介層窗接點上。
如第7C圖所示，介層窗接點614A’係連接至閘極接點612C’(例如通道閘電晶體PG-2之閘極接點)。介層窗接點614A’更連接至導電線路616，導電線路616用以將通道閘電晶體PG-2之閘極電極電性耦接至一個或者多個寫入字元線，後續有關第7D圖之描述將提供更多之細節。介層窗接點614A’以及導電線路616更延伸至靠近靜態隨機存取記憶體電流追蹤單元50A但位於不同行中之相鄰靜態隨機存取記憶體單元10(例如寫入靜態隨機存取記憶體單元)中，並與其共用介層窗接點614A’以及導電線路616(例如第4A圖中所示)。
介層窗接點614A”係連接至閘極接點612C”(例如 通道閘電晶體PG-1之閘極接點)。介層窗接點614A”更連接至接地電壓線，接地電壓線係用以將通道閘電晶體PG-1之閘極電極電性耦接至閘極電極，並自寫入操作中永久地不選取靜態隨機存取記憶體電流追蹤單元50A。於其它實施例中，冗餘位元線212係被追蹤寫入位元線取代，閘極接點612”更將通道閘電晶體PG-2之閘極連接至前述之寫入電流追蹤控制電路。為了方便連接通道閘電晶體PG-1之閘極電極以及接地電壓，靜態隨機存取記憶體電流追蹤單元50A可包括一額外之接地電壓線218。舉例來說，於第7C圖中，兩個相鄰之接地電壓線係平行設置於層位M1中(如第3圖所示)。
介層窗接點614B係連接至延伸之接點栓塞610C(例如下拉電晶體PD-1以及下拉電晶體PD-2之源極接點)。介層窗接點614B更連接至接地電壓線，並用以將下拉電晶體PD-1以及下拉電晶體PD-2之源極電性耦接至接地電壓。介層窗接點614B更將讀取下拉電晶體R_PD-1之源極耦接至接地電壓線(例如靜態隨機存取記憶體讀取電流追蹤單元50A中之接地電壓線或者靜態隨機存取記憶體追蹤讀取通道閘控制單元52A中之接地電壓線)。除此之外，介層窗接點614B更可延伸至靠近靜態隨機存取記憶體電流追蹤單元50A之位於不同行中相鄰之靜態隨機存取記憶體單元10中。介層窗接點614B更可被位於彼此靠近之不同列中之兩個相鄰靜態隨機存取記憶體追蹤單元50共用(如第9圖所示)。
除此之外，介層窗接點614C係連接至接點栓塞610D(例如下拉電晶體PU-1以及下拉電晶體PU-2之源極接 點)。介層窗接點614C更連接至正電源電壓線，正電源電壓線系將上拉電晶體PU-1以及上拉電晶體PU-2之源極連接至正電源電壓Vdd。因此，介層窗接點614C係為部份之正電源電壓節點102以及正電源電壓節點104(如第1圖所示)。介層窗接點614C更可被位於彼此靠近之不同列中之兩個相鄰靜態隨機存取記憶體追蹤單元50共用(如第9圖所示)。於一實施例中，位於靜態隨機存取記憶體陣列之相同行中之所有靜態隨機存取記憶體追蹤單元係共用一單一、連續之正電源電壓線。
如第7C圖中所示，介層窗接點614E係連接至接點栓塞610F(例如通道閘電晶體PG-2之源極/汲極)。介層窗接點614E更連接至可選的冗餘位元線212。於實施例中，冗餘位元線212可被省略，亦可選擇性地不包括介層窗接點614E。靜態隨機存取記憶體單元10之介層窗接點614D(如第6C圖所示)可不包括於靜態隨機存取記憶體電流追蹤單元50A中。於另一實施例中，冗餘位元線212可被前述之追蹤寫入位元線取代。
介層窗接點614F係連接至閘極接點612D(例如通道閘電晶體R_PG-1之閘極接點)。介層窗接點614F更可連接至導電線路618，導電線路618用以將通道閘電晶體R_PG-1之閘極電極電性耦接至讀取電流追蹤控制電路60，以下將提供更詳細之說明。介層窗接點614F以及導電線路618更延伸至相鄰之靜態隨機存取記憶體追蹤讀取通道閘控制單元52A中。
介層窗接點614G係連接至接點610G(例如讀取通道閘電晶體R_PG-1之源極/汲極接點)。介層窗接點614G更連接至追蹤位元線210。介層窗接點614G可被位於彼此靠近之不 同列中之兩個相鄰靜態隨機存取記憶體追蹤單元50共用(如第9圖所示)。除此之外，如前所述，位於相同行中之靜態隨機存取記憶體追蹤單元係共用一連續追蹤位元線210。
介層窗接點614H係電性連接至接點610A(例如資料儲存節點112)。介層窗接點614H更連接至正電源電壓線214。因此，介層窗接點614H可用以將資料儲存節點112(以及讀取下拉電晶體R_PD-1之閘極)直接連接至正電源電壓Vdd，以及讀取下拉電晶體R_PD-1可被靜態隨機存取記憶體電流追縱單元50A永久地選取。為了便於連接讀取下拉電晶體R_PD-1之閘極電極以及正電源電壓，靜態隨機存取記憶體電流追蹤單元50A可包括一額外的正電源電壓線214。舉例來說，於第7C圖中，兩個相鄰之正電源電壓線可平行設置於層位M1中(如第3圖所示)。於一些實施例中，寫入位元線之位置可包括一額外的正電源電壓線214。
第7C圖更顯示靜態隨機存取記憶體追蹤讀取通道閘控制單元52A可包括一部份之可選的接地電壓線216。因為靜態隨機存取記憶體追蹤讀取通道閘控制單元52A可與靜態隨機存取記憶體追蹤讀取通道閘控制單元52B(用以失能(disable)讀取通道閘電晶體R_PG-1(如第4A圖所示))設置於同一行中，因此一行中之所有靜態隨機存取記憶體追蹤讀取通道閘控制單元52可共用可選的接地電壓線216。除此之外，接地電壓線216可選擇性地用以將讀取下拉電晶體R_PD-1之源極連接至接地。
第7D係顯示位於層位M2、層位via_1(如第3圖所 示)以及更低層位中之靜態隨機存取記憶體讀取電流追蹤單元50以及靜態隨機存取記憶體追蹤讀取通道閘控制單元52A之特徵部件。於第7圖中，介層窗接點620(標示為620A以及620B)係設置於層位via_1(如第3圖中所示)中，而寫入字元線、讀取字元線以及導電線路704係設置於層位M2(如第3圖中所示)中。舉例來說，層位M2中之各個導電線路係設置於層位via_1中之各個介層窗接點上。
如第7D圖中所示，介層窗接點620A係連接至導電線路616，導電線路616係將閘極接點612C(例如通道閘電晶體PG-1之閘極接點)連接至寫入字元線，並形成寫入字元線節點。於此實施例中，同一列中之靜態隨機存取記憶體電流追蹤單元50A以及靜態隨機存取記憶體單元10係共用一連續寫入字元線。寫入字元線節點可延伸至靠近靜態隨機存取記憶體電流追蹤單元50A(如第9圖所示)之位於不同行中之相鄰靜態隨機存取記憶體單元10，並與其共用。
除此之外，介層窗接點620B係連接至導電線路618，導電線路618係將閘極接點612D(例如通道閘電晶體R_PG-1之閘極接點)電性連接至導電線路704。導電線路704係將通道閘電晶體R_PG-1之閘極電極電性連接至讀取電流追蹤控制電路60。如前所述，讀取電流追蹤控制電路60係提供正電源電壓制讀取通道閘電晶體R_PG-1之閘極以追蹤靜態隨機存取記憶體陣列中之讀取埠之讀取電流。
靜態隨機存取記憶體電流追蹤單元50A包括一部份之讀取字元線，以及讀取字元線係終止於靜態隨機存取記憶 體電流追蹤單元50A中。同一列中之靜態隨機存取記憶體電流追蹤單元50A以及靜態隨機存取記憶體單元10係共用一連續之讀取字元線。
第8A~8D圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體讀取電容追蹤單元50B以及相鄰之靜態隨機存取記憶體追蹤讀取通道閘控制單元52B之特徵部件之佈局示意圖。第8A~8D圖係顯示位於SRAM讀取電容追蹤單元50B以及靜態隨機存取記憶體追蹤讀取通道閘控制單元52B之不同層位(例如第3圖中所示之OD層位、接點層位、層位via_0、層位M1、層位via_1、層位M2)中之特徵部件，以下將依序作詳細地說明。於第8A~8D圖中，虛線802係劃定靜態隨機存取記憶體讀取電容追蹤單元50B以及靜態隨機存取記憶體追蹤讀取通道閘控制單元52B之邊界。
首先參閱第8A圖，第8A圖係顯示位於靜態隨機存取記憶體讀取電容追蹤單元50B以及相鄰之靜態隨機存取記憶體追蹤讀取通道閘控制單元52B中位於OD層位中之特徵部件以及覆蓋於其上之各個電晶體之閘極電極上。位於OD層位中之各個特徵部件以及靜態隨機存取記憶體讀取電容追蹤單元50B之閘極電極係與靜態隨機存取記憶體讀取電流追蹤單元50A相同，其中相同之標號係表示相同之元件。因此，這些特徵部件在此即不加以描述以精簡說明。
第8B圖係顯示位於接點層位(如第3圖所示)以及較低之層位中之靜態隨機存取記憶體讀取電容追蹤單元50B以及靜態隨機存取記憶體追蹤讀取通道閘控制單元52B之特徵部 件。靜態隨機存取記憶體讀取電容追蹤單元50B之接點層位之各個特徵部件係與靜態隨機存取記憶體讀取電流追蹤單元50A相同，其中相同之標號係表示相同之元件。因此，這些特徵部件在此即不加以描述以精簡說明。除此之外，靜態隨機存取記憶體追蹤讀取通道閘控制單元52B包括一額外的閘極接點612E，閘極接點612E係連接至讀取通道閘電晶體R_PG-1之閘極電極。更詳細之說明如下，閘極接點612E可用以將讀取通道閘電晶體R_PG-1之閘極電性連接至電性接地。於一些實施例中，閘極接點612D亦可作為冗餘接點以改善均勻度(uniformity)。於其它實施例中，閘極接點612D可被省略。
第8C圖係顯示位於層位M1、層位via_0(如第3圖所示)以及較低之層位中之靜態隨機存取記憶體讀取電容追蹤單元50B以及靜態隨機存取記憶體追蹤讀取通道閘控制單元52B之特徵部件。靜態隨機存取記憶體讀取電容追蹤單元50B之層位M1以及層位via_0中之各個特徵部件係與靜態隨機存取記憶體讀取電流追蹤單元50A相同，其中相同之標號係表示相同之元件。因此，這些特徵部件在此即不加以描述以精簡說明。然而，儘管第8C圖顯示介層窗接點614H係將資料儲存節點112電性連接至正電源電壓(例如CVdd)，但於其它實施例中，介層窗接點614H可自靜態隨機存取記憶體讀取電容追蹤單元50B中省略。此外，靜態隨機存取記憶體讀取通道閘控制單元52B之層位via_1中係包括介層窗接點614I，介層窗接點614I係用以將讀取通道閘電晶體R_PG-1之閘極直接連接至接地電壓線216。因此，靜態隨機存取記憶體讀取電容追蹤單元50B 之讀取通道閘電晶體R_PG-1可永久地失能。靜態隨機存取記憶體讀取通道閘控制單元52B中之接地電壓線216可與同一行中之其它靜態隨機存取記憶體讀取通道閘控制單元共用，包括靜態隨機存取記憶體讀取通道閘控制單元52A。
第8D圖係顯示位於層位M2、層位via_1(如第3圖所示)以及較低之層位中之靜態隨機存取記憶體讀取電流追蹤單元50A以及靜態隨機存取記憶體追蹤讀取通道閘控制單元52A之特徵部件。於第7D圖中，介層窗接點620A係設置於層位via_1(如第3圖所示)中，而寫入字元線以及讀取字元線係設置於層位M2(如第3圖所示)中。舉例來說，層位M2中之各個導電線路係設置於層位via_1中之各個介層窗接點上。
如第8D圖中所示，介層窗接點620A係連接至導電線路616，導電線路616係將閘極接點612C(例如通道閘電晶體PG-1之閘極接點)電性連接至寫入字元線，並形成寫入字元線節點。於一實施例中，位於同一列中之靜態隨機存取記憶體電容追蹤單元50B以及靜態隨機存取記憶體單元10係共用一連續之寫入字元線。寫入字元線節點延伸至靠近靜態隨機存取記憶體電容追蹤單元50B之位於不同行中相鄰之靜態隨機存取記憶體單元10中，並與其共用。除此之外，靜態隨機存取記憶體電容追蹤單元50B以及靜態隨機存取記憶體讀取通道閘控制單元52B包括部份之讀取字元線，並與同一列中之其它靜態隨機存取記憶體單元10共用之。
第9圖係顯示根據一些實施例所述之SRAM讀取電流追蹤單元、靜態隨機存取記憶體讀取電容追蹤單元以及相鄰 之靜態隨機存取記憶體追蹤讀取通道閘控制單元之特徵部件之佈局之示意圖。儘管第9圖係顯示一靜態隨機存取記憶體讀取電流追蹤單元50A(包括相鄰之靜態隨機存取記憶體追蹤讀取通道閘控制單元52A)以及一相鄰之SRAM讀取電容追蹤單元50B(包括相鄰之靜態隨機存取記憶體追蹤讀取通道閘控制單元52B)之結合，但兩個相鄰之靜態隨機存取記憶體讀取追蹤單元可僅為電流追蹤單元或者僅為電容追蹤單元。如第9圖中所示，靜態隨機存取記憶體讀取電容追蹤單元50B之方向相較於靜態隨機存取記憶體讀取電流追蹤單元50A之方向係為沿著x軸(例如沿著自線之長邊方向)垂直翻轉。同樣地，靜態隨機存取記憶體追蹤讀取通道閘控制單元52B之方向相較於靜態隨機存取記憶體追蹤讀取通道閘控制單元52A之方向係為延著x軸(例如沿著自線之長邊方向)垂直翻轉。如圖所示，藉由翻轉相鄰單元之方向，可共用位於單元之邊界之共同節點，並減少靜態隨機存取記憶體陣列之整體佈局大小。
因此，如前所述，本發明各個實施例提供感測放大器時序追蹤方法以及結構，以根據位於靜態隨機存取記憶體單元讀取埠(以及寫入埠)時序之製程邊界所偵測到之結果調整感測放大器時序。靜態隨機存取記憶體追蹤單元可設置於靜態隨機存取記憶體陣列中(例如位於靜態隨機存取記憶體陣列之邊緣)，以更穩定地進行感測放大器時序追蹤以及減少區域之面積。並可一併追蹤電流以及電容以改善準確度。
根據本發明一實施例，一種靜態隨機存取記憶體陣列，包括一可寫入靜態隨機存取記憶體單元以及一靜態隨機 存取記憶體讀取電流追蹤單元。可寫入靜態隨機存取記憶體單元係設置於靜態隨機存取記憶體陣列之一第一列中。靜態隨機存取記憶體讀取電流追蹤單元係設置於靜態隨機存取記憶體陣列之第一列中。靜態隨機存取記憶體讀取電流追蹤單元包括一第一讀取下拉電晶體以及一第一讀取通道閘電晶體。第一讀取下拉電晶體包括一第一閘極、一第一源極/汲極以及一第二源極/汲極。第一閘極係電性連接至一第一正電源電壓線。第一源極/汲極係電性連接至一第一接地電壓線。第一讀取通道閘電晶體，包括一第三源極/汲極以及一第四源極/汲極。第三源極/汲極係電性連接至第二源極/汲極。第四源極/汲極係電性連接至一讀取追蹤位元線。讀取追蹤位元線係電性連接至一讀取感測放大器時序控制電路。
根據本發明一實施例，一種靜態隨機存取記憶體追蹤單元，包括一第一閘極電極、一第二閘極電極以及一第二主動區。第一閘極電極係設置於一第一反相器之一第一主動區上。第二主動區係位於第一閘極電極以及第二閘極電極下方。第二主動區係提供一第一源極/汲極區域、一第二源極/汲極區域以及一第三源極/汲極區域。第一源極/汲極區域係電性連接至一接地電壓線。第二源極/汲極區域係設置於第一閘極電極上相對於第一源極/汲極區域之一側。第二源極/汲極區域更設置於第一閘極電極以及第二閘極．電極之間。第三源極/汲極區域係電性連接至一追蹤位元線。追蹤位元線係電性連接至一讀取感測放大器時序控制電路。
根據本發明一實施例，一種靜態隨機存取記憶體 陣列配置方法，步驟包括：將一靜態隨機存取記憶體讀取電流追蹤單元與一可寫入靜態隨機存取記憶體單元設置於一靜態隨機存取記憶體陣列之同一列中；將第二閘極透過第一閘極之一閘極接點電性連接至一正電源電壓線；將第一源極/汲極電性連接至一接地電壓線；將第三閘極電性連接至一讀取電流追蹤控制電路；將第四源極/汲極電性連接至一追蹤位元線；以及將追蹤位元線電性連接至一讀取感測放大器時序控制電路。靜態隨機存取記憶體讀取電流追蹤單元包括一第一反相器、一第一讀取下拉電晶體以及一第一讀取通道閘電晶體。第一反相器包括一第一閘極。第一讀取下拉電晶體包括一第二閘極、一第一源極/汲極以及一第二源極/汲極。第一讀取通道閘電晶體包括一第三閘極、一第三源極/汲極以及一第四源極/汲極。第三源極/汲極係電性連接至上述第二源極/汲極。
前述之實施例或者示例已概述本發明之特徵，本領域技術人員可更佳地理解本發明之各個方面。本領域技術人員應當理解，他們可輕易地使用本發明作為用於設計或者修改其他過程以及結構以實施相同之目的和/或實現本發明所介紹之實施例或示例之相同優點。本領域技術人員可理解的是，上述等效構造並未脫離本發明之精神和範圍，並且可於不脫離本發明之精神和範圍進行各種改變、替換和更改。

Claims (11)

  1. 一種靜態隨機存取記憶體陣列，包括：一可寫入靜態隨機存取記憶體單元，設置於上述靜態隨機存取記憶體陣列之一第一列中；以及一靜態隨機存取記憶體讀取電流追蹤單元，設置於上述靜態隨機存取記憶體陣列之上述第一列中，其中上述靜態隨機存取記憶體讀取電流追蹤單元包括：一第一讀取下拉電晶體，包括：一第一閘極，電性連接至一第一正電源電壓線；一第一源極/汲極，電性連接至一第一接地電壓線；一第二源極/汲極；以及一第一讀取通道閘電晶體，包括：一第三源極/汲極，電性連接至上述第二源極/汲極；以及一第四源極/汲極，電性連接至一讀取追蹤位元線，其中上述讀取追蹤位元線係電性連接至一讀取感測放大器時序控制電路，其中上述讀取感測放大器時序控制電路係根據上述讀取追蹤位元線之一放電時間，而得到上述可寫入靜態隨機存取記憶體單元之一讀取位元線之時序。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體陣列，更包括：一第一靜態隨機存取記憶體追蹤讀取通道閘控制單元，設置於上述靜態隨機存取記憶體陣列之上述第一列中，並於上述靜態隨機存取記憶體讀取電流追蹤單元，其中上述第一靜態隨機存取記憶體追蹤讀取通道閘控制單元用以將上述第一讀取通道閘電晶體之一第二閘極耦接至正電源電壓；其中，上述第一讀取通道閘電晶體之上述第二閘極延伸至上述第一靜態隨機存取記憶體追蹤讀取通道閘控制單元中。
  3. 如申請專利範圍第1項所述之靜態隨機存取記憶體陣列，更包括：一靜態隨機存取記憶體讀取電容追蹤單元，設置於上述靜態隨機存取記憶體陣列之一第二列中，包括：一第二讀取下拉電晶體，包括：一第二閘極，耦接至上述第一接地電壓線；一第五源極/汲極，電性連接至一第二接地電壓線；一第六源極/汲極；以及一第二讀取通道閘電晶體，包括：一第七源極/汲極，連接至上述第二源極/汲極；一第八源極/汲極，連接至上述讀取追蹤位元線；以及一第二靜態隨機存取記憶體追蹤讀取通道閘控制單元，設置於上述靜態隨機存取記憶體陣列之上述第二列中，並相鄰於上述靜態隨機存取記憶體讀取電容追蹤單元，其中上述第二靜態隨機存取記憶體追蹤讀取通道閘控制單元將上述第二讀取通道閘電晶體之一第三閘極耦接至一第三接地電壓線，上述第三接地電壓線係延伸通過上述第二靜態隨機存取記憶體追蹤讀取通道閘控制單元。
  4. 如申請專利範圍第1項所述之靜態隨機存取記憶體陣列，其中：上述靜態隨機存取記憶體讀取電流追蹤單元包括一對交叉耦合反相器；以及上述第一讀取下拉電晶體與上述交叉耦合反相器之一者共用一閘極電極；其中上述靜態隨機存取記憶體讀取電流追蹤單元包括一寫入通道閘電晶體，上述寫入通道閘電晶體包括：一第二閘極，電性連接至一第二接地電壓線；以及一第五源極/汲極，電性連接至一虛擬位元線。
  5. 一種靜態隨機存取記憶體追蹤單元，包括：一第一閘極電極，設置於一第一反相器之一第一主動區上；一第二閘極電極；以及一第二主動區，位於上述第一閘極電極以及上述第二閘極電極下方，其中上述第二主動區係提供：一第一源極/汲極區域，電性連接至一接地電壓線；一第二源極/汲極區域，設置於上述第一閘極電極上相對於上述第一源極/汲極區域之一側，其中上述第二源極/汲極區域更設置於上述第一閘極電極以及上述第二閘極電極之間；以及一第三源極/汲極區域，電性連接至一追蹤位元線，其中上述追蹤位元線係電性連接至一讀取感測放大器時序控制電路；其中：上述第一閘極電極透過一第二反相器之一源極/汲極接點電性連接至正電源電壓線，上述第二反相器係與上述第一反相器交叉耦合。
  6. 如申請專利範圍第5項所述之靜態隨機存取記憶體追蹤單元，其中：上述第一閘極電極係耦接至一接地電壓線；以及上述第二閘極電極係延伸至一靜態隨機存取記憶體追蹤讀取通道閘控制單元中，以及其中上述靜態隨機存取記憶體追蹤讀取通道閘控制單元將上述第二閘極電性連接至一讀取電流追蹤控制電路。
  7. 如申請專利範圍第5項所述之靜態隨機存取記憶體追蹤單元，其中上述第二閘極電極係延伸至一靜態隨機存取記憶體追蹤讀取通道閘控制單元，上述靜態隨機存取記憶體追蹤讀取通道閘控制單元將上述第二閘極電極耦接至一接地電壓線，上述接地電壓線係延伸通過上述靜態隨機存取記憶體追蹤讀取通道閘控制單元。
  8. 如申請專利範圍第5項所述之靜態隨機存取記憶體追蹤單元，更包括：一第三閘極電極，相鄰於上述第二閘極電極，並位於上述第一主動區上，其中上述第三閘極電極係電性連接至接地；以及其中上述第一主動區提供相鄰於上述第三閘極電極之一第四源極/汲極區域，上述第四源極/汲極區域係電性連接至一寫入追蹤位元線，上述寫入追蹤位元線係電性連接至一寫入感測放大器時序控制電路。
  9. 一種靜態隨機存取記憶體陣列配置方法，包括：將一靜態隨機存取記憶體讀取電流追蹤單元與一可寫入靜態隨機存取記憶體單元設置於一靜態隨機存取記憶體陣列之同一列中，其中上述靜態隨機存取記憶體讀取電流追蹤單元包括：一第一反相器，包括一第一閘極；一第一讀取下拉電晶體，包括一第二閘極、一第一源極/汲極以及一第二源極/汲極；以及一第一讀取通道閘電晶體，包括一第三閘極、一第三源極/汲極以及一第四源極/汲極，其中上述第三源極/汲極係電性連接至上述第二源極/汲極；將上述第二閘極透過上述第一閘極之一閘極接點電性連接至一正電源電壓線；將上述第一源極/汲極電性連接至一接地電壓線；將上述第三閘極電性連接至一讀取電流追蹤控制電路；將上述第四源極/汲極電性連接至一追蹤位元線；以及將上述追蹤位元線電性連接至一讀取感測放大器時序控制電路，其中上述讀取感測放大器時序控制電路用以：判斷上述追蹤位元線之一放電時間；以及根據上述追蹤位元線之上述放電時間調整一讀取感測放大器之一時序週期。
  10. 如申請專利範圍第9項所述之靜態隨機存取記憶體陣列配置方法，更包括：將上述追蹤位元線充電至上述正電源電壓線之一正電源電壓，其中上述讀取電流追蹤控制電路係用以於上述追蹤位元線充電後提供上述正電源電壓至上述第三閘極；其中上述放電時間係指上述追蹤位元線透過上述第一讀取通道閘電晶體以及上述第一讀取下拉電晶體自正電源電壓放電至接地之時間；其中，上述讀取感測放大器係電性連接至一讀取位元線，上述讀取位元線係延伸通過上述可寫入靜態隨機存取記憶體單元。
  11. 如申請專利範圍第9項所述之靜態隨機存取記憶體陣列配置方法，更包括：將上述追蹤位元線電性連接至一第二讀取下拉電晶體之一第五源極/汲極且該第二讀取下拉電晶體之一第六源極/汲極電性連接至一接地電壓線；以及將上述第二讀取下拉電晶體之一第四閘極耦接至一接地電壓線；其中，上述正電源電壓線係與上述接地電壓線大致平行，並設置於一相同之導線層中。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564211B2 (en) * 2014-06-27 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory chip and layout design for manufacturing same
US9786359B2 (en) * 2016-01-29 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory (SRAM) tracking cells and methods of forming same
US10074605B2 (en) 2016-06-30 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and array structure having a plurality of bit lines
US10269784B2 (en) * 2016-07-01 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layout and method of configuring the same
US10964362B2 (en) * 2019-04-25 2021-03-30 Marvell Asia Pte, Ltd. Three-port memory cell and array for in-memory computing
CN110675905A (zh) * 2019-08-29 2020-01-10 安徽大学 一种具有高稳定性的12t tfet sram单元电路结构
TWI700817B (zh) * 2019-10-28 2020-08-01 敦泰電子股份有限公司 靜態隨機存取記憶體系統及其資料讀寫方法
US11430505B2 (en) * 2020-04-16 2022-08-30 Marvell Asia Pte, Ltd. In-memory computing using a static random-access memory (SRAM)
US11257824B1 (en) * 2020-07-29 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method for forming thereof
CN114171083A (zh) * 2020-11-03 2022-03-11 台湾积体电路制造股份有限公司 存储器器件
US11910587B2 (en) * 2021-02-26 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having SRAM memory cells and method for forming a SRAM memory cell structure
CN113393880B (zh) * 2021-05-31 2024-03-15 上海华力集成电路制造有限公司 一种用于提高sram读电流的结构

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6373745B2 (en) * 2000-03-21 2002-04-16 Texas Instruments Incorporated Semiconductor memory cell and semiconductor memory device
JP2006059520A (ja) * 2004-08-18 2006-03-02 Toshiba Corp メモリセル
US7239558B1 (en) * 2005-09-26 2007-07-03 National Semiconductor Corporation Method of hot electron injection programming of a non-volatile memory (NVM) cell array in a single cycle
TW200816200A (en) * 2006-09-27 2008-04-01 Taiwan Semiconductor Mfg Two-port SRAM with a high speed sensing scheme
US20090147605A1 (en) * 2007-12-10 2009-06-11 Rengarajan Krishnan S Novel high performance, area efficient direct bitline sensing circuit
US7626854B1 (en) * 2007-08-09 2009-12-01 Nvidia Corporation 2-write 3-read SRAM design using a 12-T storage cell
TWI336476B (en) * 2005-05-19 2011-01-21 Freescale Semiconductor Inc Storage circuit and method for storing or reading data by using the same
US20130064031A1 (en) * 2011-09-12 2013-03-14 Qualcomm Incorporated Adaptive Read Wordline Voltage Boosting Apparatus and Method for Multi-Port SRAM
US20130258758A1 (en) * 2012-03-30 2013-10-03 International Business Machines Corporation Single Cycle Data Copy for Two-Port SRAM
US20140092673A1 (en) * 2012-09-28 2014-04-03 International Business Machines Corporation Memory cell
US20140153321A1 (en) * 2011-12-06 2014-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for FinFET SRAM Arrays in Integrated Circuits
US20150023091A1 (en) * 2012-01-30 2015-01-22 Renesas Electronics Corporation Semiconductor Device Having Timing Control For Read-Write Memory Access Operations

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7551505B1 (en) 2007-12-05 2009-06-23 Qimonda North America Corp. Memory refresh method and apparatus
US8300491B2 (en) * 2010-08-26 2012-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple bitcells tracking scheme for semiconductor memories
US8687437B2 (en) 2010-11-30 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuitry
US8630132B2 (en) 2011-05-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM read and write assist apparatus
US9324393B2 (en) * 2012-02-15 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanisms
US8605523B2 (en) 2012-02-17 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking capacitive loads
US9064561B2 (en) * 2012-04-02 2015-06-23 Arm Limited Handling of write operations within a memory device
US8964492B2 (en) 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US8760948B2 (en) * 2012-09-26 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple bitcells tracking scheme semiconductor memory array
US8982643B2 (en) 2012-12-20 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared tracking circuit
US9324413B2 (en) 2013-02-15 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
US8929160B2 (en) 2013-02-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US9117510B2 (en) 2013-03-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for memory write data operation
CN103456346A (zh) * 2013-09-03 2013-12-18 苏州宽温电子科技有限公司 一种存储器及其时序追踪方法
US9786359B2 (en) * 2016-01-29 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory (SRAM) tracking cells and methods of forming same

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6373745B2 (en) * 2000-03-21 2002-04-16 Texas Instruments Incorporated Semiconductor memory cell and semiconductor memory device
JP2006059520A (ja) * 2004-08-18 2006-03-02 Toshiba Corp メモリセル
TWI336476B (en) * 2005-05-19 2011-01-21 Freescale Semiconductor Inc Storage circuit and method for storing or reading data by using the same
US7239558B1 (en) * 2005-09-26 2007-07-03 National Semiconductor Corporation Method of hot electron injection programming of a non-volatile memory (NVM) cell array in a single cycle
TW200816200A (en) * 2006-09-27 2008-04-01 Taiwan Semiconductor Mfg Two-port SRAM with a high speed sensing scheme
US7626854B1 (en) * 2007-08-09 2009-12-01 Nvidia Corporation 2-write 3-read SRAM design using a 12-T storage cell
US20090147605A1 (en) * 2007-12-10 2009-06-11 Rengarajan Krishnan S Novel high performance, area efficient direct bitline sensing circuit
US20130064031A1 (en) * 2011-09-12 2013-03-14 Qualcomm Incorporated Adaptive Read Wordline Voltage Boosting Apparatus and Method for Multi-Port SRAM
US20140153321A1 (en) * 2011-12-06 2014-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for FinFET SRAM Arrays in Integrated Circuits
US20150023091A1 (en) * 2012-01-30 2015-01-22 Renesas Electronics Corporation Semiconductor Device Having Timing Control For Read-Write Memory Access Operations
US20130258758A1 (en) * 2012-03-30 2013-10-03 International Business Machines Corporation Single Cycle Data Copy for Two-Port SRAM
US20140092673A1 (en) * 2012-09-28 2014-04-03 International Business Machines Corporation Memory cell

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