CN107025931A - 静态随机存取存储器阵列、追踪单元以及阵列配置方法 - Google Patents
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Abstract
一种静态随机存取存储器阵列、追踪单元以及阵列配置方法。其中,静态随机存取存储器阵列包括可写入静态随机存取存储器单元以及静态随机存取存储器读取电流追踪单元。可写入静态随机存取存储器单元以及静态随机存取存储器读取电流追踪单元设置于静态随机存取存储器阵列的第一列中。静态随机存取存储器读取电流追踪单元包括第一读取下拉晶体管以及第一读取通道闸晶体管。第一读取下拉晶体管包括第一栅极、第一源极/漏极以及第二源极/漏极。第一读取通道闸晶体管包括第三源极/漏极以及第四源极/漏极。读取追踪位元线电性连接至读取感测放大器时序控制电路。本发明可提高静态随机存取存储器的效率。
Description
技术领域
本发明涉及静态随机存取存储器阵列,特别涉及一种包括可写入静态随机存取存储器单元以及静态随机存取存储器读取电流追踪单元的静态随机存取存储器阵列。
背景技术
静态随机存取存储器阵列经常被使用作为集成电路装置中的数据储存装置。鳍式场效晶体管技术中最新的发展为鳍式场效晶体管可使用于静态随机存取存储器单元中。静态随机存取存储器阵列的性能往往取决于静态随机存取存储器阵列的布局。举例来说,静态随机存取存储器单元形成于静态随机存取存储器阵列中的位置有时将造成静态随机存取存储器阵列中较内部的单元与静态随机存取存储器阵列的边缘单元以不同的方式执行。因此,静态随机存取存储器单元的布局将可用于提高静态随机存取存储器阵列的效率。
发明内容
本发明一实施例提供一种静态随机存取存储器阵列,包括一可写入静态随机存取存储器单元以及一静态随机存取存储器读取电流追踪单元。可写入静态随机存取存储器单元设置于静态随机存取存储器阵列的一第一列中。静态随机存取存储器读取电流追踪单元设置于静态随机存取存储器阵列的第一列中。静态随机存取存储器读取电流追踪单元包括一第一读取下拉晶体管以及一第一读取通道闸晶体管。第一读取下拉晶体管包括一第一栅极、一第一源极/漏极以及一第二源极/漏极。第一栅极电性连接至一第一正电源电压线。第一源极/漏极电性连接至一第一接地电压线。第一读取通道闸晶体管,包括一第三源极/漏极以及一第四源极/漏极。第三源极/漏极电性连接至第二源极/漏极。第四源极/漏极电性连接至一读取追踪位元线。读取追踪位元线电性连接至一读取感测放大器时序控制电路。
本发明另一实施例提供一种静态随机存取存储器追踪单元,包括一第一栅极电极、一第二栅极电极以及一第二主动区。第一栅极电极设置于一第一反相器的一第一主动区上。第二主动区位于第一栅极电极以及第二栅极电极下方。第二主动区提供了一第一源极/漏极区域、一第二源极/漏极区域以及一第三源极/漏极区域。第一源极/漏极区域电性连接至一接地电压线。第二源极/漏极区域设置于第一栅极电极上相对于第一源极/漏极区域的一侧。第二源极/漏极区域还设置于第一栅极电极以及第二栅极电极之间。第三源极/漏极区域电性连接至一追踪位元线。追踪位元线电性连接至一读取感测放大器时序控制电路。
本发明另一实施例提供一种静态随机存取存储器阵列配置方法,步骤包括:将一静态随机存取存储器读取电流追踪单元与一可写入静态随机存取存储器单元设置于一静态随机存取存储器阵列的同一列中;将第二栅极通过第一栅极的一栅极接点电性连接至一正电源电压线;将第一源极/漏极电性连接至一接地电压线;将第三栅极电性连接至一读取电流追踪控制电路;将第四源极/漏极电性连接至一追踪位元线;以及将追踪位元线电性连接至一读取感测放大器时序控制电路。静态随机存取存储器读取电流追踪单元包括一第一反相器、一第一读取下拉晶体管以及一第一读取通道闸晶体管。第一反相器包括一第一栅极。第一读取下拉晶体管包括一第二栅极、一第一源极/漏极以及一第二源极/漏极。第一读取通道闸晶体管包括一第三栅极、一第三源极/漏极以及一第四源极/漏极。第三源极/漏极电性连接至上述第二源极/漏极。
附图说明
本发明可通过阅读以下详细说明以及范例并配合相应的附图以更详细地了解。需要强调的是,依照业界的标准操作,各种特征部件并未依照比例绘制,并且仅用于对其进行说明目的。事实上,为了清楚论述,各个特征部件的尺寸可以任意地增加或减少。
图1、图2是根据本发明一些实施例所述的静态随机存取存储器单元的电路图。
图3是根据本发明一些实施例所述的位于静态随机存取存储器单元阵列中的多层的剖视图。
图4A~图4C是根据本发明一些实施例所述的静态随机存取存储器阵列的示意图。
图5A~图5C是根据本发明一些实施例所述的静态随机存取存储器追踪单元的电路图。
图6A~图6E是根据本发明一些实施例所述的静态随机存取存储器单元布局的示意图。
图7A~图7D是根据本发明一些实施例所述的静态随机存取存储器读取电流追踪单元的示意图。
图8A~图8D是根据本发明一些实施例所述的静态随机存取存储器读取电容追踪单元布局的示意图。
图9是根据本发明一些实施例所述的静态随机存取存储器阵列布局的示意图。
图10是根据本发明一些实施例所述的N型井/P型井带状单元(strap cell)的示意图。
图11是感测放大器时序控制电路的一实施例的流程图。
附图标记说明:
10 静态随机存取存储器单元
102 正电源电压节点
104 正电源电压节点
106 接地电压节点
108 接地电压节点
110 数据储存节点
1102 冗余区域
1104 N型井带状区域
1106 P型井带状区域
112 数据储存节点
114 写入位元线
116 写入反相位元线
118 写入位元线节点
120 写入反相位元线节点
122 读取位元线节点
200 静态随机存取存储器阵列
202 控制电路
206 写入字元线驱动电路
208 读取字元线驱动电路
210 追踪位元线
212 冗余写入位元线
216 接地电压线
218 接地电压线
250A 区域感测放大器
250B 区域感测放大器
252 全域感测放大器
306 主动区
308 栅极结构
50 追踪单元
501 追踪写入位元线
50A 追踪单元
50B 追踪单元
52A 静态随机存取存储器追踪读取通道闸控制单元
602 N型井区域
602B 主动区
604A P型井区域
604B P型井区域
606F 主动区
608A 栅极电极
608A 栅极电极
608B 栅极电极
608C 栅极电极
608D 栅极电极
608E 栅极电极
608F 冗余栅极电极
608G 冗余栅极电极
610A 源极/漏极接点栓塞
610B 源极/漏极接点栓塞
610C 接点栓塞
610F 接点栓塞
610G 接点
612A 栅极接点栓塞
612B 栅极接点栓塞
612C 栅极接点
612C’ 栅极接点
612C” 栅极接点
612D 栅极接点
614 介层窗接点
614’ 介层窗接点
614” 介层窗接点
614E 介层窗接点
614F 介层窗接点
614G 介层窗接点
614I 介层窗接点
616 导电线路
618 导电线路
62 电流追踪控制电路
620A 介层窗接点
620B 介层窗接点
64 感测放大器时序控制电路
704 导电线路
CVdd 正电源电压节点
CVss 接地电压节点
Inverter-1 第一反相器
Inverter-2 第二反相器
PD-1 下拉晶体管
PD-2 下拉晶体管
PG-1 通道闸晶体管
PG-2 通道闸晶体管
PU-1 上拉晶体管
PU-2 上拉晶体管
R_PD-1 读取下拉晶体管
R_PG-1 读取通道闸晶体管
RBL 读取位元线
S302~S308 步骤流程
具体实施方式
本发明接下来将会提供许多不同的实施例以实施本发明中不同的特征。各特定实施例中的组成及配置将会在以下作描述以简化本发明。这些为实施例并非用于限定本发明。举例来说,说明书中将第一特征部件形成于第二特征部件上方可包含实施例中的该第一元件与第二元件直接接触,或也可包含该第一元件与第二元件之间还有其他额外元件使该第一元件与第二元件无直接接触。除此之外,在本说明书的各种例子中可能会出现重复的元件符号以便简化描述,但这不代表在各个实施例及/或图示之间有何特定的关连。
除此之外,空间相关术语,例如“下面(beneath)”、“下方(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等空间相关术语在此被用于描述图中例示的一个元件或特征与另一元件或特征的关系。空间相关术语可包括设备于使用或操作中除了图中描绘的方向以外的不同方向。设备可以其它方式被定向(旋转90度或处于其它方向),并且在此使用的空间相关描述词应可被相应地理解。
本发明各种示例性实施例提供了静态随机存取存储器单元、静态随机存取存储器追踪单元以及对应的静态随机存取存储器阵列。将讨论一些实施例的一些变化。于各个视图以及示例性实施例中,相同的标号用以表示相同的元件。
图1是根据本发明一些实施例所述的静态随机存取存储器单元10的电路图。静态随机存取存储器单元10为具有一写入端口(write port)以及与写入端口分离的读取端口的8T(eight transistor)单元。因为静态随机存取存储器单元10具有分离的写入端口以及读取端口,因此静态随机存取存储器单元10可被称为双端口静态随机存取存储器单元。静态随机存取存储器单元10包括上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1、下拉晶体管PD-2、通道闸晶体管PG-1以及通道闸晶体管PG-2。上拉晶体管PU-1以及上拉晶体管PU-2为P型金氧半导体晶体管,晶体管PD-1以及下拉晶体管PD-2为N型金氧半导体晶体管,以及通道闸晶体管PG-1以及通道闸晶体管PG-2为N型金氧半导体晶体管。由上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1以及下拉晶体管PD-2所形成的闩锁用以储存一个位元,其中该位元的互补值储存于数据储存(storage data,SD)节点110以及数据储存节点112中。所储存的位元可通过互补写入位元线写入至静态随机存取存储器单元10中,互补写入位元线包括写入位元线(WBL)114以及写入反相位元线(WBLB)116。由于可将位元写入静态随机存取存储器单元10中,因此静态随机存取存储器单元10可被称为可写入静态随机存取存储器单元。
静态随机存取存储器单元10通过具有正电源电压的正电源电压节点Vdd提供电压(亦表示为CVdd)。静态随机存取存储器单元10亦连接至电源电压Vss(亦表示为CVss),即电性接地。上拉晶体管PU-1以及下拉晶体管PD-1形成第一反相器。上拉晶体管PU-2以及下拉晶体管PD-2形成第二反相器。第一反相器的输入端连接至晶体管PG-1以及第二反相器的输出端。第一反相器的输出端连接至晶体管PG-2以及第二反相器的输入端。
上拉晶体管PU-1以及上拉晶体管PU-2的源极分别连接至正电源电压节点102以及正电源电压节点104,正电源电压节点102以及正电源电压节点104还连接至电源电压(以及电源供应线)Vdd。下拉晶体管PD-1以及下拉晶体管PD-2的源极分别连接至接地电压节点106以及接地电压节点108,接地电压节点106以及接地电压节点108还连接至电源电压(以及电源供应线)Vss。上拉晶体管PU-1以及下拉晶体管PD-1的栅极连接至上拉晶体管PU-2以及下拉晶体管PD-2的漏极,上拉晶体管PU-2以及下拉晶体管PD-2的漏极形成作为数据储存节点110的一连接节点。通道闸晶体管PG-1的一源极/漏极区域于一写入位元线节点118上连接至写入位元线114。通道闸晶体管PG-2的一源极/漏极区域于写入反相位元线节点120上连接至写入反相位元线116。
通道闸晶体管PG-1以及通道闸晶体管PG-2的栅极由用以判断静态随机存取存储器单元是否于写入操作中被选取的写入字元线(WWL)所控制。于写入操作期间,写入位元线11以及写入反相位元线116以互补的位元预充电,互补的位元用以将数据储存节点110以及数据储存节点112设定为期望值。于写入位元线114以及写入反相位元线116预充电后,写入字元线充电至高逻辑电平以于写入操作中选取静态随机存取存储器单元10。写入位元线114以及写入反相位元线116接着分别储存至数据储存节点110以及数据储存节点112。
静态随机存取存储器单元10还包括读取下拉晶体管R_PD-1以及读取通道闸晶体管R_PG-1,读取下拉晶体管R_PD-1以及读取通道闸晶体管R_PG-1为N型金氧半导体晶体管。数据储存节点112连接至读取下拉晶体管R_PD-1的栅极。读取下拉晶体管R_PD-1的源极连接至电源电压/电源供应线Vss,并且读取下拉晶体管R_PD-1的漏极连接至读取通道闸晶体管R_PG-1的源极。读取通道闸晶体管R_PG-1的栅极由用以判断静态随机存取存储器单元是否于读取操作中被选取的读取字元线所控制。读取位元线(RBL)于读取位元线节点122上连接至读取下拉晶体管R_PD-1,并用以于读取操作期间读取数据储存节点112的值。
于读取操作期间,读取位元线150预充电至高逻辑电平。读取字元线接着提供正电源电压至读取通道闸晶体管R_PG-1的栅极以选取静态随机存取存储器单元10进行读取操作。接着根据读取位元线10的值是否于读取字元线充电后产生改变以判断数据储存节点112的值。举例来说,当数据储存节点112的值为低逻辑电平时,读取位元线150保持相同的逻辑电平(即高逻辑电平)。相反地,当数据储存节点112的值为高逻辑电平时,读取位元线150则通过读取通道闸晶体管R_PG-1以及读取下拉晶体管R_PD-1放电至接地电压。
图2是根据本发明一些实施例所述的静态随机存取存储器单元10的电路图,其中图1中所示的上拉晶体管PU-1以及下拉晶体管PD-1表示为第一反相器Inverter-1,以及上拉晶体管PU-2以及下拉晶体管PD-2表示为第二反相器Inverter-2。第一反相器Inverter-1的输出端(例如对应至数据储存节点112)连接至通道闸晶体管PG-1以及第二反相器Inverter-2的输入端。第二反相器Inverter-2的输出端(例如对应至数据储存节点110)连接至通道闸晶体管PG-2以及第一反相器Inverter-1的输入端。第二反相器Inverter-2的输出端还连接至读取下拉晶体管R_PD-1的栅极。因此,上拉晶体管PU-2/下拉晶体管PD-2以及上拉晶体管PU-1以及下拉晶体管PD-1形成一对交叉连接的第一反相器Inverter-1以及第二反相器Inverter-2。
图3是根据本发明一些实施例所述的位于静态随机存取存储器单元10中的多层的剖视图,其中所述的层形成于半导体晶片或者晶圆上。值得注意的是,图3示意性地显示互连结构的各个层位以及晶体管,并非用以呈现实际的静态随机存取存储器单元10的剖视图。互连结构包括接点层位、OD(其中术语“OD”代表“主动区”)层位、介层窗接点层位(层位Via_0、层位Via_1、层位Via_2以及层位Via_3)、以及金属层层位(层位M1、层位M2、层位M3以及层位M4)。每个所述层位包括一个或者多个介电层以及导电性特征部件形成于其中。位于相同层位中的导电性特征部件具有同时形成的基本上彼此等高的上表面以及下表面。接点层位可包括栅极接点(亦可表示为接点栓塞),用以将晶体管(例如前述的上拉晶体管PU-1以及上拉晶体管PU-2)的栅极电极连接至覆盖于其上的层位(例如层位Via_0),以及源极/漏极接点(标示为“接点”)用以将晶体管的源极/漏极区域连接至覆盖于其上的层位。
一般而言,多个静态随机存取存储器单元设置于半导体晶片中以作为静态随机存取存储器阵列。图4A是根据本发明一些实施例所述的静态随机存取存储器阵列200的示意图。于此实施例中,静态随机存取存储器阵列200中的每个静态随机存取存储器单元10具有如图1~图3所示的电路布局。其他静态随机存取存储器电路布局可用于其它实施例中。举例来说,图1~图3具有八个晶体管的静态随机存取存储器电路布局,每个晶体管具有分开的读取端口以及写入端口。其它实施例可包括具有不同数目的晶体管的静态随机存取存储器单元10,以及各个实施例并非以特定的存储器单元电路为限。
每个静态随机存取存储器阵列200中的静态随机存取存储器单元10以列以及行的方式配置。于此实施例中,静态随机存取存储器阵列200可包括任何数目的静态随机存取存储器单元,例如64x64个静态随机存取存储器单元、128x128个静态随机存取存储器单元、256x256个静态随机存取存储器单元等等。于其它实施例中,可包括具有不同数目的存储器单元的静态随机存取存储器阵列,例如更少或者更多的存储器单元。
一般而言,相同行中的静态随机存取存储器单元10共用同一写入位元线114以及写入反相位元线116。举例来说,相同行中的每个静态随机存取存储器单元10包括一部分的写入位元线以及写入反相位元线,当于行中与其它静态随机存取存储器单元10结合时,形成连续的导电线路(例如写入位元线114以及写入反相位元线116)。写入位元线114以及写入反相位元线116电性连接至控制电路202,控制电路202用以启动一些写入位元线114以及写入反相位元线116以于写入操作中选取静态随机存取存储器阵列200中的特定行。于一些实施例中,控制电路202还可包括放大器,用以强化(enhance)一写入信号。举例来说,控制电路202可包括写入位元线选取电路、写入感测放大器电路、或者上述电路的结合等。
图4A还显示相同行中的静态随机存取存储器单元10还共用同一读取位元线150。举例来说,相同行的每个静态随机存取存储器单元10包括一部分的读取位元线,当于行中与其它静态随机存取存储器单元10结合时,形成连续的导电线路(例如读取位元线150)。读取位元线150亦电性连接至控制电路202,控制电路202用以启动一些读取位元线以选取特定行中的静态随机存取存储器阵列200进行读取操作。于一些实施例中,控制电路202可包括读取位元线选取电路、读取感测放大器电路、或者上述电路的结合等。于一些实施例中,相同行静态随机存取存储器单元10电性连接至单一感测放大器。于其它实施例中,静态随机存取存储器单元10中相同行中不同的群组可电性连接至不同的感测放大器。举例来说,图4B是列1~列n中的静态随机存取存储器单元电性连接至区域感测放大器250A,同时列n+1~列n+n中的静态随机存取存储器单元电性连接至区域感测放大器250B。感测放大器250A以及感测放大器250B交替地电性连接至全域感测放大器252,全域感测放大器252用以放大静态随机存取存储器阵列200中每一行的信号。因此,各个实施例中静态随机存取存储器阵列可具有单阶感测放大器以及多阶感测放大器。
继续参阅图4A,静态随机存取存储器阵列200还包括一行追踪单元50(标示为“50A”以及“50B”),用以检测静态随机存取存储器单元10的制程边界(process corner)以改善感测放大器的时序。举例来说,由于制造过程中所产生的变化用以形成静态随机存取存储器单元10,静态随机存取存储器单元10可特别操作于更慢或者更快的不同操作环境中(例如不同温度、电压和/或等)。追踪单元50可位于静态随机存取存储器阵列200中,以追踪工艺角的时序影响,上述影响将于后续段落中作更详细的解释。追踪单元50的读取位元线(于本文中将表示为“追踪位元线210”)电性连接至读取感测放大器时序控制电路204,读取感测放大器时序控制电路204用以根据于静态随机存取存储器操作期间所检测到的时序变化调整读取感测放大器的时序。举例来说,当检测到元件特性偏慢(slow corner)时,读取感测放大器时序控制电路24将延长读取感测放大器的时序周期。因为静态随机存取存储器追踪单元50为一部分的静态随机存取存储器阵列200(而非设置于静态随机存取存储器阵列200外的一单独区域中),因此可追踪制程边界准确度的改善。除此之外,由于静态随机存取存储器追踪单元50嵌于静态随机存取存储器阵列200中,因此相较于静态随机存取存储器追踪单元以及静态随机存取存储器单元分开设置的晶片,其整体的尺寸较小。因此,本发明各实施例的感测放大器时序配置提供了健全以及具有更低区域损耗的追踪单元50。
静态随机存取存储器追踪单元是相邻于静态随机存取存储器追踪读取通道闸控制单元52(标示为“52A”以及“52B”)的行,以下将提供更详细的描述。静态随机存取存储器追踪读取通道闸控制单元52将可用以使能或者失能静态随机存取存储器追踪单元50的读取通道闸晶体管。当静态随机存取存储器追踪单元50的读取通道闸晶体管使能时,静态随机存取存储器追踪单元50可用以追踪读取电流(Iread),后续将对读取电流做更详细的描述。于图4A中,静态随机存取存储器追踪单元具有被指定的已使能读取通道闸晶体管50A(以下称为静态随机存取存储器读取电流追踪单元50A),并以适当的时间间隔通过相邻的静态随机存取存储器追踪读取通道闸控制单元52A提供正电源电压Vdd至前述读取通道闸晶体管的栅极。
当静态随机存取存储器追踪单元50的读取通道闸晶体管失能时,静态随机存取存储器追踪单元50可用以追踪读取位元线电容,以下将提供更详细的描述。于图4A中,静态随机存取存储器追踪单元具有被指定的已失能的读取通道闸控制晶体管5B(以下称为静态随机存取存储器读取电容追踪单元50B),以及前述读取通道闸晶体管的栅极通过相邻的静态随机存取存储器追踪读取通道闸控制单元52B连接至接地电压Vss。
于一些实施例中,静态随机存取存储器追踪读取通道闸控制单元52可选择性地包括接地电压线216,即当与行中的其它静态随机存取存储器追踪读取通道闸控制单元52结合时,形成一连续的导电线路(例如接地电压线216)。于一些实施例中,静态随机存取存储器追踪单元50的读取下拉晶体管的源极/漏极可电性耦接至接地电压线216。于其它实施例中,接地电压线216可被省略。
于各个实施例中,追踪单元50追踪读取位元线电流以及电容以改善准确度。因为静态随机存取存储器单元10的延迟时间表示为函数:CV/I,其中V为提供至读取端口的电压、C为读取端口的电容以及I为读取端口电流。通过使能以及失能静态随机存取存储器阵列200中的一些静态随机存取存储器追踪单元50,将可解释读取端口电流以及读取端口电容上制程边界的影响,使得感测放大器时序更准确地匹配。
于静态随机存取存储器阵列200中,一半的静态随机存取存储器追踪单元50为静态随机存取存储器读取电流追踪单元50A,以及剩下另一半的静态随机存取存储器追踪单元50为静态随机存取存储器读取电容追踪单元50B。其它实施例可包括静态随机存取存储器读取电流追踪单元50A以及静态随机存取存储器读取电容追踪单元50B的不同分配。举例来说,于一实施例中,静态随机存取存储器阵列200可仅包括静态随机存取存储器读取电流追踪单元50A。除此之外,于静态随机存取存储器阵列200中,所有的静态随机存取存储器读取电流追踪单元50A被分组在一起,以及所有的静态随机存取存储器读取电容追踪单元50B被分组在一起。于其它实施例中,可使用其它的配置。举例来说,图4C是根据本发明一实施例所述的具有静态随机存取存储器读取电容追踪单元50B的静态随机存取存储器阵列,其中静态随机存取存储器读取电容追踪单元50B设置于静态随机存取存储器读取电流追踪单元50A多个列之间。
如图4A所示,相同列中的静态随机存取存储器单元10共用同一写入字元线以及读取字元线。举例来说,相同列中的每个静态随机存取存储器单元10包括一部分的写入字元线以及读取字元线,当于列中与其它静态随机存取存储器单元结合时,形成连续导电线路(例如写入字元线以及读取字元线)。写入字元线以及读取字元线分别电性连接至写入字元线驱动电路206以及读取字元线驱动电路208。写入字元线驱动电路206可用于在写入操作时选取静态随机存取存储器阵列200中的特定列。同样地,读取字元线驱动电路208可用以选取静态随机存取存储器阵列200中的特定列进行读取操作。
图5A、图5B是根据本发明一些实施例所述的静态随机存取存储器追踪单元50的电路图。图5A是静态随机存取存储器读取电流追踪单元50A的电路图,以及图5B是静态随机存取存储器读取电容追踪单元50B的电路图。静态随机存取存储器追踪单元50与静态随机存取存储器单元10具有相同的特征部件,其中相同的标号代表相同的元件。举例来说,每个静态随机存取存储器追踪单元50包括一对交叉耦合的第一反相器以及第二反相器,第一反相器由上拉晶体管PU-1以及下拉晶体管PD-2所组成,以及第二反相器由上拉晶体管PU-2以及下拉晶体管PD-2所组成。以下将描述静态随机存取存储器追踪单元50与静态随机存取存储器单元10的差异。
SRAM读取电流追踪单元50A以及静态随机存取存储器读取电容追踪单元50B为冗余单元(dummy cells),因此SRAM读取电流追踪单元50A以及静态随机存取存储器读取电容追踪单元50B并非用以储存任何数据。于一些实施例中,静态随机存取存储器追踪单元50是自写入操作中永久地不被选取。举例来说,一个或者多个写入通道闸晶体管PG-1/PG-2的栅极可直接通过接地电压线210接地。所有静态随机存取存储器追踪单元50共用单一接地电压线218。举例来说,每个静态随机存取存储器追踪单元50包括一部分的接地电压线218,当与行中的其它静态随机存取存储器追踪单元50A/50B结合时,形成一连续的接地电压线218(如图4A中所示)。通道闸晶体管PG-1和/或通道闸晶体管PG-2的源极/漏极可能会或者可能不会电性连接至冗余写入位元线212。冗余写入位元线212可表示为“冗余”位元线,因为其并非用以于写入或者读取操作中选择静态随机存取存储器追踪单元50。于一些实施例中,每个静态随机存取存储器追踪单元50包括一部分的冗余写入位元线212,当与行中的其它静态随机存取存储器追踪单元50结合时,形成连续的冗余写入位元线212(如图4A中所示)。冗余写入位元线212可基本上平行于接地电压线218。于其它实施例中,可不包括冗余写入位元线212。
于另一实施例中,(两种类型的追踪单元50A以及追踪单元50B的)冗余写入位元线212可被追踪写入位元线501(例如图5C中所示)取代,追踪写入位元线501可用以根据检测到的写入端口时序自动延长写入感测放大器的时序周期。于上述的实施例中,写入电流(Iwrite)追踪控制电路62可连接至通道闸晶体管PG-2的栅极,以及数据储存节点110可耦接至电性接地电压(或者其它既定电压)。于静态随机存取存储器阵列的写入操作期间,追踪写入位元线可预充电至正电源电压。于追踪写入位元线充电后,写入电流追踪控制电路62可提供正电源电压(例如Vdd)至读取通道闸晶体管PG-2的栅极。追踪写入位元线连接至写入感测放大器时序控制电路64,写入感测放大器时序控制电路64用以检测追踪写入位元线通过通道闸晶体管PG-2放电的时间长度。根据追踪写入位元线的放电时间,写入感测放大器时序控制电路64可藉此延长写入感测放大器的时序周期。于一实施例中,静态随机存取存储器阵列还可包括静态随机存取存储器写入电容追踪单元,其中通道闸晶体管PG-2的栅极电性连接至接地电压线。
请先参阅图5A,静态随机存取存储器读取电流追踪单元50A包括读取端口54A,用以追踪与静态随机存取存储器追踪单元50合并的静态随机存取存储器阵列(例如静态随机存取存储器阵列200)中读取端口时序上制程边界的影响。读取端口54A包括一读取通道闸晶体管56以及对应至静态随机存取存储器单元10中的读取通道闸晶体管R_PG-1以及读取下拉晶体管R_PD-1的读取下拉晶体管58。读取下拉晶体管的栅极电性连接至数据储存节点112。读取下拉晶体管58可被永久使能,举例来说通过直接将数据储存节点112连接至正电源电压线214。于各个实施例中,正电源电压线214可取代静态随机存取存储器单元10的位元线114。举例来说,每个静态随机存取存储器追踪单元50包括一部分的正电源电压线214,当与行中的其它静态随机存取存储器追踪单元50结合时,形成连续的正电源电压线214(如图4A所示)。图5A更进一步地显示写入通道闸晶体管PG-1的源极/漏极区域可自正电源电压线214电性断开。
于静态随机存取存储器阵列200中的读取操作期间,追踪位元线210由读取感测放大器时序控制电路(例如图4A中的电路204)预充电(图11的步骤S302)至正电源电压(例如Vdd或者其它既定值)。于追踪位元线210充电后,由读取电流追踪控制电路60(举例来说,通过静态随机存取存储器追踪读取通道闸控制单元52A)提供正电源电压至读取通道闸晶体管56(图11的步骤S304)。读取电流追踪控制电路60可包括任何合适的电路以选择性地于静态随机存取存储器阵列200中的读取操作期间提供正电源电压至读取通道闸晶体管56。于一些实施例中,读取电流追踪控制电路60可配置为读取感测放大器时序控制电路的一部分。于其它实施例中,读取电流追踪控制电路60可与读取感测放大器时序控制电路分离配置。
因为将正电源电压提供至读取通道闸晶体管56以及读取下拉晶体管58的栅极,读取电流Iread将流经读取通道闸晶体管56以及读取下拉晶体管58。读取电流Iread将追踪位元线210放电至电压Vss(例如接地)。如前所述,追踪位元线210电性连接至读取感测放大器时序控制电路,将检测追踪位元线210放电至接地电压的时间(如图11的步骤S306)。读取感测放大器时序控制电路可根据追踪位元线210的放电时间自动调整读取感测放大器时序周期(如图11的步骤S308)。
接着参阅图5B,静态随机存取存储器读取电容追踪单元50B包括读取端口54B,用以追踪包括静态随机存取存储器追踪单元50(例如图4A中所示的静态随机存取存储器阵列)的静态随机存取存储器阵列中读取端口时序上制程边界的影响。相同于读取端口54A,读取端口54B亦包括读取通道闸晶体管56以及读取下拉晶体管58。读取下拉晶体管58的栅极电性连接至数据储存节点112。然而,因为数据储存节点112并不会电性连接至正电源电压线214,因此读取下拉晶体管58并不会被永久选取。于其它实施例中,读取下拉晶体管58通过直接将数据储存节点112连接至正电源电压线214而被永久选取。因为静态随机存取存储器追踪单元50A以及50B设置于同一行上,因此两种类型的静态随机存取存储器追踪单元50A以及50B共用同一正电源电压线214。图5B还显示写入通道闸晶体管PG-1的源极/漏极与正电源电压线214电性断开。
于静态随机存取存储器阵列200中的读取操作期间,追踪位元线210如前所述预充电至正电源电压(例如Vdd或者其它既定值)。因为静态随机存取存储器追踪单元50A以及50B可设置于同一行上,因此两种类型的静态随机存取存储器追踪单元50A以及50B共用同一正电源电压线210。举例来说,一部分的追踪位元线设置于不同的静态随机存取存储器追踪单元50A以及50B中。然而,不同于静态随机存取存储器读取电流追踪单元50A,静态随机存取存储器读取电容追踪单元50B并非用以放电追踪位元线210。举例来说,电压Vss(例如接地或者其它既定电压)通过静态随机存取存储器追踪读取通道闸控制单元52B提供至读取通道闸晶体管56的栅极。因此,读取通道闸晶体管56作为一断路开关(open switch),并且读取电流Iread并未流经读取通道闸晶体管56或者读取下拉晶体管58。如前所述,制程边界时序为读取电流Iread以及读取端口电容的函数。因此,通过将静态随机存取存储器读取电容追踪单元50B电性连接至追踪位元线210,使得追踪位元线210可更准确地模拟静态随机存取存储器阵列200中的功能性读取位元线150的时序(如图4A中所示)。
图6A~图6D是根据本发明一些实施例所述的可写入存储器单元(例如静态随机存取存储器单元10)的布局特征的示意图。图6A~图6D位于静态随机存取存储器单元10的不同层位(例如图3中所示的OD层位、接点层位、层位via_0、层位M1、层位via_1、层位M2)中的特征部件,以下将依序提出更详细的说明。
首先参阅图6A,图6A是静态随机存取存储器单元10中的OD层位(图3)中的特征部件以及覆盖于其上的各个晶体管的栅极电极。一N型井区域602位于静态随机存取存储器单元10之中间,而两个P型井区域604A以及604B位于N型井区域602的相对两侧。栅极电极608A于N型井602中形成具有一主动区606A位于下方的上拉晶体管PU-1。于此实施例中,主动区606A为鳍状,并包括一个或者多个设置于栅极电极608A下方的鳍式结构(例如栅极电极608A可设置于主动区606A上并沿着主动区606A的侧壁延伸)。栅极电极608A还于P型井区域604A(例如位于N型井区域602的第一侧)中形成具有一主动区606B位于下方的下拉晶体管PD-1。于此实施例中,主动区606B为鳍状,并包括一个或多个设置于栅极电极608A下方的鳍式结构(例如栅极电极608A可设置于主动区606B上并沿着主动区606B的侧壁延伸)。栅极电极608C形成具有主动区606B的通道闸晶体管PG-1。于一实施例中,栅极电极608C设置于主动区606B上并沿着主动区606B的侧壁延伸)。
图6A还显示栅极电极608B于N型井区域602中形成具有一主动区606C位于下方的上拉晶体管PU-2。于一实施例中,主动区606C为鳍状,并包括一个或多个设置于栅极电极608B下方的鳍式结构(例如栅极电极608B可设置于主动区606C上并沿着主动区606B的侧壁延伸)。栅极电极608B还于P型井区域604B(例如位于N型井区域602中相对于P型井区域604A的一第二侧)中形成具有一主动区606D位于下方的下拉晶体管PD-2。栅极电极608B还于P型井区域604B中形成具有一主动区606E位于下方的读取下拉晶体管R_PD-2。于一实施例中,主动区606D以及606E为鳍状,并包括一个或多个设置于栅极电极608B下方的鳍式结构(例如栅极电极608B可设置于主动区606D以及606E上,并沿着主动区606D以及606E的侧壁延伸)。栅极电极608D形成具有主动区606D位于下方的通道闸晶体管PG-2。于一实施例中,栅极电极608D设置于主动区606D上,并沿着主动区606D的侧壁延伸。栅极电极608E形成具有主动区606E位于下方的读取通道闸晶体管R_PG-1。于一实施例中,栅极电极608E设置于主动区606E上并沿着主动区606E的侧壁延伸。
根据本发明一些实施例,通道闸晶体管PG-1、通道闸晶体管PG-2、读取通道闸晶体管R_PG-1、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1、下拉晶体管PD-2以及读取下拉晶体管R_PD-1为鳍式场效晶体管(Fin Field-Effect Transistor,FinFETs),即如前所述的主动区606A~606E所包括的一个或者多个鳍式结构。根据本发明一些实施例,通道闸晶体管PG-1、通道闸晶体管PG-2、读取通道闸晶体管R_PG-1;上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1、下拉晶体管PD-2以及读取下拉晶体管R_PD-1的一个或者多个为具有主动区掺杂于半导体基板的上表面中的平面式金氧半导体装置。主动区606于各个晶体管的个别栅极电极608的相对两侧提供源极/漏极区域。图6A是根据本发明一些实施例所述的于每个主动区606A~606E提供单鳍或者双鳍的示意图。根据其它实施例,主动区606A~606D可包括单鳍、双鳍、三鳍或者多鳍,以及每个主动区606A~606E中鳍的数量可与静态随机存取存储器单元10中的其它主动区相同或者不同。
于鳍式场效晶体管的实施例中,鳍形成于各种不同的制程中。于一实施例中,鳍可通过蚀刻基板中的沟道以形成半导体带(strip),沟道填充介电层,并且介电层可为凹陷的(recessed),使得半导体带可自介电层突出以形成鳍。于另一实施例中,介电层可形成于基板的顶表面上;可通过介电层蚀刻沟道;同质磊晶结构(homoepitaxial structure)可外延生长于沟道中;以及介电层可为凹陷的,使得同质磊晶结构可自介电层突出以形成鳍。于另一实施例中,同质磊晶结构可用于鳍。举例来说,半导体带可为凹陷的,以及不同于半导体带的材料可外延生长于该处。于另一实施例中,介电层可形成于基板的顶表面,通过介电层蚀刻沟道;材料不同于基板的同质磊晶结构可外延生长于沟道中;以及介电层可为凹陷的,使得同质磊晶结构可自介电层突出以形成鳍。于一些实施例中,同质磊晶或者异质磊晶(heteroepitaxial)结构是外延生长,生长的材料可于生长期间原地掺杂(situ doped),以避免共同使用现有以及后续注入的原地掺杂以及注入掺杂。于另一实施例中,较佳为于N型金氧半导体区域中外延生长的材料与于P型金氧半导体区域中外延生长的材料不同。于各个实施例中,鳍可包括锗化硅(SixGel-x,其中x可藉于约0~100之间)、碳化硅、纯的或者基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。举例来说,形成III-V族化合物半导体可用的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等,但并不以此为限。
栅极电极608A~608E的组成可包括于半导体基板上形成一介电层,例如二氧化硅。栅极介电层(未显示)可由热氧化法(thermal oxidation)、化学气相沉积法(chemicalvapor deposition,CVD)、溅镀法或者任何其它已知以及使用本领域中的方法形成。于一些实施例中,栅极介电层包括具有高介电常数(k值)的介电材料,例如大于3.9。栅极介电材料包括硅氮化物、氧氮化物、金属氧化物(例如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx等)、或者上述材料的结合或者所结合的多层。
于形成栅极介电层后,栅极电极层成形成于栅极介电层上。栅极电极层可包括导电材料,并可自包括多晶硅、多晶硅-锗(聚硅锗)、金属氮化物、金属硅化物、金属氧化物以及金属的群集中选取。栅极电极层可通过物理气相沉积法(physical vapor deposition,PVD)、化学气相沉积法、溅镀法或者任何其它已知以及使用本领域中的方法形成以沉积导电材料。于沉积后,栅极电极层的顶表面通常具有非平面的顶表面,并于形成冗余栅极电极层或者栅极蚀刻前进行平坦化(例如通过化学机械抛光(chemical mechanicalpolishing,CMP)程序)。此时,可将或者可不将离子引入栅极电极层中。离子可通过例如离子注入技术引入。若使用多晶硅,于后续的步骤中,栅极电极可与金属反应以形成硅化物以降低接触电阻。接着蚀刻栅极介电层以及栅极电极层,使这些层保留于主动区306上而以形成栅极电极。同样地,若使用鳍式场效晶体管,栅极结构308形成于其上,并围绕主动区302。介电间隙壁(dielectric spacer)沿着栅极电极的边缘形成,以及栅极电极可根据需求被掺杂。
于栅极形成后,接着形成晶体管的源极以及漏极区域。此程序可包括于每个晶体管的栅极两侧掺杂主动区以提供源极/漏极区域。当晶体管掺杂P型掺杂物以及N型掺杂物时,需要不同的光致抗蚀剂层。
图6B是接点层位(如图3所示)以及较低层位中静态随机存取存储器单元10的特征部件。如图6B所示,数据储存节点110(如图1所示)包括作为静态随机存取存储器单元10(如图3所示)的接点层位的特征部件的源极/漏极接点栓塞610A以及栅极接点栓塞612A。源极/漏极接点栓塞610A于X方向上延伸并具有纵向方向,即平行于栅极电极608A以及608B的延伸方向。栅极接点栓塞612A一部分位于栅极电极608A上,并电性连接至栅极电极608A。根据本发明一些实施例,栅极接点栓塞612A于Y方向上具有纵向方向,并垂直于X方向。于实际半导体晶片上的静态随机存取存储器单元10的制造过程中,接点栓塞610A以及612A形成作为一单一连续对接的接点栓塞。
数据储存节点112包括源极/漏极接点栓塞610B以及栅极接点栓塞612B。栅极接点栓塞612B的一部分覆盖于源极/漏极接点栓塞610B上。因为数据储存节点110对称于数据储存节点112,栅极接点栓塞612B以及源极/漏极接点栓塞610B的细节分别类似于栅极接点栓塞612A以及源极/漏极接点栓塞610A。
图6B为连接至栅极电极608C以及608D的栅极接点612C,栅极接点612C可用以将栅极电极608C以及608D电性连接至一个或者多个写入字元线,以下将提供更详细的描述。静态随机存取存储器单元10亦可包括连接至栅极电极608E的栅极接点612D,栅极接点612D可用以将栅极电极608E电性连接至读取字元线,以下将提供更详细的描述。
除此之外,延伸的接点栓塞610C用以将下拉晶体管PD-1、下拉晶体管PD-2、读取下拉晶体管R_PD-1的源极区域连接至接地电压线。于一些实施例中,下拉晶体管PD-2以及读取下拉晶体管R_PD-1的源极区域共用同一接点栓塞610C。延伸的接点栓塞610C为接地电压节点106以及108的一部分(如图1所示)。延伸的接点栓塞610C具有平行于X方向的长边,并形成覆盖于静态随机存取存储器单元10的角落。除此之外,延伸的接点栓塞610C还延伸至靠近静态随机存取存储器单元10的位于不同行中相邻的静态随机存取存储器单元中(如图6E所示)。位于不同列中两个相邻的静态随机存取存储器单元还共用延伸的接点栓塞610C(如图6E所示)。
除此之外,接点栓塞610D将上拉晶体管PU-1以及上拉晶体管PU-2的源极区域连接至电源供应线。接点栓塞610D为正电源电压节点102以及正电源电压节点104的一部分(如图1所示)。位于不同列中两个相邻的静态随机存取存储器单元还共用接点栓塞610D(如图6E所示)。
图6B还显示接点栓塞610E以及610F用以将通道闸晶体管PG-1以及通道闸晶体管PG-2的源极/漏极区域分别连接至写入位元线114以及写入反相位元线116(如图6C所示)。接点栓塞610E以及接点栓塞610F分别为写入位元线节点118以及写入反相位元线节点120的一部分(如图1所示)。接点栓塞610G用以将读取通道闸晶体管R_PG-1的源极/漏极区域连接至读取位元线150(如图6C所示),以及接点栓塞610G为读取位元线节点122的一部分(如图1所示)。位于不同列中两个相邻的静态随机存取存储器单元还共用接点栓塞610E、接点栓塞610F以及接点栓塞610G(如图6E所示)。
图6C是层位M1、层位via_0以及较低层位中静态随机存取存储器单元10的特征部件。于图6C中,介层窗接点614(标示为“614A”~“614G”)设置于层位via_0中(如图3所示),而导电线路616、导电线路618、写入位元线114、正电源电压线、接地电压线、以及写入反相位元线116设置于层位M1中(如图3所示)。举例来说,层位M1中的各个导电线路设置于层位via_0中各个介层窗接点上。
如图6C所示,介层窗接点614A连接至栅极接点612C(例如通道闸晶体管PG-1以及通道闸晶体管PG-2的栅极接点)。介层窗接点614A还连接至导电线路616,导电线路616用以将通道闸晶体管PG-1以及通道闸晶体管PG-2的栅极电极电性耦接至一个或者多个写入字元线,更详细的描述请参阅后续有关图6D的描述。介层窗接点614A以及导电线路616还延伸至靠近静态随机存取存储器单元10的位于不同行中的相邻静态随机存取存储器单元中,并与其共用导电线路(如图6E所示)。
介层窗接点614B连接至延伸的接点栓塞610C(例如下拉晶体管PD-1、下拉晶体管PD-2、读取下拉晶体管R_PD-1的源极接点)。介层窗接点614B还连接至接地电压线,并用以将下拉晶体管PD-1、下拉晶体管PD-2、读取下拉晶体管R_PD-1的源极电性耦合至接地电压。除此之外,介层窗接点614B还延伸至靠近静态随机存取存储器单元10的位于不同行中的相邻静态随机存取存储器单元中。介层窗接点614B还被两个位于不同行中但彼此靠近的相邻静态随机存取存储器单元共用(如图6E所示)。于一实施例中,静态随机存取存储器阵列的同一行中的所有静态随机存取存储器单元共用一个或者多个连续接地电压线。
另外,介层窗接点614C连接至接点栓塞610D(例如上拉晶体管PU-1以及上拉晶体管PU-2的源极接点)。介层窗接点614C还连接至电源供应线,即将上拉晶体管PU-1以及上拉晶体管PU-2电性连接至电源电压。因此,介层窗接点614C为正电源电压节点102以及正电源电压节点104的一部分(如图1所示)。两个位于不同列中但彼此靠近的相邻静态随机存取存储器单元还共用介层窗接点614C(如图6E所示)。于一实施例中,静态随机存取存储器阵列的同一行中所有静态随机存取存储器单元共用一单一、连续的正电源电压线。
图6C还显示介层窗接点614D以及介层窗接点614E分别连接至接点栓塞610E以及接点栓塞610F(例如通道闸晶体管PG-1以及通道闸晶体管PG-2的源极/漏极接点)。介层窗接点614D以及614E还分别连接至写入位元线114以及写入反相位元线116。介层窗接点614G还连接至读取位元线150。因此,介层窗接点614D以及介层窗接点614E是分别为写入位元线节点118以及写入反相位元线节点120的一部分(如图1所示)。两个位于不同列中但彼此靠近的相邻静态随机存取存储器单元共用介层窗接点614D以及介层窗接点614E(如图6E所示)。除此之外,如前所述,同一行中的静态随机存取存储器单元共用一连续写入位元线以及连续写入反相位元线。
介层窗接点614F连接至栅极接点612D(例如读取通道闸晶体管R_PG-1的栅极接点)。介层窗接点614F还连接至导电线路618,用以将读取通道闸晶体管R_PG-1的栅极电极电性耦接至一个或者多个读取字元线,更详细的描述请参阅后续有关图6D的描述。介层窗接点614F以及导电线路618还延伸至靠近静态随机存取存储器单元10且位于不同行中的相邻静态随机存取存储器单元中,并被其共用(如图6E所示)。
介层窗接点614G连接至接点栓塞610G(例如读取通道闸晶体管R_PG-1的源极/漏极接点)。因此,介层窗接点614G为读取位元线节点112的一部分(如图1所示)。两个位于不同列中但彼此靠近的相邻静态随机存取存储器单元可共用介层窗接点614G(如图6E所示)。除此之外,如前所述,相同行中的静态随机存取存储器单元共用一连续的读取位元线150。
图6D是层位M2以及层位via_1中显示静态随机存取存储器单元10的特征部件。于图6D中,介层窗接点620(标示为“620A”以及“620B”)设置于层位via_1中(如图3所示),而写入字元线以及读取字元线设置于层位M2中(如图3所示)。举例来说,层位M2中的各个导电线路设置于层位via_1中各个介层窗接点的上。
如图6D所示,介层窗接点620A连接至导电线路616,即将栅极接点612C(例如通道闸晶体管PG-1以及通道闸晶体管PG-2的栅极接点)连接至写入字元线。因此,静态随机存取存储器单元10包括电性连接至写入通道闸晶体管的栅极的写入字元线节点。于一实施例中,同一列中的静态随机存取存储器单元共用一共同、连续写入字元线,用以选取或者取消一阵列中的静态随机存取存储器单元以进行写入操作。举例来说,为了选取特定的静态随机存取存储器单元以进行写入操作,正电源电压提供了至对应于静态随机存取存储器单元的写入位元线/写入反相位元线与写入反相字元线。写入字元线节点延伸至邻近静态随机存取存储器单元10且位于不同行中的相邻静态随机存取存储器单元中,并被其共用(如图6E所示)。
除此之外,介层窗接点620B连接至导电线路618,导电线路618将栅极接点(例如读取通道闸晶体管R_PG-1的栅极接点)连接至读取位元线。因此,静态随机存取存储器单元10包括电性连接至读取通道闸晶体管R_PG-1的栅极的读取位元线接点。同一列中的静态随机存取存储器单元共用一共同、连续的读取位元线,用以选取或者取消一阵列中的静态随机存取存储器单元以进行读取操作。举例来说,为了选取特定的静态随机存取存储器单元以进行读取操作,将提供正电源电压至对应于静态随机存取存储器单元的读取位元线以及读取字元线。读取位元线节点延伸至靠近静态随机存取存储器单元10且位于不同行中的相邻静态随机存取存储器单元中,并被其共用(如图6E所示)。
图6E是配置于格栅(grid)622中的多个相邻的静态随机存取存储器单元10(标示为静态随机存取存储器单元10A~10D)。于图6E中,虚线650通常表示介于静态随机存取存储器单元之间的边界。于各个实施例中,可改变静态随机存取存储器单元10的方向以提供改善对称性以及重复性的格栅622。于一实施例中,静态随机存取存储器阵列(例如静态随机存取存储器阵列200,如图4A所示)包括多相邻的格栅622以提供静态随机存取存储器单元10中所需数量的列以及行。
于一实施例中,格栅622为具有四个静态随机存取存储器单元10A、10B、10C以及10D的2x2格栅,每个静态随机存取存储器单元具有不同的方向。静态随机存取存储器单元10A具有与前述的图6A~图6D相同的方向。静态随机存取存储器单元10B设置于与静态随机存取存储器单元10A同一行但不同列中。静态随机存取存储器单元10B为静态随机存取存储器单元10A沿着介于静态随机存取存储器单元10A以及10B之间的X方向的边界垂直翻转的镜像(例如沿着字元线的长边的方向)。静态随机存取存储器单元10C设置于与静态随机存取存储器单元10A向同列但不同行中。静态随机存取存储器单元10C为静态随机存取存储器单元10A沿着介于静态随机存取存储器单元10A以及10C之间的Y方向的边界垂直翻转的镜像(例如沿着位元线的长边的方向)。静态随机存取存储器10D设置于与静态随机存取存储器单元10B同一列以及与静态随机存取存储器单元10C同一行中。静态随机存取存储器单元10D为静态随机存取存储器单元10B沿着介于静态随机存取存储器单元10D以及10B之间的Y方向的边界水平翻转的镜像(例如沿着位元线的长边的方向)。静态随机存取存储器单元10D还为静态随机存取存储器单元10C沿着介于静态随机存取存储器单元10D以及10B之间的X方向的边界水平翻转的镜像(例如沿着字元线的长边的方向)。
每个静态随机存取存储器单元10A~10D包括独立的数据储存节点110以及数据储存节点112,用以储存互补的位元。然而,相邻的静态随机存取存储器单元10A~10D可于介于相邻的静态随机存取存储器单元10A~10D之间的边界共用节点。举例来说,静态随机存取存储器单元10A以及静态随机存取存储器单元10B与各别相邻的静态随机存取存储器单元10C以及静态随机存取存储器单元10D共用同一写入字元线节点(例如通道闸晶体管PG-1的写入字元线节点)以及接地电压节点106。静态随机存取存储器单元10A以及静态随机存取存储器单元10B还与各别相邻的静态随机存取存储器单元10C以及静态随机存取存储器单元10D共用同一通道闸晶体管PG-1的栅极电极。于另一实施例中,静态随机存取存储器单元10A以及静态随机存取存储器单元10C与各别相邻的静态随机存取存储器单元10B以及静态随机存取存储器单元10D共用同一接地电压节点106、正电源电压节点102、写入反相位元线节点120以及读取位元线节点122。
尽管未明确地显示,每个静态随机存取存储器单元10A~10D还可于静态随机存取存储器阵列200中介于与其它相邻静态随机存取存储器单元(未显示)之间的边界上共用其它特征部件。举例来说,静态随机存取存储器单元10A与同一列中相邻的静态随机存取存储器单元以及至静态随机存取存储器单元10的左侧共用同一读取字元线节点(例如读取通道闸晶体管R_PG-1的读取字元线节点)、同一接地电压节点108、以及同一通道闸晶体管PG-2的栅极电极。于另一实施例中,静态随机存取存储器单元10可与同一行中相邻的静态随机存取存储器单元以及前述的静态随机存取存储器单元10A(未明确地显示)共用同一接地电压节点108、正电源电压节点104、以及写入位元线节点118。
格栅622的布局将被重复以提供任何所需尺寸的静态随机存取存储器阵列(例如静态随机存取存储器阵列200)。如图6E所示,同一行中的静态随机存取存储器单元10共用连续的位元线114、连续的正电源电压线、连续的接地电压线、连续的反相位元线116、以及连续的读取位元线150。同样地,位于同一列中的静态随机存取存储器单元10共用连续的写入字元线以及连续的读取字元线。通过于静态随机存取存储器阵列中提供不同方向的静态随机存取存储器单元10,对称的格栅将被重复以形成任何所需尺寸的静态随机存取存储器阵列。因为格栅622中特征部件的对称性,因此相邻静态随机存取存储器单元中的同一特征部件位于同一位置,将有利于减少半导体晶片中静态随机存取存储器阵列的整体面积。
图7A~图7D是根据本发明一些实施例所述的静态随机存取存储器读取电流追踪单元50A以及相邻的静态随机存取存储器追踪读取通道闸控制单元52A的特征部件的布局的示意图。图7A~图7D位于静态随机存取存储器读取电流追踪单元50A以及相邻的静态随机存取存储器追踪读取通道闸控制单元52A中不同层位(例如图3中所示的OD层位、接点层位、层位via_0、层位M1、层位via_1、层位M2)的特征部件,以下将提供更详细的描述。于图7A~图7D中,虚线702是指定静态随机存取存储器读取电流追踪单元50A以及静态随机存取存储器追踪读取通道闸控制单元52A的边界。
首先参阅图7A,图7A是静态随机存取存储器读取电流追踪单元50A以及静态随机存取存储器追踪读取通道闸控制单元52A之中位于OD层位的特征部件以及覆盖于其上的各个晶体管(如图3所示)的栅极电极特征部件。静态随机存取存储器读取电流追踪单元50A的OD层位、层位via_0栅极电极中的各个特征部件相同于静态随机存取存储器单元10,其中相同的标号代表相同的元件。举例来说,静态随机存取存储器读取电流追踪单元50A以及静态随机存取存储器追踪读取通道闸控制单元52A包括通道闸晶体管PG-1、通道闸晶体管PG-2、读取通道闸晶体管R_PG-1、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1、下拉晶体管PD-2、以及读取下拉晶体管R_PD-1。读取通道闸晶体管R_PG-1的栅极电极608E延伸至相邻的静态随机存取存储器追踪读取通道闸控制单元52A中。
图7A还显示静态随机存取存储器追踪读取通道闸控制单元52A包括栅极电极608E的一部分,并且静态随机存取存储器追踪读取通道闸控制单元52A用以将栅极电极608E电性连接至读取电流追踪控制电路,以下将提供更详细的说明。静态随机存取存储器追踪读取通道闸控制单元52A还包括其它特征部件,例如冗余栅极电极608F、冗余栅极电极608G、冗余主动区606F、主动区602B。于一些实施例中,主动区620B掺杂于N型井中。于一些实施例中,冗余主动区606F为鳍状,并包括一个或者多个设置于栅极电极608E下方的鳍式结构。举例来说,栅极电极608A延伸通过并沿着主动区606F的侧壁。冗余栅极电极608F、冗余栅极电极608G、冗余主动区606F与主动区602B可改善的临界尺寸均匀性(critical dimensionuniformity,CDU)、阵列内部单元(例如静态随机存取存储器单元10以及静态随机存取存储器追踪单元50)的均匀表面形貌(topography)等。因为静态随机存取存储器追踪单元50设置相邻于静态随机存取存储器阵列200的边界,静态随机存取存储器追踪读取通道闸控制单元52可包括冗余特征部件(例如冗余栅极电极和/或冗余主动区)以改善临界尺寸均匀性的表现以及改善表面形貌的均匀性。
图7B是接点层位以及较低的层位中静态随机存取存储器读取电流追踪单元50A以及静态随机存取存储器追踪读取通道闸控制单元52A的特征部件(如图3所示)。上拉晶体管PU-1/下拉晶体管PD-1的栅极以及漏极电性连接至各个上拉晶体管PU-2/下拉晶体管PD-2的漏极以及栅极,以提供数据储存节点110以及数据储存节点112。上拉晶体管PU-2/下拉晶体管PD-2还连接至读取下拉晶体管R_PD-1。额外的前述源极/漏极接点以及栅极接点亦提供至静态随机存取存储器读取电流追踪单元50A中的晶体管的各个主动区/栅极电极。然而,于静态随机存取存储器读取电流追踪单元50A中,栅极接点612C”(例如通道闸晶体管PG-2的栅极接点)为接地电压接点,并非写入字元线接点。除此之外,栅极接点612D(例如读取通道闸晶体管R_PG-1的栅极接点)延伸至静态随机存取存储器追踪读取通道闸控制单元52A中,并用以作为追踪位元线控制接点,而非读取位元线接点。除此之外,源极/漏极接点610G(例如读取通道闸晶体管R_PG-1的源极/漏极接点)为连接至追踪位元线(例如图5A中所示的追踪位元线210)的接点,而非读取字元线接点。
图7C是层位M1、层位via_0以及较低的层位中静态随机存取存储器读取电流追踪单元50A以及静态随机存取存储器追踪读取通道闸控制单元52A的特征部件(如图3所示)。于图7C中,介层窗接点614(标示为614A~614H)设置于层位via_0中(如图3所示),而导电线路616、导电线路618、正电源电压线、接地电压线、追踪位元线210、以及选择位元线212设置于层位M1中(如图3所示)。举例来说,层位M1中的各个导电线路设置于层位via_0中各个介层窗接点上。
如图7C所示,介层窗接点614A’连接至栅极接点612C’(例如通道闸晶体管PG-2的栅极接点)。介层窗接点614A’还连接至导电线路616,导电线路616用以将通道闸晶体管PG-2的栅极电极电性耦接至一个或者多个写入字元线,后续有关图7D的描述将提供更多的细节。介层窗接点614A’以及导电线路616还延伸至靠近静态随机存取存储器电流追踪单元50A但位于不同行中的相邻静态随机存取存储器单元10(例如写入静态随机存取存储器单元)中,并与其共用介层窗接点614A’以及导电线路616(例如图4A中所示)。
介层窗接点614A”连接至栅极接点612C”(例如通道闸晶体管PG-1的栅极接点)。介层窗接点614A”还连接至接地电压线,接地电压线用以将通道闸晶体管PG-1的栅极电极电性耦接至栅极电极,并自写入操作中永久地不选取静态随机存取存储器电流追踪单元50A。于其它实施例中,冗余位元线212被追踪写入位元线取代,栅极接点612”还将通道闸晶体管PG-2的栅极连接至前述的写入电流追踪控制电路。为了方便连接通道闸晶体管PG-1的栅极电极以及接地电压,静态随机存取存储器电流追踪单元50A可包括一额外的接地电压线218。举例来说,于图7C中,两个相邻的接地电压线平行设置于层位M1中(如图3所示)。
介层窗接点614B连接至延伸的接点栓塞610C(例如下拉晶体管PD-1以及下拉晶体管PD-2的源极接点)。介层窗接点614B还连接至接地电压线,并用以将下拉晶体管PD-1以及下拉晶体管PD-2的源极电性耦接至接地电压。介层窗接点614B还将读取下拉晶体管R_PD-1的源极耦接至接地电压线(例如静态随机存取存储器读取电流追踪单元50A中的接地电压线或者静态随机存取存储器追踪读取通道闸控制单元52A中的接地电压线)。除此之外,介层窗接点614B还可延伸至靠近静态随机存取存储器电流追踪单元50A的位于不同行中相邻的静态随机存取存储器单元10中。介层窗接点614B还可被位于彼此靠近的不同列中的两个相邻静态随机存取存储器追踪单元50共用(如图9所示)。
除此之外,介层窗接点614C连接至接点栓塞610D(例如下拉晶体管PU-1以及下拉晶体管PU-2的源极接点)。介层窗接点614C还连接至正电源电压线,正电源电压线将上拉晶体管PU-1以及上拉晶体管PU-2的源极连接至正电源电压Vdd。因此,介层窗接点614C为部分的正电源电压节点102以及正电源电压节点104(如图1所示)。介层窗接点614C还可被位于彼此靠近的不同列中的两个相邻静态随机存取存储器追踪单元50共用(如图9所示)。于一实施例中,位于静态随机存取存储器阵列的相同行中的所有静态随机存取存储器追踪单元共用一单一、连续的正电源电压线。
如图7C中所示,介层窗接点614E连接至接点栓塞610F(例如通道闸晶体管PG-2的源极/漏极)。介层窗接点614E还连接至可选的冗余位元线212。于实施例中,冗余位元线212可被省略,亦可选择性地不包括介层窗接点614E。静态随机存取存储器单元10的介层窗接点614D(如图6C所示)可不包括于静态随机存取存储器电流追踪单元50A中。于另一实施例中,冗余位元线212可被前述的追踪写入位元线取代。
介层窗接点614F连接至栅极接点612D(例如通道闸晶体管R_PG-1的栅极接点)。介层窗接点614F还可连接至导电线路618,导电线路618用以将通道闸晶体管R_PG-1的栅极电极电性耦接至读取电流追踪控制电路60,以下将提供更详细的说明。介层窗接点614F以及导电线路618还延伸至相邻的静态随机存取存储器追踪读取通道闸控制单元52A中。
介层窗接点614G连接至接点610G(例如读取通道闸晶体管R_PG-1的源极/漏极接点)。介层窗接点614G还连接至追踪位元线210。介层窗接点614G可被位于彼此靠近的不同列中的两个相邻静态随机存取存储器追踪单元50共用(如图9所示)。除此之外,如前所述,位于相同行中的静态随机存取存储器追踪单元共用一连续追踪位元线210。
介层窗接点614H电性连接至接点610A(例如数据储存节点112)。介层窗接点614H还连接至正电源电压线214。因此,介层窗接点614H可用以将数据储存节点112(以及读取下拉晶体管R_PD-1的栅极)直接连接至正电源电压Vdd,以及读取下拉晶体管R_PD-1可被静态随机存取存储器电流追踪单元50A永久地选取。为了便于连接读取下拉晶体管R_PD-1的栅极电极以及正电源电压,静态随机存取存储器电流追踪单元50A可包括一额外的正电源电压线214。举例来说,于图7C中,两个相邻的正电源电压线可平行设置于层位M1中(如图3所示)。于一些实施例中,写入位元线的位置可包括一额外的正电源电压线214。
图7C还显示静态随机存取存储器追踪读取通道闸控制单元52A可包括一部分的可选的接地电压线216。因为静态随机存取存储器追踪读取通道闸控制单元52A可与静态随机存取存储器追踪读取通道闸控制单元52B(用以失能(disable)读取通道闸晶体管R_PG-1(如图4A所示))设置于同一行中,因此一行中的所有静态随机存取存储器追踪读取通道闸控制单元52可共用可选的接地电压线216。除此之外,接地电压线216可选择性地用以将读取下拉晶体管R_PD-1的源极连接至接地。
第7D位于层位M2、层位via_1(如图3所示)以及更低层位中的静态随机存取存储器读取电流追踪单元50以及静态随机存取存储器追踪读取通道闸控制单元52A的特征部件。于图7中,介层窗接点620(标示为620A以及620B)设置于层位via_1(如图3中所示)中,而写入字元线、读取字元线以及导电线路704设置于层位M2(如图3中所示)中。举例来说,层位M2中的各个导电线路设置于层位via_1中的各个介层窗接点上。
如图7D中所示,介层窗接点620A连接至导电线路616,导电线路616将栅极接点612C(例如通道闸晶体管PG-1的栅极接点)连接至写入字元线,并形成写入字元线节点。于此实施例中,同一列中的静态随机存取存储器电流追踪单元50A以及静态随机存取存储器单元10共用一连续写入字元线。写入字元线节点可延伸至靠近静态随机存取存储器电流追踪单元50A(如图9所示)的位于不同行中的相邻静态随机存取存储器单元10,并与其共用。
除此之外,介层窗接点620B连接至导电线路618,导电线路618将栅极接点612D(例如通道闸晶体管R_PG-1的栅极接点)电性连接至导电线路704。导电线路704将通道闸晶体管R_PG-1的栅极电极电性连接至读取电流追踪控制电路60。如前所述,读取电流追踪控制电路60提供了正电源电压制读取通道闸晶体管R_PG-1的栅极以追踪静态随机存取存储器阵列中的读取端口的读取电流。
静态随机存取存储器电流追踪单元50A包括一部分的读取字元线,以及读取字元线终止于静态随机存取存储器电流追踪单元50A中。同一列中的静态随机存取存储器电流追踪单元50A以及静态随机存取存储器单元10共用一连续的读取字元线。
图8A~图8D是根据本发明一些实施例所述的静态随机存取存储器读取电容追踪单元50B以及相邻的静态随机存取存储器追踪读取通道闸控制单元52B的特征部件的布局示意图。图8A~图8D位于SRAM读取电容追踪单元50B以及静态随机存取存储器追踪读取通道闸控制单元52B的不同层位(例如图3中所示的OD层位、接点层位、层位via_0、层位M1、层位via_1、层位M2)中的特征部件,以下将依序作详细地说明。于图8A~图8D中,虚线802是划定静态随机存取存储器读取电容追踪单元50B以及静态随机存取存储器追踪读取通道闸控制单元52B的边界。
首先参阅图8A,图8A位于静态随机存取存储器读取电容追踪单元50B以及相邻的静态随机存取存储器追踪读取通道闸控制单元52B中位于OD层位中的特征部件以及覆盖于其上的各个晶体管的栅极电极上。位于OD层位中的各个特征部件以及静态随机存取存储器读取电容追踪单元50B的栅极电极与静态随机存取存储器读取电流追踪单元50A相同,其中相同的标号表示相同的元件。因此,这些特征部件在此即不加以描述以精简说明。
图8B位于接点层位(如图3所示)以及较低的层位中的静态随机存取存储器读取电容追踪单元50B以及静态随机存取存储器追踪读取通道闸控制单元52B的特征部件。静态随机存取存储器读取电容追踪单元50B的接点层位的各个特征部件与静态随机存取存储器读取电流追踪单元50A相同,其中相同的标号表示相同的元件。因此,这些特征部件在此即不加以描述以精简说明。除此之外,静态随机存取存储器追踪读取通道闸控制单元52B包括一额外的栅极接点612E,栅极接点612E连接至读取通道闸晶体管R_PG-1的栅极电极。更详细的说明如下,栅极接点612E可用以将读取通道闸晶体管R_PG-1的栅极电性连接至电性接地。于一些实施例中,栅极接点612D亦可作为冗余接点以改善均匀度(uniformity)。于其它实施例中,栅极接点612D可被省略。
图8C位于层位M1、层位via_0(如图3所示)以及较低的层位中的静态随机存取存储器读取电容追踪单元50B以及静态随机存取存储器追踪读取通道闸控制单元52B的特征部件。静态随机存取存储器读取电容追踪单元50B的层位M1以及层位via_0中的各个特征部件与静态随机存取存储器读取电流追踪单元50A相同,其中相同的标号表示相同的元件。因此,这些特征部件在此即不加以描述以精简说明。然而,尽管图8C显示介层窗接点614H将数据储存节点112电性连接至正电源电压(例如CVdd),但于其它实施例中,介层窗接点614H可自静态随机存取存储器读取电容追踪单元50B中省略。此外,静态随机存取存储器读取通道闸控制单元52B的层位via_1中包括介层窗接点614I,介层窗接点614I用以将读取通道闸晶体管R_PG-1的栅极直接连接至接地电压线216。因此,静态随机存取存储器读取电容追踪单元50B的读取通道闸晶体管R_PG-1可永久地失能。静态随机存取存储器读取通道闸控制单元52B中的接地电压线216可与同一行中的其它静态随机存取存储器读取通道闸控制单元共用,包括静态随机存取存储器读取通道闸控制单元52A。
图8D位于层位M2、层位via_1(如图3所示)以及较低的层位中的静态随机存取存储器读取电流追踪单元50A以及静态随机存取存储器追踪读取通道闸控制单元52A的特征部件。于图7D中,介层窗接点620A设置于层位via_1(如图3所示)中,而写入字元线以及读取字元线设置于层位M2(如图3所示)中。举例来说,层位M2中的各个导电线路设置于层位via_1中的各个介层窗接点上。
如图8D中所示,介层窗接点620A连接至导电线路616,导电线路616将栅极接点612C(例如通道闸晶体管PG-1的栅极接点)电性连接至写入字元线,并形成写入字元线节点。于一实施例中,位于同一列中的静态随机存取存储器电容追踪单元50B以及静态随机存取存储器单元10共用一连续的写入字元线。写入字元线节点延伸至靠近静态随机存取存储器电容追踪单元50B的位于不同行中相邻的静态随机存取存储器单元10中,并与其共用。除此之外,静态随机存取存储器电容追踪单元50B以及静态随机存取存储器读取通道闸控制单元52B包括部分的读取字元线,并与同一列中的其它静态随机存取存储器单元10共用的。
图9是根据一些实施例所述的SRAM读取电流追踪单元、静态随机存取存储器读取电容追踪单元以及相邻的静态随机存取存储器追踪读取通道闸控制单元的特征部件的布局的示意图。尽管图9是一静态随机存取存储器读取电流追踪单元50A(包括相邻的静态随机存取存储器追踪读取通道闸控制单元52A)以及一相邻的SRAM读取电容追踪单元50B(包括相邻的静态随机存取存储器追踪读取通道闸控制单元52B)的结合,但两个相邻的静态随机存取存储器读取追踪单元可仅为电流追踪单元或者仅为电容追踪单元。如图9中所示,静态随机存取存储器读取电容追踪单元50B的方向相较于静态随机存取存储器读取电流追踪单元50A的方向为沿着x轴(例如沿着自线的长边方向)垂直翻转。同样地,静态随机存取存储器追踪读取通道闸控制单元52B的方向相较于静态随机存取存储器追踪读取通道闸控制单元52A的方向为延着x轴(例如沿着自线的长边方向)垂直翻转。如图所示,通过翻转相邻单元的方向,可共用位于单元的边界的共同节点,并减少静态随机存取存储器阵列的整体布局大小。
因此,如前所述,本发明各个实施例提供感测放大器时序追踪方法以及结构,以根据位于静态随机存取存储器单元读取端口(以及写入端口)时序的制程边界所检测到的结果调整感测放大器时序。静态随机存取存储器追踪单元可设置于静态随机存取存储器阵列中(例如位于静态随机存取存储器阵列的边缘),以更稳定地进行感测放大器时序追踪以及减少区域的面积。并可一并追踪电流以及电容以改善准确度。
根据本发明一实施例,一种静态随机存取存储器阵列,包括一可写入静态随机存取存储器单元以及一静态随机存取存储器读取电流追踪单元。可写入静态随机存取存储器单元设置于静态随机存取存储器阵列的一第一列中。静态随机存取存储器读取电流追踪单元设置于静态随机存取存储器阵列的第一列中。静态随机存取存储器读取电流追踪单元包括一第一读取下拉晶体管以及一第一读取通道闸晶体管。第一读取下拉晶体管包括一第一栅极、一第一源极/漏极以及一第二源极/漏极。第一栅极电性连接至一第一正电源电压线。第一源极/漏极电性连接至一第一接地电压线。第一读取通道闸晶体管,包括一第三源极/漏极以及一第四源极/漏极。第三源极/漏极电性连接至第二源极/漏极。第四源极/漏极电性连接至一读取追踪位元线。读取追踪位元线电性连接至一读取感测放大器时序控制电路。
根据本发明一实施例,一种静态随机存取存储器追踪单元,包括一第一栅极电极、一第二栅极电极以及一第二主动区。第一栅极电极设置于一第一反相器的一第一主动区上。第二主动区位于第一栅极电极以及第二栅极电极下方。第二主动区提供了一第一源极/漏极区域、一第二源极/漏极区域以及一第三源极/漏极区域。第一源极/漏极区域电性连接至一接地电压线。第二源极/漏极区域设置于第一栅极电极上相对于第一源极/漏极区域的一侧。第二源极/漏极区域还设置于第一栅极电极以及第二栅极电极之间。第三源极/漏极区域电性连接至一追踪位元线。追踪位元线电性连接至一读取感测放大器时序控制电路。
根据本发明一实施例,一种静态随机存取存储器阵列配置方法,步骤包括:将一静态随机存取存储器读取电流追踪单元与一可写入静态随机存取存储器单元设置于一静态随机存取存储器阵列的同一列中;将第二栅极通过第一栅极的一栅极接点电性连接至一正电源电压线;将第一源极/漏极电性连接至一接地电压线;将第三栅极电性连接至一读取电流追踪控制电路;将第四源极/漏极电性连接至一追踪位元线;以及将追踪位元线电性连接至一读取感测放大器时序控制电路。静态随机存取存储器读取电流追踪单元包括一第一反相器、一第一读取下拉晶体管以及一第一读取通道闸晶体管。第一反相器包括一第一栅极。第一读取下拉晶体管包括一第二栅极、一第一源极/漏极以及一第二源极/漏极。第一读取通道闸晶体管包括一第三栅极、一第三源极/漏极以及一第四源极/漏极。第三源极/漏极电性连接至上述第二源极/漏极。
前述的实施例或者示例已概述本发明的特征,本领域技术人员可更佳地理解本发明的各个方面。本领域技术人员应当理解,他们可轻易地使用本发明作为用于设计或者修改其他过程以及结构以实施相同的目的和/或实现本发明所介绍的实施例或示例的相同优点。本领域技术人员可理解的是,上述等效构造并未脱离本发明的精神和范围,并且可于不脱离本发明的精神和范围进行各种改变、替换和更改。
Claims (10)
1.一种静态随机存取存储器阵列,其特征在于,包括:
一可写入静态随机存取存储器单元,设置于上述静态随机存取存储器阵列的一第一列中;以及
一静态随机存取存储器读取电流追踪单元,设置于上述静态随机存取存储器阵列的上述第一列中,其中上述静态随机存取存储器读取电流追踪单元包括:
一第一读取下拉晶体管,包括:
一第一栅极,电性连接至一第一正电源电压线;
一第一源极/漏极,电性连接至一第一接地电压线;以及
一第二源极/漏极;以及
一第一读取通道闸晶体管,包括:
一第三源极/漏极,电性连接至上述第二源极/漏极;以及
一第四源极/漏极,电性连接至一读取追踪位元线,其中上述读取追踪位元线电性连接至一读取感测放大器时序控制电路。
2.如权利要求1所述的静态随机存取存储器阵列,还包括:
一第一静态随机存取存储器追踪读取通道闸控制单元,设置于上述静态随机存取存储器阵列的上述第一列中,并于上述静态随机存取存储器读取电流追踪单元,其中上述第一静态随机存取存储器追踪读取通道闸控制单元用以将上述第一读取通道闸晶体管的一第二栅极电性连接至正电源电压;
其中,上述第一读取通道闸晶体管的上述第二栅极延伸至上述第一静态随机存取存储器追踪读取通道闸控制单元中。
3.如权利要求1所述的静态随机存取存储器阵列,还包括:
一静态随机存取存储器读取电容追踪单元,设置于上述静态随机存取存储器阵列的一第二列中,包括:
一第二读取下拉晶体管,包括:
一第三栅极,电性连接至上述第一接地电压线;
一第五源极/漏极,电性连接至一第二接地电压线;以及
一第六源极/漏极;以及
一第二读取通道闸晶体管,包括:
一第七源极/漏极,连接至上述第二源极/漏极;以及
一第八源极/漏极,连接至上述读取追踪位元线;以及
一第二静态随机存取存储器追踪读取通道闸控制单元,设置于上述静态随机存取存储器阵列的上述第二列中,并相邻于上述静态随机存取存储器读取电容追踪单元,其中上述第二静态随机存取存储器追踪读取通道闸控制单元将上述第二读取通道闸晶体管的一第四栅极电性连接至一第三接地电压线,上述第三接地电压线延伸通过上述第二静态随机存取存储器追踪读取通道闸控制单元。
4.如权利要求1所述的静态随机存取存储器阵列,其中:
上述静态随机存取存储器读取电流追踪单元包括一对交叉耦合反相器;
上述第一读取下拉晶体管与上述交叉耦合反相器的其中之一共用一栅极电极;以及
其中上述静态随机存取存储器读取电流追踪单元包括一写入通道闸晶体管,上述写入通道闸晶体管包括:
一第四栅极,电性连接至一第四接地电压线;以及
一第九源极/漏极,电性连接至一虚拟位元线。
5.一种静态随机存取存储器追踪单元,其特征在于,包括:
一第一栅极电极,设置于一第一反相器的一第一主动区上;
一第二栅极电极;以及
一第二主动区,位于上述第一栅极电极以及上述第二栅极电极下方,其中上述第二主动区提供了:
一第一源极/漏极区域,电性连接至一接地电压线;
一第二源极/漏极区域,设置于上述第一栅极电极上相对于上述第一源极/漏极区域的一侧,其中上述第二源极/漏极区域还设置于上述第一栅极电极以及上述第二栅极电极之间;以及
一第三源极/漏极区域,电性连接至一追踪位元线,其中上述追踪位元线电性连接至一读取感测放大器时序控制电路。
6.如权利要求5所述的静态随机存取存储器追踪单元,其中:
上述第一栅极电极通过一第二反相器的一源极/漏极接点电性连接至正电源电压线,上述第二反相器与上述第一反相器交叉耦合;
上述第一栅极电极电性连接至一接地电压线;以及
上述第二栅极电极延伸至一静态随机存取存储器追踪读取通道闸控制单元中,以及其中上述静态随机存取存储器追踪读取通道闸控制单元将上述第二栅极电性连接至一读取电流追踪控制电路。
7.如权利要求5所述的静态随机存取存储器追踪单元,其中上述第二栅极电极延伸至一静态随机存取存储器追踪读取通道闸控制单元,上述静态随机存取存储器追踪读取通道闸控制单元将上述第二栅极电极电性连接至一接地电压线,上述接地电压线延伸通过上述静态随机存取存储器追踪读取通道闸控制单元。
8.如权利要求5所述的静态随机存取存储器追踪单元,还包括:
一第三栅极电极,相邻于上述第二栅极电极,并位于上述第一主动区上,其中上述第三栅极电极电性连接至接地;或者
一第三栅极电极,相邻于上述第二栅极电极,并位于上述第一主动区上,其中上述第一主动区提供相邻于上述第三栅极电极的一第四源极/漏极区域,上述第四源极/漏极区域电性连接至一写入追踪位元线,上述写入追踪位元线电性连接至一写入感测放大器时序控制电路。
9.一种静态随机存取存储器阵列配置方法,其特征在于,包括:
将一静态随机存取存储器读取电流追踪单元与一可写入静态随机存取存储器单元设置于一静态随机存取存储器阵列的同一列中,其中上述静态随机存取存储器读取电流追踪单元包括:
一第一反相器,包括一第一栅极;
一第一读取下拉晶体管,包括一第二栅极、一第一源极/漏极以及一第二源极/漏极;以及
一第一读取通道闸晶体管,包括一第三栅极、一第三源极/漏极以及一第四源极/漏极,其中上述第三源极/漏极电性连接至上述第二源极/漏极;
将上述第二栅极通过上述第一栅极的一栅极接点电性连接至一正电源电压线正电源电压线;
将上述第一源极/漏极电性连接至一接地电压线;
将上述第三栅极电性连接至一读取电流追踪控制电路;
将上述第四源极/漏极电性连接至一追踪位元线;以及
将上述追踪位元线电性连接至一读取感测放大器时序控制电路。
10.如权利要求9所述的静态随机存取存储器阵列配置方法,还包括:
将上述追踪位元线充电至上述正电源电压,其中上述读取电流追踪控制电路用以于上述追踪位元线充电后提供上述正电源电压至上述第三栅极;
其中,上述读取感测放大器时序控制电路用以:
判断上述追踪位元线的一放电时间,其中上述放电时间是指上述追踪位元线通过上述第一读取通道闸晶体管以及上述第一读取下拉晶体管自正电源电压放电至接地的时间;以及
根据上述追踪位元线的上述放电时间调整一读取感测放大器的一时序周期;
其中,上述读取感测放大器电性连接至一读取位元线,上述读取位元线延伸通过上述可写入静态随机存取存储器单元。
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