CN115035924A - 薄膜晶体管随机存取存储器 - Google Patents

Abstract

本申请针对薄膜晶体管随机存取存储器。存储器装置可包含各自具有在衬底上方形成的一或多个晶体管的存储器单元。例如，存储器单元可包含晶体管，所述晶体管具有：沟道部分，其由在衬底上方形成的一或多个导柱或其它结构形成；及栅极部分，其包含在所述衬底上方形成且配置成至少部分地基于所述栅极部分的电压而激活所述沟道部分的导体。存储器单元可包含一组两个或更多个此类晶体管，用于支持所述存储器单元的锁存电路系统，或配置成存储逻辑状态的其它电路系统，所述电路系统可以与也可以不与至少部分地由衬底的一或多个部分形成的一或多个晶体管组合使用。

Description

薄膜晶体管随机存取存储器

交叉引用

本专利申请要求法肯索尔(FACKENTHAL)于2021年3月3日提交的标题为“薄膜晶体管随机存取存储器(THIN FILM TRANSISTOR RANDOM ACCESS MEMORY)”的第17/191,411号美国专利申请的优先权，所述申请转让给本受让人并明确地以全文引用的方式并入本文中。

技术领域

技术领域涉及薄膜晶体管随机存取存储器。

背景技术

存储器装置广泛用于在各种电子装置中存储信息，例如计算机、无线通信装置、相机、数字显示器等等。信息通过将存储器装置内的存储器单元编程为各种状态来存储。例如，二进制存储器单元可编程成两个支持状态中的一个，通常对应于逻辑1或逻辑0。在一些实例中，单个存储器单元可支持超过两个可能状态，其中的任一个可由存储器单元存储。为了存取由存储器装置存储的信息，组件可读取或感测存储器装置内的一或多个存储器单元的状态。为了存储信息，组件可将存储器装置内的一或多个存储器单元写入或编程为对应状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、静态RAM(SRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)、3维交叉点存储器(3D Xpoint)、或非(NOR)和与非(NAND)存储器装置等。存储器装置可以是易失性或非易失性的。易失性存储器单元(例如，DRAM单元)可随时间推移而丢失它们的编程状态，除非它们通过外部电源周期性地刷新。非易失性存储器单元(例如，NAND存储器单元)可将它们的编程状态维持很长一段时间，即使在不存在外部电源的情况下也如此。

发明内容

描述一种设备。所述设备可包含存储器单元，其包括配置成存储逻辑状态的多个晶体管。所述多个晶体管可包含：与相对于衬底的第一层级相关联的第一组晶体管，所述第一组晶体管配置成至少部分地基于第一电压源锁存所述逻辑状态；与相对于所述衬底的第二层级相关联的第二组晶体管，所述第二组晶体管配置成至少部分地基于第二电压源锁存所述逻辑状态；以及与相对于所述衬底的第三层级相关联的第三组晶体管，所述第三组晶体管配置成存取所述存储器单元。

描述一种设备。所述设备可包含存储器单元，其包含：第一晶体管，其包括与第一存取线耦合的第一栅极部分及耦合在第二存取线和所述存储器单元的第一节点之间的第一沟道部分，所述第一沟道部分包括在衬底上方的第一层级中的第一导柱；第二晶体管，其包括与所述存储器单元的第二节点耦合的第二栅极部分及耦合在所述第一节点和所述存储器单元的第三节点之间的第二沟道部分，所述第二沟道部分包括在所述衬底上方的第二层级中的第二导柱；第三晶体管，其包括与所述第一节点耦合的第三栅极部分及耦合在所述第三节点和所述第二节点之间的第三沟道部分，所述第三沟道部分包括在所述衬底上方的所述第二层级中的第三导柱；第四晶体管，其包括与所述第一存取线耦合的第四栅极部分及耦合在所述第二节点和第三存取线之间的第四沟道部分，所述第四沟道部分包括在所述衬底上方的所述第一层级中的第四导柱；第五晶体管，其包括与所述第二节点耦合的第五栅极部分和耦合在所述第一节点和所述存储器单元的第四节点之间的第五沟道部分，所述第五沟道部分包括在所述衬底上方的第三层级中的第五导柱；以及第六晶体管，其包括与所述第一节点耦合的第六栅极部分和耦合在所述第二节点和所述第四节点之间的第六沟道部分，所述第六沟道部分包括在所述衬底上方的所述第三层级中的第六导柱。

描述一种方法。方法可包含形成包括配置成存储逻辑状态的多个晶体管的存储器单元。形成所述存储器单元可包含：在相对于衬底的第一层级中形成第一组晶体管，所述第一组晶体管配置成至少部分地基于第一电压源锁存所述逻辑状态；在相对于所述衬底的第二层级中形成第二组晶体管，所述第二组晶体管配置成至少部分地基于第二电压源锁存所述逻辑状态；以及在相对于所述衬底的第三层级中形成第三组晶体管，所述第三组晶体管配置成存取所述存储器单元。

描述一种方法。所述方法可包含形成存储器阵列的存储器单元。形成所述存储器单元可包含：在相对于衬底的第一层级中形成第一晶体管，所述第一晶体管包括与第一存取线耦合的第一栅极部分及耦合在第二存取线和所述存储器单元的第一节点之间的第一沟道部分；在相对于所述衬底的第二层级中形成第二晶体管，所述第二晶体管包括与所述存储器单元的第二节点耦合的第二栅极部分及耦合在所述第一节点和所述存储器单元的第三节点之间的第二沟道部分；在相对于所述衬底的所述第二层级中形成第三晶体管，所述第三晶体管包括与所述第一节点耦合的第三栅极部分及耦合在所述第三节点和所述第二节点之间的第三沟道部分；在相对于所述衬底的所述第一层级中形成第四晶体管，所述第四晶体管包括与所述第一存取线耦合的第四栅极部分及耦合在所述第二节点和第三存取线之间的第四沟道部分；在相对于所述衬底的第三层级中形成第五晶体管，所述第五晶体管包括与所述第二节点耦合的第五栅极部分及耦合在所述第一节点和所述存储器单元的第四节点之间的第五沟道部分；以及在相对于所述衬底的所述第三层级中形成第六晶体管，所述第六晶体管包括与所述第一节点耦合的第六栅极部分及耦合在所述第二节点和所述第四节点之间的第六沟道部分。

附图说明

图1示出根据本文所公开的实例的支持薄膜晶体管随机存取存储器的存储器装置的实例。

图2A和2B示出根据本文所公开的实例的支持薄膜晶体管随机存取存储器的电路的实例。

图3示出根据本文所公开的实例的可支持薄膜晶体管随机存取存储器的晶体管结构的实例。

图4A到4F提供根据本文所公开的实例的可支持薄膜随机存取存储器的存储器结构的图示。

图5A到5E提供根据本文所公开的实例的可支持薄膜随机存取存储器的存储器结构的图示。

图6A和6B提供根据本文所公开的实例的可支持薄膜随机存取存储器的存储器结构的图示。

图7A和7B提供根据本文所公开的实例的可支持薄膜随机存取存储器的存储器结构的图示。

图8A和8B提供根据本文所公开的实例的可支持薄膜随机存取存储器的存储器结构的图示。

图9和10示出根据本文所公开的实例的流程图，示出了支持薄膜晶体管随机存取存储器的一或多种方法。

具体实施方式

存储器装置可包含各自配置成存储一或多个逻辑状态的存储器单元阵列。存储器单元可实施各个存储架构，包含可用于存储表示所存储逻辑状态的电荷的架构、可用于在表示所存储逻辑状态的材料状态(例如，结晶度、离子迁移或分布程度)中配置的架构或可用于配置有表示所存储逻辑状态的电特性(例如，电阻、阈值电压)的架构，以及其它存储架构。在一些实例中，例如SRAM架构，存储器单元可配置有一组晶体管(例如，一或多个晶体管)，可用于存储与所存储逻辑状态相关联的电荷或偏置(例如，在存储器单元的锁存电路系统中)。除非本文中另行说明，否则“组”可包含一或多个元件。此类存储器单元的晶体管可至少部分地由半导体衬底的部分形成，例如平面晶体管或其它晶体管配置，其中沟道部分可由衬底的一或多个掺杂部分(例如，具有n型掺杂硅的衬底的一或多个部分、具有p型掺杂硅的衬底的一或多个部分或其组合)形成。但是，在一些存储器架构中，跨衬底实施此类晶体管可与实际限制相关联，例如跨衬底区域的存储器单元密度限制、在高度尺寸中(例如，相对于衬底或一或多个堆叠衬底或芯片，在垂直于衬底平面的方向上)延伸存储器阵列或相关联装置的限制，或布置用于存取存储器单元的存取线的限制，以及其它限制。

根据本文所公开的实例，存储器装置可包含一或多个存储器单元，每个存储器单元具有在衬底上方形成的一或多个晶体管，其可以是或者可以称为薄膜晶体管或竖直晶体管，以及其它配置或术语。例如，存储器单元可包含晶体管，所述晶体管具有：沟道部分，其由在衬底上方形成的一或多个导柱或其它结构形成(例如，至少部分地由多晶硅等多晶半导体形成)；及栅极部分，其包含在衬底上方形成(例如，邻近沟道部分，在沟道部分旁边，通过栅极电介质与沟道结构分隔开)且配置成至少部分地基于栅极部分的电压而激活沟道部分(例如，开启或关闭沟道部分的导电路径)的导体。在一些实例中，存储器单元可包含一组两个或更多个此类晶体管，用于支持存储器单元的锁存电路系统或其它配置成存储逻辑状态的电路系统，所述电路系统可以与也可以不与至少部分地由衬底的相应部分形成的一或多个晶体管(例如，以平面布置配置的晶体管、具有至少部分地由单晶硅等结晶半导体形成的沟道部分的晶体管)组合使用。通过在衬底上方实施存储器单元的晶体管，例如在衬底上方的一或多个层或层级中实施薄膜晶体管或竖直晶体管，存储器装置的各个方面可以改进，例如衬底上的存储器单元密度增加(例如，面积密度增加)，存储器单元的晶体管结构能够相对于衬底竖直地延伸或堆叠，晶体管结构针对特定电特性或制造特性能够以不同方式重复或配置，互连存储器单元或其群组(例如，经由存取线的各种布置与用于操作存储器单元的电路系统互连)的设计灵活性提高，或其任何组合，以及其它益处。

本公开的特征首先在参考图1、2A和2B的存储器装置和适用存储器单元电路的实例的上下文中描述。本公开的特征在参考图3、4A到4F、5A到5E、6A和6B、7A和7B及8A和8B的存储器结构的实例的上下文中描述。与薄膜晶体管随机存取存储器有关的形成方法的实例参考图9和10描述。

图1示出根据本文所公开的实例的支持薄膜晶体管随机存取存储器的存储器装置100的实例。存储器装置100也可称为电子存储器设备。存储器装置100可包含可编程为存储不同逻辑状态的存储器单元105。在一些情况下，存储器单元105可编程为存储两个逻辑状态，表示为逻辑0和逻辑1。在一些情况下，存储器单元105可编程为存储超过两个逻辑状态(例如，作为多层级单元)。所述一组存储器单元105可以是存储器装置100的存储器阵列110的一部分，其中在一些实例中，存储器阵列110可以指存储器单元105的连续拼片(例如，半导体芯片的一组连续元件)。

在一些实例中，存储器单元105可存储表示可编程逻辑状态的电荷(例如，在一或多个电容器中存储电荷或电压差，在一或多个晶体管中或之间存储电荷或电压差)。例如，在SRAM存储器架构中，存储器单元105可包含锁存电路系统，例如呈触发器布置的一组晶体管，并且电荷或偏置可存储或锁存在锁存电路系统的节点之间(例如，电荷差存储在存储器单元105的节点之间或存储器单元105内部)。基于晶体管的存储器架构，例如SRAM存储器架构，可包含易失性配置或非易失性配置，并且其特征可在于晶体管数量(例如，4晶体管布置、6晶体管布置、8晶体管布置、10晶体管布置)、晶体管类型(例如，双极型晶体管(BJT)、金属氧化物半导体场效应晶体管(MOSFET))、触发器类型(例如，二元SRAM、三元SRAM)，以及其它特性。使用存储器单元105的晶体管存储的不同电平或极性的电荷或偏置可表示不同逻辑状态(例如，相应存储器单元105中支持两个或更多个逻辑状态)。

在存储器装置100的实例中，每一行存储器单元105可与一或多个字线120(例如，WL1到WLm)耦合，并且每一列存储器单元105可与一或多个位线130(例如，BL1到BLn)和一或多个位线135(例如，BL1#到BLn#)耦合。在一些实例中，位线135可被称为互补位线、反相位线或位线“条”(例如，

)，以及其它术语或参考。字线120、位线130和位线135中的每一个可以是存储器装置100的存取线的实例。一般来说，一个存储器单元105可位于字线120和由位线130与相关联或对应位线135形成的对(例如，一对由BL1和BL1#组成的位线，其可对应于存储器阵列110的第一列或存储器单元105的第一列)的相交点(例如，与其耦合、耦合在它们之间)。此相交点可被称为存储器单元105的地址。目标或选定存储器单元105可以是位于通电或以其它方式选定的字线120和通电或以其它方式选定的一对位线130和位线135的相交点处的存储器单元105。

在一些架构中，存储器单元105的存储组件(例如，存储元件、存储器元件)可通过一或多个单元选择组件与位线130或位线135或位线130和位线135两者电隔离(例如，选择性地隔离)，每个单元选择组件可被称为存储器单元105的开关组件或选择器装置或以其它方式与存储器单元105相关联。字线120可与所述一或多个单元选择组件耦合(例如，经由单元选择组件的控制节点或端子)，并且可控制存储器单元105的所述一或多个单元选择组件或以其它方式与存储器单元105相关联。例如，存储器单元105的单元选择组件可以是晶体管，并且字线120可与晶体管的栅极耦合(例如，其中晶体管的栅极节点或端子可以是晶体管的控制节点或端子)。激活字线120可在一或多个存储器单元105的相应存储组件和一或多个对应位线130或位线135之间产生电连接或闭路。接着，位线130、位线135或位线130和位线135可被存取以从相应存储器单元105读取或对其写入。

例如读取、写入、重写和刷新的存取操作可通过激活或选择与存储器单元105耦合的字线120、位线130或位线135而在存储器单元105上执行，这可包含向相应存取线施加电压、电荷或电流。在选择存储器单元105(例如，在读取操作中)后，所得信号可用于确定由存储器单元105存储的逻辑状态。例如，可选择其中电荷存储存储器元件存储某一逻辑状态的存储器单元105，并且可以检测存储器元件和位线130或位线135或位线130和位线135两者之间的所得电荷转移或耦合，以确定由存储器单元105存储的逻辑状态(例如，比较与存储器单元105耦合或以其它方式对应于存储器单元105的位线130和位线135之间的电压或电荷转移)。

存取存储器单元105可通过行组件125(例如，行解码器、行复用器)、列组件140(例如，列解码器、列复用器)或其组合来控制。例如，行组件125可从存储器控制器170接收行地址，并基于接收到的行地址激活适当的字线120。类似地，列组件140可从存储器控制器170接收列地址，并激活适当的位线130或适当的位线135或这两者(例如，耦合目标位线130、目标位线135或这两者与感测组件150)。

在一些实例中，存储器控制器170可通过使用一或多个组件(例如，行组件125、列组件140、感测组件150)控制存储器单元105的操作(例如，读取操作、写入操作、重写操作、刷新操作)。在一些情况下，行组件125、列组件140或感测组件150或其各种组合可与存储器控制器170处于相同位置或以其它方式与其一起被包含。存储器控制器170可产生行地址和列地址信号以激活目标字线120、位线130或位线135。存储器控制器170还可产生或控制在存储器装置100的操作期间使用的各个电压或电流。在各种实例中，存储器控制器170可响应于从主机装置(例如，在存储器装置100外部的可发出例如读取命令、写入命令或刷新命令以及其它命令的命令的装置)接收的命令而执行存取操作，或者可基于在存储器装置100处进行的确定而执行存取操作(例如，存储器管理操作，其可由存储器控制器170控制)。

当存取存储器单元105时，存储器单元105可由感测组件150(例如，与存储器控制器170合作)读取(例如，感测)以确定写入到存储器单元105或由其存储的逻辑状态。例如，感测组件150可配置成响应于读取操作而评估通过或来自存储器单元105的电流或电荷转移(例如，利用位线130的电流或电荷转移、利用位线135的电流或电荷转移、利用位线130的电流或电荷转移与利用位线135的电流或电荷转移的比较)，或通过耦合存储器单元105与感测组件150产生的电压(例如，位线130的电压、位线135的电压、位线130的电压和位线135的电压之间的比较)。感测组件150可向一或多个组件(例如，列组件140、输入/输出组件160、存储器控制器170)提供指示从存储器单元105读取的逻辑状态的输出信号。

感测组件150可包含各种开关组件、选择组件、晶体管、放大器、电容器、电阻器或电压源，用于检测或放大感测信号的差异(例如，读取电压和参考电压之间的差、读取电流和参考电流之间的差、读取电荷和参考电荷之间的差、位线130的电荷或电流和位线135的电荷或电流之间的差)，这在一些实例中可被称为锁存。在一些实例中，感测组件150可包含针对可连接到感测组件150的一定数量的位线对(例如，一对位线130和对应位线135)重复的组件(例如，电路元件)的集合。例如，感测组件150可包含用于可经由列组件140与感测组件150耦合的一定数量的位线对(例如，某一经复用或经解码数量的位线对)的单独感测电路(例如，单独或复制感测放大器、单独或复制信号形成组件)，使得逻辑状态可以针对与经连接位线对耦合的经激活或选定存储器单元105单独地检测。

存储器单元105可通过激活相关字线120、位线130或位线135(例如，经由存储器控制器170)来设置或写入。换句话说，逻辑状态可存储在存储器单元105中或向其写入。行组件125或列组件140可例如经由输入/输出组件160接受要写入到存储器单元105的数据。在各种实例中，写入操作可至少部分地由感测组件150执行，或者写入操作可配置成绕过感测组件150。在电荷存储存储器元件的情况下，存储器单元105可通过向存储器单元105的一或多个节点(例如，存储器单元105的晶体管网络或锁存电路系统的内部节点)施加电压然后隔离存储器单元105的节点以存储与所要逻辑状态相关联的电荷来写入。

在一些实例中，存储器单元105的晶体管可至少部分地由半导体衬底的部分形成，例如平面晶体管或其它晶体管配置，其中沟道部分由衬底的一或多个掺杂部分(例如，具有n型掺杂硅的衬底的一或多个部分、具有p型掺杂硅的衬底的一或多个部分或其组合)形成。在一些实例中，此类晶体管的端子，例如栅极端子、源极端子、漏极端子或其组合，可至少部分地由可形成于衬底上方的导体形成。但是，在一些存储器架构中，跨存储器单元105的衬底实施此类晶体管可与实际限制相关联，例如跨衬底区域的存储器单元105的密度限制、在相对于衬底的高度尺寸中(例如，在垂直于衬底平面的方向上)延伸存储器阵列110或存储器装置100的限制，或布置存储器单元105或用于存取存储器单元105的存取线的群组的限制，以及其它限制。

根据本文所公开的实例，存储器装置100可包含一或多个存储器单元105，每个存储器单元具有在衬底上方形成的一或多个晶体管，其可以是或可以称为薄膜晶体管或竖直晶体管，以及其它配置或术语。例如，存储器单元105可包含晶体管，所述晶体管具有：沟道部分，其由一或多个导柱或在衬底上方形成的其它沟道结构(例如，支撑沿着垂直于衬底或与衬底成其它关系的方向的沟道的导电路径的结构)形成；及栅极部分，其包含在衬底上方形成(例如，邻近沟道部分、在沟道部分旁边、横向于沟道部分、通过栅极电介质与沟道结构分隔开)且配置成至少部分地基于栅极部分的电压而激活沟道部分(例如，开启或关闭导电路径)的导体。在一些实例中，存储器单元105可包含一组两个或更多个此类晶体管，用于支持存储器单元105的锁存电路系统或其它配置成存储逻辑状态的电路系统，所述电路系统可以与也可以不与至少部分地由衬底的部分形成的一或多个晶体管(例如，呈平面布置的晶体管)组合使用。通过在衬底上方的一或多个层或层级中实施存储器单元105的晶体管，例如薄膜晶体管或竖直晶体管，存储器装置100的各个方面可以改进，例如衬底上的存储器单元105的密度增加(例如，面积密度增加)，存储器单元105的晶体管结构能够相对于衬底竖直地延伸或堆叠，或者互连存储器单元105或其群组(例如，经由存取线的各种布置与用于操作存储器单元的电路系统互连)的设计灵活性提高，或其任何组合，以及其它益处。

图2A示出根据本文所公开的实例的支持薄膜晶体管随机存取存储器的电路200的实例。电路200包含存储器单元105-a，其与字线120-a耦合(例如，经由存储器单元105-a的选择节点210-a和选择节点215-a，其可以是也可以不是或者可被称为也可以不被称为存储器单元105-a的公共选择节点)、与位线130-a耦合(例如，经由存储器单元105-a的存取节点220-a)，并且与位线135-a耦合(例如，经由存储器单元105-a的存取节点225-a)，其中每一者可以是参考图1所描述的相应特征的实例。存储器单元105-a示出包含配置成存储逻辑状态的多个晶体管的存储器单元105的实例。例如，存储器单元105-a可以是SRAM存储器单元的实例，并且可被称为6晶体管或“6T”存储器单元。

在存储器单元105-a的实例中，晶体管的所示配置示出了配置成至少部分地基于锁存节点230-a(例如，节点A、存储节点、第一节点、存储器单元105-a内部的第一节点、“Q”节点)和节点235-a(例如，节点B、存储节点、第二节点、存储器单元105-a内部的第二节点、

节点)之间的电荷或电压差而存储逻辑状态的锁存电路系统的实例。晶体管240-a、晶体管245-a、晶体管250-a和晶体管255-a的组合或配置可以是存储器单元105-a的基于晶体管、基于锁存器或基于触发器的存储组件的实例(例如，配置成存储逻辑状态的多个晶体管)，以及其它实例。

例如，晶体管240-a(例如，“T5”晶体管、p型晶体管)或其沟道部分可与电压源270-a-1(例如，正电压源，其可对应于漏极电压Vdd)和节点230-a耦合或耦合于它们之间，并且晶体管245-a(例如，“T6”晶体管、p型晶体管)或其沟道部分可与电压源270-a-2(例如，正电压源)和节点235-a耦合或耦合于它们之间。晶体管240-a和245-a可以是第一交叉耦合的晶体管对(例如，交叉耦合的第一类型的晶体管对、交叉耦合的p型晶体管对、上拉锁存器)的实例，其可以是配置成至少部分地基于电压源270-a-1和270-a-2锁存逻辑状态(例如，在节点230-a和节点235-a处或它们之间)的一组晶体管的实例。在一些实例中，此类交叉耦合的晶体管对可配置成耦合或锁存节点230-a或节点235-a中的一个与电压源270-a。在各种实例中，电压源270-a-1和270-a-2可以是也可以不是公共电压源、公共电压源节点或公共电压电平。尽管电压源270-a示出为与晶体管240-a和245-a直接连接，但是在一些实例中，其它电路系统可电耦合于电压源270和晶体管240和245之间或电压源270和存储器单元105之间，例如可用于耦合或隔离电压源270与晶体管240、晶体管245或存储器单元105的一或多个开关组件或一或多个解码器。

此外，晶体管250-a(例如，“T2”晶体管、n型晶体管)或其沟道部分可与电压源280-a-1(例如，负电压源、地电压源)和节点230-a耦合或耦合于它们之间，并且晶体管255-a(例如，“T3”晶体管、n型晶体管)或其沟道部分可与电压源280-a-2(例如，负电压源、地电压源，其可对应于源极电压Vss)和节点235-a耦合或耦合于它们之间。晶体管250-a和255-a可以是第二交叉耦合的晶体管对(例如，交叉耦合的第二类型的晶体管对、交叉耦合的n型晶体管对、下拉锁存器)的实例，其可以是配置成至少部分地基于电压源280-a-1和280-a-2锁存逻辑状态(例如，在节点230-a和节点235-a处或它们之间)的一组晶体管的实例。在一些实例中，此类交叉耦合的晶体管对可配置成耦合或锁存节点230-a或节点235-a中的一个与电压源280-a(例如，这些节点中不与电压源270-a耦合的节点)。在各种实例中，电压源280-a-1和280-a-2可以是也可以不是公共电压源、公共电压源节点或公共电压电平。尽管电压源280-a示出为与晶体管250-a和255-a直接连接，但是在一些实例中，其它电路系统可电耦合于电压源280和晶体管250和255之间或电压源280和存储器单元105之间，例如可用于耦合或隔离电压源280与晶体管250、晶体管255或存储器单元105的一或多个开关组件或解码器。

在存储器单元105-a的实例中，节点230-a和节点235-a可分别由晶体管260-a(例如，“T1”晶体管、n型晶体管)和晶体管265-a(例如，“T4”晶体管、n型晶体管)存取(例如，用于读取操作、用于写入操作)，它们均可通过字线120-a激活。因此，在存储器单元105-a的实例中，晶体管260-a和晶体管265-a中的每一个或晶体管260-a和晶体管265-a的组合或配置可以是存储器单元105-a的开关组件、单元选择组件或选择器装置的实例或以其它方式与存储器单元105-a相关联(例如，配置成存取存储器单元105-a)。在一些实例中，单元选择组件可被视为在存储器单元105-a的说明性边界外部，在此情况下，晶体管260-a或晶体管265-a可被称为与存取线(例如，位线130-a、位线135-a)和存储器单元105-a耦合或耦合于它们之间的开关组件、选择组件或选择器装置。

尽管存储器单元105-a示出存储器单元105的基于晶体管的存储组件和开关组件的一个实例，但是如本文所公开的技术可应用到其它配置或数量的晶体管或在存储器单元105的此类组件中实施的其它组件。例如，存储组件可包含不同数量的晶体管(例如，不同数量的交叉耦合的晶体管对)以支持多层级存储器单元105或其它特征，或选择组件可包含不同数量的晶体管以支持多重存取路径或单端存取，以及其它配置或其组合。

为了写入(例如，存储)第一逻辑状态(例如，逻辑0)，节点230-a可用相对较高或正电压(例如，电压V1，其可经由位线130-a施加)偏置，并且节点235-a可用相对较低电压(例如，地电压、负电压或以其它方式更小的正电压，其可经由位线135-a施加)偏置。因此，对于第一逻辑状态，节点230-a可与电压源270-a-1耦合(例如，基于通过节点235-a的相对较低电压被施加到晶体管240-a的栅极来激活晶体管240-a的沟道)，节点235-a可与电压源280-a-2耦合(例如，基于通过节点230-a的相对较高电压被施加到晶体管255-a的栅极来激活晶体管255-a的沟道)，节点230-a可与电压源280-a-1隔离(例如，基于通过节点235-a的相对较低电压被施加到晶体管250-a的栅极来撤销激活晶体管250-a的沟道)，并且节点235-a可与电压源270-a-2隔离(例如，基于通过节点230-a的相对较高电压被施加到晶体管245-a的栅极来撤销激活晶体管245-a的沟道)。

为了写入(例如，存储)第二逻辑状态(例如，逻辑1)，节点230-a可用相对较低电压偏置，节点235-a可用相对较高电压偏置。因此，对于第二逻辑状态，节点230-a可与电压源280-a-1耦合，节点235-a可与电压源270-a-2耦合，节点230-a可与电压源270-a-1隔离，且节点235-a可与电压源280-a-2隔离。

为了读取存储器单元105-a的逻辑状态，存储器单元105-a可与感测组件150耦合(例如，至少部分地基于激活字线120-a、至少部分地基于激活晶体管260-a和晶体管265-a)，这可比较或以其它方式评估节点230-a和235-a的电荷或电压，例如评估节点230-a或节点235-a中的哪一个具有相对较高电压或相对较低电压。

图2B示出根据本文所公开的实例的支持薄膜晶体管随机存取存储器的电路201的实例。电路201包含存储器单元105-b的可与字线120-b、位线130-b和位线135-b耦合的组件，其中每一者可以是参考图1所描述的相应特征的实例。存储器单元105-b可包含与节点230-b和235-b相关的晶体管240-b、245-b、250-b、255-b、260-b和265-b，并且可与电压源270-b和280-b耦合，其中每一个电压源可以是参考图2A所描述的相应特征的实例。电路201还示出晶体管250-b和250-b与节点275(例如，存储器单元105-a的节点、地节点、源极电压节点)的耦合或连接，以及晶体管240-b和245-b与节点275(例如，存储器单元105-b的节点、正电压源节点、漏极电压节点)的耦合或连接。

电路201的实例示出存储器单元105-b的组件可在第一部分290和第二部分295之间如何分布或分配的实例，其可以电等效于也可以不电等效于存储器单元105-a的对应组件的布置(例如，其中节点230-b可在第一部分290和第二部分295之间共享或互连，其中节点235-b可在第一部分290和第二部分295之间共享或互连)。在电路201的实例中，第一部分290的组件可(例如，至少部分地)由存储器裸片的衬底(例如，硅或芯片中上面形成存储器阵列110的其它半导体衬底)的一或多个部分形成。例如，晶体管240-b和245-b(例如，p型晶体管、平面晶体管)的至少沟道部分可由此类衬底的掺杂部分(例如，硅芯片的掺杂硅部分、掺杂单晶半导体、掺杂单晶硅)形成。在电路201的实例中，第二部分295的组件可(例如，完全)由在存储器裸片的衬底上方形成的材料部分形成。例如，晶体管250-b、255-b、260-b和265-b(例如，n型晶体管)中的每一个可由沉积在存储器裸片的衬底上或上方的材料部分形成，例如包含具有在衬底上或上方形成的掺杂材料部分(例如，掺杂半导体导柱、掺杂多晶或多晶半导体、掺杂多晶硅)的沟道部分。因此，电路201示出实例，其中存储器单元105的一些部分或组件(例如，第一部分290中的至少一些)可由衬底的至少一部分形成，并且其中存储器单元105的一些部分或组件(例如，第二部分295)可在衬底上方或之上形成(例如，完全由沉积在衬底上的材料形成)。

此外，电路201示出实例，其中存储器单元105的存储组件可使用一些基于衬底的晶体管(例如，至少部分地在衬底的掺杂部分上形成的平面晶体管、p型晶体管、在衬底的平面中支持沟道的晶体管)和一些在衬底上方形成的晶体管(例如，薄膜晶体管、竖直晶体管、n型晶体管、支持沿着去往衬底或从衬底出发的方向的沟道的晶体管)形成，这可促进可制造性或制造均匀性的一些方面。但是，在一些实例中，根据所描述的技术，存储器单元105或其存储组件可使用各自在衬底上方形成的晶体管来形成(例如，存储器单元105或其存储组件形成为不具有基于衬底的晶体管)，这可包含在存储器装置100的晶体管的一或多个层级中形成的晶体管的各个布置。

图3示出根据本文所公开的实例的可支持薄膜晶体管随机存取存储器的晶体管结构300的实例。晶体管结构300示出至少部分地由衬底320的部分(例如，衬底320的掺杂部分340)形成的晶体管的实例，并且可示出以平面晶体管布置配置的晶体管的特征的布置。衬底320可为半导体芯片的一部分，例如存储器裸片的硅芯片(例如，结晶硅、单晶硅)。出于说明性目的，晶体管结构300的方面可参考坐标系310的x方向、y方向和z方向描述。在一些实例中，z方向可说明垂直于衬底320的表面(例如，xy平面中的表面、上面或上方可沉积其它材料的表面)的方向，并且以其在xz平面中相应的横截面示出的每个结构可在y方向上延伸某一距离(例如，长度)。

晶体管结构300示出电耦合于端子370-a-1和端子370-a-2之间且可包含衬底320的一或多个掺杂部分340的晶体管沟道的实例。在各种实例中，端子370-a-1或370-a-2中的一个可被称为源极端子，端子370-a-1或370-a-2中的另一个可被称为漏极端子，其中此类标示或命名可基于包含晶体管结构300的电路的配置或相关偏置。晶体管的沟道可包含或指代晶体管结构中可用于至少部分地基于栅极(例如，栅极端子、栅极部分350)的电压来开启或关闭源极和漏极之间(例如，端子370-a-1和端子370-a-2之间)的导电路径的一或多个部分。换句话说，晶体管结构的沟道部分可配置成至少部分地基于例如栅极部分350的栅极部分的电压而被激活、被撤销激活、变得导电或变得不导电。在晶体管结构300的一些实例(例如，平面晶体管布置)中，由衬底320的一或多个掺杂部分340形成的沟道部分可支持大体上水平或平面内方向(例如，沿着x方向、在xy平面内、在衬底320的表面内或平行于所述表面的方向上)上的导电路径。

在一些实例中，栅极部分350可通过栅极绝缘部分360与沟道部分物理地分隔开(例如，与衬底320分隔开、与掺杂部分340中的一或多个分隔开)。端子370中的每一个可与相应掺杂部分340-a接触或以其它方式(例如，电气地、物理地)与其耦合，并且端子370和栅极部分350中的每一个可由导电材料形成，例如金属或金属合金或多晶半导体(例如，多晶硅)。

在一些实例中，晶体管结构300可操作为n型或n沟道晶体管，其中向栅极部分350施加高于阈值电压的相对正电压(例如，相对于源极端子，所施加电压具有大于阈值电压的正量值)激活沟道部分或以其它方式启用端子370-a-1和370-a-2之间的导电路径(例如，沿着与衬底320内的x方向大体上一致的方向)。在此类实例中，掺杂部分340-a可以指具有n型掺杂的部分或n型半导体，并且掺杂部分340-b可以指具有p型掺杂的部分或p型半导体(例如，沿着x方向或沟道方向具有NPN配置的沟道部分)。

在一些实例中，晶体管结构300可操作为p型或p沟道晶体管，其中向栅极部分350施加高于阈值电压的相对负电压(例如，相对于源极端子，所施加电压具有大于阈值电压的负量值)激活沟道部分或以其它方式启用端子370-a-1和370-a-2之间的导电路径。在此类实例中，掺杂部分340-a可以指具有p型掺杂的部分或p型半导体，并且掺杂部分340-b可以指具有n型掺杂的部分或n型半导体(例如，沟道部分沿着x方向或沟道方向具有PNP配置)。

在一些实例中，存储器单元105可由各自具有晶体管结构300的布置的一组晶体管形成，其中晶体管中的每一个可具有由衬底320的相应掺杂部分340形成的沟道部分。但是，晶体管的此类布置可能会限制衬底上的存储器单元105的密度，或者可能会限制互连晶体管以形成存储器单元105、存储器单元105的行、存储器单元105的列或其各种组合的灵活性，可能还具有其它限制。

根据本文所公开的实例，存储器装置100可包含各自具有在衬底320上方的一或多个层或层级中形成的一或多个晶体管的存储器单元105，其可包含或称为薄膜晶体管或竖直晶体管，以及其它配置或术语。在各种实例中，此类晶体管(例如，薄膜晶体管、竖直晶体管、具有多晶沟道部分的晶体管)可以与也可以不与具有至少部分地从衬底320形成的一或多个部分的晶体管(例如，具有结晶或单晶沟道部分的晶体管)组合。

例如，参考电路201，第一部分290的晶体管240-b和245-b(例如，p型晶体管、第一类型的晶体管)可根据晶体管结构300形成(例如，呈平面晶体管布置，支持在平行于xy平面的方向上的沟道，晶体管具有结晶或单晶沟道部分)，并且第二部分295的晶体管250-b、255-b、260-b和265-b(例如，n型晶体管、第二类型的晶体管)可根据本文中所描述的用于在衬底上方形成晶体管(例如，薄膜晶体管、竖直晶体管、具有多晶沟道部分的晶体管、在z方向上在晶体管结构300上方形成的晶体管、支持z方向上的沟道的晶体管、存储器单元105的在xy平面中形成有与存储器单元105的一或多个晶体管结构300在xy平面中的横截面重叠或一致的横截面晶体管或多组晶体管)的一或多种技术形成。在其它实例中，根据所描述的技术的存储器单元105可省略具有晶体管结构300的布置的晶体管，并且可包含完全由在衬底320上方或上面沉积的材料部分形成的晶体管，这可包含晶体管的一或多个层或层级(例如，沿着高度尺寸)。例如，参考电路201，晶体管240-a、245-a、250-a、255-a、260-a和265-a中的至少一些(如果不是全部的话)可根据本文中所描述的用于在衬底上方形成晶体管的一或多种技术形成。

图4A到4F提供根据本文所公开的实例的可支持薄膜随机存取存储器的存储器结构400的图示。出于说明性目的，存储器结构400的方面可参考坐标系401的x方向、y方向和z方向(例如，在图4B到4F中)描述。在一些实例中，z方向可说明垂直于衬底表面(例如，xy平面中的表面、上面或上方可沉积其它材料的表面)的方向，并且图4B到4F中以其在xy平面中相应的横截面示出的每一个相关结构可在z方向(例如，竖直方向)上延伸某一距离(例如，高度、相对于衬底的某一维度)。在一些实例中，x方向可与(例如，存储器单元105的行的)行方向一致或被称为行方向，y方向可与(例如，存储器单元列的)列方向一致或被称为列方向。

存储器结构400可示出用于实施存储器单元105阵列的相应第二部分295的实例，其可由沉积在衬底上或上方的材料部分形成(例如，完全由其形成)，例如在参考图3所描述的衬底320上方形成的材料部分。尽管为了图示清楚，在图4A到4F中的一或多个中省略了特定参考编号，但是相关联的存储器单元105阵列的特征是参考各自与相应字线120(例如，WL0到WL3)耦合的行和各自与相应对的位线130和位线135(例如，与BL0和BL0#相关联的第一列、与BL1和BL#相关联的第二列)耦合的列描述的，并且每一存储器单元105可包含与节点230和235(例如，分别为A节点和B节点)耦合的晶体管260、250、255和265(例如，分别为T1、T2、T3和T4晶体管)。图4A到4F中的每一个特征可以是相应特征或其部分的实例，如参考图1、2A或2B所描述。存储器单元105中的每一个还可与相应第一部分290相关联，第一部分在图4A到4F中的每一个中省略，但是可包含在各种配置中以支持存储器阵列110中的存储器结构400的功能。

图4A示出存储器结构400的电路示意图，包含四行存储器单元105(例如，各自与字线WL0到WL3中的一个耦合、可由其存取或以其它方式与其相关联)和两列存储器单元105(例如，各自与所述一对位线BL0和BL0#或所述一对位线BL1和BL1#耦合、可由其存取或以其它方式与其相关联)的实例布置。但是，应理解，所描述的技术和结构可应用到任何数量的一或多个行或任何数量的一或多个列或其各种组合。

图4B示出在X方向(例如，行方向)和y方向(例如，列方向)上布置的存储器结构400的导柱405的布置，其中导柱405中的每一个可在z方向(例如，与导柱高度一致，导柱高度可大于导柱405在x方向或y方向中的任一个或两个上的范围)上延伸。在一些实例中，导柱405中的每一个可被称为薄膜晶体管(TFT)导柱或其它结构。尽管导柱405示出有方形横截面(例如，在xy平面中)，但是导柱405可形成有其它横截面形状，例如矩形、圆形、椭圆形和其它形状。

存储器结构400包含可操作导柱405-a，每个导柱可用于支持晶体管的沟道的至少一部分(例如，沿着z方向排列的沟道或可操作导电路径，至少部分地基于相应栅极部分、栅极端子或栅极导体的电压而支持源极和漏极端子之间的电耦合或导电路径)。可操作导柱405-a中的每一个可包含一或多个掺杂半导体部分。例如，为了支持n型晶体管，可操作导柱405-a可包含至少一p型半导体部分，或可包含n型半导体、p型半导体和n型半导体的堆叠(例如，在z方向上)(例如，在z方向上呈NPN布置)，以及其它组成材料或布置。为了支持p型晶体管，可操作导柱405-a可包含至少一n型半导体部分，或可包含p型半导体、n型半导体和p型半导体的堆叠(例如，在z方向上)(例如，在z方向上呈PNP布置)，以及其它组成材料或布置。在一些实例中，本文所述的导柱(例如，导柱405)可包含一或多个电极或电极部分，例如导柱的一端或两端(例如，顶端、底端或这两者)处的电极。

存储器结构400还可包含虚设导柱405-b(例如，不可操作导柱)，每个虚设导柱不可用于支持晶体管沟道。例如，虚设导柱405-b可配置成不由存储器结构400的任何栅极部分、栅极端子或栅极导体激活。在一些实例中，虚设导柱405-b可被包含以促进可制造性，以便利用特定制造技术或配置，或跨导柱405的分布提供材料或处理均匀性，以及其它目的。在一些实例中，虚设导柱405-b可在存储器结构400中省略，使得存储器结构400的所有导柱405都可以是可操作导柱405-a。

导柱405中的每一个可与相对于衬底的高度或高度尺寸(例如，在z方向上的较低范围、在z方向上的较高范围、在z方向上的跨距)相关联，其可定义为平衡存储器阵列的各个性能标准的部分。在一些实例中，虚设导柱405-b在z方向上的高度尺寸或范围可与可操作导柱405-a在z方向上的高度尺寸或范围相同或至少部分地重叠。例如，可操作导柱405-a中的每一个和虚设导柱405-b中的每一个可具有共同的相对于衬底的高度尺寸(例如，共同的较高范围、共同的较低范围或这两者)。在一些实例中，导柱405中的一或多个(例如，可操作导柱405-a中的一或多个、虚设导柱405-b中的一或多个)可具有不同于其它导柱405(例如，不同于其它可操作导柱405-a、不同于其它虚设导柱405-b)的高度或高度尺寸。

导柱405可根据各个技术形成。在一些实例中，掺杂半导体材料层的一或多个层或堆叠可沉积在衬底上或上方，并且经沉积层的位于相应导柱405之间(例如，沿着x方向、沿着y方向)的部分可经蚀刻或开槽以形成导柱405，在此情况下，可操作导柱405-a和虚设导柱405-b可由相同材料或材料组合(例如，相同的层或层堆叠)形成。在一些实例中，此类层可包含一或多个电极层，例如在掺杂半导体材料层堆叠上方的电极层、在掺杂半导体材料层堆叠下方的电极层或这两者，并且此类电极层可以进行蚀刻或开槽及导柱形成过程也可以不这样做。另外或替代地，在一些实例中，孔或沟槽可以蚀刻穿过材料(例如，在z方向上、穿过介电材料、穿过栅极介电材料)，并且导柱405的材料(例如，一或多个掺杂半导体材料、一或多个电极材料)可在蚀刻的孔或沟槽中沉积。在导柱材料沉积到孔、沟槽或其它凹部中的实例中，可操作导柱405-a和虚设导柱405-b可以由相同材料或材料组合形成也可以不由相同材料或材料组合形成。

导柱405可根据对应于相应存储器单元105或其组件的各个组分组或配置。例如，组410可包含对应于存储器单元105的一组导柱405(例如，组410-a对应于存储器结构400的第一行和第一列的存储器单元105，组410-b对应于第一行和第二列的存储器单元105，组410-c对应于第二行和第二列的存储器单元105)。在各种实例中，组410可包含或指代也可不包含或指代组410的说明性边界内的虚设导柱405-b。在一些实例中，组410可对应于支持存储一个信息位或超过一个信息位(例如，在多层级单元中)的一组或一定数量的导柱(例如，可操作导柱405-a)。

组410或相关联的存储器单元105可与截面积(例如，在X方向和y方向上的跨距或范围、在xy平面中的跨距或范围)或间距(例如，沿着x方向的重复距离、沿着y方向的重复距离)相关联。在存储器结构400与每个相关联存储器单元105的相应第一部分290耦合的实例中(例如，其中存储器结构400构建在包含第一部分290的至少一部分的衬底320上面或上方，例如T5和T6晶体管)，每一存储器单元105的相应第一部分290可具有与存储器单元105的组410的横截面相同或重叠的横截面(例如，沿着z方向查看时在xy平面中)。在一些实例中，第一部分290(例如，构建在衬底320上面或以其它方式与其相关联)的间距(例如，在x方向上、在y方向上或在这两个方向上)可与组410的间距相同。

在一些实例中，多个组415中对应于存储器单元105(例如，作为组410的相应子集)的每一组可与存储器单元105的相应晶体管相关联。例如，组415-a-1可对应于存储器单元105的第一晶体管(例如，T1晶体管、晶体管260)，组415-a-2可对应于存储器单元105的第二晶体管(例如，T2晶体管、晶体管250)、组415-a-3可对应于存储器单元105的第三晶体管(例如，T3晶体管、晶体管255)，并且组415-a-4可对应于存储器单元105的第四晶体管(例如，T4晶体管、晶体管265)。组415中的每个可操作导柱405-a可形成对应晶体管的沟道的至少一部分。

组415可包含任何数量的一或多个导柱405(例如，一或多个可操作导柱405-a)，并且存储器单元105的不同晶体管可包含相同或不同数量或布置的导柱。在存储器结构400的实例中，每个组415包含以二乘二模式布置的四个导柱405。但是，组415可包含不同布置的导柱405(例如，在x方向和y方向上，例如四乘一布置、一乘四布置)，或不同数量的导柱(例如，一个导柱、两个导柱、八个导柱等)。在一些实例中，存储器单元105的具有相同、对称或以其它方式相关的电特性或配置的晶体管可具有类似配置的组415。例如，对应于T1和T4晶体管(例如，配置或操作为单元选择组件)的组415-a-1和415-a-4可具有共同数量或配置的可操作导柱405-a。此外，对应于T2和T3晶体管(例如，配置为或可操作为交叉耦合的晶体管对)的组415-a-2和415-a-3可具有共同数量或配置的可操作导柱405-a，其可与组415-a-1和415-a-4的可操作导柱405-a的数量相同或不同。

在一些实例中，导柱405(例如，可操作导柱405-a)的数量或配置可被限定或选择用于特定特性，例如特定晶体管或一组晶体管的相关联驱动强度(例如，驱动电流)、阻抗、激活阈值或泄漏特性。在一些实例中，组415的多个可操作导柱405-a可被描述为或配置为存储器单元105(例如，对应于相应组415)的共同晶体管或晶体管组件的平行物理结构(例如，平行沟道)。在一些实例中，组415的每个可操作导柱405-a可被描述为或配置为单个晶体管的组件，使得对应存储器单元105可被描述为或配置为具有呈并联布置的多个晶体管(例如，具有呈电气并联布置的各自与单个可操作导柱405-a相关联的多个T1晶体管，具有呈电气并联布置的各自与单个可操作导柱405-a相关联的多个T2晶体管，等等)。

图4C示出存储器结构400的可操作导柱405-a的互连的实例。例如，存储器结构400包含：导体420-a，其可提供每一存储器单元105的T1晶体管的可操作导柱405-a和T2晶体管的可操作导柱405-a之间的互连(例如，在y方向上、沿着列方向)；及导体420-b，其可提供每一存储器单元105的T3晶体管的可操作导柱405-a和T4晶体管的可操作导柱405-a之间的互连。在一些实例中，导体420-a可提供用于节点230(例如，A节点)的至少一部分或与其耦合的材料，导体420-b可提供用于节点235(例如，B节点)的至少一部分或与其耦合的材料。在一些实例中，导体420可在导柱405(例如，更接近衬底)下方形成并与其接触(例如，电接触、物理接触)，并且可由金属或金属合金(例如，铜、钨、金、银、锡、铝或其合金)形成。

图4C还示出每个存储器单元105的相应晶体管的布置或模式的实例。例如，沿着存储器单元105的行(例如，在x方向上)，晶体管布置可具有标准重复(例如，根据沿着x方向的存储器单元105的间距[T1，T4]、[T1，T4]，以此类推，[T2，T3]、[T2，T3]，以此类推)，而沿着存储器单元105的列(例如，沿着y方向)，晶体管布置可具有成镜像或经调换的重复(例如，根据沿着y方向的存储器单元105的间距，[T1，T2]、[T2，T1]、[T1，T2]、[T2，T1]，以此类推，[T4，T3]、[T3，T4]、[T4，T3]、[T3，T4]，以此类推)，这可促进存储器结构400的特定布线或互连方案。

图4D示出用于使存储器结构400的可操作导柱405-a与导体425相关联的实例，所述导体的至少一部分可与可操作导柱405-a中的一或多个的栅极或栅极端子相关联(例如，指代、说明、可操作为栅极或栅极端子)。例如，导体425可配置成激活或撤销激活一或多个可操作导柱405-a(例如，一或多个晶体管)的沟道(例如，竖直沟道、竖直导电路径、沿着z方向的沟道)，或者可配置成控制一或多个可操作导柱405-a的导电路径(例如，至少部分地基于导体425的电压)，以及其它术语或功能。

存储器结构400可包含导体425-a，其可以是字线120(例如，字线WL到WL3中的一个)的实例，可被包含为其至少一部分，或者可以其它方式与其耦合。例如，导体425-a可与行控制器耦合以选择或激活存储器单元105的行。导体425-a可与T1和T4晶体管(例如，单元选择组件)的相应栅极、栅极部分或栅极端子的至少一部分耦合或可操作为所述至少一部分。

存储器结构400可包含：导体425-b，其可与T2晶体管的相应栅极、栅极部分或栅极端子的至少一部分耦合或者可操作为所述至少一部分；及导体425-c，其可与T3晶体管的相应栅极、栅极部分或栅极端子的至少一部分耦合或者可操作为所述至少一部分。在一些实例中，导体425-b可提供用于节点235(例如，B节点)的至少一部分或与其耦合的材料。在一些实例中，导体425-b可包含可存取衬垫(例如，在导柱405的列之间，可沿着z方向存取)，其可支持与(例如，沿着z方向通过一或多个通孔与存储器结构400的不同层或层级的)对应导体420-b或(例如，相应第一部分290的)一或多个基于衬底的晶体管或其组合的互连。在一些实例中，导体425-c可提供用于节点230(例如，A节点)的至少一部分或与其耦合的材料。在一些实例中，导体425-c可包含可存取衬垫(例如，在导柱405的列之间，可沿着z方向存取)，其可支持与(例如，沿着z方向通过一或多个通孔与存储器结构400的不同层或层级的)对应导体420-a或(例如，相应第一部分290的)一或多个基于衬底的晶体管或其组合的互连。

尽管出于说明和相关目的，将导体425示出为在导柱405上方，但是导体425可配置为位于可操作导柱405-a旁边的导体或可与所述导体耦合以激活对应沟道部分，也可具有其它替代实例。例如，导体425可与金属导体耦合或可包含金属导体，所述金属导体在z方向上具有位于可操作导柱405-a在z方向上的范围内或至少部分地与其重叠的范围(例如，高度尺寸)。此类金属导体可通过与导体425和可操作导柱405-a的部分接触的栅极电介质与可操作导柱405-a分隔开(在x方向上、在y方向上、在x方向和y方向上、在径向方向上)。在一些实例中，导体425可位于导柱405旁边(例如，作为横向栅极、作为旁路栅极、作为导柱405两侧上的一对栅极导体)，包含沿着x方向在导柱405之间延伸且在y方向上通过栅极电介质与可操作导柱405-a分隔开的导体。在一些实例中，导体425可包含环绕(例如，部分地、完全地)可操作导柱405-a的至少一部分(例如，作为环绕栅极、作为周向栅极、作为全面栅极)，其中至少可操作导柱405-a可被与导柱405-a和导体425接触的周向栅极电介质环绕(例如，部分地环绕、完全地环绕)。导体425可由金属或金属合金(例如，铜、钨、金、银、锡、铝或其合金)形成。

图4E示出存储器结构400的可操作导柱405-a的互连的其它实例。例如，存储器结构400可包含导体430，其可提供一些组415(例如，对应于T2和T3晶体管的组415)的可操作导柱405-a与电压源(例如，地(GND)电压源、电压源280)的互连。在一些实例中，导体430可在导柱405上方(例如，在导柱405的相对端上、在z方向上、由导体420和425)形成并与其接触(例如，电接触、物理接触)。在一些实例中，导体430或其某一部分可以是一或多个存储器单元105的节点285(例如，地电压供应节点)的实例。

此外，存储器结构400可包含可提供一些组415(例如，对应于T2和T3晶体管的组415)的可操作导柱405-a与位线的互连的导体435。在一些实例中，导体435-a可为沿着y方向相邻或邻近的T1晶体管提供与位线130的公共耦合。在一些实例中，导体435-a或其某一部分可以是参考图2A所描述的存取节点220-a的实例。在一些实例中，导体435-b可为沿着y方向相邻或邻近的T4晶体管提供与位线135的公共耦合。在一些实例中，导体435-b或其某一部分可以是参考图2A所描述的存取节点225-a的实例。在一些实例中，导体435可在导柱405上方(例如，在导柱405的相对端上、在z方向上、由导体420或425)形成并与其接触(例如，电接触、物理接触)。

导体430和435可由金属或金属合金(例如，铜、钨、金、银、锡、铝或其合金)形成。在一些实例中，导体430和435可在存储器裸片的公共层或层级上形成，例如当一层导电材料沉积在存储器裸片的表面上方并进行蚀刻以隔离相应导体430和435与沉积的导电材料时，或者当导体430和435之间的区域被掩蔽并且在掩蔽区之间沉积导电材料以形成相应导体430和450时。在其它实例中，导体430和435可在存储器裸片的不同层或层级上形成(例如，当不同晶体管的导柱405与不同高度尺寸相关联时)。

图4F示出存储器结构400的互连的其它实例。例如，存储器结构400可包含：位线导体440，其可为位线130的一部分或以其它方式对应于位线130；及位线导体445，其可为位线135的一部分或以其它方式对应于位线135。此外，存储器结构400可包含：电压源导体450，其可与电压源270(例如，漏极电压)耦合；及电压源导体455，其可与电压源280(例如，地电压、源极电压)耦合。

导体440、445、450和455可由金属或金属合金(例如，铜、钨、金、银、锡、铝或其合金)形成，并且可位于导体430和435上方(例如，通过中间介电层分隔开)。在一些实例中，导体440、445、450和455可在存储器裸片的公共层或层级上形成，例如当一层导电材料沉积在存储器裸片的表面上方并进行蚀刻以隔离相应导体440、445、450和455与沉积的导电材料时，或者当导体440、445、450和455之间的区域被掩蔽并且在掩蔽区之间沉积导电材料以形成相应导体440、445、450和455时。在其它实例中，导体440、445、450和455可在存储器裸片的不同层或层级上形成。

导体440、445、450和455可通过一或多个通孔460与存储器结构400中在相应导体下方(例如，在z方向上较低)的部分互连。例如，通孔460可用于互连位线导体440与导体435-a，互连位线导体445与导体435-b，互连电压源导体450与漏极电压互连件(例如，衬底320的漏极电压互连件，在存储器结构400下方，与电压源270的互连件)，互连电压源导体455与导体430，或其各种组合。在一些实例中，互连电压源导体450与存储器单元105的第一部分290或其某一部分的通孔460可以是节点275的实例。

图5A到5E提供根据本文所公开的实例的可支持薄膜随机存取存储器的存储器结构500的图示。出于说明性目的，存储器结构500的方面可参考坐标系501的x方向、y方向和z方向描述(例如，如同在图4B到4F中)。在一些实例中，z方向可说明垂直于衬底表面的方向(例如，xy平面中的表面、上面或上方可沉积其它材料的表面)。在一些实例中，x方向可与(例如，存储器单元105的行的)行方向一致或被称为行方向，y方向可与(例如，存储器单元列的)列方向一致或被称为列方向。

在一些实例中，存储器结构500可包含或者可以是参考图4A到4F描述的存储器结构400的一个或多个方面的实例(例如，存储器单元105的第二部分295)。例如，存储器结构500可示出与参考图4A到4F描述的存储器单元105中的一个(例如，单个存储器单元105)相关联的结构的实例或方面，其可形成于衬底320上方或存储器单元105的第一部分290(未示出)上方。存储器结构500示出意图电隔离的特定组件之间的物理间隔或分隔，但是此类间隔或分隔可包含诸如介电材料之类的一或多种材料或被其占用，为了说明清楚，材料已被省略。

图5A和5B分别提供存储器结构500的顶部和底部等角视图。视图中的每一个示出可包含在存储器结构500的存储器单元105的组410中的导柱405的阵列。如图5A和5B中所识别，存储器结构包含(例如，T1晶体管的)组415-b-1、(例如，T2晶体管的)组415-b-2、(例如，T3晶体管的)组415-b-3和(例如，T4晶体管的)组415-b-4的可操作导柱405-a。存储器结构500的其它导柱405可以是虚设导柱。

如图5A和5B中进一步识别，存储器结构500可包含配置成激活可操作导柱405-a的沟道部分(例如，竖直沟道)的各个导体425，其可以是参考图4D所描述的导体425的实例。例如，存储器结构500包含导体425-a-1到425-a-4，其可为字线120的一部分或以其它方式与其耦合以激活或选择存储器单元105，并且可用于激活组415-b-1和415-b-4的导柱405的沟道部分。存储器结构500还包含：导体425-b-1，其可用于激活组415-b-2的导柱405的沟道部分；及导体425-c-1，其可用于激活组415-b-3的导柱405的沟道部分。导体425-a-1到425-a-1、425-b-1和425-c-1中的每一个或其部分可以是横向或旁路栅极导体(例如，绕过导柱405或在导柱405之间并沿着x方向延伸)的实例，并且可具有在导柱405的高度尺寸内或以其它方式与其重叠的高度尺寸(例如，在z方向上的范围)。

图5C和5D分别提供存储器结构500的顶部和底部等角视图。图5C和5D的视图示出导体430-a(例如，节点285、地节点、源极节点的实例)、导体435-a-1(例如，存取节点220的实例)、导体435-b-1(例如，存取节点225的实例)、导体420-a-1和导体420-b-1的添加的实例。视图还示出了导体420-a-1和导体425-c-1之间的互连件510，其中互连件510、导体420-a-1或导体425-c-1或其部分或其组合可以是节点230的实例。视图还示出了导体420-b-1和导体425-b-1之间的互连件515，其中互连件515、导体420-b-1或导体425-b-1或其部分或其组合可以是节点235的实例。

图5E提供存储器结构500的顶部等角视图。图5E的视图示出导体440-a-1(例如，位线130，与导体435-a-1耦合)、导体455-a-1和455-a-2(例如，地电压源导体，与导体430-a耦合)、导体450-a-1(例如，漏极电压源导体，其可与一或多个基于衬底的晶体管耦合，例如第一部分290的那些)和导体445-a(例如，位线135，与导体435-b-1耦合)的添加的实例。

尽管存储器结构500的实例示出可支持包含例如竖直晶体管的薄膜结构(例如，在沿着z方向的竖直晶体管的单个层级或层中)的存储器单元105的结构的实例，但是本文中所描述的技术可由各种其它配置支持，例如不同数量的所述特征(例如，不同数量的导柱405、不同数量的导体)、不同布置的所述特征(例如，不同模式或布置的导柱、具有不同组成材料的导柱、不同互连技术、不同布设技术)，或不同特性的所述特征(例如，不同形状、不同的相关尺寸)，或其各种组合。

图6A和6B提供根据本文所公开的实例的可支持薄膜随机存取存储器的存储器结构600的图示。图6A提供存储器结构600的第一对角视图，图6B提供存储器结构600的第二对角视图。出于说明性目的，存储器结构600的方面可参考坐标系601的x方向、y方向和z方向描述。在一些实例中，z方向可说明垂直于衬底表面(例如，xy平面中的表面、上面或上方可沉积其它材料的表面)的方向。在一些实例中，x方向可与(例如，存储器单元105的行的)行方向一致或被称为行方向，y方向可与(例如，存储器单元列的)列方向一致或被称为列方向。存储器结构600的图示包含意图电隔离的特定组件之间的物理间隔或分隔，但是此类间隔或分隔可包含诸如介电材料之类的一或多种材料或被其占用，为了说明清楚，材料已被省略。

在一些实例中，存储器结构600可包含或者可以是存储器单元105的第二部分295的一或多个方面的实例，其可形成于衬底320上方或存储器单元105的第一部分290(未示出)上方。例如，存储器结构600可与截面积(例如，在x方向和y方向上的跨距或范围、在xy平面中的跨距或范围)或间距(例如，存储器单元105的阵列沿着x方向的重复距离、存储器单元105的阵列沿着y方向的重复距离)相关联。在存储器结构600与相关联存储器单元105的第一部分290耦合的实例中，每一存储器单元105的相应第一部分290可具有与存储器结构600的横截面相同或重叠的横截面(例如，沿着z方向查看，在xy平面中)。在一些实例中，存储器单元105的阵列中的第一部分290的间距(例如，沿着x方向、沿着y方向或沿着这两个方向)可与存储器结构600的间距相同。为了支持存储器单元105的阵列，存储器结构600的一或多个方面可沿着x方向重复或延伸以支持存储器单元105的行，并且存储器结构600的一或多个方面可沿着y方向重复或延伸以支持存储器单元列。

存储器结构600包含字线导体605(例如，字线120的一部分，其可沿着行方向从一个存储器单元105延伸到另一存储器单元105)，其可用于激活或选择部分地由存储器结构600示出的存储器单元105。例如，激活与存储器结构600相关联的存储器单元105可提供对表示节点230(例如，节点导体630或其部分、A节点)的一或多个结构或表示节点235(例如，节点导体635或其部分、B节点)的一或多个结构或这两者的存取。节点导体630可经由位线导体610(例如，位线130的一部分，其可沿着列方向从一个存储器单元105延伸到另一存储器单元105)存取，并且节点导体635可经由位线导体615(例如，位线135的一部分，其可沿着列方向从一个存储器单元105延伸到另一存储器单元105)存取。节点导体630和节点导体635或其相应部分可沿着z方向(例如，向下)朝向衬底320延伸，或者可与以其它方式沿着z方向延伸的导体耦合，这可为存储器单元105的第一部分290提供对节点230和节点235的存取(例如，用于与一或多个基于衬底的晶体管、一或多个平面晶体管、T5和T6晶体管耦合)。例如，节点导体630、节点导体635或这两者可与端子370耦合，与衬底320的掺杂部分340-a耦合，或与栅极部分350耦合，或其各种组合。

存储器结构600可包含晶体管260-b(例如，T1晶体管)，其包含至少部分地由导柱620-a-1形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分625-a-1(例如，字线导体605的部分或区、具有在导柱620-a-1的高度尺寸内或与其重叠的高度尺寸的栅极导体)。存储器结构600还可包含晶体管250-b(例如，T2晶体管)，其包含至少部分地由导柱620-a-2形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分625-a-2(例如，节点导体635的部分或区、节点导体635的导体637或与节点导体635耦合并沿着x方向延伸的导体637的部分或区、具有在导柱620-a-2的高度尺寸内或与其重叠的高度尺寸的栅极导体)。晶体管260-b可经由导体631(例如，与导柱620-a-1的底端物理或电接触且与导柱620-a-2的顶端物理或电接触的导体、在与导柱620-a-1和导柱620-a-2相关联的层或层级之间的层或层级的导体、电极)与晶体管250-b耦合，所述导体631可与节点导体630耦合或者可为节点导体630的一部分。晶体管250-b可经由导体640-a-1与电压源280耦合，所述导体640-a-1可以是节点285的实例或以其它方式与其耦合，并且可沿着列方向从一个存储器单元105延伸到另一存储器单元105。

存储器结构600还可包含晶体管255-b(例如，T3晶体管)，其包含至少部分地由导柱620-a-3形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分625-a-3(例如，节点导体630的部分或区、与节点导体630耦合并沿着x方向延伸的导体632的部分或区、具有在导柱620-a-3的高度尺寸内或与其重叠的高度尺寸的栅极导体)。存储器结构600还可包含晶体管265-b(例如，T4晶体管)，其包含至少部分地由导柱620-a-4形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分625-a-4(例如，字线导体605的部分或区、具有在导柱620-a-4的高度尺寸内或与其重叠的高度尺寸的栅极导体)。晶体管265-b可经由导体636(例如，与导柱620-a-4的底端接触且与导柱620-a-3的顶端接触的导体、在与导柱620-a-3和导柱620-a-3相关联的层或层级之间的层或层级的导体、电极)与晶体管255-b耦合，所述导体636可与节点导体635耦合，或者可为节点导体635的一部分。晶体管255-b可经由导体640-a-2与电压源280耦合，所述导体640-a-2可以是节点285的实例或以其它方式与其耦合，并且可沿着列方向从一个存储器单元105延伸到另一存储器单元105。

存储器结构600示出可支持具有薄膜晶体管的多个物理层或层级(例如，竖直晶体管的层或层级、高度方向上的层或层级、沿着z方向的层或层级)的存储器单元105的结构的实例，其可与基于衬底的晶体管或平面晶体管耦合以形成可用于存储逻辑状态的晶体管的集合。例如，存储器结构600包含具有相对于衬底的第一高度尺寸的第一晶体管子集(例如，层级603的晶体管260-b和265-b)和具有相对于衬底的第二高度尺寸(例如，不同于第二高度尺寸、低于晶体管260-b和265-b)的第二晶体管子集(例如，层级602的晶体管250-b和255-b)。在各种实例中，每个子集的绝对高度(例如，长度或在z方向上的尺寸)可相同，或子集的绝对高度可不同，这可支持为特定电特性调节相应的晶体管。在一些实例中(例如，如所示)，一个层或层级的导柱620或相应晶体管在xy平面中的横截面可与另一层(例如，在z方向上位于另一高度处)的导柱620或相应晶体管在xy平面中的横截面一致或以其它方式重叠。在其它实例中，一个层或层级的导柱620或相应晶体管在xy平面中的横截面可以不与另一层的导柱620或相应晶体管在xy平面中的横截面一致或者可以其它方式不与其重叠。

存储器结构600的导柱620可包含用于支持本文所述的功能的各种材料或材料部分。例如，当晶体管250-b、255-b、260-b和265-b被配置为n型晶体管时，导柱620-a中的每一个可包含至少一p型半导体部分，或者可包含n型半导体、p型半导体和n型半导体的堆叠(例如，在z方向上)(例如，呈竖直NPN布置)，以及其它组成材料或布置。导柱620可根据各种技术形成。在一些实例中，一或多个层或(例如，掺杂半导体材料的)层的堆叠可沉积在衬底上或上方，并且经沉积层的位于相应导柱620之间(例如，沿着x方向、沿着y方向)的部分可经蚀刻或开槽以形成导柱620。另外或替代地，在一些实例中，孔或沟槽可被蚀刻穿过材料(例如，在z方向上、穿过介电材料、穿过栅极介电材料)，并且导柱620的材料可沉积在蚀刻的孔或沟槽中。在各种实例中，导柱620中的一或多个可包含电极或掺杂半导体部分和与导柱620物理或电接触(例如，沿着z方向在导柱620的一端或两端处)的另一组件之间的其它介接材料部分。

在一些实例中，相邻晶体管的导柱620或其子组件可沿着特定方向排列以支持或促进各种操作或互连。例如，在晶体管260-b和265-b的沟道部分可基于公共字线(例如，字线导体605)操作时，至少导柱620-a-1的一面和导柱620-a-4的一面(例如，相应面指向负y方向)可以对准或重合(例如，共平面)以促进相对于字线导体605(例如，跨栅极电介质，未示出)的共同或类似的相对定位或分隔。更一般来说，导柱620(例如，在z方向上导柱620的公共层或层级的导柱、跨导柱620的不同层或层级)可沿着x方向(例如，行方向)、沿着y方向(例如，列方向)或沿着这两个方向排列，这可促进不同制造操作(例如，开槽操作、蚀刻操作、沉积操作、排列操作)。

尽管存储器结构600示出各自具有单个导柱620的晶体管，但是所描述和说明的技术可被修改为针对给定晶体管包含多个导柱620。此外，导柱620的不同层级或层的晶体管可针对每个晶体管包含相同数量的导柱620(例如，可操作导柱)或不同数量的导柱620。此外，导柱620的层级或层中的一或多个(例如，包含导柱620-a-1和620-a-4的第一层级或层、包含导柱620-a-2和620-a-3的第二层级或层)可包含虚设导柱，其可以不配置成由任何栅极导体激活。在此类实例中，虚设导柱可具有也可不具有与所述层级或层中的其它导柱相同的高度尺寸。

在一些实例中，可配置成组合基于衬底的晶体管与多个层级的薄膜晶体管的存储器结构，例如存储器结构600，可支持相比于配置有单个层级的薄膜晶体管的存储器结构增加的存储器单元密度。例如，配置有此类结构的存储器单元可从衬底延伸达较大尺寸，或根据更多制造层级或层延伸，这可提供更大分隔距离(例如，对于电介质分隔或其它电隔离)，例如相同层级或层的组件之间的分隔，或不同层级或层的组件之间的分隔，或这两者。在一些实例中，此类配置可支持在(例如，一组基础一或多个基于衬底的晶体管的)存储器单元105的间距或横截面内具有相对较大特征的薄膜晶体管，所述特征例如是较大截面积(例如，在xy平面中)。此外，在一些实例中，例如存储器结构600，基于衬底的晶体管可配置有第一沟道类型，并且此类基于衬底的晶体管上方的薄膜晶体管可配置有第二沟道类型，这可利用众所周知的或应用于存储器裸片中的其它结构(例如，解码器组件、复用器组件)的制造技术。

图7A和7B提供根据本文所公开的实例的可支持薄膜随机存取存储器的存储器结构700的图示。图7A提供存储器结构700的第一对角视图，图7B提供存储器结构700的第二对角视图。出于说明性目的，存储器结构700的方面可参考坐标系701的x方向、y方向和z方向描述。在一些实例中，z方向可说明垂直于衬底表面(例如，xy平面中的表面、上面或上方可沉积其它材料的表面)的方向，其中在各种实例中，正z方向可指向衬底，或者正z方向可指向远离衬底的方向。在一些实例中，x方向可与(例如，存储器单元105的行的)行方向一致或被称为行方向，y方向可与(例如，存储器单元列的)列方向一致或被称为列方向。存储器结构700的图示包含意图电隔离的特定组件之间的物理间隔或分隔，但是此类间隔或分隔可包含诸如介电材料之类的一或多种材料或被其占用，为了说明清楚，材料已被省略。

存储器结构700示出具有可在衬底(例如，不具有基于衬底的晶体管或平面晶体管)上方形成且配置成存储一或多个逻辑状态的多个晶体管的存储器单元105的实例。在存储器结构700的实例中，此类晶体管可与z方向上的多个层或层级相关联(例如，包含在所述层或层级中、形成在所述层或层级内)，例如层级702、层级703和层级704，或处于在z方向上以其它方式不重叠的尺寸中。存储器结构700可与截面积(例如，在x方向和y方向上的跨距或范围、xy平面中的跨距或范围)或间距(例如，存储器单元105的阵列沿着x方向的重复距离、存储器单元105的阵列沿着y方向的重复距离)相关联。为了支持存储器单元105的阵列，存储器结构700的一或多个方面可沿着x方向重复或延伸以支持存储器单元105的行，并且存储器结构700的一或多个方面可沿着y方向重复或延伸以支持存储器单元的列。在一些实例中，存储器结构700的一或多个方面可沿着z方向重复，其可经实施以支持存储器单元105的阵列的另一部分或存储器单元105的另一(例如，单独)阵列(例如，存储器单元105的另一叠组)。在此类实例中，两个或更多个叠组(例如，邻近叠组)之间沿着z方向的组件相对定位可以调换(例如，跨xy平面成镜像对称)，使得沿着z方向邻近的叠组可以共享公共特征，例如公共位线130或135，或公共电压源导体，以及其它特征。

存储器结构700可包含字线导体705(例如，字线120的一部分，其可沿着行方向从一个存储器单元105延伸到另一存储器单元105)，其可用于激活或选择由存储器结构700示出的存储器单元105。例如，激活与存储器结构700相关联的存储器单元105可提供对表示节点230(例如，节点导体730或其部分、A节点)的一或多个结构或表示节点235(例如，节点导体735或其部分、B节点)的一或多个结构或这两者的存取。节点导体730可经由位线导体710(例如，位线130的一部分，其可沿着列方向从一个存储器单元105延伸到另一存储器单元105)存取，并且节点导体735可经由位线导体715(例如，位线135的一部分，其可沿着列方向从一个存储器单元105延伸到另一存储器单元105)存取。节点导体730和节点导体735或其一或多个相应部分可沿着z方向(例如，朝向衬底、远离衬底)延伸，或者可与以其它方式沿着z方向延伸的一或多个其它导体耦合，这可提供与存储器结构700的不同层级的晶体管(例如，T2晶体管、T3晶体管、T5晶体管或T6晶体管或其组合、一或多个沟道部分或一或多个栅极部分或其各种组合)的各个耦合或互连。

存储器结构700可包含晶体管260-c(例如，T1晶体管、层级704的晶体管)，其包含至少部分地由导柱720-a-1形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分725-a-1(例如，字线导体705的部分或区、具有在导柱720-a-1的高度尺寸内或与其重叠的高度尺寸的栅极导体)。存储器结构700还可包含晶体管250-c(例如，T2晶体管、层级703的晶体管)，其包含至少部分地由导柱720-a-2形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分725-a-2(例如，节点导体735的部分或区、节点导体735的导体736或与节点导体735耦合并沿着z方向延伸的导体736的部分或区、具有与导柱720-a-2的高度尺寸重叠的高度尺寸的栅极导体)。

晶体管260-c可经由节点导体730(例如，与导柱720-a-1的底端物理或电接触且与导柱720-a-2的顶端物理或电接触的导体、在与导柱720-a-1和导柱720-a-2之间或层级703和704之间的层或层级的导体、电极)与晶体管250-c耦合。晶体管250-c可经由导体740(例如，与导柱720-a-2的底端物理或电接触、在层级703下方或以其它方式在其外部的导体)与电压源280耦合，其可以是节点285的实例或者可以其它方式与节点285耦合，并且可沿着x方向(例如，行方向)从一个存储器单元105延伸到另一存储器单元105。晶体管260-c可与位线导体710(例如，与导柱720-a-1的顶端物理或电接触、在层级704上方或以其它方式在其外部的导体)耦合。

存储器结构700还可包含晶体管255-c(例如，T3晶体管、层级703的晶体管)，其包含至少部分地由导柱720-a-3形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分725-a-3(例如，节点导体730的部分或区、与节点导体730耦合且沿着z方向延伸的导体731的部分或区、具有与导柱720-a-3的高度尺寸重叠的高度尺寸的栅极导体)。存储器结构700还可包含晶体管265-c(例如，T4晶体管、层级704的晶体管)，其包含至少部分地由导柱720-a-4形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分725-a-4(例如，字线导体705的部分或区、具有在导柱720-a-4的高度尺寸内或与其重叠的高度尺寸的栅极导体)。

晶体管265-c可经由节点导体735(例如，与导柱720-a-4的底端物理或电接触且与导柱720-a-3的顶端物理或电接触的导体、在导柱720-a-3和导柱720-a-3之间或在层级703和704之间的层或层级的导体、电极)与晶体管255-c耦合。晶体管255-c可经由导体740(例如，与导柱720-a-3的底端物理或电接触、在层级703下方或以其它方式在其外部的导体)与电压源280耦合。晶体管265-c可与位线导体715耦合(例如，与导柱720-a-4的顶端物理或电接触、在层级704上方或以其它方式在其外部的导体)。

存储器结构700还可包含晶体管240-c(例如，T5晶体管、层级702的晶体管)，其包含至少部分地由导柱720-a-5形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分725-a-5(例如，节点导体735的部分或区、与节点导体735耦合且沿着z方向延伸的导体738的部分或区、具有与导柱720-a-5的高度尺寸重叠的高度尺寸的栅极导体)。

晶体管240-c可经由导体732、经由导体731或经由这两者与晶体管250-c和260-c耦合，所述导体中的任一个或两个可与节点导体730耦合或可为节点导体730的一部分。导体732可被称为与导柱720-a-5的顶端接触的导体，或在导柱720-a-5和720-a-2之间或在层级702和703之间的层或层级的导体，或电极。晶体管240-c可经由导体750-a-1(例如，与导柱720-a-5的底端接触、在层级702下方或以其它方式在其外部的导体)与电压源270耦合，所述导体750-a-1可以是节点275的实例或以其它方式与其耦合，并且可沿着y方向(例如，列方向)从一个存储器单元105延伸到另一存储器单元105。在存储器结构700的实例中，导柱720-a-5可包含电极760-a-1或者可与其相关联，所述电极760-a-1可由金属或金属合金形成。在一些实例中，电极760-a-1可被省略。

存储器结构700还可包含晶体管245-c(例如，T6晶体管、层级702的晶体管)，其包含至少部分地由导柱720-a-6形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分725-a-6(例如，节点导体730的部分或区、与节点导体730耦合且沿着z方向延伸的导体733的部分或区、具有与导柱720-a-6的高度尺寸重叠的高度尺寸的栅极导体)。

晶体管245-c可经由导体737、经由导体736或经由这两者与晶体管255-c和265-c耦合，所述导体中的任一个或两个可与节点导体735耦合，或者可为节点导体735的一部分。导体737可被称为与导柱720-a-6的顶端接触的导体，或在导柱720-a-6和720-a-3之间或在层级702和703之间的层或层级的导体，或电极。晶体管245-c可经由导体750-a-2(例如，与导柱720-a-6的底端接触、在层级702下方或以其它方式在其外部的导体)与电压源270耦合，所述导体750-a-2可以是节点275的实例或以其它方式与其耦合，并且可沿着y方向(例如，列方向)从一个存储器单元105延伸到另一存储器单元105。在存储器结构700的实例中，导柱720-a-6可包含电极760-a-2或者可与其相关联，所述电极760-a-2可由金属或金属合金形成。在一些实例中，电极760-a-2可被省略。

存储器结构700示出可支持具有薄膜晶体管的多个层或层级(例如，竖直晶体管的层或层级、高度方向上的层或层级、沿着z方向的层或层级)的存储器单元105的结构的实例。例如，存储器结构700包含与相对于衬底的第一层级(例如，层级702)相关联的第一组晶体管(例如，晶体管240-c和245-c)、与相对于衬底(例如，层级703)的第二层级相关联的第二组晶体管(例如，晶体管250-c和255-c)，和与相对于衬底的第三层级(例如，层级704)相关联的第三组晶体管(例如，晶体管260-c和265-c)。相应组或层级中的每一个晶体管可包含至少部分地由在对应层级内(例如，在z方向上)在从衬底出发的方向上(例如，至少部分地沿着z方向)延伸的导柱720-a形成的沟道部分。相应组中的每一个晶体管还可包含通过栅极电介质与沟道部分物理地分隔开且至少部分地由对应层级内的导体或导体部分形成的栅极部分。

在一些实例中，给定组或层级的晶体管可与不同配置或功能相关联。例如，在存储器结构700中，第一组(例如，层级702的组、具有第一沟道类型的第一交叉耦合的晶体管对)的晶体管可配置成至少部分地基于第一电压源(例如，电压源270)锁存逻辑状态，第二组(例如，层级703的组、具有第二沟道类型的第二交叉耦合的晶体管对)的晶体管可配置成至少部分地基于第二电压源(例如，电压源280)锁存逻辑状态，且第三组(例如，层级704的组、单元选择晶体管)的晶体管可配置成存取存储器结构700的存储器单元105(例如，以耦合节点导体730和节点导体735与感测组件)。在一些实例中，给定组或层级的晶体管可配置有相同沟道类型。例如，层级702的晶体管可配置有p型沟道，层级703的晶体管可配置有n型沟道，且层级704的晶体管可配置有n型沟道。尽管存储器结构700示出其中晶体管250-c和255-c定位在晶体管的中间层级中(例如，沿着z方向在包含晶体管240-c和245-c的第一层级和包含晶体管260-c和265-c的第二层级之间)的实例，但是在其它实例中，晶体管240-c和245-c可定位在晶体管的中间层级中(例如，包含晶体管250-c和255-c的第一层级和包含晶体管260-c和265-c的第二层级之间)。换句话说，在一些实例中，层级702和703的相对定位(例如，相对于层级704的次序)可以调换(例如，颠倒)。

在各种实例中，每个组或层级的绝对高度(例如，导柱720在z方向上的长度或尺寸)可相同，或者所述组或层级的绝对高度可不同，这可支持为特定电特性调节相应晶体管。在一些实例中(例如，如所示)，一个组或层级的导柱720或相应晶体管在xy平面中的横截面可与另一层(例如，在z方向上位于另一高度处)的导柱720或相应晶体管在xy平面中的横截面一致或以其它方式与其重叠(例如，当沿着z方向查看时)。在其它实例中，一个组或层级的导柱720或相应晶体管在xy平面中的横截面可以不与另一层的导柱720或相应晶体管在xy平面中的横截面一致或者可以其它方式不与其重叠。

存储器结构700的导柱720可包含用于支持本文所述的功能的各种材料或材料部分。例如，当晶体管250-c、255-c、260-c和265-c配置为n型晶体管时，相关联导柱720-a中的每一个可包含至少一p型半导体部分，或者可包含n型半导体、p型半导体和n型半导体的堆叠(例如，在z方向上)(例如，呈竖直NPN布置)，以及其它组成材料或布置。当晶体管240-c和245-c配置为p型晶体管时，相关联导柱720-a中的每一个可包含至少一n型半导体部分，或者可包含p型半导体、n型半导体和p型半导体的堆叠(例如，在z方向上)(例如，呈竖直PNP布置)，以及其它组成材料或布置。

导柱720可根据各种技术形成。在一些实例中，一或多个层或(例如，掺杂半导体材料的)层堆叠可沉积在衬底上或上方，并且经沉积层的位于相应导柱720之间(例如，沿着x方向、沿着y方向)的部分可经蚀刻或开槽以形成导柱720。另外或替代地，在一些实例中，孔或沟槽可蚀刻穿过材料(例如，在z方向上、穿过介电材料、穿过栅极介电材料)，并且导柱720的材料可沉积在蚀刻的孔或沟槽中。在各种实例中，导柱720中的一或多个可包含电极或在掺杂半导体部分和与导柱720物理或电接触(例如，沿着z方向在导柱720的一端或两端处)的另一组件之间的其它介接材料部分。

在一些实例中，相邻晶体管的导柱720或其子组件可沿着特定方向排列以支持或促进各种操作或互连。例如，在晶体管240-c和250-c的沟道部分可基于公共导体或共平面导体(例如，导体736的栅极部分725-a-2和导体738的栅极部分725-a-5，它们可分别为沿着z方向延伸的节点导体735的一部分)操作时，至少导柱720-a-2的一面和导柱720-a-5的一面(例如，相应面指向正y方向)可对准或重合(例如，共平面)以促进相对于对应栅极部分(例如，跨栅极电介质，未示出)的共同或类似的相对定位或分隔。更一般来说，导柱720(例如，在z方向上导柱720的公共层或层级的导柱、跨导柱720的不同层或层级)可沿着x方向(例如，行方向)、沿着y方向(例如，列方向)或沿着这两个方向排列，这可促进不同制造操作(例如，开槽操作、蚀刻操作、沉积操作、排列操作)。

尽管存储器结构700示出各自具有单个导柱720的晶体管，但是所描述和说明的技术可被修改为针对给定晶体管包含多个导柱720。此外，导柱720的不同层级或层的晶体管可针对每个晶体管包含相同数量的导柱720(例如，可操作导柱)或不同数量的导柱720。此外，导柱720的层级或层中的一或多个可包含虚设导柱，其可以不配置成由任何栅极导体激活。在此类实例中，虚设导柱可具有也可不具有与所述层级或层中的其它导柱相同的高度尺寸。

在一些实例中，(例如，完全)使用晶体管与多个层级的薄膜晶体管形成的存储器结构，例如存储器结构700，可支持增大的存储器单元密度、增大的设计灵活性或这两者，以及其它益处。例如，配置有此类结构的存储器单元可从衬底延伸达较大尺寸，或根据更多制造层级或层延伸，这可提供更大分隔距离(例如，对于电介质分隔或其它电隔离)，例如相同层级或层的组件之间的分隔，或不同层级或层的组件之间的分隔，或这两者。此外，通过在存储器单元105中省略基于衬底的晶体管，例如存储器结构700的存储器结构可沿着z方向(例如，在相同衬底上或上方)重复，从而进一步为存储器阵列设计和密度提供灵活性。

图8A和8B提供根据本文所公开的实例的可支持薄膜随机存取存储器的存储器结构800的图示。图8A提供存储器结构800的第一对角视图，图8B提供存储器结构800的第二对角视图。出于说明性目的，存储器结构800的方面可参考坐标系801的x方向、y方向和z方向描述。在一些实例中，z方向可说明垂直于衬底表面(例如，xy平面中的表面、上面或上方可沉积其它材料的表面)的方向，其中在各种实例中，正z方向可指向衬底，或者正z方向可指向远离衬底的方向。在一些实例中，x方向可与(例如，存储器单元105的行的)行方向一致或被称为行方向，y方向可与(例如，存储器单元列的)列方向一致或被称为列方向。存储器结构800的图示包含意图电隔离的特定组件之间的物理间隔或分隔，但是此类间隔或分隔可包含诸如介电材料之类的一或多种材料或被其占用，为了说明清楚，材料已被省略。

存储器结构800示出具有可在衬底(例如，不具有基于衬底的晶体管或平面晶体管)上方形成且配置成存储一或多个逻辑状态的多个晶体管的存储器单元105的实例。在存储器结构800的实例中，此类晶体管可与z方向上的公共层或层级相关联(例如，包含在公共层或层级中、形成在公共层或层级内)，或处于在z方向上以其它方式不重叠的尺寸中。存储器结构800可与截面积(例如，在x方向和y方向上的跨距或范围、xy平面中的跨距或范围)或间距(例如，存储器单元105的阵列沿着x方向的重复距离、存储器单元105的阵列沿着y方向的重复距离)相关联。为了支持存储器单元105的阵列，存储器结构800的一或多个方面可沿着x方向重复或延伸以支持存储器单元105的行，并且存储器结构800的一或多个方面可沿着y方向重复或延伸以支持存储器单元的列。在一些实例中，存储器结构800的一或多个方面可沿着z方向重复，其可经实施以支持存储器单元105的阵列的另一部分或存储器单元105的另一(例如，单独)阵列(例如，存储器单元105的另一叠组)。在此类实例中，两个或更多个叠组(例如，邻近叠组)之间沿着z方向的组件相对定位可以调换(例如，跨xy平面成镜像对称)，使得沿着z方向邻近的叠组可以共享公共特征，例如公共位线130或135，以及其它特征。

存储器结构800可包含字线导体805(例如，字线120的一部分，其可沿着行方向从一个存储器单元105延伸到另一存储器单元105)，其可用于激活或选择由存储器结构800示出的存储器单元105。例如，激活与存储器结构800相关联的存储器单元105可提供对表示节点230(例如，节点导体830或其部分、A节点)的一或多个结构或表示节点235(例如，节点导体835或其部分、B节点)的一或多个结构或这两者的存取。节点导体830可经由位线导体810(例如，位线130的一部分，其可沿着列方向从一个存储器单元105延伸到另一存储器单元105)存取，并且节点导体835可经由位线导体815(例如，位线135的一部分，其可沿着列方向从一个存储器单元105延伸到另一存储器单元105)存取。节点导体830和节点导体835或其一或多个相应部分可沿着z方向(例如，朝向衬底、远离衬底)延伸，或者可与以其它方式沿着z方向延伸的一或多个其它导体耦合，这可提供与存储器结构800的公共层级的晶体管(例如，T2晶体管、T3晶体管、T5晶体管或T6晶体管的一或多个栅极部分或其组合)的各个耦合或互连。

存储器结构800可包含晶体管260-d(例如，T1晶体管)，其包含至少部分地由导柱820-a-1形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分825-a-1(例如，字线导体805的部分或区、具有在导柱820-a-1的高度尺寸内或与其重叠的高度尺寸的栅极导体)。栅极部分825-a-1可在y方向上通过栅极绝缘体与导柱820-a-1分隔开。

存储器结构800还可包含晶体管250-d(例如，T2晶体管)，其包含至少部分地由导柱820-a-2形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分825-a-2(例如，节点导体835的部分或区、节点导体835的导体837或经由导体836与节点导体835耦合且沿着y方向延伸的导体837的部分或区、具有与导柱820-a-2的高度尺寸重叠的高度尺寸的栅极导体)。栅极部分825-a-2可在x方向上通过栅极绝缘体与导柱820-a-2分隔开。

存储器结构800还可包含晶体管240-d(例如，T5晶体管)，其包含至少部分地由导柱820-a-5形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分825-a-5(例如，节点导体835的部分或区、经由导体836与节点导体835耦合且沿着y方向延伸的导体837的部分或区、具有与导柱820-a-5的高度尺寸重叠的高度尺寸的栅极导体)。栅极部分825-a-5可在x方向上通过栅极绝缘体与导柱820-a-5分隔开。

在存储器结构800的实例中，晶体管240-d、250-d和260-d中的每一个可经由节点导体830(例如，与导柱820-a-1、导柱820-a-2和导柱820-a-5的底端物理或电接触的导体、电极)彼此耦合。在一些实例中，导柱820-a-1、导柱820-a-2和导柱820-a-5中的每一个可在相同方向(例如，正z方向)上从节点导体830延伸，这可包含也可不包含从节点导体830的公共表面(例如，顶表面)延伸。

晶体管260-d可与位线导体810(例如，与导柱820-a-1的顶端物理或电接触)耦合。晶体管250-d可经由导体840(例如与导柱820-a-2的顶端物理或电接触，)与电压源280耦合，所述导体840可以是节点285的实例或以其它方式与其耦合，并且可沿着x方向(例如，行方向)从一个存储器单元105延伸到另一存储器单元105。晶体管240-d可经由导体850(例如，与导柱820-a-5的顶端接触)与电压源270耦合，所述导体850可以是节点275的实例或以其它方式与其耦合，并且可沿着y方向(例如，列方向)从一个存储器单元105延伸到另一存储器单元105。

存储器结构800还可包含晶体管265-d(例如，T4晶体管)，其包含至少部分地由导柱820-a-4形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分825-a-4(例如，字线导体805的部分或区、具有在导柱820-a-4的高度尺寸内或与其重叠的高度尺寸的栅极导体)。栅极部分825-a-4可在y方向上通过栅极绝缘体与导柱820-a-4分隔开。

存储器结构800还可包含晶体管255-d(例如，T3晶体管)，其包含至少部分地由导柱820-a-3形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分825-a-3(例如，节点导体830的部分或区、经由导体831与节点导体830耦合且沿着y方向延伸的导体832的部分或区、具有与导柱820-a-3的高度尺寸重叠的高度尺寸的栅极导体)。栅极部分825-a-3可在x方向上通过栅极绝缘体与导柱820-a-3分隔开。

存储器结构800还可包含晶体管245-d(例如，T6晶体管)，其包含至少部分地由导柱820-a-6形成的沟道部分(例如，竖直沟道)和可用于激活沟道部分的栅极部分825-a-6(例如，节点导体830的部分或区、经由导体831与节点导体830耦合且沿着y方向延伸的导体832的部分或区、具有与导柱820-a-6的高度尺寸重叠的高度尺寸的栅极导体)。栅极部分825-a-6可在x方向上通过栅极绝缘体与导柱820-a-6分隔开。

在存储器结构800的实例中，晶体管245-d、255-d和265-d中的每一个可经由节点导体835(例如，与导柱820-a-3、导柱820-a-4和导柱820-a-6的底端物理或电接触的导体、电极)彼此耦合。在一些实例中，导柱820-a-3、导柱820-a-4和导柱820-a-6中的每一个可在相同方向(例如，正z方向)上从节点导体835延伸，这可包含也可不包含从节点导体835的公共表面(例如，顶表面)延伸。

晶体管265-d可与位线导体815(例如，与导柱820-a-4的顶端物理或电接触)耦合。晶体管255-d可经由导体840(例如，与导柱820-a-3的顶端物理或电接触)与电压源280耦合。晶体管245-d可经由导体850(例如，与导柱820-a-5的顶端接触)与电压源270耦合。

存储器结构800示出可支持具有单个层或层级的薄膜晶体管(例如，竖直晶体管)的存储器单元105的结构的实例，其中存储器单元105中的每一个晶体管具有至少部分地由导柱820-a形成的沟道部分，所述导柱820-a至少部分地沿着z方向与存储器单元105中的每一个其它导柱820-a重叠。每个晶体管还可包含通过栅极电介质与沟道部分物理地分隔开且至少部分地由对应层级或对应导柱高度内的导体或导体部分形成的栅极部分。

在一些实例中，给定行(例如，晶体管的行、导柱820-a的行、沿着行方向的晶体管结构)的晶体管可与不同配置或功能相关联。例如，在存储器结构800中，第一组的晶体管(例如，晶体管250-d和245-d、具有第一沟道类型的第一交叉耦合的晶体管对)可配置成至少部分地基于第一电压源(例如，电压源270)锁存逻辑状态，第二组的晶体管(例如，晶体管250-d和255-d、具有第二沟道类型的第二交叉耦合的晶体管对)可配置成至少部分地基于第二电压源(例如，电压源280)锁存逻辑状态，第三组的晶体管(例如，晶体管260-d和265-d、单元选择晶体管)可配置成存取存储器结构800的存储器单元105(例如，以耦合节点导体830和节点导体835与感测组件)。

在一些实例中，给定组或行的晶体管可配置有相同沟道类型。例如，第一组或行的晶体管可配置有p型沟道，第二组或行的晶体管可配置有n型沟道，第三组或行的晶体管可配置有n型沟道。尽管存储器结构800示出晶体管250-d和255-d定位在晶体管的中间行(例如，第二行，沿着y方向在包含晶体管240-d和245-d的第一行和包含晶体管260-d和265-d的第三行之间)中的实例，但是在其它实例中，晶体管240-d和245-d可定位在晶体管的中间行中(例如，第二行，在包含晶体管250-d和255-d的第一行和包含晶体管260-d和265-d的第三行之间)。换句话说，在一些实例中，晶体管行或组的相对定位(例如，相对于晶体管260-d和265-d的次序)可以调换(例如，颠倒)。

在各种实例中，组或行的绝对高度(例如，导柱820在z方向上的长度或尺寸)可相同，或者组或行的绝对高度可不同，这可支持为特定电特性调节相应晶体管。此外，在一些实例中，导柱820-a-1和820-a-4的绝对高度可大于导柱820-a-2、820-a-3、820-a-5和820-a-6的绝对高度，这可促进在导体840和850上方布设位线导体810和815。

存储器结构800的导柱820可包含用于支持本文所述的功能的各种材料或材料部分。例如，当晶体管250-d、255-d、260-d和265-d配置为n型晶体管时，相关联导柱820-a中的每一个可包含至少一p型半导体部分，或者可包含n型半导体、p型半导体和n型半导体的堆叠(例如，在z方向上)(例如，呈竖直NPN布置)，以及其它组成材料或布置。当晶体管240-d和245-d配置为p型晶体管时，相关联导柱820-a中的每一个可包含至少一n型半导体部分，或者可包含p型半导体、n型半导体和p型半导体的堆叠(例如，在z方向上)(例如，呈竖直PNP布置)，以及其它组成材料或布置。

导柱820可根据各种技术形成。在一些实例中，一或多个层或(例如，掺杂半导体材料的)层堆叠可沉积在衬底上或上方，并且经沉积层的位于相应导柱820之间(例如，沿着x方向、沿着y方向)的部分可经蚀刻或开槽以形成导柱820。另外或替代地，在一些实例中，孔或沟槽可蚀刻穿过材料(例如，在z方向上、穿过介电材料、穿过栅极介电材料)，并且导柱820的材料可沉积在蚀刻的孔或沟槽中。在各种实例中，导柱820中的一或多个可包含电极或在掺杂半导体部分和与导柱820物理或电接触(例如，沿着z方向在导柱820的一端或两端处)的另一组件之间的其它介接材料部分。

在一些实例中，相邻晶体管的导柱820或其子组件可沿着特定方向排列以支持或促进各种操作或互连。例如，在晶体管240-d和250-d的沟道部分可基于公共导体或共平面导体(例如，导体837的栅极部分825-a-2和栅极部分825-a-5，它们可为沿着z方向延伸的节点导体835的一部分)操作时，至少导柱820-a-2的一面和导柱820-a-5的一面(例如，相应面指向正x方向)可对准或重合(例如，共平面)以促进相对于对应栅极部分(例如，跨栅极电介质，未示出)的共同或类似的相对定位或分隔。更一般来说，导柱820(例如，在z方向上导柱820的公共层或层级的导柱、跨导柱820的不同层或层级)可沿着x方向(例如，行方向)、沿着y方向(例如，列方向)或沿着这两个方向排列，这可促进不同制造操作(例如，开槽操作、蚀刻操作、沉积操作、排列操作)。

尽管存储器结构800示出各自具有单个导柱820的晶体管，但是所描述和说明的技术可被修改为针对给定晶体管包含多个导柱820。此外，导柱820的不同层级或层的晶体管可针对每个晶体管包含相同数量的导柱820(例如，可操作导柱)或不同数量的导柱820。此外，存储器结构800可包含虚设导柱或以其它方式与其相关联，所述虚设导柱可以不配置成由任何栅极导体激活。在此类实例中，虚设导柱可具有也可不具有与层级或层中的其它导柱相同的高度尺寸。

在一些实例中，(例如，完全)使用晶体管与单个层级的薄膜晶体管形成的存储器结构，例如存储器结构800，可支持增大的设计灵活性、减小的制造复杂性、减小的可变性或其组合，以及其它益处。例如，通过在存储器单元105中省略基于衬底的晶体管，例如存储器结构800的存储器结构可沿着z方向(例如，在相同衬底上或上方)重复，从而为存储器阵列设计和密度提供增大的灵活性。此外，通过由单个层级的晶体管形成存储器单元105，在一些方面中可以简化子组件互连。此外，通过采用更少的制造操作(例如，与构建相同存储器单元的晶体管的多个层或层级相关联)，可以减小物理或操作可变性(例如，通过为存储器单元的共享组件利用共同的制造操作，通过减少一堆可能会将材料或表面不规则从一个层或层级投射到下一层或层级的制造操作)。

图9示出根据本文所公开的实例的流程图，示出了支持薄膜晶体管随机存取存储器的方法900。方法900的操作可通过制造系统或与制造系统相关联的一个或多个控制器实施。在一些实例中，一或多个控制器可执行一组指令，以控制制造系统的功能元件执行所描述的功能。另外或替代地，一或多个控制器可使用专用硬件执行所描述的功能的各方面。

在905处，方法可包含形成包含配置成存储逻辑状态的多个晶体管的存储器单元。在一些实例中，形成存储器单元可包含在相对于衬底的第一层级中形成第一组晶体管，所述第一组晶体管配置成至少部分地基于第一电压源锁存逻辑状态。在一些实例中，形成存储器单元可包含在相对于衬底的第二层级中形成第二组晶体管，所述第二组晶体管配置成至少部分地基于第二电压源锁存逻辑状态。在一些实例中，形成存储器单元可包含在相对于衬底的第三层级中形成第三组晶体管，所述第三组晶体管配置成存取存储器单元。操作905可根据本文所公开的实例和技术执行，包含参考图7A和7B的存储器结构700描述的一或多个方面。

在一些实例中，本文所述的设备可执行一或多种方法，例如方法900。所述设备可包含用于形成包含配置成存储逻辑状态的多个晶体管的存储器单元的特征、电路系统、逻辑、构件、或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)。在一些实例中，形成存储器单元可包含用于在相对于衬底的第一层级中形成第一组晶体管的特征、电路系统、逻辑、构件或指令，所述第一组晶体管配置成至少部分地基于第一电压源锁存逻辑状态。在一些实例中，形成存储器单元可包含用于在相对于衬底的第二层级中形成第二组晶体管的特征、电路系统、逻辑、构件或指令，所述第二组晶体管配置成至少部分地基于第二电压源锁存逻辑状态。在一些实例中，形成存储器单元可包含用于在相对于衬底的第三层级中形成第三组晶体管的特征、电路系统、逻辑、构件或指令，所述第三组晶体管配置成存取存储器单元。

图10示出根据本文所公开的实例的流程图，示出了支持薄膜晶体管随机存取存储器的方法1000。方法1000的操作可通过制造系统或与制造系统相关联的一个或多个控制器实施。在一些实例中，一或多个控制器可执行一组指令，以控制制造系统的功能元件执行所描述的功能。另外或替代地，一或多个控制器可使用专用硬件执行所描述的功能的各方面。

在1005处，方法可包含形成存储器阵列的存储器单元。

在一些实例中，形成存储器单元可包含在相对于衬底的第一层级中形成第一晶体管(例如，晶体管260、T1晶体管)，所述第一晶体管包含与第一存取线(例如，字线120)耦合的第一栅极部分及耦合在第二存取线(例如，位线130)和存储器单元的第一节点(例如，节点230、A节点)之间的第一沟道部分。在一些实例中，形成存储器单元可包含在相对于衬底的第二层级中形成第二晶体管(例如，晶体管250、T2晶体管)，所述第二晶体管包含与存储器单元的第二节点(例如，节点235、B节点)耦合的第二栅极部分及耦合在第一节点和存储器单元的第三节点(例如，节点285、地节点、源极电压节点)之间的第二沟道部分。

在一些实例中，形成存储器单元可包含在相对于衬底的第二层级中形成第三晶体管(例如，晶体管255、T3晶体管)，所述第三晶体管包含与第一节点耦合的第三栅极部分及耦合在第三节点和第二节点之间的第三沟道部分。在一些实例中，形成存储器单元可包含在相对于衬底的第一层级中形成第四晶体管(例如，晶体管265、T4晶体管)，所述第四晶体管包含与第一存取线耦合的第四栅极部分及耦合在第二节点和第三存取线(例如，位线135)之间的第四沟道部分。

在一些实例中，形成存储器单元可包含在相对于衬底的第三层级中形成第五晶体管(例如，晶体管240、T5晶体管)，所述第五晶体管包含与第二节点耦合的第五栅极部分及耦合在第一节点和存储器单元的第四节点(例如，节点275、正电压节点、漏极电压节点)之间的第五沟道部分。在一些实例中，形成存储器单元可包含在相对于衬底的第三层级中形成第六晶体管(例如，晶体管245、T6晶体管)，所述第六晶体管包含与第一节点耦合的第六栅极部分及耦合在第二节点和第四节点之间的第六沟道部分。

操作1005可根据本文所公开的实例和技术执行，包含参考图7A和7B的存储器结构700描述的一或多个方面。

在一些实例中，本文所述的设备可执行一或多种方法，例如方法1000。所述设备可包含用于形成存储器阵列的存储器单元的特征、电路系统、逻辑、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)。

在一些实例中，形成存储器单元可包含用于在相对于衬底的第一层级中形成第一晶体管的特征、电路系统、逻辑、构件或指令，所述第一晶体管包含与第一存取线耦合的第一栅极部分及耦合在第二存取线和存储器单元的第一节点之间的第一沟道部分。在一些实例中，形成存储器单元可包含用于在相对于衬底的第二层级中形成第二晶体管的特征、电路系统、逻辑、构件或指令，所述第二晶体管包含与存储器单元的第二节点耦合的第二栅极部分及耦合在第一节点和存储器单元的第三节点之间的第二沟道部分。

在一些实例中，形成存储器单元可包含用于在相对于衬底的第二层级中形成第三晶体管的特征、电路系统、逻辑、构件或指令，所述第三晶体管包含与第一节点耦合的第三栅极部分及耦合在第三节点和第二节点之间的第三沟道部分。在一些实例中，形成存储器单元可包含用于在相对于衬底的第一层级中形成第四晶体管的特征、电路系统、逻辑、构件或指令，所述第四晶体管包含与第一存取线耦合的第四栅极部分及耦合在第二节点和第三存取线之间的第四沟道部分。

在一些实例中，形成存储器单元可包含用于在相对于衬底的第三层级中形成第五晶体管的特征、电路系统、逻辑、构件或指令，所述第五晶体管包含与第二节点耦合的第五栅极部分及耦合在第一节点和存储器单元的第四节点之间的第五沟道部分。在一些实例中，形成存储器单元可包含用于在相对于衬底的第三层级中形成第六晶体管的特征、电路系统、逻辑、构件或指令，所述第六晶体管包含与第一节点耦合的第六栅极部分及耦合在第二节点和第四节点之间的第六沟道部分。

应注意，本文中所描述的方法是可能的实施方案，且操作和步骤可重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自方法中的两个或大于两个的部分。

描述一种设备。所述设备可包含存储器单元，其具有配置成存储逻辑状态的多个晶体管。所述多个晶体管可包含与相对于衬底的第一层级相关联的第一组晶体管，并且所述第一组晶体管可配置成用于至少部分地基于第一电压源锁存逻辑状态。所述多个晶体管还可包含与相对于衬底的第二层级相关联的第二组晶体管，并且所述第二组晶体管可配置成用于至少部分地基于第二电压源锁存逻辑状态。所述多个晶体管还可包含与相对于衬底的第三层级相关联的第三组晶体管，并且所述第三组晶体管可配置成用于存取存储器单元。

在所述设备的一些实例中，第一组中的每个晶体管可包含相应沟道部分，其至少部分地由在从衬底出发的方向上延伸(例如，沿着非平行于衬底的方向延伸)且在第一层级内的相应第一导柱形成。在所述设备的一些实例中，第二组中的每个晶体管可包含相应沟道部分，其至少部分地由在从衬底出发的方向上延伸且在第二层级内的相应第二导柱形成。在所述设备的一些实例中，第三组中的每个晶体管可包含相应沟道部分，其至少部分地由在从衬底出发的方向上延伸且在第三层级内的相应第三导柱形成。

在所述设备的一些实例中，相应第一导柱可与在相对于衬底的方向上的第一高度相关联，并且相应第二导柱可与在相对于衬底的方向上的不同于第一高度的第二高度相关联。在所述设备的一些实例中，相应第一导柱和相应第二导柱可与在相对于衬底的方向上的相同高度相关联。

在所述设备的一些实例中，第一组中的每个晶体管可配置有第一沟道类型，并且第二组中的每个晶体管可配置有不同于第一沟道类型的第二沟道类型。在所述设备的一些实例中，第三组中的每个晶体管可配置有第二沟道类型。在所述设备的一些实例中，第二层级可(例如，物理地、结构地)位于第一层级和第三层级之间。

在所述设备的一些实例中，第一组晶体管可包含与第一电压源耦合且具有第一沟道类型的第一交叉耦合的晶体管对，第二组晶体管可包含与第二电压源耦合且具有不同于第一沟道类型的第二沟道类型的第二交叉耦合的晶体管对。

所述设备的一些实例可进一步包含：第一导体，其耦合在第一交叉耦合的晶体管对中的第一晶体管的沟道部分和第二交叉耦合的晶体管对中的第一晶体管的沟道部分之间；及第二导体，其耦合在第一交叉耦合的晶体管对中的第二晶体管的沟道部分和第二交叉耦合的晶体管对中的第二晶体管的沟道部分之间。在所述设备的一些实例中，第一导体可与第一交叉耦合的晶体管对中的第二晶体管的栅极部分耦合，并与第二交叉耦合的晶体管对中的第二晶体管的栅极部分耦合。在所述设备的一些实例中，第二导体可与第一交叉耦合的晶体管对中的第一晶体管的栅极部分耦合，并与第二交叉耦合的晶体管对中的第一晶体管的栅极部分耦合。

在所述设备的一些实例中，第一交叉耦合的晶体管对可配置成耦合第一导体或第二导体中的一个与第一电压源，第二交叉耦合的晶体管对可配置成耦合第一导体或第二导体中的另一个与第二电压源。在所述设备的一些实例中，第一导体和第二导体可各自包含延伸穿过第二层级的相应部分。在所述设备的一些实例中，第三组晶体管可用于耦合第一导体和第二导体与感测组件。

在所述设备的一些实例中，第三组晶体管可包含：第三组晶体管中的配置成至少部分地基于选择电压而耦合第一导体与第一位线的第一晶体管，及第三组晶体管中的配置成至少部分地基于选择电压而耦合第二导体与第二位线的第二晶体管。

在所述设备的一些实例中，第二组中的每个晶体管可包含配置成经由位于第一层级和第二层级之间的导体与第二电压源耦合的相应沟道部分。

在所述设备的一些实例中，第一组中的每个晶体管可包含配置成经由位于第一层级和衬底之间的导体与第一电压源耦合的相应沟道部分。

描述另一设备。所述设备可包含存储器单元。存储器单元可包含第一晶体管，其包含与第一存取线耦合的第一栅极部分及耦合在第二存取线和存储器单元的第一节点之间的第一沟道部分。第一沟道部分可包含在衬底上方的第一层级中的第一导柱。存储器单元还可包含第二晶体管，其包含与存储器单元的第二节点耦合的第二栅极部分及耦合在第一节点和存储器单元的第三节点之间的第二沟道部分。第二沟道部分可包含在衬底上方的第二层级中的第二导柱。

在所述设备的一些实例中，存储器单元可包含第三晶体管，其包含与第一节点耦合的第三栅极部分及耦合在第三节点和第二节点之间的第三沟道部分。第三沟道部分可包含在衬底上方的第二层级中的第三导柱。在所述设备的一些实例中，存储器单元可包含第四晶体管，其包含与第一存取线耦合的第四栅极部分及耦合在第二节点和第三存取线之间的第四沟道部分。第四沟道部分可包含在衬底上方的第一层级中的第四导柱。

在所述设备的一些实例中，存储器单元可包含第五晶体管，其包含与第二节点耦合的第五栅极部分及耦合在第一节点和存储器单元的第四节点之间的第五沟道部分。第五沟道部分可包含在衬底上方的第三层级中的第五导柱。在所述设备的一些实例中，存储器单元可包含第六晶体管，其包含与第一节点耦合的第六栅极部分及耦合在第二节点和第四节点之间的第六沟道部分。第六沟道部分可包含在衬底上方的第三层级中的第六导柱。

在所述设备的一些实例中，第一存取线可包含第一层级中的一或多个导体。在所述设备的一些实例中，第二存取线和第三存取线可各自包含在衬底上方的第四层级中的一或多个导体。

在所述设备的一些实例中，第三节点可包含在位于第二层级和第三层级之间的第五层级中的导体。在所述设备的一些实例中，第四节点可包含在位于第三层级和衬底之间的第六层级中的导体。在所述设备的一些实例中，第三节点可配置成与地电压源耦合，且第四节点可配置成与正电压源耦合。

在所述设备的一些实例中，第一晶体管、第二晶体管、第三晶体管和第四晶体管中的每一个可配置为n型晶体管，且第五晶体管和第六晶体管中的每一个可配置为p型晶体管。

可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。例如，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所述信号可表示信号总线，其中总线可具有多种位宽度。

术语“电子连通”、“导电接触”、“连接”和“耦合”可以指组件之间支持信号在组件之间流动的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么组件被视为彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含例如开关、晶体管或其它组件等中间组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管等一或多个中间组件中断所连接组件之间的信号流动一段时间。

术语“耦合”(例如，在指代操作或动作时)是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传送，在闭路关系中，信号可通过导电路径在组件之间传送。当例如控制器的一组件将其它组件耦合在一起时，那么所述组件引发允许信号通过导电路径在所述其它组件之间流动的改变，所述导电路径先前不允许信号流动。

术语“隔离”是指信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在断路，那么它们彼此隔离。例如，由定位在两个组件之间的开关间隔开的组件在开关断开时彼此隔离。当控制器将两个组件彼此隔离时，控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。

本文所使用的术语“层”或“层级”是指几何结构(例如，相对于衬底)的层或片。每一层或层级可具有三个尺寸(例如，高度、宽度和深度)，并且可覆盖表面的至少一部分。例如，层或层级可以是有两个尺寸大于第三个尺寸的三维结构，例如薄膜。层或层级可包含不同元件、组件和/或材料。在一些实例中，一个层或层级可以由两个或更多个子层或子层级构成。

本文中所论述的包含存储器阵列的装置可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些实例中，衬底是半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOS)，或另一衬底上的半导体材料的外延层。可通过使用包含(但不限于)磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。

本文所论述的开关组件或晶体管可表示场效应晶体管(FET)，并且包括包含源极、漏极和栅极的三端装置，其中沟道部分可以指装置中电耦合源极和漏极的部分(例如，耦合在源极和漏极之间，可用于形成或启用源极和漏极之间的导电路径)。端子可通过导电材料(例如金属)连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂(例如简并)半导体区。源极与漏极可由轻掺杂的半导体区或沟道间隔开。如果沟道是n型(即，大部分载体为电子)，那么FET可被称作n型FET。如果沟道是p型(即，大部分载体为空穴)，那么FET可被称作p型FET。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。例如，将正电压或负电压分别施加到n型FET或p型FET可导致沟道部分变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“断开”或“撤销激活”。

本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示例性”是指“充当实例、例子或说明”，且不比其它实例“优选”或“有利”。详细描述包含特定细节，以便提供对所描述技术的理解。然而，这些技术可在没有这些特定细节的情况下实践。在一些例子中，以框图的形式展示众所周知的结构和装置以免混淆所描述实例的概念。

在附图中，类似组件或特征可以具有相同参考标记。此外，可通过在参考标记之后跟着长划线及区分类似组件的第二标记来区分为相同类型的各种组件。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一个，而与第二参考标记无关。

本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么可以将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体来传输。其它实例及实施方案在本公开及所附权利要求书的范围内。例如，由于软件的本质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。

例如，结合本文中的公开内容所描述的各种说明性块和模块可与经设计以执行本文所述的功能的以下组件一起实施或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其任何组合。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它此类配置)。

如本文中(包含在权利要求书中)所使用，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”的短语结尾的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。并且，如本文中所使用，短语“基于”不应被理解为提及一组封闭条件。例如，在不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。

提供本文中的描述使得所属领域的技术人员能够进行或使用本公开。所属领域技术人员将清楚对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的范围。因此，本发明不限于本文中所描述的实例和设计，而是被赋予与本文中所公开的原理和新颖特征一致的最宽范围。

Claims (25)

1.一种设备，其包括：

存储器单元，其包括配置成存储逻辑状态的多个晶体管，所述多个晶体管包括：

与相对于衬底的第一层级相关联的第一组晶体管，所述第一组晶体管配置成至少部分地基于第一电压源锁存所述逻辑状态；

与相对于所述衬底的第二层级相关联的第二组晶体管，所述第二组晶体管配置成至少部分地基于第二电压源锁存所述逻辑状态；以及

与相对于所述衬底的第三层级相关联的第三组晶体管，所述第三组晶体管配置成存取所述存储器单元。

2.根据权利要求1所述的设备，其中：

所述第一组中的每个晶体管包括至少部分地由在从所述衬底出发的方向上延伸且在所述第一层级内的相应第一导柱形成的相应沟道部分；

所述第二组中的每个晶体管包括至少部分地由在从所述衬底出发的所述方向上延伸且在所述第二层级内的相应第二导柱形成的相应沟道部分；且

所述第三组中的每个晶体管包括至少部分地由在从所述衬底出发的所述方向上延伸且在所述第三层级内的相应第三导柱形成的相应沟道部分。

3.根据权利要求2所述的设备，其中所述相应第一导柱与在相对于所述衬底的所述方向上的第一高度相关联，所述相应第二导柱与不同于所述第一高度的在相对于所述衬底的所述方向上的第二高度相关联。

4.根据权利要求2所述的设备，其中所述相应第一导柱和所述相应第二导柱与在相对于所述衬底的所述方向上的相同高度相关联。

5.根据权利要求1所述的设备，其中：

所述第一组中的每个晶体管配置成使用第一沟道类型；且

所述第二组中的每个晶体管配置成使用不同于所述第一沟道类型的第二沟道类型。

6.根据权利要求5所述的设备，其中所述第三组中的每个晶体管配置成使用所述第二沟道类型。

7.根据权利要求6所述的设备，其中所述第二层级在所述第一层级和所述第三层级之间。

8.根据权利要求1所述的设备，其中：

所述第一组晶体管包括与所述第一电压源耦合且具有第一沟道类型的第一交叉耦合的晶体管对；且

所述第二组晶体管包括与所述第二电压源耦合且具有不同于所述第一沟道类型的第二沟道类型的第二交叉耦合的晶体管对。

9.根据权利要求8所述的设备，其进一步包括：

第一导体，其耦合在所述第一交叉耦合的晶体管对中的第一晶体管的沟道部分和所述第二交叉耦合的晶体管对中的第一晶体管的沟道部分之间；以及

第二导体，其耦合在所述第一交叉耦合的晶体管对中的第二晶体管的沟道部分和所述第二交叉耦合的晶体管对中的第二晶体管的沟道部分之间。

10.根据权利要求9所述的设备，其中：

所述第一导体与所述第一交叉耦合的晶体管对中的所述第二晶体管的栅极部分耦合，并与所述第二交叉耦合的晶体管对中的所述第二晶体管的栅极部分耦合；且

所述第二导体与所述第一交叉耦合的晶体管对中的所述第一晶体管的栅极部分耦合，并与所述第二交叉耦合的晶体管对中的所述第一晶体管的栅极部分耦合。

11.根据权利要求9所述的设备，其中：

所述第一交叉耦合的晶体管对配置成耦合所述第一导体或所述第二导体中的一个与所述第一电压源；且

所述第二交叉耦合的晶体管对配置成耦合所述第一导体或所述第二导体中的另一个与所述第二电压源。

12.根据权利要求9所述的设备，其中所述第一导体和所述第二导体各自包括延伸穿过所述第二层级的相应部分。

13.根据权利要求9所述的设备，其中所述第三组晶体管能够用于耦合所述第一导体和所述第二导体与感测组件。

14.根据权利要求13所述的设备，其中所述第三组晶体管包括：

所述第三组晶体管中的配置成至少部分地基于选择电压而耦合所述第一导体与第一位线的第一晶体管；以及

所述第三组晶体管中的配置成至少部分地基于所述选择电压而耦合所述第二导体与第二位线的第二晶体管。

15.根据权利要求1所述的设备，其中所述第二组中的每个晶体管包括相应沟道部分，其配置成经由位于所述第一层级和所述第二层级之间的导体与所述第二电压源耦合。

16.根据权利要求1所述的设备，其中所述第一组中的每个晶体管包括相应沟道部分，其配置成经由位于所述第一层级和所述衬底之间的导体与所述第一电压源耦合。

17.一种设备，其包括：

存储器单元，其包括：

第一晶体管，其包括与第一存取线耦合的第一栅极部分及耦合在第二存取线和所述存储器单元的第一节点之间的第一沟道部分，所述第一沟道部分包括在衬底上方的第一层级中的第一导柱；

第二晶体管，其包括与所述存储器单元的第二节点耦合的第二栅极部分及耦合在所述第一节点和所述存储器单元的第三节点之间的第二沟道部分，所述第二沟道部分包括在所述衬底上方的第二层级中的第二导柱；

第三晶体管，其包括与所述第一节点耦合的第三栅极部分及耦合在所述第三节点和所述第二节点之间的第三沟道部分，所述第三沟道部分包括在所述衬底上方的所述第二层级中的第三导柱；

第四晶体管，其包括与所述第一存取线耦合的第四栅极部分及耦合在所述第二节点和第三存取线之间的第四沟道部分，所述第四沟道部分包括在所述衬底上方的所述第一层级中的第四导柱；

第五晶体管，其包括与所述第二节点耦合的第五栅极部分及耦合在所述第一节点和所述存储器单元的第四节点之间的第五沟道部分，所述第五沟道部分包括在所述衬底上方的第三层级中的第五导柱；以及

第六晶体管，其包括与所述第一节点耦合的第六栅极部分及耦合在所述第二节点和所述第四节点之间的第六沟道部分，所述第六沟道部分包括在所述衬底上方的所述第三层级中的第六导柱。

18.根据权利要求17所述的设备，其中所述第一存取线包括在所述第一层级中的一或多个导体。

19.根据权利要求17所述的设备，其中所述第二存取线和所述第三存取线各自包括在所述衬底上方的第四层级中的一或多个导体。

20.根据权利要求17所述的设备，其中所述第三节点包括在位于所述第二层级和所述第三层级之间的第五层级中的导体。

21.根据权利要求17所述的设备，其中所述第四节点包括在位于所述第三层级和所述衬底之间的第六层级中的导体。

22.根据权利要求17所述的设备，其中所述第三节点配置成与地电压源耦合，且所述第四节点配置成与正电压源耦合。

23.根据权利要求17所述的设备，其中所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管中的每一个被配置为n型晶体管，且所述第五晶体管和所述第六晶体管中的每一个被配置为p型晶体管。

24.一种方法，其包括：

形成包括配置成存储逻辑状态的多个晶体管的存储器单元，其中形成所述存储器单元包括：

在相对于衬底的第一层级中形成第一组晶体管，所述第一组晶体管配置成至少部分地基于第一电压源锁存所述逻辑状态；

在相对于所述衬底的第二层级中形成第二组晶体管，所述第二组晶体管配置成至少部分地基于第二电压源锁存所述逻辑状态；以及

在相对于所述衬底的第三层级中形成第三组晶体管，所述第三组晶体管配置成存取所述存储器单元。

25.一种方法，其包括：

形成存储器阵列的存储器单元，其中形成所述存储器单元包括：

在相对于衬底的第一层级中形成第一晶体管，所述第一晶体管包括与第一存取线耦合的第一栅极部分及耦合在第二存取线和所述存储器单元的第一节点之间的第一沟道部分；

在相对于所述衬底的第二层级中形成第二晶体管，所述第二晶体管包括与所述存储器单元的第二节点耦合的第二栅极部分及耦合在所述第一节点和所述存储器单元的第三节点之间的第二沟道部分；

在相对于所述衬底的所述第二层级中形成第三晶体管，所述第三晶体管包括与所述第一节点耦合的第三栅极部分及耦合在所述第三节点和所述第二节点之间的第三沟道部分；

在相对于所述衬底的所述第一层级中形成第四晶体管，所述第四晶体管包括与所述第一存取线耦合的第四栅极部分及耦合在所述第二节点和第三存取线之间的第四沟道部分；

在相对于所述衬底的第三层级中形成第五晶体管，所述第五晶体管包括与所述第二节点耦合的第五栅极部分及耦合在所述第一节点和所述存储器单元的第四节点之间的第五沟道部分；以及

在相对于所述衬底的所述第三层级中形成第六晶体管，所述第六晶体管包括与所述第一节点耦合的第六栅极部分及耦合在所述第二节点和所述第四节点之间的第六沟道部分。

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