TW201733120A - 具有平坦絕緣層的半導體元件 - Google Patents

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Abstract

一種半導體元件包括基板。平坦絕緣層配置在基板的上表面上。通道區配置在平坦絕緣層上方。閘電極配置在通道區上。半導體元件包括源極區和汲極區。每一源極區和汲極區配置在基板上且連接至通道區。平坦絕緣層的長度等於或大於通道區的長度，且平坦絕緣層包括具有不同介電常數的第一絕緣層和第二絕緣層。

Description

具有平坦絕緣層的半導體元件
本申請案根據35 U.S.C. §119主張在2015年12月16日於韓國智慧財產局申請的韓國專利申請案第10-2015-0179992號的優先權，所述韓國專利申請案的揭露內容併入本案供參考。
本發明的概念是有關於一種半導體元件，且特別是有關於一種具有平坦絕緣層的半導體元件。
半導體元件廣泛地使用於電子產業中。用於儲存資料的儲存元件、用於處理資料的處理器等可以包括半導體元件。半導體元件的三維結構允許在較小的元件中具有較大的容量。然而，當縮小三維半導體元件所包含的半導體組件的尺寸時會遇到限制。
依照本發明概念的一示例性實施例，半導體元件的漏電路徑（leakage path）長且寄生電容降低。
依照本發明概念的一示例性實施例，半導體元件的電流漏電降低且寄生電容降低。
依照本發明概念的一示例性實施例，半導體元件包括基板。平坦絕緣層配置在基板的上表面上。通道區配置在平坦絕緣層上方。閘電極配置在通道區上。半導體元件包括源極區和汲極區，每一源極區和汲極區配置在基板上且連接至通道區。平坦絕緣層的長度等於或大於通道區的長度，且平坦絕緣層包括具有不同介電常數的第一絕緣層和第二絕緣層。
依照本發明概念的一示例性實施例，半導體元件包括源極區和汲極區，每一源極區和汲極區在垂直於基板的上表面的方向上延伸。多個奈米片配置在基板上且與基板分離。多個奈米片配置在源極區和汲極區之間，且每一多個奈米片平行於基板的上表面。閘電極配置在源極區和汲極區之間以圍繞多個奈米片。平坦絕緣層配置在基板和多個奈米片之間。平坦絕緣層的長度大於每一多個奈米片的長度。平坦絕緣層包括第一絕緣層和第二絕緣層，第二絕緣層的介電常數大於第一絕緣層的介電常數。
依照本發明概念的一示例性實施例，半導體元件包括基板，基板包括突起部。突起部在第一方向上延伸。至少一奈米片配置在基板上。通道區形成在至少一奈米片中。平坦絕緣層配置在突起部和至少一奈米片之間。閘電極與至少一奈米片鄰接配置。半導體元件包括源極區和汲極區。每一源極區和汲極區配置在基板上，且每一源極區和汲極區連接至少一奈米片。平坦絕緣層包括具有不同介電常數的第一絕緣層和第二絕緣層，且至少部分的平坦絕緣層配置在源極區和突起部之間以及汲極區和突起部之間。
在下文中，將參照所附圖式針對本發明概念的示例性實施例說明如下。
圖1是依照本發明概念的一示例性實施例的半導體元件的平面圖。
請參照圖1，半導體元件10可包括多個鰭狀結構F（其為活性區）和多個閘電極130，閘電極130與鰭狀結構F交叉形成。多個鰭狀結構F可形成在垂直於基板的上表面（圖1中平面x-y）的方向上，基板包括半導體材料。多個鰭狀結構F可提供摻雜雜質的源極/汲極區。通道區可形成在源極/汲極區之間。源極/汲極區在圖中可稱為源極/汲極區S/D。
通道區可穿過閘電極130。閘電極130可圍繞通道區且與多個鰭狀結構F交叉形成。通道區可以包括在奈米片中，奈米片配置在源極/汲極區之間。在本發明概念的一示例性實施例中，奈米片的厚度可在1奈米至數十奈米的範圍內。奈米片可例如只有數個原子厚。
閘電極130可由導電材料形成，例如金屬、金屬矽化物、多晶矽等。閘絕緣層135和間隙壁140可配置在閘電極130的側面上。閘絕緣層135可圍繞通道區且與多個鰭狀結構F交叉形成。當閘電極130與鰭狀結構F接觸時，可在一方向上延伸（例如，圖1中的y軸方向）。在本發明概念的一示例性實施例中，閘電極130之間的空間間隔可在數十奈米的範圍內。
根據本發明概念的一示例性實施例，在半導體元件10中，閘絕緣層135可包括多層。在本發明概念的一示例性實施例中，閘絕緣層135可包括第一絕緣層和第二絕緣層，其可具有不同的介電常數。舉例而言，當第一絕緣層比第二絕緣層更靠近通道區時，第二絕緣層配置在第一絕緣層上，且第一絕緣層的介電常數可小於第二絕緣層的介電常數。
圖2是依照本發明概念的一示例性實施例的部分半導體元件的透視圖。
請參照圖2，根據本發明概念的一示例性實施例，半導體元件100可包括基板101、形成在基板上的源極區104和汲極區105以及與源極區104和汲極區105交叉形成的閘電極130。閘電極130可形成以圍繞配置在源極區104和汲極區105之間的通道區。此外，閘絕緣層135和間隙壁140可配置在閘電極130的側面上。閘絕緣層135亦可配置在閘電極130和通道區之間。
通道區可包含在奈米片中。奈米片可配置在源極區104和汲極區105之間。此外，奈米片（例如第三奈米片123）可配置在源極區104和汲極區105的下部中。奈米片123的厚度和高度可在1奈米至數十奈米的範圍內。
基板絕緣層103提供於基板101上，基板絕緣層103可配置以圍繞（例如，覆蓋）部分基板101。在本發明概念的一示例性實施例中，部分基板101可向上突出（例如，在Z方向上，如圖2所示）以連接至平坦絕緣層110、源極區104和汲極區105及/或其他組件。基板絕緣層103可配置以圍繞基板101的突出部分的側面。基板絕緣層103的上表面可與基板101共平面。
平坦絕緣層110可配置在基板101的上表面上（例如，基板101的突出部分的上表面上）。平坦絕緣層110可包括絕緣材料，例如氧化矽、氮化矽、氮氧化矽、或高介電常數材料。平坦絕緣層110的長度可大於形成於源極區104和汲極區105之間的通道區的長度。此外，剩餘犧牲層155可配置在平坦絕緣層110的兩側上。
剩餘犧牲層155可以是部分的犧牲層。犧牲層可用於平坦絕緣層110的形成，剩餘犧牲層155是在移除犧牲層的製程後留在基板101上的部分犧牲層。剩餘犧牲層155可包括未摻雜雜質的半導體材料，例如矽化鍺（SiGe）等。剩餘犧牲層155的長度可分別小於源極區104和汲極區105的長度。
在半導體元件100中，漏電路徑可形成在部分基板101中。當施加電壓至源極區104和汲極區105時，漏電路徑可形成在鄰接源極區104和汲極區105下部的部分基板101中。舉例而言，漏電路徑可形成在鄰接源極區104和汲極區105下表面的基板101的區域中。為了防止漏電路徑形成，可對部分基板101進行離子植入製程（ion implantation process）。當對基板101進行離子植入製程時，可能降低基板101上部的薄膜品質（film quality）。
在本發明概念的一示例性實施例中，平坦絕緣層110可形成在基板101的上表面上以降低通過漏電路徑的電流，而不降低基板101的薄膜品質。平坦絕緣層110的長度可等於或大於通道區的長度。平坦絕緣層110可增加鄰接基板101的上表面而形成之漏電路徑的長度。因此，可最小化通過漏電路徑的電流。
此外，平坦絕緣層110可降低發生在基板101中的寄生電容。當省略平坦絕緣層110時，剩餘犧牲層155可具有相對大的面積。因此，發生在基板101中的寄生電容可以是高的。當省略平坦絕緣層110時，剩餘犧牲層155的面積在圖2的平面x-y中可實質上等於源極區104和汲極區105的面積。在本發明概念的一示例性實施例中，寄生電容可藉由形成平坦絕緣層110而降低。這是因為平坦絕緣層110的形成降低源極區104和汲極區105下方的剩餘犧牲犧牲層155的面積。平坦絕緣層110佔據基板101以及源極區104和汲極區105之間的重疊面積，其他重疊面積則為剩餘犧牲層155所佔據。
圖3是圖2依照本發明概念的一示例性實施例的半導體元件沿著線1-1’的剖面圖。
請參照圖3，根據本發明概念的一示例性實施例，半導體元件100可包括形成在基板101上表面上的平坦絕緣層110和剩餘犧牲層155、形成在平坦絕緣層110上以提供通道區CH的多個奈米片120、以及圍繞通道區CH而形成的閘電極130。奈米片120可包括第一奈米片121、第二奈米片122以及第三奈米片123。閘絕緣層135可配置在閘電極130和通道區CH之間。間隙壁140可插入閘電極130以及源極區104和汲極區105之間。奈米片120的數量和配置並不限於圖3所示的排列。奈米片120的數量和配置可有多種變化。
通道區CH可配置在多個奈米片120內。多個奈米片120可形成在平坦絕緣層110上，且至少部分的多個奈米片120（例如，第一奈米片121和第二奈米片122）可配置在源極區104和汲極區105之間。在奈米片120中，通道區CH可包含在奈米片120之各一者的部分上，奈米片120與閘絕緣層135和閘電極130鄰接配置。因此，如圖3所示，在最下面的奈米片120中（例如，最接近基板101而配置的第三奈米片123中），通道區CH可僅配置在第三奈米片123的上部中。第三奈米片123的上部與閘電極130鄰接配置。
第三奈米片123的下部面對平坦絕緣層110，而第三奈米片123的上部面對閘絕緣層135和間隙壁140。第三奈米片123的下部可鄰接平坦絕緣層110。因此，通道區CH可能不配置在第三奈米片123的下部中。舉例而言，如圖3所示，第三奈米片123的下部不包括通道區CH。因此，藉由將平坦絕緣層110配置在第三奈米片123下方（例如，第三奈米片123和基板101之間），可最小化由半導體元件100降低的電容（例如，寄生電容）所造成對半導體元件100的電流特徵的影響。因此，根據本發明概念的一示例性實施例，半導體元件100的電流特徵可大於其他半導體元件的電流特徵。此外，半導體元件100的電流漏電可降低。
閘絕緣層135可包括多層，且在本發明概念的一示例性實施例中，閘絕緣層135可包括第一絕緣層和第二絕緣層。第一絕緣層和第二絕緣層可具有不同的介電常數。第二絕緣層的介電常數可高於第一絕緣層的介電常數。在此情況下，相較於第一絕緣層，第二絕緣層可更接近閘電極130而配置。舉例而言，相較於第二絕緣層，第一絕緣層可更接近通道區CH而配置。在相似的方法中，相較於具有相對高程度的介電常數之第二絕緣層，將具有相對低程度的介電常數的第一絕緣層更接近通道區CH而配置，並調整在相同高度的能帶作為障壁，可增加使用半導體元件100的記憶元件的特徵。舉例而言，可增加使用半導體元件100之記憶元件的速度和效率。
具有較高介電常數的第二絕緣層可包括氧化矽（SiO2 ）、氮化矽（Si3 N4 ）、氮氧化矽（SiON）、或高介電常數材料。高介電常數材料可例如是氧化鋁（Al2 O3 ）、氧化鉭（Ta2 O3 ）、氧化鈦（TiO2 ）、氧化釔（Y2 O3 ）、氧化鋯（ZrO2 ）、氧化鋯矽（ZrSix Oy ）、氧化鉿（HfO2 ）、氧化鉿矽（HfSix Oy ）、氧化鑭（La2 O3 ）、氧化鑭鋁（LaAlx Oy ）、氧化鑭鉿（LaHfx Oy ）、氧化鉿鋁（HfAlx Oy ）以及氧化鐠（Pr2 O3 ）的材料。
圖4A和圖4B分別是圖3中依照本發明概念的一示例性實施例所繪示的記憶元件的區域A和區域B的放大圖。
請參照圖4A，其是區域A的放大圖，平坦絕緣層110可包括第一絕緣層111和第二絕緣層112。第一絕緣層111可圍繞第二絕緣層112。舉例而言，第二絕緣層112可配置在第一絕緣層111內的孔穴中。第一絕緣層111可配置在奈米片120（例如，第三奈米片123）和基板101之間。在製造過程中，第一絕緣層111可在第二絕緣層112之前形成。在經過例如原子層沉積（atomic layer deposition，ALD）、化學氣相沉積（chemical vapor deposition，CVD）等製程形成第一絕緣層111之後，可用第二絕緣層112填滿第一絕緣層111內的孔穴。
請參照圖4B，其是區域B的放大圖，剩餘犧牲層155可配置在平坦絕緣層110的兩側（例如，兩相對側）上。由於第一絕緣層111配置以圍繞第二絕緣層112，剩餘犧牲層155可接觸第一絕緣層111，如圖4B所示。舉例而言，如圖3和圖4B所示，第一絕緣層111可配置在第二絕緣層112和剩餘犧牲層155之間，在平坦絕緣層110的兩相對側的每一者上配置剩餘犧牲層155。
平坦絕緣層110包括的第一絕緣層111和第二絕緣層112可與閘絕緣層135包括的第一絕緣層和第二絕緣層在相同的製程中形成。舉例而言，平坦絕緣層110和閘絕緣層135可經由單一製程形成。為了經由單一製程形成平坦絕緣層110和閘絕緣層135，平坦絕緣層110的厚度可等於閘絕緣層135的兩倍厚度或小於閘絕緣層135的兩倍厚度。在平坦絕緣層110的厚度大於閘絕緣層135的兩倍厚度的情況下，第一絕緣層111和第二絕緣層112可能未完全填滿平坦絕緣層110。在此情況下，平坦絕緣層110可更包括第三絕緣層（不同於第一絕緣層111和第二絕緣層112）以填滿基板101和奈米片120（例如，第三奈米片123）之間的間隙。
圖5是圖2中依照本發明概念的一示例性實施例所繪示的記憶元件沿著線2-2’的剖面圖。
請參照圖5，平坦絕緣層110和多個奈米片121至123（奈米片120）可配置在基板101上方。第三奈米片123可配置在平坦絕緣層110的上表面上，且第一奈米片121和第二奈米片122可與平坦絕緣層110分離。參照圖5所示，在本發明概念的一示例性實施例中，第一奈米片121和第二奈米片122可被閘絕緣層135和閘電極130圍繞。
多個奈米片120可在x軸方向上延伸。此外，至少部分奈米片120可鄰接於閘電極130，並使源極區104和汲極區105彼此連接。當施加預定程度的電壓至閘電極130時，通道區CH可於源極區104和汲極區105之間建立鄰接閘電極130的導電線。
多個奈米片120可包括通道區CH。此外，第一奈米片121和第二奈米片122包括的通道區CH可不同於第三奈米片123包括的通道區CH。在本發明概念的一示例性實施例中，鄰接閘電極130的第一奈米片121和第二奈米片122的區域可包括通道區CH。由於第三奈米片123的下表面在z軸的方向上鄰接於平坦絕緣層110，第三奈米片123在其下部中可能不包括通道區CH。
由於通道區CH並未提供在第三奈米片123的下部中，且未考慮存在於半導體元件100中的電容（例如，寄生電容），半導體元件100可能看似具有相對差的絕對電流特徵。
然而，由於平坦絕緣層110的存在，根據本發明概念的一示例性實施例，因為半導體元件100電容（例如，寄生電容）的降低，半導體元件100可具有優異的電流特徵。平坦絕緣層110可造成半導體元件100電容的降低，相應地，半導體元件100可具有優異的電流特徵。此外，半導體元件100的電流漏電可降低。
圖6是圖2中依照本發明概念的一示例性實施例所繪示的記憶元件沿著線3-3’的剖面圖。
請參照圖6，在沿著線3-3’的剖面中，未繪示閘電極130，而可繪示間隙壁140圍繞多個奈米片120的結構。在本發明概念的一示例性實施例中，間隙壁140可在y軸方向和z軸方向上圍繞第一奈米片121和第二奈米片122。第三奈米片123的下表面與平坦絕緣層110接觸。
至少部分多個奈米片120可穿過間隙壁140以連接至源極區104和汲極區105。請參照圖5和圖6，第一奈米片121和第二奈米片122的每一者的兩側（例如，兩相對側）可連接至源極區104和汲極區105。此外，第一奈米片121和第二奈米片122可被閘電極130、閘絕緣層135以及間隙壁140圍繞（例如，圍繞在第一奈米片121和第二奈米片122面對源極區104和汲極區105的每一側）。
圖7和圖8是依照本發明概念的示例性實施例的部分半導體元件的透視圖。
請參照圖7，根據本發明概念的一示例性實施例，半導體元件200可包括基板201、形成在基板201上的源極區204和汲極區205以及與源極區204和汲極區205交叉形成的閘電極230。如圖2的半導體元件100，閘絕緣層235和間隙壁240可形成在閘電極230的側面上。此外，部分基板201可向上突出以連接至源極區204和汲極區205。向上突出的部分基板201可被基板絕緣層203所圍繞。平坦絕緣層210可形成在基板201的上表面上。舉例而言，平坦絕緣層210可形成在基板201的突出部分的上表面上。
在圖7的半導體元件200中，剩餘犧牲層可能不配置在平坦絕緣層210的兩側上。在圖2的半導體元件100中，剩餘犧牲層155配置在半導體元件100的平坦絕緣層110的兩端。然而，由於用於形成平坦絕緣層110的製程中的犧牲層與用於形成平坦絕緣層210的製程中的犧牲層之間的物理性質差異，剩餘犧牲層可能不存在於半導體元件200中。
舉例而言，可藉由移除配置在第三奈米片123和基板101之間或第三奈米片223和基板201之間的犧牲層，接著以絕緣層填滿於因移除犧牲層造成的空間來形成平坦絕緣層110或210。犧牲層可包括相對於第三奈米片123或223具有預定蝕刻選擇性的材料，例如SiGe。當半導體元件200形成時，可增加犧牲層所含有的SiGe的鍺濃度。當鍺濃度增加時，可增加犧牲層的蝕刻速率。因此，可形成平坦絕緣層210而使結構中不具有剩餘犧牲層。
請參照圖8，根據本發明概念的一示例性實施例，半導體元件300可包括形成在基板301上的源極區304和汲極區305以及與鰭狀結構交叉的閘電極330。基板301向上突出的部分可被基板絕緣層303圍繞。閘絕緣層335和間隙壁340可形成在閘電極330的側面上。此外，平坦絕緣層310可配置在基板301上。
半導體元件300可包括剩餘犧牲層355。圖8的平坦絕緣層310的厚度可大於圖2和圖7的平坦絕緣層110和210的厚度。因此，平坦絕緣層310的內部結構可與平坦絕緣層110和210的內部結構不同。
圖9是圖8中所繪示的半導體元件300的區域C的放大圖。
請參照圖9，在半導體元件300中，平坦絕緣層310可包括第一絕緣層311、第二絕緣層312以及第三絕緣層313，其位在平坦絕緣層310的厚度大於平坦絕緣層110和210的厚度的結構中。第二絕緣層312的介電常數可大於第一絕緣層311的介電常數。
圖10至圖42是說明圖3中依照本發明概念的一示例性實施例所繪示的半導體元件的製造方法的圖式。
請參照圖10和圖11，多個半導體層121S至123S（半導體層120S）和多個犧牲層151S至153S（犧牲層150S）可交替堆疊在基板101上。多個半導體層120S可包括半導體材料，而多個犧牲層150S可包括相對於多個半導體層120S具有預定蝕刻選擇性的材料。在本發明概念的一示例性實施例中，多個半導體層120S可包括矽（Si），如基板101，多個犧牲層150S可包括SiGe。
多個半導體層120S和犧牲層150S的各自厚度可有多種變化。在本發明概念的一示例性實施例中，多個半導體層120S的厚度可小於多個犧牲層150S的厚度。此外，多個犧牲層150S中的最低層（例如，第三犧牲層153S）的厚度可分別小於第一犧牲層151S和第二犧牲層152S的厚度。第三犧牲層153S可在後續製程中被平坦絕緣層110取代。因此，第三犧牲層153S的厚度可分別小於第一犧牲層151S和第二犧牲層152S的厚度。在本發明概念的一示例性實施例中，第三犧牲層153S的厚度可實質上分別等於多個半導體層120S的厚度。
當多個犧牲層150S包括SiGe，各犧牲層150S所含有的鍺濃度可彼此不同。在本發明概念的一示例性實施例中，最低的第三犧牲層153S的鍺濃度可高於第一犧牲層151S和第二犧牲層152S的鍺濃度。因此，在後續選擇性地移除犧牲層150S的蝕刻製程中，移除第三犧牲層153S可較移除第一犧牲層151S和第二犧牲層152S快。
請參照圖12至圖14，鰭狀結構F可藉由移除部分多個半導體層120S和犧牲層150S而形成。圖13和圖14可以是圖12沿線I-I’和線II-II’的剖面圖。請參照圖13和圖14，鰭狀結構F可包括交替堆疊的多個半導體層121F至123F（半導體層120F）和犧牲層151F至153F（犧牲層150F）。
為了形成鰭狀結構F，至少部分基板101可從其上表面移除，且基板絕緣層103可配置在基板101上。在此情況下，基板絕緣層103的上表面可與基板101的上表面共平面。可適當地調整基板絕緣層103的厚度以防止基板絕緣層103覆蓋最低的第三犧牲層153F。
如圖1中所示，鰭狀結構F可在基板101上的特定方向上（例如，在x軸的方向上）延伸。鰭狀結構F可配置在預定空間間隔之間。在本發明概念的一示例性實施例中，鰭狀結構F之間的各別寬度和空間間隔在y軸方向上可在數十奈米的範圍內，例如分別約15奈米和約25奈米。在本發明概念的一示例性實施例中，鰭狀結構F中的每一多個半導體層120F的厚度可等於或小於10奈米。第一犧牲層151F和第二犧牲層152F的厚度可為約15奈米，而第三犧牲層153F的厚度可小於第一犧牲層151F和第二犧牲層152F的厚度。
請參照圖15，虛擬閘電極130a和第一間隙壁140a可形成在鰭狀結構F上。在本發明概念的一示例性實施例中，亦可在虛擬閘電極130a上形成覆蓋層。此外，可在虛擬閘電極130a和多個半導體層120F之間形成蝕刻終止層。其細節將參照圖16至圖18說明如下。圖16和圖17是圖15沿線I-I’和線II-II’的剖面圖。圖18是圖15依照本發明概念的一示例性實施例的半導體元件的透視圖。
請參照圖15至圖18，虛擬閘電極130a和第一間隙壁140a可形成以接觸鰭狀結構F。虛擬閘電極130a可由多晶矽等形成，而第一間隙壁140a可使用絕緣材料（例如SiO2 等）形成。
請參照圖19至圖21，藉由使用虛擬閘電極130a和第一間隙壁140a作為遮罩圖案的蝕刻製程，可移除至少部分多個半導體層120F和犧牲層150F以形成第一奈米片121、第二奈米片122以及第三奈米片123（奈米片120）。多個奈米片120可分別被虛擬閘電極130a和第一間隙壁140a所圍繞。第三奈米片123的長度可大於第一奈米片121和第二奈米片122的長度。奈米片120的長度在圖21中可沿x軸方向測量。
如圖19至圖21所示，第三奈米片123的部分上表面可從虛擬閘電極130a和第一間隙壁140a外露。外露的第三奈米片123可用於使用磊晶（epitaxy）製程以形成源極區104和汲極區105。
請參照圖22至圖24，可藉由移除暴露在虛擬閘電極130a和第一間隙壁140a側面上的部分第一犧牲層151和第二犧牲層152以形成間隙壁空間S。如圖23和圖24所示，移除至少部分第一犧牲層151和第二犧牲層152以形成間隙壁空間S。在此情況下，每一間隙壁空間S的深度可實質上等於第一間隙壁140a的厚度。舉例而言，每一間隙壁空間S的深度可為約10奈米。
請參照圖25至圖27，可藉由用絕緣材料填滿每一間隙壁空間S以形成第二間隙壁140b。每一第二間隙壁140b的厚度可實質上等於第一間隙壁140a的厚度。此外，第一間隙壁140a和第二間隙壁140b可提供作為圍繞隨後將形成的閘電極的間隙壁140。形成第二間隙壁140b的材料可與形成第一間隙壁140a的材料相同。在本發明概念的一示例性實施例中，第一間隙壁140a和第二間隙壁140b可包括SiO2 、Si3 N4 等。
請參照圖28至圖30，可使用選擇性磊晶生長（selective epitaxial growth，SEG）從第三奈米片123形成源極區104和汲極區105。源極區104和汲極區105可包括摻雜預定雜質的半導體材料。源極區104和汲極區105的上表面可與虛擬閘電極130a和第一間隙壁140a的上表面共平面。
接著，請參照圖31至圖33，可移除虛擬閘電極130a。基於虛擬閘電極130a相對於第一間隙壁140a以及源極區104和汲極區105的蝕刻選擇性，可選擇性地移除虛擬閘電極130a。藉由移除虛擬閘電極130a，第一奈米片121至第三奈米片123（奈米片120）和犧牲層151至153（犧牲層150）可從第一間隙壁140a之間的空間外露。
請參照圖34至圖36，可藉由選擇性地移除犧牲層151至153以形成第一水平開口h1和第二水平開口h2。如上所述，犧牲層151至153的材料可與奈米片120不同，例如是相對於奈米片120所包含的材料具有預定蝕刻選擇性的材料。在本發明概念的一示例性實施例中，奈米片120可包括半導體材料（例如Si），以提供半導體元件100的通道區，而犧牲層151至153可包括SiGe。為了選擇性地移除犧牲層151至153的暴露部分而不蝕刻奈米片120，可使用相對於Si而對SiGe具有顯著蝕刻選擇性的蝕刻液。舉例而言，可使用包括過氧化氫（H2 O2 ）、氟化氫（hydrofluoric acid，HF）及醋酸（acetic acid，CH3 COOH）的蝕刻液、包括氫氧化銨（ammonium hydroxide，NH4 OH）、過氧化氫（H2 O2 ）及去離子水（deionized water，H2 O）的蝕刻液以及包括過醋酸（peracetic acid）的蝕刻液或其組合來蝕刻犧牲層151至153。
犧牲層151至153所含有的鍺濃度可彼此不同。第三犧牲層153所含有的鍺濃度可高於第一犧牲層151和第二犧牲層152的鍺濃度。舉例而言，當只有選擇性地移除犧牲層151至153而奈米片120留在原位時，第三犧牲層153所含有的鍺濃度高於第一犧牲層151和第二犧牲層152的鍺濃度。因此，移除第三犧牲層153可較移除第一犧牲層151和第二犧牲層152快。
因此，藉由移除至少部分第三犧牲層153而形成之第一水平開口h1的長度（圖36中x軸的方向上）可大於藉由移除第一犧牲層151和第二犧牲層152而形成第二水平開口h2的長度。舉例而言，當第二水平開口h2在x軸方向上的長度在數十奈米的範圍內時，第一水平開口h1在x軸方向上的長度可比第二水平開口h2的長度大1奈米至數十奈米。舉例而言，當第二水平開口h2在x軸方向上的長度為約25奈米時，第一水平開口h1在x軸方向上的長度可比第二水平開口h2的長度大約3奈米至約40奈米。
在本發明概念的一示例性實施例中，第一水平開口h1在x軸方向上的長度可分別大於第一奈米片121和第二奈米片122在x軸方向上的長度。此外，在x軸方向上，剩餘犧牲層155（由未被移除的第三犧牲層153所提供）的長度可小於源極區104和汲極區105的長度。因此，由於施加至源極區104和汲極區105的電壓造成形成在基板101中的漏電路徑之長度增加，故可有效地抑制通過漏電路徑的電流傳輸。
請參照圖37至圖39，閘絕緣層135可形成在第一水平開口h1和第二水平開口h2內。形成在水平開口h1和水平開口h2內的閘絕緣層135可包括具有不同介電常數的第一絕緣材料和第二絕緣材料。舉例而言，閘絕緣層135可包括由第一絕緣材料形成的第一絕緣層和由第二絕緣材料形成的第二絕緣層，第二絕緣材料的介電常數大於第一絕緣材料的介電常數。相較於第二絕緣層，第一絕緣層可配置得更靠近第一間隙壁140a和奈米片120。因此，第一絕緣層可在第二絕緣層形成之前形成。
閘絕緣層135可經由例如原子層沉積（ALD）、化學氣相沉積（CVD）等製程形成。在第二絕緣層之前形成的第一絕緣層可相對靠近第一間隙壁140a和奈米片120等而配置。在本發明概念的一示例性實施例中，所形成之第一絕緣層的厚度可小於第二絕緣層的厚度。舉例而言，第一絕緣層的厚度可為約0.7奈米，而第二絕緣層的厚度可為約1.7奈米。閘絕緣層135的厚度可為約2.4奈米。
請參照圖38和圖39，第一水平開口h1可完全地被閘絕緣層135填滿。為了用閘絕緣層135填滿第一水平開口h1，第一水平開口h1的高度可等於閘絕緣層135的兩倍厚度或小於閘絕緣層135的兩倍厚度。圖10和圖11所示的製程中，由於第三犧牲層153S的厚度等於或小於閘絕緣層135的兩倍厚度，第一水平開口h1的高度可限於第三犧牲層153S的厚度。在上面的實例中，當閘絕緣層135的厚度為約2.4奈米，第一水平開口h1的高度可為約5奈米或更小。因為奈米片120之間的空間的高度大於閘絕緣層135的兩倍厚度，第二水平開口h2可能未完全地被閘絕緣層135填滿。
用閘絕緣層135填滿的第一水平開口h1可提供作為平坦絕緣層110。在平坦絕緣層110中，第一絕緣層111和第二絕緣層112可配置在如圖4A和圖4B所示的結構中。第二絕緣層112所含有的材料可比第一絕緣層111所含有的材料具有更高程度的介電常數。
請參照圖40至圖42，藉由用導電材料（例如金屬、金屬矽化物、多晶矽等）填滿第二水平開口h2可形成閘電極130。閘絕緣層135配置在閘電極130和奈米片120之間。此外，鄰接至閘電極130的部分奈米片120可包括通道區。
在半導體元件100的製造過程中，如圖10和圖11所示，多個犧牲層150S和多個半導體層120S可堆疊在基板101上。在本發明概念的一示例性實施例中，在多個犧牲層150S之中，相較於第一犧牲層151S和第二犧牲層152S，最靠近基板101而配置的第三犧牲層153S可具有較高的如蝕刻速率之物理性質。此外，第三犧牲層153S的厚度可分別小於第一犧牲層151S和第二犧牲層152S的厚度。第三犧牲層153S的厚度可等於或小於在後續製程中形成的閘絕緣層135的兩倍厚度。
當形成多個犧牲層150S時，在後續製程中形成的平坦絕緣層110的長度以及其他尺寸可藉由定義第三犧牲層153S的特徵來調整。可定義之第三犧牲層153S的特徵例如包括第三犧牲層153S的物理性質和厚度。藉由將第三犧牲層153S的長度限制為等於或小於閘絕緣層135的兩倍長度，平坦絕緣層110可與閘絕緣層135結合形成。此外，藉由控制第三犧牲層153S的物理性質（例如，包括於其內的鍺濃度），可增加或降低第一水平開口h1的長度。因此，可調整平坦絕緣層110的長度。
圖43至圖48是說明圖7中依照本發明概念的一示例性實施例所繪示的半導體元件的製造方法的圖式。
請參照圖43至圖45，在半導體元件200的製造方法中，根據本發明概念的一示例性實施例，多個犧牲層251至253（犧牲層250）和多個奈米片221至223（奈米片220）交錯堆疊在基板201上，且源極區204和汲極區205可配置在第三奈米片223上。在源極區204和汲極區205的表面上（例如，源極區204和汲極區205彼此面對的表面上）配置第一間隙壁240a。奈米片220和犧牲層250的外表面可暴露於第一間隙壁240a之間。在犧牲層251、252的側表面上可配置第二間隙壁240b。
如上所述，犧牲層250和奈米片220可包括具有預定蝕刻選擇性的材料。舉例而言，犧牲層250可包括SiGe，而奈米片220可包括Si。此外，在犧牲層250中，最靠近基板201而配置之第三犧牲層253的鍺濃度可大於第一犧牲層251和第二犧牲層252的鍺濃度。詳細而言，第三犧牲層253（參照圖43至圖48所示的本發明概念的示例性實施例）包含的鍺濃度可大於第三犧牲層153（參照圖10至圖42所示的本發明概念的示例性實施例）的鍺濃度。因此，參照圖43至圖48所述的第三犧牲層253的蝕刻速率可大於參照圖10至圖42所述的第三犧牲層153的蝕刻速率。
請參照圖46至圖48，在選擇性地移除犧牲層250而讓奈米片220留在原位的製程中，由於第三犧牲層253包括高濃度的鍺，第三犧牲層253可完全地移除。在圖46至圖48所示的結構中，第一水平開口h3可形成在源極區204和汲極區205以及基板201之間。此外，第二水平開口h4可形成在第一間隙壁240a之間。第一間隙壁240a可物理性地支撐源極區204和汲極區205。在後續形成閘絕緣層235的製程中，填滿第一水平開口h3的絕緣材料可與閘絕緣層235的材料相同。因此，不同於圖10至圖42所示，根據本發明概念的一示例性實施例，剩餘犧牲層155可能不形成於半導體元件中。
圖49至圖54是說明圖8中依照本發明概念的一示例性實施例所繪示的半導體元件的製造方法的圖式。
請參照圖49至圖51，根據本發明概念的一示例性實施例，在半導體元件300的製造方法中，第一奈米片321至第三奈米片323（奈米片320）堆疊在基板301上。可藉由移除配置於奈米片320之間的多個犧牲層以將第一奈米片321至第三奈米片323彼此隔開。源極區304和汲極區305可配置在第三奈米片323上。第一間隙壁340a配置在源極區304和汲極區305的表面上（例如，源極區304和汲極區305彼此面對的表面上）。奈米片320和犧牲層的外表面可暴露於第一間隙壁340a之間。
如圖51所示之第一水平開口h5的厚度可大於如上述形成之第一水平開口h1和第一水平開口h3的厚度。當堆疊多個犧牲層和多個奈米片320以製造半導體元件300時，可藉由在第三奈米片323與基板301之間形成相對厚的最低犧牲層以提供具有相對大的厚度的第一水平開口h5。
接著，請參照圖52至圖54，可藉由蒸發第一水平開口h5和第二水平開口h6中的絕緣材料來形成閘絕緣層335。在此情況下，第一水平開口h5的厚度可大於閘絕緣層335的兩倍厚度，且第一水平開口h5可能未被閘絕緣層335完全地填滿。因此，如圖52和圖54所示，平坦絕緣層310可能未完全佔據第一水平開口h5，且剩餘第一水平開口h5’可留在第一水平開口h5中。可使用額外製程以絕緣材料將剩餘第一水平開口h5’填滿。因此，平坦絕緣層310可在填滿剩餘第一水平開口h5’後完全地形成。
圖55至圖56是依照本發明概念的示例性實施例之包括記憶體的電子元件的方塊圖。
請參照圖55，儲存元件1000可包括與主機通訊的控制器1010以及儲存資料的記憶體1020-1、1020-2和1020-3。根據本發明概念的各種示例性實施例，控制器1010以及記憶體1020-1、1020-2和1020-3可包括半導體元件100、200及300。
與控制器1010通訊的主機可以是配備有儲存元件1000的各種電子元件。舉例而言，主機可以是智慧型手機、數位相機、桌上型電腦、筆記型電腦、可攜式媒體播放器等。控制器1010可在接收主機發送的資料寫入或讀取的請求後儲存資料於記憶體1020-1、1020-2和1020-3中，或可產生指令（command，CMD）以從記憶體1020-1、1020-2和1020-3輸出資料。
如圖55所示，一個或多個記憶體1020-1、1020-2和1020-3可在儲存元件1000中並聯連接至控制器1010。藉由並聯連接多個記憶體1020-1、1020-2和1020-3至控制器1010，可實現具有大容量的儲存元件1000（例如固態硬碟（solid state drive，SSD））。
請參照圖56，電子元件2000可包括通訊單元2010、輸入單元2020、輸出單元2030、記憶體2040以及處理器2050。
通訊單元2010可包括有線/無線通訊模組，例如無線網路模組（wireless Internet module）、近場通訊模組（near field communications module）、全球定位系統模組（global positioning system（GPS）module）、行動通訊模組（mobile communications module）等。通訊單元2010包括的有線/無線通訊模組可根據各種的通訊標準藉由連接至外部通訊網路以傳送或接收資料。
輸入單元2020可以提供給使用者以控制電子元件2000操作的模組，其可包括機械開關（mechanical switch）、觸控螢幕（touchscreen）、聲音辨識模組（voice recognition module）等。此外，輸入單元2020也可包括手指滑鼠裝置（finger mouse device）或使用軌跡球（trackball）、雷射指標（laser pointer）等操作的滑鼠。輸入單元2020可更包括使用者可輸入資料的各種感測裝置。
輸出單元2030可輸出在電子元件2000中以音訊（audio）或視訊（video）的形式處理的信息，而記憶體2040可儲存程式、資料等以處理和控制處理器2050。根據本發明概念的各種示例性實施例，記憶體2040可包括一個或多個半導體元件100、200和300。處理器2050可根據所需的操作藉由發送指令至記憶體2040以儲存和輸出資料。處理器2050亦可包括半導體元件100、200和300。
記憶體2040可藉由內嵌在電子元件2000中的介面或分離介面與處理器2050通訊。當記憶體2040藉由分離介面與處理器2050通訊時，處理器2050可藉由各種介面標準（例如，保全數位（secure digital，SD）介面、保全數位高容量（SDHC）介面、保全數位延伸容量（SDXC）介面、快取記憶體管理晶片（MICRO SD）介面、隨身碟（USB）介面等）儲存資料於記憶體2040或從記憶體2040輸出資料。
處理器2050可控制電子元件2000包括的各單元的操作。處理器2050可進行關於語音通話（voice call）、影像通話（video call）、資料通訊等操作的控制和處理或可進行控制及流程操作以播放和管理多媒體（multimedia）。此外，處理器2050可處理由使用者通過輸入單元2020發送的輸入信息以及可通過輸出單元2030輸出結果。再者，處理器2050可將控制電子元件2000操作所需的資料儲存於記憶體2040中或從記憶體2040輸出資料。
如上所述，藉由在基板和通道區之間配置平坦絕緣層可提供具有優異電流特徵的半導體元件，以顯著地降低半導體元件漏電路徑和寄生電容的發生。
雖然本發明的概念已參照本發明概念的示例性實施例特別地示出及描述，然所屬技術領域中具有通常知識者，在不脫離本發明概念之精神和範圍內，當可對形式和細節做出各種改變。
1-1’、2-2’、3-3’、I-I’、II-II’‧‧‧線
10、100、200、300‧‧‧半導體元件
101、201、301‧‧‧基板
103、203、303‧‧‧基板絕緣層
104、204、304‧‧‧源極區
105、205、305‧‧‧汲極區
110、210、310‧‧‧平坦絕緣層
111、112、311、312、313‧‧‧絕緣層
120、121、122、123、220、221、222、223、320、321、322、323‧‧‧奈米片
120F、121F、122F、123F、120S、121S、122S、123S‧‧‧半導體層
130、230、330‧‧‧閘電極
130a‧‧‧虛擬閘電極
135、235、335‧‧‧閘絕緣層
140、140a、140b、240、240a、240b、340、340a‧‧‧間隙壁
150、151、152、153、150F、151F、152F、153F、150S、151S、152S、153S、250、251、252、253‧‧‧犧牲層
155、355‧‧‧剩餘犧牲層
1000‧‧‧儲存元件
1010‧‧‧控制器
1020-1、1020-2、1020-3、2040‧‧‧記憶體
2000‧‧‧電子元件
2010‧‧‧通訊單元
2020‧‧‧輸入單元
2030‧‧‧輸出單元
2050‧‧‧處理器
A、B、C‧‧‧區域
CH‧‧‧通道區
F‧‧‧鰭狀結構
h1、h2、h3、h4、h5、h5’、h6‧‧‧水平開口
S‧‧‧間隙壁空間
S/D‧‧‧源極/汲極區
本發明概念的上述內容及其他態樣和特徵將藉由搭配附圖詳細描述其示例性實施例而變得更加明顯易懂。 圖1是依照本發明概念的一示例性實施例的半導體元件的平面圖。 圖2是依照本發明概念的一示例性實施例的部分半導體元件的透視圖。 圖3是圖2依照本發明概念的一示例性實施例的半導體元件沿著線1-1’的剖面圖。 圖4A和圖4B分別是圖3中依照本發明概念的一示例性實施例所繪示的記憶元件的區域A和區域B的放大圖。 圖5是圖2中依照本發明概念的一示例性實施例所繪示的記憶元件沿著線2-2’的剖面圖。 圖6是圖2中依照本發明概念的一示例性實施例所繪示的記憶元件沿著線3-3’的剖面圖。 圖7和圖8是依照本發明概念的示例性實施例的部分半導體元件的透視圖。 圖9是圖8中所繪示的半導體元件的區域C的放大圖。 圖10至圖42是說明圖3中依照本發明概念的一示例性實施例所繪示的半導體元件的製造方法的圖式。 圖43至圖48是說明圖7中依照本發明概念的一示例性實施例所繪示的半導體元件的製造方法的圖式。 圖49至圖54是說明圖8中依照本發明概念的一示例性實施例所繪示的半導體元件的製造方法的圖式。 圖55至圖56是依照本發明概念的示例性實施例之包括記憶元件的電子元件的方塊圖。
1-1’、2-2’、3-3’‧‧‧線
100‧‧‧半導體元件
101‧‧‧基板
103‧‧‧基板絕緣層
104‧‧‧源極區
105‧‧‧汲極區
110‧‧‧平坦絕緣層
123‧‧‧奈米片
130‧‧‧閘電極
135‧‧‧閘絕緣層
140‧‧‧間隙壁
155‧‧‧剩餘犧牲層

Claims (10)

  1. 一種半導體元件，包括： 基板； 平坦絕緣層，配置在所述基板的上表面上； 通道區，配置在所述平坦絕緣層上方； 閘電極，配置在所述通道區上；以及 源極區和汲極區，其中每一所述源極區和所述汲極區配置在所述基板上且連接至所述通道區， 其中所述平坦絕緣層的長度大於或等於所述通道區的長度，且所述平坦絕緣層包括具有不同介電常數的第一絕緣層和第二絕緣層。
  2. 如申請專利範圍第1項所述的半導體元件，更包括閘絕緣層，配置在所述閘電極和所述通道區之間， 其中所述閘絕緣層和所述平坦絕緣層包括相同的材料。
  3. 如申請專利範圍第2項所述的半導體元件，其中所述平坦絕緣層的厚度不大於所述閘絕緣層的兩倍厚度。
  4. 如申請專利範圍第1項所述的半導體元件，更包括剩餘犧牲層，配置在所述平坦絕緣層的兩側的至少一側上。
  5. 如申請專利範圍第4項所述的半導體元件，其中所述剩餘犧牲層包括相對於所述通道區所包含的材料具有選擇性蝕刻速率的材料。
  6. 如申請專利範圍第4項所述的半導體元件，其中所述剩餘犧牲層包括未摻雜的半導體材料。
  7. 如申請專利範圍第4項所述的半導體元件，其中所述剩餘犧牲層的長度小於每一所述源極區和所述汲極區的長度。
  8. 如申請專利範圍第4項所述的半導體元件，其中所述剩餘犧牲層的厚度實質上等於所述平坦絕緣層的厚度。
  9. 如申請專利範圍第1項所述的半導體元件，其中所述第一絕緣層圍繞所述第二絕緣層，且所述第一絕緣層的介電常數小於所述第二絕緣層的介電常數。
  10. 一種半導體元件，包括： 基板； 源極區和汲極區，每一所述源極區和所述汲極區在垂直於所述基板的上表面的方向上延伸； 多個奈米片，配置在所述基板上且與所述基板分離，其中所述多個奈米片配置在所述源極區和所述汲極區之間，且每一所述多個奈米片平行於所述基板的上表面； 閘電極，配置在所述源極區和所述汲極區之間以圍繞所述多個奈米片；以及 平坦絕緣層，配置在所述基板和所述多個奈米片之間，其中所述平坦絕緣層的長度大於每一所述多個奈米片的長度，且其中所述平坦絕緣層包括第一絕緣層和第二絕緣層，所述第二絕緣層的介電常數大於所述第一絕緣層的介電常數。
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