KR20170072393A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시 형태에 따른 반도체 장치는, 기판, 상기 기판의 상면에 마련되는 수평 절연층, 상기 수평 절연층의 상부에 마련되는 채널 영역, 상기 채널 영역에 인접하도록 배치되는 게이트 전극, 및 상기 기판 상에 마련되며 상기 채널 영역과 연결되는 소스/드레인 영역을 포함하고, 상기 수평 절연층의 길이는 상기 채널 영역의 길이보다 길거나 같으며, 상기 수평 절연층은 서로 다른 유전율을 갖는 제1 및 제2 절연층을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 전자 산업에서 중요한 부분으로서, 데이터를 저장하는 저장 장치와 데이터를 연산 처리하는 프로세서 등이 모두 반도체 장치로서 구현될 수 있다. 최근에는 반도체 장치에서 소자의 집적도를 높이고, 전력 소모를 낮추기 위한 연구가 다양하게 진행되고 있으며, 반도체 장치에 포함되는 반도체 소자의 크기 감소로 인한 한계를 극복하기 위해 3차원 구조를 갖는 반도체 장치를 개발하기 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 누설(Leakage) 경로 및 기생 용량으로부터 발생할 수 있는 문제를 최소화할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시 형태에 따른 반도체 장치는, 기판, 상기 기판의 상면에 마련되는 수평 절연층, 상기 수평 절연층의 상부에 마련되는 채널 영역, 상기 채널 영역에 인접하도록 배치되는 게이트 전극, 및 상기 기판 상에 마련되며 상기 채널 영역과 연결되는 소스/드레인 영역을 포함하고, 상기 수평 절연층의 길이는 상기 채널 영역의 길이보다 길거나 같으며, 상기 수평 절연층은 서로 다른 유전율을 갖는 제1 및 제2 절연층을 포함한다.
본 발명의 일 실시 형태에 따른 반도체 장치는, 기판, 상기 기판의 상면에 수직하는 방향으로 연장되는 소스/드레인 영역, 상기 소스/드레인 영역 사이에서 상기 기판과 분리되도록 배치되며, 상기 기판의 상면에 평행한 방향으로 연장되는 적어도 하나의 나노 와이어, 상기 적어도 하나의 나노 와이어를 둘러싸도록 상기 소스/드레인 영역 사이에 배치되는 게이트 전극, 및 상기 적어도 하나의 나노 와이어보다 긴 길이를 갖도록 상기 기판과 상기 적어도 하나의 나노 와이어 사이에 배치되며, 제1 절연층 및 상기 제1 절연층보다 큰 유전율을 갖는 제2 절연층을 포함하는 수평 절연층을 포함한다.
본 발명의 기술적 사상에 따른 반도체 장치에 따르면, 기판과 채널 영역 사이에 수평 절연층을 배치하여 누설 경로 및 기생 용량 발생을 최소화함으로써, 우수한 전류 특성을 갖는 반도체 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 일부분을 나타낸 사시도이다.
도 3은 도 2에 도시한 반도체 장치의 1-1` 방향의 단면을 도시한 단면도이다.
도 4a 및 도 4b는 도 3에 도시한 메모리 장치의 A 영역과 B 영역을 각각 확대 도시한 도이다.
도 5는 도 3에 도시한 메모리 장치의 2-2` 방향의 단면을 도시한 단면도이다.
도 6은 도 3에 도시한 메모리 장치의 3-3` 방향의 단면을 도시한 단면도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 일부분을 나타낸 사시도이다.
도 9는 도 8에 도시한 반도체 장치의 C 영역을 확대 도시한 도이다.
도 10 내지 도 42는 도 3에 도시한 반도체 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 43 내지 도 48은 도 7에 도시한 반도체 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 49 내지 도 54는 도 8에 도시한 반도체 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 55 및 도 56은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
명세서 전체에 걸쳐서, 막, 영역 또는 웨이퍼(기판) 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상술한 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상술한 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 구성 요소가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하 실시예들은 하나 또는 복수개를 조합하여 구성할 수도 있다.
이하에서 설명하는 본 발명의 내용은 다양한 구성을 가질 수 있고 여기서는 필요한 구성만을 예시적으로 제시하며, 본 발명 내용이 이에 한정되는 것은 아님을 밝혀둔다
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 본 발명의 실시 형태에 따른 반도체 장치(10)는 활성 영역으로 제공되는 복수의 핀 구조체(F) 및 핀 구조체(F)와 교차하도록 형성되는 복수의 게이트 전극(130)을 포함할 수 있다. 복수의 핀 구조체(F)는 반도체 물질을 포함하는 기판의 상면(도 1의 X-Y 평면)에 수직하는 방향으로 형성될 수 있다. 복수의 핀 구조체(F)는 불순물로 도핑된 소스/드레인 영역(S/D)을 제공할 수 있으며, 소스/드레인 영역(S/D) 사이에는 채널 영역이 형성될 수 있다.
채널 영역은 게이트 전극(130)을 관통할 수 있다. 즉, 게이트 전극(130)은 채널 영역을 둘러싸면서 복수의 핀 구조체(F)와 교차하도록 형성될 수 있다. 채널 영역은 소스/드레인 영역(S/D) 사이에 배치되는 나노 와이어에 의해 제공될 수 있으며, 일 실시예에서 나노 와이어의 두께는 수 내지 수십 나노 미터일 수 있다.
게이트 전극(130)은 도전성을 갖는 물질, 예를 들어 금속, 금속 실리사이드, 또는 폴리 실리콘 등의 물질로 형성될 수 있다. 게이트 전극(130)의 측면에는 게이트 절연층(135) 및 스페이서(140)가 배치될 수 있다. 게이트 절연층(135) 및 스페이서(140)는 게이트 전극(130)과 마찬가지로, 채널 영역을 둘러싸면서 복수의 핀 구조체(F)와 교차하도록 형성될 수 있다. 게이트 전극(130)은 핀 구조체(F)을 타고 넘어가는 형상을 가지면서 일 방향(도 1의 Y축 방향)을 따라 연장될 수 있다. 일 실시에에서, 게이트 전극(130) 사이의 간격은 수십 나노 미터일 수 있다.
본 발명의 실시예에 따른 반도체 장치(10)에서, 게이트 절연층(135)은 복수의 층을 포함할 수 있다. 일 실시예로, 게이트 절연층(135)은 제1 절연층 및 제2 절연층을 포함할 수 있으며, 제1 및 제2 절연층은 서로 다른 유전율을 가질 수 있다. 제1 절연층이 제2 절연층보다 채널 영역에 가깝게 배치되는 경우, 제1 절연층은 제2 절연층보다 낮은 유전율을 가질 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 일부분을 나타낸 사시도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 장치(100)는, 기판(101), 기판 상에 형성되는 소스/드레인 영역(104, 105), 소스/드레인 영역(104, 105)과 교차하도록 형성되는 게이트 전극(130)을 포함할 수 있다. 게이트 전극(130)은 소스/드레인 영역(104, 105) 사이에 배치되는 채널 영역을 둘러싸는 형태로 형성될 수 있으며, 게이트 전극(130)의 측면에는 게이트 절연층(135) 및 스페이서(140)가 배치될 수 있다. 게이트 절연층(135)은 게이트 전극(130)과 채널 영역 사이에도 배치될 수 있다.
채널 영역은 나노 와이어에 의해 제공될 수 있다. 나노 와이어는 소스/드레인 영역(104, 105) 사이에 배치될 수 있으며, 일부의 나노 와이어(123)는 소스/드레인 영역(104, 105)의 하부에 배치될 수도 있다. 나노 와이어(123)는 수 내지 수십 나노 미터의 폭과 높이를 가질 수 있다.
기판(101) 상에는 기판 절연층(103)이 마련되며, 기판 절연층(103)은 기판(101)의 일부를 둘러싸도록 배치될 수 있다. 일 실시예로, 기판(101)의 일부 영역은 상부로 돌출되어 수평 절연층(110) 및 소스/드레인 영역(104, 105) 등과 연결될 수 있다. 기판 절연층(103)은 기판(101)에서 상부로 돌출된 영역의 측면을 둘러싸도록 배치될 수 있다. 기판 절연층(103)의 상면은 기판(101)의 상면과 공면을 형성할 수 있다.
기판(101)의 상면에는 수평 절연층(110)이 배치될 수 있다. 수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 고유전율 물질 등의 절연 물질을 포함할 수 있다. 수평 절연층(110)의 길이는 소스/드레인 영역(104, 105) 사이에 배치되는 채널 영역의 길이보다 길 수 있으며, 수평 절연층(110)의 양단에는 잔류 희생층(155)이 배치될 수 있다.
잔류 희생층(155)은 수평 절연층(110)을 형성하기 위해 제공되는 희생층의 일부가 제조 공정에서 모두 제거되지 않고 잔류하여 형성되는 층일 수 있다. 잔류 희생층(155)은 불순물로 도핑되지 않은 반도체 물질, 예를 들어 실리콘 게르마늄(SiGe) 등을 포함할 수 있다. 잔류 희생층(155)의 길이는 소스/드레인 영역(104, 105) 각각의 길이보다 짧을 수 있다.
반도체 장치(100)에서 누설 경로(leakage path)는, 기판(101)의 일부 영역에서 형성될 수 있다. 소스/드레인 영역(104, 105)에 전압이 인가되면, 소스/드레인 영역(104, 105)의 하부에 인접한 기판(101)의 일부 영역, 예를 들어 기판(101)의 상면에 인접한 영역에서 누설 경로가 형성될 수 있다. 누설 경로가 형성되는 것을 억제하기 위해, 기판(101)의 일부 영역에 이온 주입 공정을 적용할 수도 있으나, 이러한 방법의 경우 기판(101) 상부의 막질이 열화될 수 있다.
본 발명의 실시예에서는, 기판(101)의 막질 열화 없이 누설 경로를 통한 전류 흐름을 최소화하기 위해 기판(101)의 상면에 수평 절연층(110)을 형성할 수 있다. 수평 절연층(110)은 채널 영역보다 길거나 또는 채널 영역과 같은 길이를 가질 수 있다. 수평 절연층(110)에 의해 기판(101)의 상면에 인접한 영역에서 형성될 수 있는 누설 경로의 길이가 늘어나며, 따라서 누설 경로를 통한 전류 흐름이 최소화될 수 있다.
또한, 수평 절연층(110)은, 기판(101)에서 발생하는 기생 용량을 줄일 수 있다. 수평 절연층(110)이 존재하지 않는 기존의 구조에서는 잔류 희생층(155)이 상대적으로 넓은 면적을 갖게 되며, 따라서 기판(101)에서 발생하는 기생 용량의 크기가 증가할 수 있다. 수평 절연층(110)이 없는 경우, 잔류 희생층(155)은 소스/드레인 영역(104, 105)과 실질적으로 동일한 면적을 가질 수 있다. 본 발명의 실시예에서는, 수평 절연층(110)을 형성하여 소스/드레인 영역(104, 105)의 하부에 존재하는 잔류 희생층(155)의 면적을 줄임으로써 기생 용량의 크기를 감소시킬 수 있다.
도 3은 도 2에 도시한 반도체 장치의 1-1` 방향의 단면을 도시한 단면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치(100)는 기판(101)의 상면 위에 형성되는 수평 절연층(110) 및 잔류 희생층(155), 수평 절연층(110) 상에 형성되어 채널 영역(CH)을 제공하는 복수의 나노 와이어(121-123: 120), 채널 영역(CH)을 둘러싸도록 형성되는 게이트 전극(130) 등을 형성할 수 있다. 게이트 전극(130)과 채널 영역(CH) 사이에는 게이트 절연층(135)이 배치될 수 있으며, 게이트 전극(130)과 소스/드레인 영역(104, 105) 사이에는 스페이서(140)가 배치될 수 있다. 한편, 나노 와이어(120)의 개수와 배치는, 도 3에 도시한 바와 같이 한정되는 것은 아니며, 다양하게 변형될 수 있다.
채널 영역(CH)은 복수의 나노 와이어(120)에 의해 제공될 수 있다. 복수의 나노 와이어(120)는 수평 절연층(110) 상에 형성될 수 있으며, 적어도 일부의 나노 와이어(121, 122)는 소스/드레인 영역(104, 105) 사이에 배치될 수 있다. 채널 영역(CH)은, 나노 와이어(120) 중에서 게이트 절연층(135) 및 게이트 전극(130)에 인접한 일부 영역에 의해 제공될 수 있다. 따라서, 도 3에 도시한 바와 같이, 기판(101)에 가장 가깝게 배치되는 최하단의 제3 나노 와이어(123)에서는, 게이트 전극(130)에 인접한 상부 영역에서만 채널 영역(CH)이 제공될 수 있다.
일반적인 경우와 달리, 본 발명의 실시예에서는 제3 나노 와이어(123)의 하부 영역이 게이트 전극(130)이 아닌 수평 절연층(110)과 인접하므로, 제3 나노 와이어(123)의 하부 영역에서는 채널 영역(CH)이 제공되지 않을 수 있다. 따라서, 커패시턴스를 고려하지 않은 전류 특성은, 기존의 일반적인 반도체 장치에 비해 열화될 수도 있다. 다만, 본 발명의 실시예에서는 제3 나노 와이어(123)의 하부에 수평 절연층(110)을 배치함으로써 커패시턴스의 영향을 줄일 수 있으며, 따라서 기존의 일반적인 반도체 장치에 비해 커패시턴스를 고려한 실제 전류 특성을 개선할 수 있다.
게이트 절연층(135)은 복수의 층을 포함할 수 있으며, 일 실시예로, 게이트 절연층(135)은 제1 및 제2 절연층을 포함할 수 있다. 제1 및 제2 절연층은 서로 다른 유전율을 가질 수 있으며, 제2 절연층의 유전율이 제1 절연층의 유전율보다 더 클 수 있다. 이 경우, 제2 절연층이 제1 절연층보다 게이트 전극(130)에 더 가깝게 배치될 수 있다. 즉, 제1 절연층이 제2 절연층보다 채널 영역(CH)에 더 가깝게 배치될 수 있다. 이와 같이, 상대적으로 낮은 유전율을 갖는 제1 절연층을, 높은 유전율을 갖는 제2 절연층보다 채널 영역(CH)에 가깝게 배치함으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
상대적으로 높은 유전율을 갖는 제2 절연층은, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
도 4a 및 도 4b는 도 3에 도시한 메모리 장치의 A 영역과 B 영역을 각각 확대 도시한 도이다.
A 영역을 확대 도시한 도 4a를 참조하면, 수평 절연층(110)은 제1 절연층(111) 및 제2 절연층(112)을 포함할 수 있다. 제1 절연층(111)은 제2 절연층(112)을 둘러쌀 수 있다. 제조 공정에서는 제1 절연층(111)이 제2 절연층(112)보다 먼저 형성될 수 있으며, ALD 또는 CVD 등의 공정에 의해 제1 절연층(111)이 형성된 후, 제1 절연층(111) 내부의 공간이 제2 절연층(112)에 의해 채워질 수 있다.
B 영역을 확대 도시한 도 4b를 참조하면, 수평 절연층(110)의 양단에는 잔류 희생층(155)이 배치될 수 있다. 제1 절연층(111)이 제2 절연층(112)을 둘러싸도록 배치되므로, 도 4b에 도시한 바와 같이 잔류 희생층(155)은 제1 절연층(111)과 접촉할 수 있다. 즉, 수평 절연층(110)의 양단 중 적어도 하나에서, 제1 절연층(111)은 제2 절연층(112)과 잔류 희생층(155) 사이에 배치될 수 있다.
수평 절연층(110)에 포함되는 제1 및 제2 절연층(111, 112)은 게이트 절연층(135)에 포함되는 제1 및 제2 절연층 각각과 같은 공정에서 형성되는 층일 수 있다. 즉, 제조 공정 상에서, 수평 절연층(110)과 게이트 절연층(135)은 단일 공정에 의해 형성될 수 있다. 수평 절연층(110)과 게이트 절연층(135)을 단일 공정에 의해 형성하기 위해, 수평 절연층(110)의 두께는 게이트 절연층(135)의 두께의 2배와 같거나, 그보다 작을 수 있다. 수평 절연층(110)의 두께가 게이트 절연층(135) 두께의 2배보다 큰 경우, 수평 절연층(110)은 제1 및 제2 절연층(111, 112)에 의해 완전히 채워지지 않을 수 있다. 이 경우, 제1 및 제2 절연층(111, 112)과 다른 제3 절연층이 더 마련될 수 있다.
도 5는 도 3에 도시한 메모리 장치의 2-2` 방향의 단면을 도시한 단면도이다.
도 5를 참조하면, 기판(101)의 상부에 수평 절연층(110)과 복수의 나노 와이어(121-123: 120)가 배치될 수 있다. 제3 나노 와이어(123)는 수평 절연층(110)의 상면 위에 배치될 수 있으며, 제1 및 제2 나노 와이어(121, 122)는 수평 절연층(110)과 분리될 수 있다. 즉, 도 5에 도시한 실시예에서와 같이, 제1 및 제2 나노 와이어(121, 122)는 게이트 절연층(135) 및 게이트 전극(130)에 의해 둘러싸일 수 있다.
복수의 나노 와이어(120)는 X축 방향으로 연장되며, 나노 와이어(120)의 적어도 일부 영역은 소스/드레인 영역(104, 105)을 서로 연결하면서 게이트 전극(130)과 인접할 수 있다. 게이트 전극(130)에 소정의 전압이 공급되면, 게이트 전극(130)과 인접한 영역에서 채널 영역(CH)이 형성될 수 있다.
즉, 복수의 나노 와이어(120)는 채널 영역(CH)을 제공할 수 있으며, 제1, 제2 나노 와이어(121, 122)가 제공하는 채널 영역(CH)은, 제3 나노 와이어(123)가 제공하는 채널 영역(CH)과 서로 다를 수 있다. 일 실시예에서, 제1 및 제2 나노 와이어(121, 122)는 게이트 전극(130)과 인접한 모든 영역에서 채널 영역(CH)을 제공할 수 있다. 반면, 제3 나노 와이어(123)는 Z축 방향의 하면에서 수평 절연층(110)과 인접하기 때문에, 제3 나노 와이어(123)의 하부 영역에서는 채널 영역(CH)이 제공되지 않을 수도 있다.
제3 나노 와이어(123)의 하부 영역에서 채널 영역(CH)이 제공되지 않으므로, 동일한 개수의 나노 와이어(120)를 포함하며 수평 절연층(110)을 포함하지 않는 일반적인 반도체 장치에 비해, 본 발명의 실시예에 따른 반도체 장치(100)는 절대적인 전류 특성이 상대적으로 안 좋을 수 있다. 상기 절대적인 전류 특성은, 반도체 장치(100)에 존재하는 커패시턴스, 예를 들어 기생 용량 등을 고려하지 않은 전류 특성일 수 있다.
다만, 본 발명의 실시예에 따른 반도체 장치(100)는 수평 절연층(110)의 존재로 인해 종래의 반도체 장치에 비해 상대적으로 우수한 기생 용량 특성을 가질 수 있다. 따라서, 커패시턴스를 고려한 실제 전류 특성에서는 본 발명의 실시예에 따른 반도체 장치(100)가 상기 일반적인 반도체 장치보다 우수한 특성을 가질 수 있다.
도 6은 도 3에 도시한 메모리 장치의 3-3` 방향의 단면을 도시한 단면도이다.
도 6을 참조하면, 3-3` 방향의 단면에서는 게이트 전극(130)이 도시되지 않으며 스페이서(140)에 의해 복수의 나노 와이어(120)가 둘러싸이는 구조가 도시될 수 있다. 일 실시예로, 제1 및 제2 나노 와이어(121, 122)는 Y축 및 Z축 방향에서 스페이서(140)에 의해 둘러싸일 수 있다.
복수의 나노 와이어(120) 중 적어도 일부는 스페이서(140)를 관통하여 소스/드레인 영역(104, 105)에 연결될 수 있다. 도 6과 함께 도 5를 참조하면, 제1 및 제2 나노 와이어(121, 122)는 양단에서 소스/드레인 영역(104, 105)에 연결되며, 게이트 전극(130)과 게이트 절연층(135) 및 스페이서(140)에 의해 둘러싸일 수 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 일부분을 나타낸 사시도이다.
우선 도 7을 참조하면, 본 발명의 실시예에 따른 반도체 장치(200)는 기판(201), 기판(201) 상에 형성되는 소스/드레인 영역(204, 205), 소스/드레인 영역(204, 205)과 교차하도록 형성되는 게이트 전극(230) 등을 포함할 수 있다. 도 2에 도시한 실시예에 따른 반도체 장치(100)와 유사하게, 게이트 전극(230)의 측면에는 게이트 절연층(235) 및 스페이서(240)가 형성될 수 있으며, 기판(201)의 일부 영역은 상부로 돌출되어 소스/드레인 영역(204, 205)과 연결될 수 있다. 상부로 돌출된 기판(201)의 일부 영역은 기판 절연층(203)에 의해 둘러싸일 수 있다. 기판(201)의 상면에는 수평 절연층(210)이 형성될 수 있다.
도 7에 도시한 실시예에 따른 반도체 장치(200)에서는, 수평 절연층(210)의 양단에 잔류 희생층이 배치되지 않을 수 있다. 도 2에 도시한 실시예에 따른 반도체 장치(100)에서는 수평 절연층(110)의 양단에 잔류 희생층(155)이 배치되나, 도 7에 도시한 실시예에 따른 반도체 장치(200)에서는 잔류 희생층이 존재하지 않을 수 있다. 이는, 수평 절연층(110, 210)을 형성하기 위해 제조 공정에서 마련되는 희생층의 물성 차이에 기인한 것일 수 있다.
일례로, 수평 절연층(110, 210)은, 제3 나노 와이어(123, 223)와 기판(101, 201)의 사이에 마련되는 희생층을 제거하고, 희생층이 제거된 공간에 절연층을 채워넣음으로써 형성될 수 있다. 희생층은 제3 나노 와이어(123, 223)와 소정의 식각 선택비를 갖는 물질을 포함할 수 있으며, 일례로 실리콘 게르마늄을 포함할 수 있다. 도 7에 도시한 실시예에 따른 반도체 장치(200)를 형성할 때, 희생층에 포함되는 실리콘 게르마늄에 있어서 게르마늄 농도를 높일 수 있다. 게르마늄 농도가 증가함에 따라 희생층의 식각 속도를 높일 수 있으며, 따라서 잔류 희생층이 배치되지 않는 구조로 수평 절연층(210)을 형성할 수 있다.
다음으로 도 8을 참조하면, 본 발명의 실시예에 따른 반도체 장치(300)는 기판(301) 상에 형성되는 소스/드레인 영역(304, 305), 핀 구조체(F)와 교차하는 게이트 전극(330) 등을 포함할 수 있다. 도 2 및 도 7에 도시한 실시예에 따른 반도체 장치(100, 200)와 유사하게, 게이트 전극(330)의 측면에는 게이트 절연층(335)과 스페이서(340)가 배치될 수 있으며, 기판(301) 상에는 수평 절연층(310)이 마련될 수 있다.
도 8에 도시한 실시예에 따른 반도체 장치(300)는, 도 2에 도시한 실시예에 따른 반도체 장치(100)와 마찬가지로 잔류 희생층(355)을 포함할 수 있다. 한편, 도 8에 도시한 실시예에서, 수평 절연층(310)은 도 2 및 도 7에 도시한 실시예에 따른 수평 절연층(110, 210)보다 큰 두께를 가질 수 있으며, 그로 인해 수평 절연층(310)의 내부 구조가 다른 실시예에 따른 수평 절연층(110, 210)과 다를 수 있다. 이하, 도 9를 참조하여 설명하기로 한다.
도 9는 도 8에 도시한 반도체 장치의 C 영역을 확대 도시한 도이다.
도 9를 참조하면, 도 8에 도시한 반도체 장치(300)에서 수평 절연층(310)은 제1 내지 제3 절연층(311-313)을 포함할 수 있다. 이는, 수평 절연층(310)의 두께가 다른 실시예에 따른 수평 절연층(110, 210)에 비해 큰 두께를 갖는 구조에 따른 것일 수 있다. 제3 절연층(313)은 제2 절연층(312)에 의해, 제2 절연층(312)은 제1 절연층(311)에 의해 둘러싸일 수 있으며, 제2 절연층(312)은 제1 절연층(311)에 비해 상대적으로 높은 유전율을 가질 수 있다.
도 10 내지 도 42는 도 3에 도시한 반도체 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
우선 도 10과 도 11을 참조하면, 기판(101) 상에 복수의 반도체층(121S-123S: 120S)과 복수의 희생층(151S-153S: 150S)이 교대로 적층될 수 있다. 복수의 반도체층(120S)은 반도체 물질을 포함할 수 있으며, 복수의 희생층(150S)은 복수의 반도체층(120S)과 소정의 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예로, 복수의 반도체층(120S)은 기판(101)과 마찬가지로 실리콘(Si)을 포함할 수 있으며, 복수의 희생층(150S)은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
복수의 반도체층(120S)과 복수의 희생층(150S) 각각의 두께는 실시예에 따라 다양하게 변형될 수 있다. 일 실시예에서, 복수의 반도체층(120S)은 복수의 희생층(150S)에 비해 상대적으로 얇은 두께를 가질 수 있다. 또한, 복수의 희생층(150S) 가운데 최하단에 배치되는 제3 희생층(153S)은 다른 제1 및 제2 희생층(151S, 152S)에 비해 상대적으로 얇은 두께를 가질 수 있다. 제3 희생층(153S)은 이후 공정에 의해 수평 절연층(110)으로 대체될 수 있으며, 이를 위해 제1 및 제2 희생층(151S, 152S)보다 얇은 두께를 가질 수 있다. 일 실시예에서, 제3 희생층(153S)은 복수의 반도체층(120S)과 실질적으로 동일한 두께를 가질 수도 있다.
한편, 복수의 희생층(150S)이 실리콘 게르마늄을 포함하는 경우, 각 희생층(150S)에 포함되는 게르마늄의 농도는 서로 다를 수 있다. 일 실시예에서, 최하단에 배치되는 제3 희생층(153S)은, 제1 및 제2 희생층(151S, 152S)보다 높은 게르마늄 농도를 가질 수 있다. 따라서, 이후 희생층(150S)을 선택적으로 제거하는 식각 공정에서, 제3 희생층(153S)이 제1 및 제2 희생층(151S, 152S)보다 빠른 속도로 제거될 수 있다.
다음으로 도 12 내지 도 14를 참조하면, 복수의 반도체층(120S)과 복수의 희생층(150S)의 일부 영역을 제거하여 핀 구조체(F)를 형성할 수 있다. 도 13 및 도 14는, 도 12의 I-I` 방향 단면 및 Ⅱ-Ⅱ` 방향 단면을 도시한 단면도일 수 있다. 도 13 및 도 14를 함께 참조하면, 핀 구조체(F)는 서로 적층되는 복수의 반도체층(121F-123F, 120F)과 복수의 희생층(151F-153F, 150F)을 포함할 수 있다.
핀 구조체(F)를 형성하기 위해, 기판(101)의 상면으로부터 적어도 일부 영역이 제거될 수 있으며, 기판(101)의 일부가 제거된 영역에는 기판 절연층(103)이 배치될 수 있다. 이때, 기판 절연층(103)의 상면은, 기판(101)의 상면과 공면을 형성할 수 있다. 즉, 최하단에 배치되는 제3 희생층(153F)이 기판 절연층(103)에 의해 가려지지 않도록 기판 절연층(103)의 두께가 적절하게 조절될 수 있다.
핀 구조체(F)는 도 1에 도시한 바와 같이 기판(101) 상에서 특정 방향, 예를 들어 X축 방향으로 연장될 수 있으며, 일정한 간격을 갖도록 형성될 수 있다. 일 실시예로, Y축 방향에서 핀 구조체(F)의 폭과 간격은 수십 나노 미터일 수 있으며, 일례로 약 15 nm 및 25 nm 내외일 수 있다. 핀 구조체(F) 내에서 복수의 반도체층(120F) 각각의 두께는 일례로 5 nm 내외일 수 있다. 한편, 제1 및 제2 희생층(151F, 152F)의 두께는 약 15 nm 내외일 수 있으며, 제3 희생층(153F)의 두께는 제1 및 제2 희생층(151F, 152F)의 두께보다 작을 수 있다.
도 15를 참조하면, 핀 구조체(F) 상에 더미 게이트 전극(130a) 및 제1 스페이서(140a)가 형성될 수 있다. 일부 실시예에서는 더미 게이트 전극(130a) 상에 캡핑층이 더 형성될 수도 있으며, 더미 게이트 전극(130a)과 복수의 반도체층(120F) 사이에 식각 저지층이 더 형성될 수도 있다. 이하, 도 15의 I-I` 방향 단면 및 Ⅱ-Ⅱ` 방향 단면을 도시한 단면도인 도 16, 도 17과 함께, 사시도로 구조를 나타낸 도 18을 함께 참조하여 설명하기로 한다.
도 15 내지 도 18을 참조하면, 더미 게이트 전극(130a)과 제1 스페이서(140a)는 핀 구조체(F)를 타고 넘어가는 형상을 가질 수 있다. 더미 게이트 전극(130a)은 폴리 실리콘 등으로 형성될 수 있으며, 제1 스페이서(140a)는 실리콘 산화물, 실리콘 질화물 등의 절연 물질로 형성될 수 있다.
다음으로 도 19 내지 도 21을 참조하면, 더미 게이트 전극(130a)과 제1 스페이서(140a)를 마스크 패턴으로 이용한 식각 공정을 수행함으로써, 복수의 반도체층(120F)과 복수의 희생층(150F)의 적어도 일부를 제거하여 복수의 나노 와이어(121-123: 120)를 형성할 수 있다. 복수의 나노 와이어(120) 각각은 더미 게이트 전극(130a) 및 제1 스페이서(140a)에 의해 둘러싸일 수 있다. 제3 나노 와이어(123)는 제1 및 제2 나노 와이어(121, 122)보다 길 수 있다.
한편, 도 19 내지 도 21에 도시한 바와 같이, 더미 게이트 전극(130a)과 제1 스페이서(140a)의 외측에서 제3 나노 와이어(123)의 상면이 일부 노출될 수 있다. 외부로 노출된 제3 나노 와이어(123)는, 에피택시 공정을 이용하여 소스/드레인 영역(104, 105)을 형성하는 데에 이용될 수 있다.
도 22 내지 도 24를 참조하면, 더미 게이트 전극(130a)과 제1 스페이서(140a)의 측면에서 노출되는 제1 및 제2 희생층(151, 152)의 일부를 제거하여 스페이서 공간(S)을 형성할 수 있다. 도 23 및 도 24에 도시한 바와 같이, 스페이서 공간(S)을 형성하기 위해 제1 및 제2 희생층(151, 152)의 적어도 일부가 제거되며, 이때 스페이서 공간(S)의 깊이는 제1 스페이서(140a)의 두께와 실질적으로 동일할 수 있다. 예를 들어, 스페이서 공간(S)의 깊이는 약 10 nm일 수 있다.
다음으로 도 25 내지 도 27을 참조하면, 스페이서 공간(S) 내에 절연물질을 채워 넣어 제2 스페이서(140b)를 형성할 수 있다. 제2 스페이서(140b)의 두께는 제1 스페이서(140a)의 두께와 실실적으로 동일할 수 있으며, 제1 및 제2 스페이서(140a, 140b)는 이후 형성될 게이트 전극을 둘러싸는 스페이서(140)로 제공될 수 있다. 제2 스페이서(140b)는 제1 스페이서(140a)와 동일한 물질로 형성될 수 있다. 일 실시예에서, 제1 및 제2 스페이서(140a, 140b)는 실리콘 산화물 또는 실리콘 질화물 등을 포함할 수 있다.
도 28 내지 도 30을 참조하면, 선택적 에피택시 성장(Selective Epitaxial Growth, SEG)을 이용하여 제3 나노 와이어(123)로부터 소스/드레인 영역(104, 105)을 형성할 수 있다. 소스/드레인 영역(104, 105)은 소정의 불순물로 도핑된 반도체 물질을 포함할 수 있다. 소스/드레인 영역(104, 105)의 상면은 더미 게이트 전극(130a) 및 제1 스페이서(140a)의 상면과 공면을 형성할 수 있다.
다음으로 도 31 내지 도 33을 참조하면, 더미 게이트 전극(130a)이 제거될 수 있다. 더미 게이트 전극(130a)과 제1 스페이서(140a) 및 소스/드레인 영역(104, 105) 사이의 식각 선택비를 이용하여 더미 게이트 전극(130a)을 선택적으로 제거할 수 있다. 더미 게이트 전극(130a)이 제거됨으로써 제1 스페이서(140a) 사이의 공간에서 나노 와이어(121-123) 및 희생층(151-153)이 외부로 노출될 수 있다.
도 34 내지 도 36을 참조하면, 희생층(151-153)을 선택적으로 제거하여 제1 및 제2 수평 개구부(h1, h2)를 형성할 수 있다. 앞서 설명한 바와 같이 희생층(151-153)은 나노 와이어(120)와 다른 물질, 예를 들어 나노 와이어(120)에 포함되는 물질과 소정의 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 나노 와이어(120)는 반도체 장치(100)의 채널 영역을 제공하기 위한 반도체 물질, 예를 들어 실리콘(Si)을 포함할 수 있으며, 희생층(151-153)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 나노 와이어(120)의 식각을 억제하면서 희생층(151-153)의 노출된 부분을 선택적으로 제거하기 위하여 실리콘에 대한 실리콘 게르마늄의 선택적 식각 속도가 충분히 큰 식각액을 사용할 수 있다. 예를 들면, 과산화수소(H2O2), 불화수소산(HF) 및 초산(CH3COOH)을 포함하는 식각액, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 식각액, 과초산(peracetic acid)을 포함하는 식각액, 또는 이들의 조합을 이용할 수 있다.
한편, 희생층(151-153) 각각에 포함되는 게르마늄 농도는 서로 다를 수 있다. 특히, 제3 희생층(153)은 제1 및 제2 희생층(151, 152)에 비해 상대적으로 높은 농도로 게르마늄을 포함할 수 있다. 나노 와이어(120)는 잔존시키면서 선택적으로 희생층(151-153) 만을 제거할 때, 제3 희생층(153)은 다른 제1 및 제2 희생층(151, 152)에 비해 상대적으로 높은 농도로 게르마늄을 포함하기 때문에, 상대적으로 빠르게 제거될 수 있다.
따라서, 제3 희생층(153)의 적어도 일부가 제거되어 형성되는 제1 수평 개구부(h1)의 길이가, 제1 및 제2 희생층(151, 152)이 제거되어 형성되는 제2 수평 개구부(h2)의 길이보다 길 수 있다. 제2 수평 개구부(h2)의 X축 방향 길이가 수십 나노미터인 경우, 제1 수평 개구부(h1)의 X축 방향 길이는 제2 수평 개구부(h2)의 X축 방향 길이보다 수 내지 수십 나노미터만큼 더 길 수 있다. 일례로, 제2 수평 개구부(h2)의 X축 방향 길이가 약 25nm인 경우, 제1 수평 개구부(h1)의 X축 방향 길이는 제2 수평 개구부(h2)의 X축 방향 길이보다 약 3 내지 40nm 정도 더 길 수 있다.
일 실시예에서, 제1 수평 개구부(h1)의 길이는 제1 및 제2 나노 와이어(121, 122)보다 길 수 있으며, 제거되지 않고 남은 제3 희생층(153)에 의해 제공되는 잔류 희생층(155)의 길이는 소스/드레인 영역(104, 105)의 폭보다 짧을 수 있다. 따라서, 소스/드레인 영역(104, 105)에 공급되는 전압에 의해 기판(101)에서 형성되는 누설 경로의 길이가 상대적으로 길어지므로 누설 경로를 통한 전류 전달을 효율적으로 억제할 수 있다.
다음으로 도 37 내지 도 39를 참조하면, 제1 및 제2 수평 개구부(h1, h2) 내에 게이트 절연층(135)이 형성될 수 있다. 수평 개구부(h1, h2) 내에 형성되는 게이트 절연층(135)은, 서로 다른 유전율을 갖는 제1 및 제2 절연물질을 포함할 수 있다. 즉, 게이트 절연층(135)은 제1 절연물질로 형성되는 제1 절연층과, 제1 절연물질보다 높은 유전율을 갖는 제2 절연물질로 형성되는 제2 절연층을 포함할 수 있다. 제1 절연층은 제2 절연층보다 제1 스페이서(140a) 및 나노 와이어(120)에 가깝게 배치될 수 있다. 즉, 제1 절연층이 제2 절연층보다 먼저 형성될 수 있다.
게이트 절연층(135)은 ALD 또는 CVD 등의 공정으로 형성될 수 있다. 먼저 형성되는 제1 절연층이 제1 스페이서(140a) 및 나노 와이어(120) 등에 더 가깝게 배치될 수 있다. 일 실시예에서, 제1 절연층보다 제2 절연층이 더 두껍게 형성될 수 있다. 예를 들어, 제1 절연층의 두께는 약 0.7 nm, 제2 절연층의 두께는 약 1.7 nm일 수 있으며, 게이트 절연층(135)의 두께는 약 2.4 nm 일 수 있다.
도 38 및 도 39를 참조하면, 제2 수평 개구부(h2)와 달리 제1 수평 개구부(h1)는 게이트 절연층(135)에 의해 완전히 채워질 수 있다. 게이트 절연층(135)에 의해 제1 수평 개구부(h1)가 완전히 채워질 수 있도록, 제1 수평 개구부(h1)의 높이는 게이트 절연층(135)의 두께의 2배와 같거나, 그보다 작을 수 있다. 도 10 및 도 11에 도시한 공정에서 제3 희생층(153S)이, 게이트 절연층(135)의 두께의 2배와 같거나 그보다 작은 두께를 갖도록 형성함으로써, 제1 수평 개구부(h1)의 높이를 상기와 같은 조건으로 제한할 수 있다. 앞서 제시된 예시에서, 게이트 절연층(135)의 두께가 약 2.4 nm이므로, 제1 수평 개구부(h1)의 높이는 약 5 nm 이하의 값으로 제한될 수 있다. 한편, 제2 수평 개구부(h2)는 게이트 절연층(135)에 의해 완전히 채워지지 않을 수 있다.
게이트 절연층(135)에 의해 채워진 제1 수평 개구부(h1)는 수평 절연층(110)으로 제공될 수 있다. 수평 절연층(110) 내에서 제1 및 제2 절연층(111, 112)은 도 4a 및 도 4b에 도시한 바와 같은 구조로 배치될 수 있다. 즉, 제2 절연층(112)이 제1 절연층(111)에 의해 둘러싸일 수 있다. 제2 절연층(112)은 제1 절연층(111)보다 높은 유전율을 갖는 물질을 포함할 수 있다.
다음으로 도 40 내지 도 42를 참조하면, 제2 수평 개구부(h2) 내에 금속, 금속 실리사이드 또는 폴리 실리콘 등의 도전성 물질을 채워 넣음으로써 게이트 전극(130)을 형성할 수 있다. 게이트 절연층(135)은 게이트 전극(130)과 나노 와이어(120) 사이에 배치되며, 나노 와이어(120)는 게이트 전극(130)에 인접한 일부 영역에서 채널 영역을 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치(100)의 제조 공정에서, 도 10 및 도 11에 도시한 바와 같이 기판(101) 상에 복수의 희생층(150S)과 복수의 반도체층(120S)이 적층될 수 있다. 일 실시예에서, 복수의 희생층(150S) 가운데 기판(101)에 가장 가깝게 배치되는 제3 희생층(153S)은 제1 및 제2 희생층(151S, 152S)보다 상대적으로 빠른 식각 속도를 갖는 물성을 가질 수 있다. 또한, 제3 희생층(153S)은 제1 및 제2 희생층(151S, 152S)보다 얇은 두께를 가질 수 있다. 제3 희생층(153S)의 두께는, 이후 공정에서 형성하고자 하는 게이트 절연층(135)의 두께의 2배와 같거나, 그보다 작을 수 있다.
복수의 희생층(150S)을 형성할 때, 제3 희생층(153S)의 물성 및 두께 등의 특성을 상기와 같이 한정함으로써, 이후 공정에서 형성되는 수평 절연층(110)의 길이 등을 조절할 수 있다. 즉, 제3 희생층(153S)의 두께를 게이트 절연층(135)의 두께의 2배와 같거나, 그보다 작은 조건으로 한정함으로써, 게이트 절연층(135)을 형성할 때 수평 절연층(110)을 함께 형성할 수 있다. 또한, 제3 희생층(153S)의 물성, 예를 들어 제3 희생층(153S)에 포함되는 게르마늄 농도를 조절하여 제1 수평 개구부(h1)의 길이를 증가 또는 감소시킴으로써, 수평 절연층(110)의 길이를 조절할 수 있다.
도 43 내지 도 48은 도 7에 도시한 반도체 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
우선 도 43 내지 도 45를 참조하면, 본 발명의 실시예에 따른 반도체 장치(200)의 제조 방법에서, 기판(201) 상에 복수의 희생층(251-253: 250)과 나노 와이어(221-223: 220)가 교대로 적층되며, 제3 나노 와이어(223) 상에는 소스/드레인 영역(204, 205)이 마련될 수 있다. 소스/드레인 영역(204, 205)의 내측면에는 제1 스페이서(240a)가 마련되며, 제1 스페이서(240a) 내부 공간에서 나노 와이어(220) 및 희생층(250)이 외부로 노출될 수 있다.
앞서 설명한 바와 같이, 희생층(250)과 나노 와이어(220)는 소정의 식각 선택비를 갖는 물질을 포함하며, 예를 들어 희생층(250)은 실리콘 게르마늄, 나노 와이어(220)는 실리콘을 포함할 수 있다. 또한, 기판(201)에 가장 가깝게 배치되는 제3 희생층(253)은 제1 및 제2 희생층(251, 252)에 비해 상대적으로 높은 게르마늄 농도를 가질 수 있다. 특히, 도 43 내지 도 48에 도시한 실시예에서 제3 희생층(253)이 포함하는 게르마늄 농도는, 도 10 내지 도 42에 도시한 실시예에 따른 제3 희생층(153)이 포함하는 게르마늄 농도보다 높을 수 있다. 따라서, 도 43 내지 도 48에 도시한 실시예에 따른 제3 희생층(253)의 식각 속도가, 도 10 내지 도 42에 도시한 실시예에 따른 제3 희생층(153)의 식각 속도보다 빠를 수 있다.
도 46 내지 도 48을 참조하면, 나노 와이어(220)를 잔존시키면서 희생층(250) 만을 선택적으로 제거하는 공정에서 제3 희생층(253)이 모두 제거될 수 있다. 이는, 제3 희생층(253)이 포함하는 게르마늄 농도가 높은 데에 따른 것일 수 있다. 도 46 내지 도 48에 도시된 구조체는 제1 및 제2 수평 개구부(h1, h2)를 포함하며, 제1 스페이서(240a)에 의해 물리적으로 지지될 수 있다. 이후 게이트 절연층(235)을 형성하는 공정에서 제1 수평 개구부(h1)는 게이트 절연층(235)과 동일한 절연 물질로 채워질 수 있다. 따라서, 도 10 내지 도 42에 도시한 실시예와 달리, 잔류 희생층(155)이 형성되지 않을 수 있다.
도 49 내지 도 54는 도 8에 도시한 반도체 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
우선 도 49 내지 도 51을 참조하면, 본 발명의 실시예에 따른 반도체 장치(300)의 제조 방법에서, 기판(301) 상에 복수의 희생층(351-353: 350)과 나노 와이어(321-323: 320)가 교대로 적층되며, 제3 나노 와이어(323) 상에는 소스/드레인 영역(304, 305)이 마련될 수 있다. 소스/드레인 영역(304, 305)의 내측면에는 제1 스페이서(340a)가 마련되며, 제1 스페이서(340a) 내부 공간에서 나노 와이어(320) 및 희생층(350)이 외부로 노출될 수 있다.
도 49 내지 도 51에 도시한 실시예에서, 제1 수평 개구부(h5)의 두께는 앞서 설명한 다른 실시예에 따른 제조 방법에서 형성된 제1 수평 개구부(h1, h3)보다 클 수 있다. 상대적으로 큰 두께의 제1 수평 개구부(h5)는, 반도체 장치(300)를 제조하기 위해 복수의 희생층(350)과 나노 와이어(320)를 적층하는 공정에서, 제3 희생층(350)을 상대적으로 큰 두께로 형성함으로써 마련될 수 있다.
다음으로 도 52 내지 도 54를 참조하면, 제1 및 제2 수평 개구부(h5, h6) 내에 절연 물질을 증착하여 게이트 절연층(335)을 형성할 수 있다. 이때, 앞서 설명한 다른 실시예와 달리, 제1 수평 개구부(h5)의 두께가 게이트 절연층(335) 두께의 2배보다 클 수 있으며, 게이트 절연층(335)에 의해 제1 수평 개구부(h5)가 완전히 채워지지 않을 수 있다. 따라서, 도 52 내지 도 54에 도시한 바와 같이 수평 절연층(310)이 완전히 형성되지 않고 그 내부에 일부의 제1 수평 개구부(h5`)가 잔존할 수 있다. 잔존한 제1 수평 개구부(h5`)는 절연 물질을 채워 넣는 추가 공정에 의해 채워질 수 있으며, 상기 추가 공정을 거쳐서 수평 절연층(310)이 완전히 형성될 수 있다.
도 55 및 도 56은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 55를 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 컨트롤러(1010)와 각 메모리(1020-1, 1020-2, 1020-3)는, 앞서 설명한 다양한 실시예에 따른 반도체 장치(100, 200, 300)를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 55에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
다음으로 도 56을 참조하면, 일 실시 형태에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 앞서 설명한 다양한 실시예에 따른 반도체 장치(100, 200, 300)를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다. 프로세서(2050) 역시 앞서 설명한 실시예에 따른 반도체 장치(100, 200, 300)에 의해 구현될 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 100, 200, 300: 반도체 장치
101, 201, 301: 기판
110, 210, 310: 수평 절연층
120, 220, 320: 나노 와이어
130, 230, 330: 게이트 전극
135, 235, 335: 게이트 절연층
140, 240, 340: 스페이서

Claims (10)

  1. 기판;
    상기 기판의 상면에 마련되는 수평 절연층;
    상기 수평 절연층의 상부에 마련되는 채널 영역;
    상기 채널 영역에 인접하도록 배치되는 게이트 전극; 및
    상기 기판 상에 마련되며 상기 채널 영역과 연결되는 소스/드레인 영역; 을 포함하고,
    상기 수평 절연층의 길이는 상기 채널 영역의 길이보다 길거나 같으며, 상기 수평 절연층은 서로 다른 유전율을 갖는 제1 및 제2 절연층을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 전극과 상기 채널 영역 사이에 마련되는 게이트 절연층; 을 포함하며,
    상기 게이트 절연층과 상기 수평 절연층은 같은 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 수평 절연층의 두께는, 상기 게이트 절연층의 두께의 2배와 같거나 그보다 작은 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 수평 절연층의 양단 중 적어도 하나에 인접하여 배치되는 잔류 희생층; 을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 잔류 희생층은, 상기 채널 영역에 포함되는 물질과 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 잔류 희생층은, 불순물로 도핑되지 않은 반도체 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제4항에 있어서,
    상기 잔류 희생층의 길이는, 상기 소스/드레인 영역 각각의 길이보다 작은 것을 특징으로 하는 반도체 장치.
  8. 제4항에 있어서,
    상기 잔류 희생층의 두께는, 상기 수평 절연층의 두께와 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 절연층은 상기 제2 절연층을 둘러싸도록 배치되며,
    상기 제1 절연층의 유전율은 상기 제2 절연층의 유전율보다 작은 것을 특징으로 하는 반도체 장치.
  10. 기판;
    상기 기판의 상면에 수직하는 방향으로 연장되는 소스/드레인 영역;
    상기 소스/드레인 영역 사이에서 상기 기판과 분리되도록 배치되며, 상기 기판의 상면에 평행한 방향으로 연장되는 복수의 나노 와이어;
    상기 복수의 나노 와이어를 둘러싸도록 상기 소스/드레인 영역 사이에 배치되는 게이트 전극; 및
    상기 복수의 나노 와이어보다 긴 길이를 갖도록 상기 기판과 상기 복수의 나노 와이어 사이에 배치되며, 제1 절연층 및 상기 제1 절연층보다 큰 유전율을 갖는 제2 절연층을 포함하는 수평 절연층; 을 포함하는 것을 특징으로 하는 반도체 장치.

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