KR102349897B1 - Ingaas epi 구조체 및 art 트렌치에서 iii-v gaa를 가능하게 하는 습식 에치 공정 - Google Patents

Ingaas epi 구조체 및 art 트렌치에서 iii-v gaa를 가능하게 하는 습식 에치 공정 Download PDF

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사나즈 케이. 가드너
윌리 라크마디
매튜 브이. 메츠
길버트 듀이
잭 티. 카발리에로스
찬드라 에스. 모하파트라
아난드 에스. 머시
나디아 엠. 라할-오라비
낸시 엠. 젤리크
타히르 가니
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Abstract

본 발명의 실시예들은 나노와이어 및 나노리본 트랜지스터들 및 그러한 트랜지스터들을 형성하는 방법들을 포함한다. 일 실시예에 따르면, 마이크로전자 디바이스를 형성하는 방법은 얕은 트렌치 분리(STI) 층에 형성되는 트렌치 내에 다층 스택을 형성하는 단계를 포함할 수 있다. 다층 스택은 적어도 채널 층, 채널 층 아래에 형성되는 릴리즈 층, 및 채널 층 아래에 형성되는 버퍼 층을 포함할 수 있다. STI 층은 STI 층의 상단 표면이 릴리즈 층의 상단 표면 아래에 있도록 리세스될 수 있다. 릴리즈 층은 채널 층에 대해 릴리즈 층을 선택적으로 에칭함으로써 채널 층 아래로부터 노출된다.

Description

INGAAS EPI 구조체 및 ART 트렌치에서 III-V GAA를 가능하게 하는 습식 에치 공정{INGAAS EPI STRUCTURE AND WET ETCH PROCESS FOR ENABLING III-V GAA IN ART TRENCH}
실시예들은 일반적으로 트랜지스터 디바이스들에 관한 것이다. 더 구체적으로, 실시예들은 나노와이어들 또는 나노리본들로 형성되는 트랜지스터 디바이스들에 관한 것이다.
과거 수십 년 동안, 집적 회로들에서의 특징들의 스케일링은 계속 성장하는 반도체 산업 뒤에서의 추진력이었다. 점점 더 작은 특징들의 스케일링은 반도체 칩들의 제한된 리얼 에스테이트(real estate) 상에서 기능 유닛들의 증가된 밀도들을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소하는 것은 칩 상에 증가된 수의 메모리 디바이스들의 통합을 허용하여, 증가된 용량을 갖는 제품들의 제조를 초래한다. 그러나, 더 많은 용량을 위한 추진은 문제가 없는 것도 아니다. 각각의 디바이스의 성능을 최적화하는 필요성은 점점 더 중요해진다.
집적 회로 디바이스들의 제조에서, 멀티 게이트 트랜지스터들, 예컨대 트라이 게이트 트랜지스터들은 디바이스 치수들이 계속 축소됨에 따라 더 보급되고 있었다. 종래의 공정들에서, 트라이 게이트 트랜지스터들은 일반적으로 벌크 실리콘 기판들 또는 실리콘 온 절연체 기판들 상에 제조된다. 일부 사례들에서, 벌크 실리콘 기판들은 그들의 더 낮은 비용으로 인해 그리고 그들이 덜 복잡한 트라이 게이트 제조 공정을 가능하게 하기 때문에 바람직하다. 다른 사례들에서, 실리콘 온 절연체 기판들은 트라이 게이트 트랜지스터들의 개선된 쇼트 채널 작용 때문에 바람직하다.
집적 회로 디바이스들의 제조에 따라, 스케일의 추가 감소들은 더 많은 진전의 트랜지스터 기술들, 예컨대 게이트 올 어라운드 트랜지스터들에 대한 요구를 야기할 수 있다. 많은 상이한 기술들은 그러한 3차원 분리된 채널 디바이스들을 제조하려고 시도되었다. 그러나, 문제들, 예컨대 채널 내의 격자 결함들의 밀도를 감소시키는 것은 중요한 문제이다. 그와 같이, 개선들은 나노와이어 채널 게이트 올 어라운드 제조 기술들의 영역에서 요구된다.
도 1은 일 실시예에 따른 기판 상에 형성되는 복수의 높은 종횡비 핀들을 포함하는 디바이스의 사시도를 예시한다.
도 2는 일 실시예에 따른 얕은 트렌치 분리(shallow trench isolation)(STI) 층이 각각의 핀 사이에 형성된 후에 디바이스의 사시도를 예시한다.
도 3은 일 실시예에 따른 높은 종횡비 핀들이 복수의 종횡비 트래핑(aspect ratio trapping)(ART) 트렌치들을 형성하기 위해 리세스된 후에 디바이스의 사시도를 예시한다.
도 4는 일 실시예에 따른 다층 스택들이 ART 트렌치들에 형성된 후에 디바이스의 사시도를 예시한다.
도 5는 일 실시예에 따른 STI 층이 다층 스택들 내에서 릴리즈 층을 노출하기 위해 리세스된 후에 디바이스의 사시도를 예시한다.
도 6은 일 실시예에 따른 희생 게이트 전극 및 측벽 스페이서들이 다층 스택들 각각 위에 형성된 후에 디바이스의 사시도를 예시한다.
도 7은 일 실시예에 따른 다층 스택의 부분들이 대체 소스/드레인(source/drain)(S/D) 트렌치들을 형성하기 위해 리세스된 후에 디바이스의 사시도를 예시한다.
도 8은 대체 S/D 영역이 S/D 트렌치들에 형성된 후에 디바이스의 사시도를 예시한다.
도 9는 일 실시예에 따른 층간 유전체(interlayer dielectric)(ILD)가 노출된 표면들 위에 형성된 후에 디바이스의 사시도를 예시한다.
도 10은 일 실시예에 따른 희생 게이트 전극이 제거된 후에 디바이스의 사시도를 예시한다.
도 11a은 일 실시예에 따른 라인 A-A'를 따라 도 10에 예시되는 디바이스의 단면도를 예시한다.
도 11b는 일 실시예에 따른 릴리즈 층이 다층 스택으로부터 제거된 후에 디바이스의 단면도를 예시한다.
도 11c는 일 실시예에 따른 하단 게이트 분리 재료가 측벽 스페이서들 사이의 버퍼 층의 일부 위에 형성된 후에 디바이스의 단면도를 예시한다.
도 11d는 일 실시예에 따른 게이트 유전체가 나노와이어 채널의 노출된 표면들에 도포된 후에 디바이스의 단면도를 예시한다.
도 11e는 일 실시예에 따른 게이트 전극이 측벽 스페이서들 사이에 형성되고 나노와이어 채널을 둘러싼 후에 디바이스의 단면도를 예시한다.
도 12a 내지 도 12d는 일 실시예에 따른 S/D 영역들 사이에 수직으로 정렬되는 복수의 나노와이어 채널들을 포함하는 디바이스를 형성하는 다양한 처리 동작들의 단면도를 예시한다.
도 13은 본 발명의 하나 이상의 실시예들을 구현하는 인터포저의 단면 예시이다.
도 14는 본 발명의 일 실시예에 따라 구성되는 컴퓨팅 디바이스의 개략도이다.
나노와이어 또는 나노리본 채널들을 갖는 트랜지스터 디바이스들을 포함하는 시스템들 및 그러한 디바이스들을 형성하는 방법들은 본원에 설명된다. 이하의 설명에서, 예시적 구현들의 다양한 양태들은 작업의 본질을 본 기술분야의 다른 통상의 기술자들에게 전달하기 위해 본 기술분야의 통상의 기술자들에 의해 통상 이용되는 용어들을 사용하여 설명될 것이다. 그러나, 본 발명은 설명된 양태들의 일부만으로 실시될 수 있다는 점이 본 기술분야의 통상의 기술자들에게 분명할 것이다. 설명의 목적들을 위해, 특정 수들, 재료들 및 구성들은 예시적 구현들의 철저한 이해를 제공하기 위해 제시된다. 그러나, 본 발명은 특정 상세들 없이 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 분명할 것이다. 다른 사례들에서, 널리 공지된 특징들은 예시적 구현들을 모호하게 하지 않도록 생략되거나 단순화된다.
다양한 동작들은 본 발명을 이해할 시에 가장 유익한 방식으로, 차례로, 다수의 개별 동작들로서 설명될 것이지만, 설명의 순서는 이러한 동작들이 필연적으로 순서 의존적인 것을 암시하도록 해석되지 않아야 한다. 특히, 이러한 동작들은 제시의 순서로 수행될 필요는 없다.
이제 도 1을 참조하면, 복수의 핀들(110)을 갖는 기판(100)이 예시된다. 일 실시예에 따르면, 기판(100)은 반도체 기판일 수 있다. 일 구현에서, 반도체 기판(100)은 벌크 실리콘 또는 실리콘 온 절연체 부구조체를 사용하여 형성되는 결정 기판일 수 있다. 다른 구현들에서, 반도체 기판(100)은 실리콘과 조합될 수 있거나 조합되지 않을 수 있는 대체 재료들을 사용하여 형성될 수 있으며, 대체 재료들은 게르마늄, 안티몬화 인듐, 텔루르화 납, 비화 인듐, 인화 인듐, 비화 갈륨, 인듐 갈륨 비화물(예를 들어, InxGa1 - xAs, 여기서 x는 0과 1 사이임), 안티몬화 갈륨, 또는 그룹 III-V 또는 그룹 IV 재료들의 다른 조합들을 포함하지만 이들에 제한되지 않는다. 기판(100)이 형성될 수 있는 재료들의 수개의 예들이 여기서 설명되지만, 반도체 디바이스가 구축될 수 있는 토대의 역할을 할 수 있는 임의의 재료는 본 발명의 범위 내에 있다.
일 실시예에 따르면, 핀들(110)은 기판(100)과 동일한 재료일 수 있다. 예로서, 핀들(110)은 높은 종횡비 핀들일 수 있다. 일 실시예에서, 높은 종횡비 핀들은 2:1 이상인 높이 대 폭 비율을 가질 수 있다. 부가 실시예는 10:1 이상인 높이 대 폭 비율을 갖는 핀들(110)을 포함할 수 있다. 일 실시예에서, 핀들(110)의 폭(W)은 나중에 형성되고 아래에 더 상세히 설명되는 나노와이어 채널 또는 나노리본 채널의 원하는 폭과 실질적으로 동등한 폭을 갖기 위해 선택된다. 예로서, 폭(W)은 10 nm 미만일 수 있다. 다른 실시예에 따르면, 폭(W)은 5 nm 미만일 수 있다. 예시된 바와 같이, 4개의 핀들(110)이 도시되지만, 실시예들은 그러한 구성들에 제한되지 않는다. 예를 들어, 기판(100) 상에 형성되는 단일 핀(110)이 있을 수 있다. 부가 실시예들은 기판 상에 복수의 핀들(110)의 형성을 포함할 수 있다.
이제 도 2를 참조하면, 얕은 트렌치 분리(STI) 층(106)은 핀들(110) 사이의 기판(100)의 표면 위에 형성될 수 있다. 일 실시예에서, STI 층은 절연 층이다. 예를 들어, STI 층(106)은 산화물, 예컨대 실리콘 산화물 등일 수 있다. 부가 실시예에 따르면, STI 층(106)은 복수의 유전체 재료들을 포함할 수 있다. 예를 들어, 제1 유전체 재료는 컨포멀 재료일 수 있고 제2 유전체 재료는 충전 재료일 수 있다. 실시예들은 공정 예컨대 화학 기상 퇴적(chemical vapor deposition)(CVD) 공정 등에 의해 실리콘 산화물 층을 퇴적하는 단계를 포함한다. 일 실시예에서, STI 층(106)은 핀들(110)의 상단 표면보다 더 큰 높이로 퇴적되고, 그 후 핀들(110)의 상단 표면들을 노출하기 위해 평탄화될 수 있다. 예를 들어, STI 층(106)은 화학적 기계적 연마(chemical-mechanical polishing)(CMP) 동작에 의해 평탄화될 수 있다.
이제 도 3을 참조하면, 핀들(110)은 종횡비 트래핑(ART) 트렌치(112)를 형성하기 위해 리세스된다. 일 실시예에 따르면, 핀들(110)은 리세싱 동작 동안에 완전히 제거되지 않는다. 그러한 일 실시예에서, 핀의 나머지 부분(108)은 ART 트렌치(112)의 하단에 남을 수 있다. 본 발명의 실시예들은 비평면 상단 표면을 갖는 나머지 부분(108)을 포함할 수 있다. 예시된 바와 같이, 나머지 부분의 상단 표면은 특정 실시예들에 따른 노치(109)일 수 있다. 예를 들어, 노치(109)는 원하는 결정학적 면을 따라 핀들(110)을 선택적으로 에칭하는 리세싱 동작 동안 사용되는 에칭 화학적 성질에 의해 형성될 수 있다. 예로서, 노치(109)는 통상 공지된 습식 에칭 공정들에 의해 선택적으로 에칭되는 <111> 결정학적 면에 의해 형성될 수 있다. 부가 실시예에 따르면, 핀들(110)은 2개 이상의 에칭 공정들에 의해 리세스될 수 있다. 예로서, 제1 에치는 건식 에치일 수 있고, 제2 에치는 노치(109)를 형성하는 습식 에치일 수 있다.
이제 도 4를 참조하면, 다층 스택(130)은 ART 트렌치(112)에 형성된다. 다층 스택(130)은 복수의 개별 층들을 포함한다. 예시된 실시예에서, 다층 스택(130)은 3개의 별개의 층들을 포함한다. 다층 스택(130)의 최하단 층은 버퍼 층(132)이다. 버퍼 층은 핀들의 나머지 부분(108) 위에 형성될 수 있다. 릴리즈 층(134)은 버퍼 층(132) 위에 형성될 수 있다. 채널 층(136)은 릴리즈 층(134) 위에 형성될 수 있다. 3개의 층들이 도 4에 예시되지만, 2개뿐의 층들 또는 3개보다 많은 층들은 다층 스택(130)에 포함될 수 있다는 점이 이해되어야 한다. 예를 들어, 다층 스택은 시드 층들, 이중층들 등을 더 포함할 수 있다. 부가 실시예들은 동일한 재료로 제조되는 버퍼 층(132) 및 릴리즈 층(134)을 포함한다. 그러한 일 실시예에서, 다층 스택(130)에 2개의 재료 층들만이 있다는 점이 단면도로부터 나타날 수 있다.
ART 트렌치들(112)에 다층 스택들(130)을 형성하는 것은 다층 스택 내의 각각의 층의 에피택셜 성장이 한정되는 것을 허용한다. 에피택셜 층들의 성장을 한정하는 것은 수개의 이득들을 갖는다. 하나의 그러한 이득은 에피택셜 층들의 폭이 ART 트렌치(112)의 폭(W)과 일치하는 것이다. 그와 같이, 복수의 다층 스택들(130)은 미리 결정된 폭을 가질 것이다. 부가적으로, ART 트렌치들(112)은 아래에 더 상세히 설명되는 바와 같이, 에피택셜 성장된 층들에 형성되는 탈구들을 트래핑한다. 그와 같이, 다층 스택들(130)의 상부 부분들(예를 들어, 채널 층(136))은 격자 결함들이 실질적으로 없을 수 있다.
일 실시예에서, 버퍼 층(132)은 핀들의 나머지 부분(108) 위에 에피택셜 성장될 수 있다. 노치(109)를 포함하는 실시예들에서, 표면에서 노출되는 결정학적 면은 버퍼 층(134)의 성장 동안 결함들의 존재를 최소화하도록 선택될 수 있다. 본 발명의 실시예들은 핀의 나머지 부분(108)과 상이한 재료인 버퍼 층(132)을 포함한다. 예로서, 핀의 나머지 부분(108)은 실리콘 또는 폴리실리콘 재료일 수 있고 버퍼 층(132)은 III-V 반도체 재료일 수 있다. 실시예들에서, 버퍼 층(132)은 원자 층 퇴적(atomic layer deposition)(ALD), 금속 유기 화학 기상 퇴적(metalorganic chemical vapor deposition)(MOCVD), 또는 화학 기상 퇴적(CVD) 공정들에 의해 에피택셜 성장될 수 있다.
ART 트렌치들의 높은 종횡비들은 나쁜 충전 특성들을 갖는 재료들의 사용을 방지할 수 있다. 예를 들어, 재료가 높은 종횡비 트렌치에 퇴적될 때, 최종 층은 상당한 수의 보이드들 및/또는 다른 결함들을 가질 수 있다. 따라서, 본 발명의 실시예들은 상단한 수의 보이드들 또는 다른 결함들의 형성 없이 높은 종횡비 트렌치의 하단에서 에피택셜 성장될 수 있는 버퍼 층(132)에 대한 재료들을 포함한다. 예로서, 높은 종횡비 트렌치들에서 만족스러운 충전 성질들을 갖는 적절한 III-V 반도체 재료들은 비화 갈륨(GaAs), 폴리-GaAs, InP, 및 InxGa1-xAs를 포함할 수 있으며 x는 0과 1 사이이다. 버퍼 층(132)을 위해 사용될 수 있는 부가 재료들은 AlAs, GaP, AlAsSb, 및 InAlAs를 포함할 수 있다. 버퍼 층(132)이 ART 트렌치(112)의 일부를 충전했으므로, ART 트렌치(112)의 종횡비가 감소되었다. 예로서, ART 트렌치(112)의 종횡비는 대략 25 퍼센트 이상만큼 감소될 수 있다. 부가 실시예에 따르면, 버퍼 층(132)은 다층 스택(130)으로부터 결함들을 제거하기 위해 충분히 두꺼울 수 있다.
일 실시예에서, 릴리즈 층(134)은 버퍼 층(132) 위에 에피택셜 성장된다. 예로서, 릴리즈 층은 ALD, MOCVD, CVD, 또는 분자 빔 에피택시(molecular beam epitaxy)(MBE) 공정에 의해 형성될 수 있다. ART 트렌치(112)의 종횡비가 버퍼 층(132)의 형성에 의해 감소되었으므로, 릴리즈 층(134)에서의 사용을 위해 선택될 수 있는 재료에 더 큰 가요성이 있다. 그와 같이, 릴리즈 층을 위해 사용되는 재료는 채널 층(136)을 위해 사용되는 재료에 대한 그것의 에치 선택도에 기초하여 선택될 수 있다. 일 실시예에서, 릴리즈 층은 인화 인듐(InP)일 수 있고 채널 층(136)은 인듐-갈륨-비화물(InGaAs)일 수 있고. 예로서, HCl 및 H2SO4의 혼합을 포함하는 습식 에천트는 InGaAs 채널 층(136)보다 InP 릴리즈 층(134)을 선택적으로 에칭할 수 있다. IP 및 InGaAs가 예시적 실시예들로 사용되지만, 임의의 수의 재료 조합들은 채널 층(136) 및 릴리즈 층(134)이 서로에 대해 선택적으로 에칭되기만 하면 사용될 수 있다는 점이 이해되어야 한다. 예를 들어, 인듐이 재료의 원자 부피의 대략 20% 이상을 점유할 때, GaAs는 릴리즈 층(134)일 수 있고 InGaAs는 채널 층(136)일 수 있다.
일 실시예에 따르면, 릴리즈 층(134)은 채널 층(136)이 성장될 수 있는 실질적으로 결함이 없는 표면을 제공할 수 있다. 일 실시예에 따르면, 릴리즈 층(134)의 두께(TR)는 릴리즈 층(134)의 상단 표면이 결함들이 실질적으로 없도록 선택될 수 있다. 결함들, 예컨대 탈구들 및 적층 결점들은 버퍼 층(132) 및 릴리즈 층(134)을 위해 사용되는 재료들 사이에 격자 불일치가 있을 수 있기 때문에 릴리즈 층(134)의 하단 부분에 존재할 수 있다. 릴리즈 층의 두께가 퇴적 공정 동안 증가함에 따라, 탈구들은 ART 트렌치(112)의 측벽들과 만날 때까지 미끄럼면을 따라 이동한다. 탈구들이 트렌치의 측벽들에 도달하면, 그들은 트래핑되고 추가 확산이 방지된다. 따라서, 릴리즈 층(134)의 상부 부분은 결함들이 실질적으로 없을 수 있다. 실시예들은 릴리즈 층의 두께(TR) 대 폭(W)의 종횡비가 대략 3:2 이상일 때 릴리즈 층(134)으로부터 결함들을 적절히 제거할 수 있다. 예로서, 릴리즈 층(134)의 폭(W)이 대략 10 nm인 경우, 이때 대략 15 nm 이상의 두께(TR)는 결함들이 실질적으로 없는 상부 부분을 갖는 릴리즈 층(134)의 형성을 야기할 것이다.
버퍼 층(134)이 형성된 후에, 채널 층(136)은 버퍼 층(134)의 상단 표면 위에 형성될 수 있다. 예로서, 채널 층(136)은 ALD, MOCVD, CVD, 또는 MBE 공정에 의해 형성될 수 있다. 일 실시예에서, 채널 층(136)의 폭은 채널 층(136)이 트렌치(112)보다 위에서 성장하기 시작할 때까지 ART 트렌치(112)의 측벽들에 의해 한정된다. 채널 층(136)이 트렌치를 넘어 성장한 후에, 층의 폭은 더 이상 한정되지 않으므로 성장하기 시작할 수 있다. 따라서, 본 발명의 실시예들은 평탄화 공정을 포함할 수 있다. 평탄화 공정은 ART 트렌치(112)로부터 그리고 STI 층(106)의 상단 표면보다 위에서 연장했던 채널 층(136)의 임의의 과도성장을 제거할 수 있다. 예를 들어, 채널 층(136) 및 STI 층(106)의 상단 표면들은 CMP 공정에 의해 평탄화될 수 있다.
일 실시예에서, 평탄화 공정은 또한 나중에 형성되는 나노와이어 또는 나노리본의 원하는 두께와 대략 같아지는 채널 층(136)의 두께(TC)를 감소시키기 위해 사용될 수 있다. 본원에 사용되는 바와 같이, 나노와이어 채널 층(136)은 그것의 폭(W)과 실질적으로 동등한 두께(TC)를 갖는 채널 층일 수 있다. 예로서, 나노와이어는 15 nm 미만인 폭(W) 및 두께(TC)에 대한 치수들을 가질 수 있다. 일 실시예에서, 폭(W) 및 두께(TC)는 대략 2 nm와 10 nm 사이일 수 있다. 대체 실시예들은 나노리본 채널 층(136)을 이용할 수 있다. 본원에 사용되는 바와 같이, 나노리본 채널 층(136)은 그것의 두께(TC)보다 더 큰 폭(W)을 가질 수 있다. 대안적으로, 실시예들은 그것의 폭(W)보다 더 큰 두께(TC)를 가질 수 있는 나노리본 채널 층(136)을 포함할 수 있다. 예로서, 나노리본 채널 층(136)은 15 nm 미만인 폭(W) 및 두께(TC)에 대한 치수들을 가질 수 있다. 일 실시예에서, 나노리본 채널 층(136)의 폭(W) 및 두께(TC)는 대략 2 nm와 10 nm 사이일 수 있다. 일 실시예에서, 나노리본 채널 층(136)의 폭(W) 및 두께(TC)는 몇 nm(예를 들어, 5 모노층 미만의 두께)일 수 있다.
이제 도 5를 참조하면, STI 층(106)은 리세스될 수 있다. 일 실시예에서, STI 층(106)은 나노와이어 채널 층(136)의 하단 표면 아래에 리세스된다. 예를 들어, 리세스된 STI 층(106)은 릴리즈 층(134)의 상단 표면 아래에 있는 상단 표면을 가질 수 있다. 일 실시예에 따르면, 릴리즈 층(134)의 상단 표면 아래의 리세스 거리(R)는 에천트가 아래에 더 상세히 설명되는 후속 에칭 공정 동안 릴리즈 층(134)을 선택적으로 제거하기 위해 릴리즈 층(134)의 충분한 양이 노출되는 것을 허용하도록 선택된다. 부가적으로, 릴리즈 층(134)이 제거된 후에 나노와이어 채널 층(136)의 표면들 주위에 게이트 유전체 및 게이트 전극을 형성하기 위해 채널 층(136)의 하단 표면과 STI 층(106)의 상단 표면 사이에 충분한 공간이 있을 필요가 있다. 예를 들어, STI 층(106)은 대략 2 nm 이상인 릴리즈 층(134)의 상단 표면 아래의 거리(R)에 리세스될 수 있다. 부가 실시예에 따르면, STI 층(106)의 상단 표면은 릴리즈 층(134)의 상단 표면 아래의 대략 3 nm와 5 nm 사이에 있을 수 있다.
도 6을 참조하면, 희생 게이트 전극(156)은 다층 스택(130)의 채널 영역 위에 형성된다. 희생 게이트 전극(156)을 형성하기 위해 사용되는 재료의 층은 희생 게이트 전극(156)을 형성하기 위해 노출된 표면들 위에 블랭킷 퇴적되고 패턴화될 수 있다. 희생 게이트 전극(156)의 사용은 후속 처리 동작들 동안 손상되거나 에칭되는 것으로부터 완성된 디바이스의 나노와이어 채널이 되는 다층 스택(130)의 일부(더 구체적으로 나노와이어 채널 층(136)의 일부)를 보호한다.
부가적으로, 측벽 스페이서들(154)의 쌍은 희생 게이트 전극(156)의 반대 측벽들 상에 형성될 수 있다. 측벽 스페이서들(154)의 쌍은 본 기술분야에 공지된 측벽 스페이서들을 형성하는 종래의 방법들을 사용하여 형성될 수 있다. 일 실시예에서, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 및 그것의 조합들과 같지만, 이들에 제한되지 않는 컨포멀 유전체 스페이서 층은 다층 스택(130) 및 희생 게이트 전극(156)을 포함하는 모든 구조체들 상에 우선 블랭킷 퇴적된다. 유전체 스페이서 층은 종래의 CVD 방법들 예컨대 저압 화학 기상 퇴적(low pressure chemical vapor deposition)(LPCVD), 플라즈마 강화 화학 기상 퇴적(plasma enhanced chemical vapor deposition)(PECVD), 및 원자 층 퇴적(ALD)을 사용하여 퇴적될 수 있다. 일 실시예에서, 유전체 스페이서 층은 대략 2와 10 nm 사이의 두께로 퇴적된다. 그 후에, 통상적으로 공지된 스페이서 에칭 공정은 초과 유전체 재료를 제거하고 측벽 스페이서들(156) 뒤에 남기기 위해 사용될 수 있다.
도 7을 참조하면, 희생 게이트 전극(156) 및 측벽 스페이서들(154)에 의해 커버되고 보호되지 않은 다층 스택(130)의 부분들은 소스/드레인(S/D) 트렌치(160)를 형성하기 위해 리세스된다. 다층 스택(130)은 종래의 에칭 방법들 예컨대 습식 에칭 또는 플라즈마 건식 에칭에 의해 리세스된다. 다층 스택(130)이 상이한 재료들의 층들을 포함하므로, 하나 이상의 상이한 에칭 공정들은 각각의 층을 제거하기 위해 이용될 수 있다. 일 실시예에서, 채널 층(136) 및 릴리즈 층(134)은 버퍼 층(132)의 상단 표면을 노출하기 위해 완전히 제거된다. 일 실시예에서, S/D 트렌치(160)는 대략 20과 40 nm 사이의 깊이로 형성된다. 부가 실시예에 따르면, 릴리즈 층(134)의 일부가 남을 수 있다. 예를 들어, 다층 스택(130)의 상단 표면은 STI 층(106)의 상단 표면보다 위에 남거나 이 상단 표면과 실질적으로 평면일 수 있다. 부가 실시예에서, 리세싱 공정은 다층 스택(130)의 노출된 부분들을 완전히 제거하고 기판(100)을 노출된 채로 남길 수 있다.
그 후에, 대체 S/D 영역들(162)은 도 8에 예시된 바와 같이, S/D 트렌치들(160)에 형성될 수 있다. 일 실시예에서, 대체 S/D 영역들(162)은 종래의 에피택셜 퇴적 방법들 예컨대 저압 화학 기상 퇴적, 기상 에피택시, 및 분자 빔 에피택시를 사용하여 형성된다. 일 실시예에서, 대체 S/D 영역들(162)은 희생 게이트 전극(156) 및 측벽 스페이서들(154) 아래에 형성되는 다층 스택(130)의 부분들과 기계적으로 그리고 전기적으로 결합된다. 대체 S/D 영역들(162)이 STI 층(106)보다 위에 연장됨에 따라, 성장은 더 이상 한정되지 않고, S/D 영역들(162)은 서로를 향해 측방으로 확장되기 시작할 수 있다. 일 실시예에서, 다층 스택들은 도 8에 예시된 바와 같이, 대체 S/D 영역들(162)이 함께 병합되는 것을 방지하기에 충분히 큰 피치로 형성된다. 부가 실시예에 따르면, 대체 S/D 영역들(162)은 서로 병합하도록 허용된다.
특정 실시예들에서, 대체 S/D 영역들(162)은 실리콘 합금 예컨대 실리콘 게르마늄 또는 실리콘 탄화물을 사용하여 형성될 수 있다. 일부 구현들에서, 에피택셜 퇴적된 실리콘 합금은 원 위치에서 도펀트들 예컨대 붕소, 비소, 또는 인으로 도핑될 수 있다. 추가 실시예들에서, 대체 S/D 영역들(162)은 하나 이상의 대체 반도체 재료들 예컨대 게르마늄 또는 그룹 III-V 재료 또는 합금을 사용하여 형성될 수 있다. 그리고, 추가 실시예들에서, 금속 및/또는 금속 합금들의 하나 이상의 층들은 대체 S/D 영역들(162)을 형성하기 위해 사용될 수 있다. 실시예들은 다층 스택(130)보다 더 높은 전도율을 갖는 대체 S/D 영역을 포함할 수 있고, 따라서 더 효율적인 디바이스를 생산할 수 있다.
도 7 및 도 8는 다층 스택(130)의 노출된 부분들을 에칭한 다음에 대체 S/D 영역들(162)을 에피택셜 성장시키거나 퇴적함으로써 형성되는 대체 S/D 영역들(162)의 사용을 예시하지만, 본 발명의 실시예들은 그러한 구성들에 제한되지 않는다. 예를 들어, 다층 스택(130)의 노출된 부분들은 에칭되지 않을 수 있고, 대신에 디바이스에 대한 소스 및 드레인 영역들을 형성하기 위해 유지된다. 그러한 실시예들에서, 다층 스택(130)의 노출된 부분들은 희생 게이트 전극(156) 및 측벽 스페이서들(154)의 형성 후에 도핑될 수 있다. 도핑은 원하는 전도율 타입 및 농도 레벨의 소스 및 드레인 영역들을 형성하기 위해 널리 공지된 기술들, 예컨대 이온 주입에 의해 수행될 수 있다.
대체 S/D 영역들(162)의 형성 후에, 층간 유전체(ILD) 층(158)은 대체 S/D 영역들(162), 희생 게이트 전극(156), 및 측벽 스페이서들(154)의 쌍을 포함하는, 노출된 표면들 위에 블랭킷 퇴적된다. 블랭킷 ILD 층(158)은 다른 특징들의 시야를 불필요하게 방해하지 않기 위해 도 9에 파선으로 예시된다. 예로서, ILD 층(158)은 종래의 기술, 예컨대 CVD를 사용하여 퇴적될 수 있다. 일 실시예에서, ILD 층(158)은 비도핑된 실리콘 산화물, 도핑된 실리콘 산화물(예를 들어, BPSG, PSG), 실리콘 질화물, 및 실리콘 산화질화물과 같지만, 이들에 제한되지 않는 임의의 유전체 재료일 수 있다. ILD 층(158)이 퇴적된 후에, 임의의 오버버든(overburden)은 이때 희생 게이트 전극(156)의 상단 표면 및 측벽 스페이서들(154)의 쌍의 상단 표면들을 노출하기 위해 종래의 화학적 기계적 평탄화 방법을 사용하여 다시 연마될 수 있다.
그 후에, 희생 게이트 전극(156)은 도 10에 예시된 바와 같이, 다층 스택(130)의 채널 영역을 노출하기 위해 제거될 수 있다. 나머지 처리 동작들을 더 분명히 예시하고 설명하기 위해, 도 11a 내지 도 11e는 도 10의 라인 A-A'를 따라 2차원 단면 예시들을 도시하는데 사용된다. 도 11a는 도 10에 대응하는 트랜지스터 디바이스의 단면 예시이다. 예시된 바와 같이, ILD 층(158)은 희생 게이트 전극(156)의 제거 동안 대체 S/D 영역들(162)을 보호한다. 희생 게이트 전극(156)은 종래의 에칭 방법 예컨대 플라즈마 건식 에치 또는 습식 에치를 사용하여 제거될 수 있다. 희생 게이트 전극(156)이 폴리실리콘이고 ILD 층(158)이 실리콘 산화물인 일 실시예에서, 습식 에천트 예컨대 TMAH 용액은 희생 게이트 전극(156)을 선택적으로 제거하기 위해 사용될 수 있다.
도 11b를 참조하면, 릴리즈 층(134)은 다층 스택(130)으로부터 나노와이어 채널(136)을 릴리즈하기 위해 선택적으로 에칭될 수 있다. 릴리즈 층(134)은 나노와이어 채널(136)보다 상당히 더 높은 속도로 릴리즈 층(134)을 선택적으로 제거하는 임의의 널리 공지된 에천트를 사용하여 제거될 수 있다. 예로서, HCl 및 H2SO4의 혼합을 포함하는 습식 에천트는 InGaAs 나노와이어 채널(136)보다 InP 릴리즈 층(134)을 선택적으로 에칭할 수 있다. 릴리즈 층(134)의 제거는 나노와이어 채널(136)과 버퍼 층(132) 사이에 갭의 형성을 야기한다. 일 실시예에 따르면, 나노와이어 채널(136)과 버퍼 층(132) 사이의 갭은 게이트 유전체 재료 및 게이트 전극이 그들 사이에 형성되는 것을 허용하기에 충분히 크다. 예로서, 갭은 대략 5와 30 nm 사이인 두께를 가질 수 있다.
도 11c를 참조하면, 하단 게이트 분리(161)는 버퍼 층(132)의 노출된 부분 위에 형성될 수 있다. 예로서, 하단 게이트 분리(161)는 나노와이어 층(136) 주위에 그리고 위에 유전체 층을 우선 블랭킷 퇴적하고, 그 다음에 원하는 두께일 때까지 층을 에칭 백하기 위해 본 기술분야에 공지된 에칭 공정을 사용함으로써 형성된다. 예로서, 하단 게이트 분리 층(161)의 두께는 하단 게이트 분리 층(161)이 게이트 전극(170)과의 용량 결합으로부터 버퍼 층(132)의 상단 표면을 분리하도록 선택된다. 예로서, 하단 게이트 분리(161)의 두께는 대략 100과 300 Å 사이이다. 부가 실시예에 따르면, 하단 게이트 분리(161)는 버퍼 층(132)이 반절연일 때 생략될 수 있다(예를 들어, 넓은 밴드갭은 큰 밴드 오프셋을 가짐).
이제 도 11d를 참조하면, 게이트 유전체 층(165)은 나노와이어 층(136)의 노출된 표면들 위에 형성된다. 일 실시예에 따르면, 게이트 유전체 층(165) 또한 대체 S/D 영역들(162)의 노출된 측벽들을 따라, 측벽 스페이서들(154), 및 하단 게이트 분리(161)를 따라 형성될 수 있다. 게이트 유전체 층(165)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 및 실리콘 산화질화물과 같지만, 이들에 제한되지 않는 임의의 널리 공지된 게이트 유전체 재료로 형성될 수 있다. 일 실시예에서, 게이트 유전체 층(165)은 대략 1과 6 nm 사이의 두께로 퇴적된다. 이상적으로, 게이트 유전체 층(165)은 높은 컨포멀 퇴적 방법 예컨대 저압 화학 기상 퇴적(LPCVD), 원자 층 퇴적(ALD), 또는 스핀 온 유전체 공정을 사용하여 형성된다.
다음에, 게이트 전극 재료는 게이트 전극(170)을 형성하기 위해 게이트 유전체 층(165) 상에 블랭킷 퇴적된다. 게이트 전극(170)은 임의의 널리 공지된 게이트 전극 재료로 형성될 수 있다. 일 실시예에서, 게이트 전극(170)은 트랜지스터가 PMOS 또는 NMOS 트랜지스터인지에 따라, 적어도 하나의 P형 일함수 금속 또는 N형 일함수 금속으로 구성될 수 있다. 일부 구현들에서, 게이트 전극(170)은 2개 이상의 금속 층들의 스택으로 구성될 수 있으며, 하나 이상의 금속 층들은 일함수 금속 층들이고 적어도 하나의 금속 층은 충전 금속 층이다.
PMOS 트랜지스터에 대해, 게이트 전극(170)을 위해 사용될 수 있는 금속들은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물들, 예를 들어 루테늄 산화물을 포함하지만, 이들에 제한되지 않는다. P형 금속 층은 대략 4.9 eV와 대략 5.2 eV 사이인 일함수에 의해 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터에 대해, 게이트 전극(170)을 위해 사용될 수 있는 금속들은 하프늄, 지르코늄, 티탄, 탄탈룸, 알루미늄, 이러한 금속들의 합금들, 및 이러한 금속들의 탄화물들 예컨대 하프늄 탄화물, 지르코늄 탄화물, 티탄 탄화물, 탄탈룸 탄화물, 및 알루미늄 탄화물을 포함하지만, 이들에 제한되지 않는다. N형 금속 층은 대략 3.9 eV와 대략 4.2 eV 사이인 일함수에 의해 NMOS 게이트 전극(170)의 형성을 가능하게 할 것이다.
일 실시예에 따르면, 게이트 전극(170)은 게이트 전극(170)이 게이트 유전체 층(165) 상에 그리고 나노와이어 층(136) 주위에 형성되는 것을 보장하기 위해 컨포멀 퇴적 공정 예컨대 원자 층 퇴적(ALD)을 사용하여 퇴적된다. 그 다음, 블랭킷 게이트 전극 재료는 ILD 층(158)의 상단 표면이 도 11e에 예시된 바와 같이 드러날 때까지 화학적으로 기계적으로 평탄화될 수 있다. 설명되는 방법을 사용하여 형성되는 결과적인 트랜지스터 디바이스는 본 발명의 일 실시예에 따라, 나노와이어 채널을 갖는 비평면 게이트 올 라운드 디바이스이다.
이제 도 12a 내지 도 12d를 참조하면, 처리의 다양한 단계들에서의 디바이스의 단면 예시는 본 발명의 부가 실시예에 따라 도시된다. 도 12a에서, 예시되는 트랜지스터 디바이스는 다층 스택(130)이 3개의 나노와이어 채널 층들(136A, 136B, 및 136C)을 포함하는 것을 제외하고, 도 11a에 예시되는 트랜지스터 디바이스와 실질적으로 유사하다. 예시된 바와 같이, 릴리즈 층들(134A, 134B, 및 134C)은 서로로부터 나노와이어 채널들(136) 각각을 분리한다. 그러한 일 실시예는 복수의 나노와이어들 또는 나노리본들이 트랜지스터 디바이스의 각각의 대체 S/D 영역(162) 사이에 형성되는 것을 허용할 수 있다. 일 실시예에서, 채널 층들(136A, 136B, 136C) 각각은 실질적으로 유사한 치수들로 형성되지만, 실시예들은 그러한 구성들에 제한되지 않는다. 예를 들어, 제1 채널 층(136A)은 다른 채널 층들(136B 및 136C)보다 더 큰 두께를 가질 수 있다. 부가 실시예들은 상이한 두께로 각각 형성되는 복수의 채널 층들(136)을 포함한다. 3개의 나노와이어 채널 층들이 도 12a에 예시되지만, 실시예들은 또한 2개의 나노와이어 채널 층들(136), 또는 3개보다 많은 나노와이어 채널 층들(136)을 포함할 수 있다는 점이 이해되어야 한다. 다층 스택(130)을 형성하기 위해 사용되는 층들에 대한 변경 외에도, 도 12a에 예시된 디바이스를 형성하는데 필요한 처리는 도 1 내지 도 10에 대해 위에 상세히 설명된 처리와 실질적으로 유사할 수 있고, 따라서 여기서 반복되지 않을 것이다.
이제 도 12b를 참조하면, 릴리즈 층들(134A, 134B, 및 134C)은 나노와이어 채널들(136)을 형성하기 위해 선택적으로 에칭될 수 있다. 릴리즈 층(134)은 나노와이어 채널(136)보다 상당히 더 높은 속도로 릴리즈 층들(134)을 선택적으로 제거하는 임의의 널리 공지된 에천트를 사용하여 제거할 수 있다. 예로서, HCl 및 H2S04의 혼합을 포함하는 습식 에천트는 InGaAs 채널 층(136)보다 InP 릴리즈 층(134)을 선택적으로 에칭할 수 있다. 릴리즈 층(134)의 두께는 나노와이어 채널 층(136)과 버퍼 층(132) 사이에 갭의 형성을 야기한다. 일 실시예에 따르면, 나노와이어 채널들(136) 각각 사이의 갭들은 게이트 유전체 재료 및 게이트 전극이 그들 사이에 형성되는 것을 허용하기에 충분히 크다. 예로서, 갭은 대략 5와 30 nm 사이인 두께를 가질 수 있다. 일 실시예에서, 에칭 공정은 이방성 에치일 수 있고, 스페이서들(154) 아래의 릴리즈 층(134)의 일부는 완성된 디바이스에 남을 수 있다.
예시된 바와 같이, 나머지 나노와이어 채널들(136)은 대체 S/D 영역들(162)에 기계적으로 그리고 전기적으로 결합되는 나노와이어 채널들의 수직 어레이를 형성한다. 일 실시예에서, 나노와이어들 채널들(136)은 나노와이어 채널들(136)의 단일 열을 형성하기 위해 ART 트렌치와 병행하고 서로 정렬되며, 최하단 나노와이어 채널(136C)은 열의 바로 하단에 있다.
도 12c를 참조하면, 하단 게이트 분리(161)는 버퍼 층(132)의 노출된 부분 위에 형성될 수 있다. 예로서, 하단 게이트 분리(161)는 나노와이어 층(136) 주위에 그리고 위에 유전체 층을 우선 블랭킷 퇴적하고, 그 다음에 원하는 두께일 때까지 층을 에칭 백하기 위해 본 기술분야에 공지된 에칭 공정을 사용함으로써 형성된다. 일 실시예에 따르면, 도 12c에 예시된 하단 게이트 분리(161)는 도 11c에 대해 더 상세히 설명되는 하단 게이트 분리(161)와 실질적으로 유사하다.
이제 도 12d를 참조하면, 게이트 유전체 층(165)은 나노와이어 채널들(136A, 136B, 및 136C)의 노출된 표면들 위에 형성된다. 일 실시예에 따르면, 게이트 유전체 층(165)은 또한 대체 S/D 영역들(162)의 노출된 측벽들을 따라, 측벽 스페이서들(154), 및 하단 게이트 분리(161)를 따라 형성될 수 있다. 게이트 유전체 층(165)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 및 실리콘 산화질화물과 같지만, 이들에 제한되지 않는 임의의 널리 공지된 게이트 유전체 재료로 형성될 수 있다. 일 실시예에서, 게이트 유전체 층은 대략 1과 6 nm 사이의 두께로 퇴적된다. 이상적으로, 게이트 유전체 층(165)은 높은 컨포멀 퇴적 방법 예컨대 저압 화학 기상 퇴적(LPCVD), 원자 층 퇴적(ALD), 또는 스핀 온 유전체 공정을 사용하여 형성된다.
다음에, 게이트 전극 재료는 게이트 전극(170)을 형성하기 위해 게이트 유전체 층(165) 상에 블랭킷 퇴적된다. 게이트 전극(170)은 임의의 널리 공지된 게이트 전극 재료, 예컨대 상기 설명된 것들로 형성될 수 있다. 일 실시예에 따르면, 게이트 전극(170)은 게이트 전극(170)이 게이트 유전체 층(165) 상에 그리고 나노와이어 채널들(136) 각각의 표면들 주위에 형성되는 것을 보장하기 위해 컨포멀 퇴적 공정 예컨대 원자 층 퇴적(ALD)을 사용하여 퇴적된다. 그 다음, 블랭킷 게이트 전극 재료는 ILD 층(158)의 상단 표면이 도 12d에 예시된 바와 같이 드러날 때까지 화학적으로 기계적으로 평탄화될 수 있다. 설명되는 방법을 사용하여 형성되는 결과적인 트랜지스터 디바이스는 본 발명의 일 실시예에 따라, 복수의 나노와이어 채널들을 갖는 비평면 게이트 올 어라운드 디바이스이다.
도 13은 본 발명의 하나 이상의 실시예들을 포함하는 인터포저(1000)를 예시한다. 인터포저(1000)는 제1 기판(1002)을 제2 기판(1004)에 가교하기 위해 사용되는 개재 기판이다. 제1 기판(1002)은 예를 들어 집적 회로 다이일 수 있다. 제2 기판(1004)은 예를 들어 메모리 모듈, 컴퓨터 머더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(1000)의 목적은 연결을 더 넓은 피치에 확산하거나 연결을 상이한 연결에 경로 변경하는 것이다. 예를 들어, 인터포저(1000)는 집적 회로 다이를 제2 기판(1004)에 나중에 결합될 수 있는 볼 그리드 어레이(ball grid array)(BGA)(1006)에 결합할 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(1002/1004)은 인터포저(1000)의 대향 측면들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(1002/1004)은 인터포저(1000)의 동일한 측면에 부착된다. 그리고, 추가 실시예들에서, 3개 이상의 기판들은 인터포저(1000)에 의해 상호연결된다.
인터포저(1000)는 에폭시 수지, 유리섬유 보강 에폭시 수지, 세라믹 재료, 또는 폴리머 재료 예컨대 폴리이미드로 형성될 수 있다. 추가 구현들에서, 인터포저는 실리콘, 게르마늄, 및 다른 그룹 III-V 및 그룹 IV 재료들과 같은, 반도체 기판에서의 사용을 위해 상기 설명된 동일한 재료들을 포함할 수 있는 대체 강성 또는 가요성 재료들로 형성될 수 있다.
인터포저는 금속 인터커넥트들(1008) 및 비아들(1010)을 포함할 수 있으며, 관통 실리콘 비아들(through-silicon vias)(TSVs)(1012)을 포함하지만 이에 제한되지 않는다. 인터포저(1000)는 수동 및 능동 디바이스들 둘 다를 포함하는 내장 디바이스들(1014)을 더 포함할 수 있다. 그러한 디바이스들은 커패시터들, 감결합 커패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변환기들, 센서들, 및 정전 방전(electrostatic discharge)(ESD) 디바이스들을 포함하지만, 이들에 제한되지 않는다. 더 복잡한 디바이스들 예컨대 무선 주파수(radio-frequency)(RF) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들은 또한 인터포저(1000) 상에 형성될 수 있다.
본 발명의 실시예들에 따라, ART 트렌치 내의 다층 스택으로 형성되는 나노와이어 또는 나노리본 채널들과 같은, 본원에 개시되는 장치들 또는 공정들은 인터포저(1000) 또는 더 구체적으로, 인터포저 내에 트랜지스터를 포함하는 디바이스들(1014) 또는 임의의 다른 구조체의 제조에 사용될 수 있다.
도 14는 본 발명의 일 실시예에 따라 컴퓨팅 디바이스(1200)를 예시한다. 컴퓨팅 디바이스(1200)는 다수의 구성요소들을 포함할 수 있다. 일 실시예에서, 이러한 구성요소들은 하나 이상의 머더보드들에 부착된다. 대체 실시예에서, 이러한 구성요소들은 머더보드보다는 오히려 단일 시스템 온 어 칩(system-on-a-chip)(SoC) 다이 위로 제작된다. 컴퓨팅 디바이스(1200) 내의 구성요소들은 집적 회로 다이(1202) 및 적어도 하나의 통신 칩(1208)을 포함하지만, 이들에 제한되지 않는다. 일부 구현들에서, 통신 칩(1208)은 집적 회로 다이(1202)의 일부로 제작된다. 집적 회로 다이(1202)는 내장 DRAM(embedded DRAM)(eDRAM) 또는 스핀 전달 토크 메모리(spin-transfer torque memory)(STTM 또는 STTM-RAM)와 같은 기술들에 의해 제공될 수 있는, 캐시 메모리로 종종 사용되는 온 다이 메모리(1206)뿐만 아니라 CPU(1204)를 포함할 수 있다.
컴퓨팅 디바이스(1200)는 머더보드에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있고 또는 SoC 다이 내에 제조될 수 있거나 제조되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이러한 다른 구성요소들은 휘발성 메모리(1210)(예를 들어, DRAM), 비휘발성 메모리(1212)(예를 들어, ROM 또는 플래시 메모리), 그래픽 처리 유닛(graphics processing unit)(GPU)(1214), 디지털 신호 프로세서(1216), 암호 프로세서(1242)(하드웨어 내에 암호 알고리즘들을 실행하는 특수 프로세서), 칩셋(1220), 안테나(1222), 디스플레이 또는 터치스크린 디스플레이(1224), 터치스크린 컨트롤러(1226), 배터리(1228) 또는 다른 전력 소스, 전력 증폭기(도시되지 않음), 위성 위치 확인 시스템(global positioning system)(GPS) 디바이스(1228), 나침반(1230), 모션 코프로세서 또는 센서들(1232)(가속도계, 자이로스코프, 및 나침반을 포함할 수 있음), 스피커(1234), 카메라(1236), 사용자 입력 디바이스들(1238)(예컨대 키보드, 마우스, 스타일러스, 및 터치패드), 및 대량 저장 디바이스(1240)(예컨대 하드 디스크 드라이브, 콤팩트 디스크(compact disk)(CD), 디지털 다기능 디스크(digital versatile disk)(DVD) 등)을 포함하지만, 이들에 제한되지 않는다.
통신 칩(1208)은 컴퓨팅 디바이스(1200)로 그리고 컴퓨팅 디바이스로부터 데이터의 전송을 위해 무선 통신들을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 변조된 전자기 방사의 사용 동안 비고체 매체를 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않는 것을 암시하지 않지만, 일부 실시예들에서 그들은 그렇지 않을 수 있다. 통신 칩(1208)은 3G, 4G, 5G 이상으로 지정되는 임의의 다른 무선 프로토콜들뿐만 아니라, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 파생어들을 포함하지만 이들에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 어느 것을 구현할 수 있다. 컴퓨팅 디바이스(1200)는 복수의 통신 칩들(1208)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1208)은 더 짧은 범위 무선 통신들 예컨대 Wi-Fi 및 블루투스에 전용일 수 있고 제2 통신 칩(1208)은 더 긴 범위 무선 통신들 예컨대 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들에 전용일 수 있다.
컴퓨팅 디바이스(1200)의 프로세서(1204)는 본 발명의 실시예들에 따라 형성되는, 나노와이어 또는 나노리본 채널들을 갖는 게이트 올 어라운드 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다. 용어 "프로세서"는 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하는 임의의 디바이스 또는 디바이스의 일부를 언급할 수 있다.
통신 칩(1208)은 또한 ART 트렌치 내의 다층 스택으로 형성되는 나노와이어 또는 나노리본 채널들을 갖는 게이트 올 어라운드 트랜지스터들과 같은 하나 이상의 디바이스들을 포함할 수 있다.
추가 실시예들에서, 컴퓨팅 디바이스(1200) 내에 수용되는 다른 구성요소는 ART 트렌치 내의 다층 스택으로 형성되는 나노와이어 또는 나노리본 채널들을 갖는 게이트 올 어라운드 트랜지스터들과 같은 하나 이상의 디바이스들을 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(1200)는 랩톱 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, 개인 휴대 정보 단말기(personal digital assistant)(PDA), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1200)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다
요약서에 설명되는 것을 포함하는, 본 발명의 예시된 구현들의 상기 설명은 총망라하거나 본 발명을 개시된 정확한 형태들에 제한하도록 의도되지 않는다. 본 발명의 특정 구현들 및 본 발명에 대한 예들이 예시적 목적들을 위해 본원에 설명되지만, 다양한 등가 수정들은 관련 기술분야의 통상의 기술자들이 인식하는 바와 같이, 본 발명의 범위 내에서 가능하다.
이러한 수정들은 상기 상세한 설명을 고려하여 본 발명에 이루어질 수 있다. 이하의 청구항들에 사용되는 용어들은 본 발명을 명세서 및 청구항들에 개시되는 특정 구현들에 제한하도록 해석되지 않아야 한다. 오히려, 본 발명의 범위는 이하의 청구항들에 의해 전적으로 결정되어야 하며, 이하의 청구항들은 청구항 해석의 확립된 원칙들에 따라 해석되어야 한다.
본 발명의 실시예들은 마이크로전자 디바이스를 형성하는 방법을 포함하며, 방법은 얕은 트렌치 분리(STI) 층에 형성되는 트렌치 내에 다층 스택을 형성하는 단계 - 다층 스택은 적어도 채널 층, 채널 층 아래에 형성되는 릴리즈 층, 및 채널 층 아래에 형성되는 버퍼 층을 포함함 -; STI 층의 상단 표면이 릴리즈 층의 상단 표면 아래에 있도록 STI 층을 리세스하는 단계; 및 채널 층에 대해 릴리즈 층을 선택적으로 제거하는 에칭 공정에 의해 릴리즈 층을 제거하는 단계를 포함한다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, STI 층은 기판 층 위에 형성되고, 다층 스택은 기판 층 위에 에피택셜 성장된다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 버퍼 층, 릴리즈 층 및 채널 층은 각각 III-V 반도체 재료이고 기판 층은 실리콘 층이다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 버퍼 층은 GaAs 또는 폴리-GaAs이고, 릴리즈 층은 InP이고, 채널 층은 InGaAs이다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 채널 층에 대해 릴리즈 층을 선택적으로 제거하는 에칭 공정은 HCl 및 H2S04를 포함하는 습식 에칭 공정이다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 트렌치는 리세스되기 전에 2:1 이상인 종횡비를 갖는다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 버퍼 층은 다층 스택의 두께의 적어도 1/4을 차지한다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 릴리즈 층은 3:2 이상인 두께 대 폭 비율을 갖는다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 채널 층은 나노와이어 채널 층 또는 나노리본 채널 층이다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 방법은 채널 층 아래 그리고 릴리즈 층의 상단 표면 아래로 STI 층을 리세스한 후에 STI 층 및 다층 스택의 일부 위에 희생 게이트 전극을 형성하는 단계; 및 희생 게이트 전극의 측벽들을 따라 측벽 스페이서들을 형성하는 단계를 더 포함한다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 방법은 희생 게이트 전극에 의해 커버되지 않은 다층 스택의 부분들을 제거하는 단계; 및 다층 스택의 제거된 부분들이 형성되었던 곳에 대체 소스/드레인(S/D) 영역을 형성하는 형성하는 단계를 더 포함한다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 방법은 측벽 스페이서들 또는 희생 게이트 전극에 의해 커버되지 않은 다층 스택 및 STI 층의 부분들 위에 층간 유전체(ILD) 층을 형성하는 단계를 더 포함한다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 방법은 릴리즈 층을 제거하는 단계 전에 희생 게이트 전극을 제거하는 단계; 측벽 스페이서들 사이에 있는 버퍼 층의 노출된 표면 위에 하단 게이트 분리 층을 형성하는 단계; 측벽 스페이서들 사이에 있는 채널 층의 노출된 표면들 위에 게이트 유전체 층을 형성하는 단계; 및 측벽 스페이서들 사이에 있는 채널 층의 일부 주위에 게이트 전극을 형성하는 단계를 더 포함한다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 다층 스택은 채널 층의 상단 표면 위에 형성되는 제2 릴리즈 층, 및 제2 릴리즈 층의 상단 표면 위에 형성되는 제2 채널 층을 더 포함한다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 채널 층에 대해 릴리즈 층을 선택적으로 제거하는 에칭 공정은 또한 제2 채널 층에 대해 제2 릴리즈 층을 선택적으로 제거한다.
본 발명의 부가 실시예는 제1 단부 및 제1 단부에 대향하는 제2 단부를 갖는 제1 나노와이어 채널 - 제1 나노와이어의 제1 단부 및 제2 단부는 소스/드레인(S/D) 영역들에 기계적으로 그리고 전기적으로 결합되고, 나노와이어 채널은 STI 층 내의 트렌치 위에 형성됨 -; 제1 단부와 제2 단부 사이의 나노와이어 채널의 표면 주위에 완전히 형성되는 게이트 유전체 층; 및 게이트 유전체 층의 표면 위에 형성되고 제1 단부와 제2 단부 사이의 나노와이어 채널의 표면 주위에 완전히 형성되는 게이트 전극을 포함하는 반도체 디바이스를 포함할 수 있다. 부가 실시예는 또한 반도체 디바이스를 포함할 수 있으며, 나노와이어 채널은 III-V 반도체 재료이다. 부가 실시예는 또한 반도체 디바이스를 포함할 수 있으며, S/D 영역들은 기판 위에 형성되는 버퍼 층의 상단 표면 위에 형성된다. 부가 실시예는 또한 반도체 디바이스를 포함할 수 있으며, 버퍼 층과 접촉하는 기판의 표면은 비평면 표면이다. 부가 실시예는 또한 반도체 디바이스를 포함할 수 있으며, 기판의 비평면 표면은 기판의 <111> 결정학적 면에 의해 정의된다. 부가 실시예는 또한 반도체 디바이스를 포함할 수 있으며, 트렌치는 나노와이어 채널의 폭과 실질적으로 동등한 폭을 갖는다. 부가 실시예는 또한 반도체 디바이스를 포함할 수 있으며, 반도체 디바이스는 각각 제1 단부 및 제1 단부에 대향하는 제2 단부를 갖는 하나 이상의 부가 나노와이어 채널들을 더 포함하며, 부가 나노와이어들의 제1 단부들 및 제2 단부들은 소스/드레인(S/D) 영역들에 기계적으로 그리고 전기적으로 결합되고 제1 나노와이어 채널 위에 또는 아래에 정렬되고, 게이트 유전체 층은 제1 단부들과 제2 단부들 사이의 하나 이상의 부가 나노와이어 채널들의 표면 주위에 완전히 형성되고, 게이트 전극은 게이트 유전체 층의 표면 위에 형성되고 제1 단부들과 제2 단부들 사이의 하나 이상의 부가 나노와이어 채널들의 표면들 주위에 완전히 형성된다.
본 발명의 부가 실시예는 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 방법은 얕은 트렌치 분리(STI) 층에 형성되는 트렌치 내에 다층 스택을 형성하는 단계 - 다층 스택은 적어도 채널 층, 채널 층 아래에 형성되는 릴리즈 층, 및 채널 층 아래에 형성되는 버퍼 층을 포함하며, 버퍼 층은 GaAs 또는 폴리-GaAs이고, 릴리즈 층은 InP이고, 채널 층은 InGaAs이고, 릴리즈 층은 3:2 이상인 두께 대 폭 비율을 가짐 -; STI 층의 상단 표면이 릴리즈 층의 상단 표면 아래에 있도록 STI 층을 리세스하는 단계; STI 층 및 다층 스택의 일부 위에 희생 게이트 전극을 형성하는 단계; 희생 게이트 전극의 측벽들을 따라 측벽 스페이서들을 형성하는 단계; 희생 게이트 전극에 의해 커버되지 않은 다층 스택의 부분들을 제거하는 단계; 다층 스택의 제거된 부분들이 형성되었던 곳에 대체 소스/드레인(S/D) 영역을 형성하는 단계; 측벽 스페이서들 또는 희생 게이트 전극에 의해 커버되지 않은 다층 스택 및 STI 층의 부분들 위에 층간 유전체(ILD) 층을 형성하는 단계; 희생 게이트 전극을 제거하는 단계; 측벽 스페이서들 사이에 있는 버퍼 층의 노출된 표면 위에 하단 게이트 분리 층을 형성하는 단계; 채널 층에 대해 릴리즈 층을 선택적으로 제거하는 에칭 공정에 의해 릴리즈 층을 제거하는 단계; 측벽 스페이서들 사이에 있는 채널 층의 노출된 표면들 위에 게이트 유전체 층을 형성하는 단계; 및 측벽 스페이서들 사이에 있는 채널 층의 일부 주위에 게이트 전극을 형성하는 단계를 포함한다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 채널 층은 나노와이어 채널 층 또는 나노리본 채널 층이다. 부가 실시예는 또한 마이크로전자 디바이스를 형성하는 방법을 포함할 수 있으며, 트렌치는 리세스되기 전에 2:1 이상인 종횡비를 갖고, 버퍼 층은 상기 다층 스택의 두께의 적어도 1/4을 점유한다.

Claims (25)

  1. 마이크로전자 디바이스를 형성하는 방법으로서,
    얕은 트렌치 분리(STI) 층에 형성되는 트렌치 내에 다층 스택을 형성하는 단계 - 상기 다층 스택은 적어도 채널 층, 상기 채널 층 아래에 형성되는 릴리즈 층(release layer) 및 상기 채널 층 아래에 형성되는 버퍼 층을 포함하고, 상기 버퍼 층은 기판 층 위에 형성되고, 상기 기판 층은 노치 표면을 가지고, 상기 노치 표면은 상기 STI 층과 접촉하는 최상부 포인트를 가짐 -;
    상기 STI 층의 상단 표면이 상기 릴리즈 층의 상단 표면 아래에 있도록 상기 STI 층을 리세스(recessing)하는 단계; 및
    상기 채널 층에 대해 상기 릴리즈 층을 선택적으로 제거하는 에칭 공정에 의해 상기 릴리즈 층을 제거하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 STI 층은 상기 기판 층 위에 형성되고, 상기 다층 스택은 상기 기판 층 위에 에피택셜 성장되는 방법.
  3. 제2항에 있어서, 상기 버퍼 층, 상기 릴리즈 층 및 상기 채널 층은 각각 III-V 반도체 재료이고 상기 기판 층은 실리콘 층인 방법.
  4. 제3항에 있어서, 상기 버퍼 층은 GaAs, 폴리-GaAs, 또는 InP이고, 상기 릴리즈 층은 InP이고, 채널 층은 InGaAs인 방법.
  5. 제4항에 있어서, 상기 채널 층에 대해 상기 릴리즈 층을 선택적으로 제거하는 상기 에칭 공정은 HCl 및 H2S04를 포함하는 습식 에칭 공정인 방법.
  6. 제1항에 있어서, 상기 트렌치는 리세스되기 전에 5:1 이상인 종횡비를 갖는 방법.
  7. 제6항에 있어서, 상기 버퍼 층은 상기 다층 스택의 두께의 적어도 1/4을 점유하는 방법.
  8. 제1항에 있어서, 상기 릴리즈 층은 3:2 이상인 두께 대 폭 비율을 갖는 방법.
  9. 제1항에 있어서, 상기 채널 층은 나노와이어 채널 층 또는 나노리본(nanoribbon) 채널 층인 방법.
  10. 제1항에 있어서,
    상기 채널 층 아래 그리고 상기 릴리즈 층의 상단 표면 아래로 상기 STI 층을 리세스한 후에 상기 STI 층 및 상기 다층 스택의 일부 위에 희생 게이트 전극을 형성하는 단계; 및
    상기 희생 게이트 전극의 측벽들을 따라 측벽 스페이서들을 형성하는 단계를 더 포함하는 방법.
  11. 제10항에 있어서,
    상기 희생 게이트 전극에 의해 커버되지 않은 다층 스택의 부분들을 제거하는 단계; 및
    상기 다층 스택의 제거된 부분들이 형성되었던 곳에 대체(replacement) 소스/드레인(S/D) 영역을 형성하는 단계를 더 포함하는 방법.
  12. 제10항에 있어서,
    상기 측벽 스페이서들 또는 상기 희생 게이트 전극에 의해 커버되지 않은 다층 스택 및 STI 층의 부분들 위에 층간 유전체(ILD) 층을 형성하는 단계를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 릴리즈 층을 제거하는 단계 전에 상기 희생 게이트 전극을 제거하는 단계;
    상기 측벽 스페이서들 사이에 있는 버퍼 층의 노출된 표면 위에 하단 게이트 분리 층을 형성하는 단계;
    상기 측벽 스페이서들 사이에 있는 채널 층의 노출된 표면들 위에 게이트 유전체 층을 형성하는 단계; 및
    상기 측벽 스페이서들 사이에 있는 채널 층의 일부 주위에 게이트 전극을 형성하는 단계를 더 포함하는 방법.
  14. 제1항에 있어서, 상기 다층 스택은 상기 채널 층의 상단 표면 위에 형성되는 제2 릴리즈 층, 및 상기 제2 릴리즈 층의 상단 표면 위에 형성되는 제2 채널 층을 더 포함하는 방법.
  15. 제14항에 있어서, 상기 채널 층에 대해 상기 릴리즈 층을 선택적으로 제거하는 에칭 공정은 또한 상기 제2 채널 층에 대해 상기 제2 릴리즈 층을 선택적으로 제거하는 방법.
  16. 제1 단부 및 상기 제1 단부에 대향하는 제2 단부를 갖는 제1 나노와이어 채널 - 상기 제1 나노와이어의 제1 단부 및 제2 단부는 소스/드레인(S/D) 영역들에 기계적으로 그리고 전기적으로 결합되고, 상기 나노와이어 채널은 STI 층 내의 트렌치 위에 형성됨 -;
    상기 제1 단부와 상기 제2 단부 사이의 나노와이어 채널의 표면 주위에 완전히 형성되는 게이트 유전체 층; 및
    상기 게이트 유전체 층의 표면 위에 형성되고 상기 제1 단부와 상기 제2 단부 사이의 나노와이어 채널의 표면 주위에 완전히 형성되는 게이트 전극
    을 포함하고,
    상기 S/D 영역들은 기판 위에 형성되는 버퍼 층의 상단 표면 위에 형성되고, 상기 버퍼 층과 접촉하는 기판의 표면은 노치 표면이고, 상기 노치 표면은 상기 STI 층과 접촉하는 최상부 포인트를 가지는 반도체 디바이스.
  17. 제16항에 있어서, 상기 나노와이어 채널은 III-V 반도체 재료인 반도체 디바이스.
  18. 삭제
  19. 삭제
  20. 제16항에 있어서, 상기 기판의 노치 표면은 상기 기판의 <111> 결정학적 면(crystallographic plane)에 의해 정의되는 반도체 디바이스.
  21. 제20항에 있어서, 상기 트렌치는 상기 나노와이어 채널의 폭과 실질적으로 동등한 폭을 갖는 반도체 디바이스.
  22. 제16항에 있어서, 각각 제1 단부 및 상기 제1 단부에 대향하는 제2 단부를 갖는 하나 이상의 부가 나노와이어 채널들을 더 포함하며, 상기 부가 나노와이어들의 제1 단부들 및 제2 단부들은 상기 소스/드레인(S/D) 영역들에 기계적으로 그리고 전기적으로 결합되고 제1 나노와이어 채널 위에 또는 아래에 정렬되고, 게이트 유전체 층은 상기 제1 단부들과 상기 제2 단부들 사이의 하나 이상의 부가 나노와이어 채널들의 표면 주위에 완전히 형성되고, 상기 게이트 전극은 상기 게이트 유전체 층의 표면 위에 형성되고 상기 제1 단부들과 상기 제2 단부들 사이의 하나 이상의 부가 나노와이어 채널들의 표면들 주위에 완전히 형성되는 반도체 디바이스.
  23. 마이크로전자 디바이스를 형성하는 방법으로서,
    얕은 트렌치 분리(STI) 층에 형성되는 트렌치 내에 다층 스택을 형성하는 단계 - 상기 다층 스택은 적어도 채널 층, 상기 채널 층 아래에 형성되는 릴리즈 층, 및 상기 채널 층 아래에 형성되는 버퍼 층을 포함하며, 상기 버퍼 층은 GaAs 또는 폴리-GaAs이고, 상기 릴리즈 층은 InP이고, 상기 채널 층은 InGaAs이고, 상기 릴리즈 층은 3:2 이상인 두께 대 폭 비율을 가짐 -;
    상기 STI 층의 상단 표면이 상기 릴리즈 층의 상단 표면 아래에 있도록 상기 STI 층을 리세스하는 단계;
    상기 STI 층 및 상기 다층 스택의 일부 위에 희생 게이트 전극을 형성하는 단계;
    상기 희생 게이트 전극의 측벽들을 따라 측벽 스페이서들을 형성하는 단계;
    상기 희생 게이트 전극에 의해 커버되지 않은 다층 스택의 부분들을 제거하는 단계;
    상기 다층 스택의 제거된 부분들이 형성되었던 곳에 대체 소스/드레인(S/D) 영역을 형성하는 단계;
    상기 측벽 스페이서들 또는 상기 희생 게이트 전극에 의해 커버되지 않은 다층 스택 및 STI 층의 부분들 위에 층간 유전체(ILD) 층을 형성하는 단계;
    상기 희생 게이트 전극을 제거하는 단계;
    상기 측벽 스페이서들 사이에 있는 상기 버퍼 층의 노출된 표면 위에 하단 게이트 분리 층을 형성하는 단계;
    상기 채널 층에 대해 상기 릴리즈 층을 선택적으로 제거하는 에칭 공정에 의해 상기 릴리즈 층을 제거하는 단계;
    상기 측벽 스페이서들 사이에 있는 상기 채널 층의 노출된 표면들 위에 게이트 유전체 층을 형성하는 단계; 및
    상기 측벽 스페이서들 사이에 있는 상기 채널 층의 일부 주위에 게이트 전극을 형성하는 단계
    를 포함하는 방법.
  24. 제23항에 있어서, 상기 채널 층은 나노와이어 채널 층 또는 나노리본 채널 층인 방법.
  25. 제23항에 있어서, 상기 트렌치는 리세스되기 전에 10:1 이상인 종횡비를 갖고, 상기 버퍼 층은 상기 다층 스택의 두께의 적어도 1/4을 점유하는 방법.
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