CN107004631A - 用于实现art沟槽中的ⅲ‑ⅴ gaa的ingaas epi结构及湿法蚀刻工艺 - Google Patents

用于实现art沟槽中的ⅲ‑ⅴ gaa的ingaas epi结构及湿法蚀刻工艺 Download PDF

Info

Publication number
CN107004631A
CN107004631A CN201480083605.XA CN201480083605A CN107004631A CN 107004631 A CN107004631 A CN 107004631A CN 201480083605 A CN201480083605 A CN 201480083605A CN 107004631 A CN107004631 A CN 107004631A
Authority
CN
China
Prior art keywords
layer
channel
channel layer
layers
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480083605.XA
Other languages
English (en)
Other versions
CN107004631B (zh
Inventor
S·K·加德纳
W·拉赫马迪
M·V·梅茨
G·杜威
J·T·卡瓦列罗斯
C·S·莫哈帕特拉
A·S·默西
N·M·拉哈尔-乌拉比
N·M·泽利克
T·加尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN107004631A publication Critical patent/CN107004631A/zh
Application granted granted Critical
Publication of CN107004631B publication Critical patent/CN107004631B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明的实施例包括纳米线和纳米带晶体管以及形成这样的晶体管的方法。根据实施例，用于形成微电子器件的方法可以包括在沟槽内形成多层叠置体，所述沟槽形成在浅沟槽隔离(STI)层中。多层叠置体可以至少包括沟道层、形成在所述沟道层下方的释放层、以及形成在所述沟道层下方的缓冲层。可以使所述STI层凹陷以使所述STI层的顶表面位于所述释放层的顶表面下方。暴露的释放层通过相对于所述沟道层选择性地蚀刻掉所述释放层而形成在所述沟道层下方。

Description

用于实现ART沟槽中的Ⅲ-Ⅴ GAA的INGAAS EPI结构及湿法蚀 刻工艺
技术领域
实施例总体上涉及晶体管器件。更具体地，实施例涉及形成有纳米线或纳米带的晶体管器件。
背景技术
对于过去的几十年，集成电路中特征的缩放已经成为不断增长的半导体产业背后的驱动力。缩小到越来越小的特征实现了在半导体芯片的有限基板面上的功能单元的密度的增大。例如，缩小的晶体管尺寸允许在芯片上并入增加数量的存储器器件，从而能够制造具有增加的容量的产品。然而，对越来越大的容量的驱动并非不存在问题。优化每个器件的性能的必要性变得越来越显著。
在集成电路器件的制作中，多栅极晶体管(例如，三栅极晶体管)随着器件尺寸不断缩小而变得更加普遍。在常规过程中，通常在体硅衬底或绝缘体上硅衬底上制作三栅极晶体管。在一些实例中，体硅衬底由于其较低的成本并且因为它们实现了较不复杂的三栅极制造过程而是优选的。在其它实例中，绝缘体上硅衬底由于三栅晶体管的改进的短沟道性能而是优选的。
在集成电路器件的制造中，进一步缩小可以产生对甚至更加先进的晶体管技术(例如栅极全包围晶体管)的需求。许多不同的技术已经尝试制作这种三维隔离沟道器件。然而，诸如减少沟道中的晶格缺陷的密度之类的问题是显著问题。如此，在纳米线沟道栅极全包围制造技术领域中需要改进。
附图说明
图1示出了根据实施例的包括形成在衬底上的多个高高宽比鳍状物的器件的透视图。
图2示出了根据实施例的在浅沟槽隔离(STI)层形成在每个鳍状物之间之后的器件的透视图。
图3示出了根据实施例的在高高宽比鳍状物凹陷以形成多个高宽比捕获(ART)沟槽之后的器件的透视图。
图4示出了根据实施例的在多层叠置体形成在ART沟槽中之后的器件的透视图。
图5示出了根据实施例的在STI层凹陷以暴露多层叠置体内的释放层之后的器件的透视图。
图6示出了根据实施例的在牺牲栅极电极和侧壁间隔体形成在多层叠置体中的每个叠置体之上后的器件的透视图。
图7示出了根据实施例的在多层叠置体的部分凹陷以形成替换源极/漏极(S/D)沟槽之后的器件的透视图。
图8示出了在替换S/D区形成在S/D沟槽中之后的器件的透视图。
图9示出了根据实施例的在层间电介质(ILD)形成在暴露表面之上后的器件的透视图。
图10示出了根据实施例的在去除牺牲栅极电极之后的器件的透视图。
图11A示出了根据实施例的图10中所示的器件的沿着线A-A’的截面视图。
图11B示出了根据实施例的在从多层叠置体去除释放层之后的器件的截面视图。
图11C示出了根据实施例的在底部栅极隔离材料形成在侧壁间隔体之间的缓冲层的部分之上后的器件的截面视图。
图11D示出了根据实施例的在将栅极电介质施加到纳米线沟道的暴露表面之后的器件的截面视图。
图11E示出了根据实施例的在栅极电极形成在侧壁间隔体之间并围绕纳米线沟道之后的器件的截面视图。
图12A-12D示出了根据实施例的用于形成器件的各种处理操作的截面视图，该器件包括在S/D区之间垂直对齐的多个纳米线沟道。
图13示出了实施本发明的一个或多个实施例的内插件的截面图示。
图14为根据本发明的实施例构建的计算设备的示意图。
具体实施方式
本文中所述的是包括具有纳米线或纳米带沟道的晶体管器件的系统以及形成这样的器件的方法。在以下描述中，将使用本领域技术人员通常使用的术语来描述说明性实施方式的各个方面，以向本领域其他技术人员传达其工作的实质。然而，对于本领域的技术人员而言将显而易见的是，可以仅利用所描述的方面中的一些来实践本发明。出于解释的目的，阐述了具体数字、材料和构造，以便于提供对说明性实施方式的透彻理解。然而，对于本领域的技术人员将显而易见的是，可以在没有具体细节的情况下实践本发明。在其它实例中，公知的特征被省略或简化，以免使说明性实施方式难以理解。
将以最有助于理解本发明的方式依次将各个操作描述为多个分立操作，然而，不应将描述的次序解释为暗示这些操作必然依赖于次序。具体而言，这些操作不需要按照所表示的次序执行。
现在参考图1，示出了具有多个鳍状物110的衬底100。根据实施例，衬底100可以是半导体衬底。在一个实施方式中，半导体衬底100可以是使用体硅或绝缘体上硅子结构形成的晶体衬底。在其它实施方式中，可以使用替代材料(其可以与硅组合或可以不组合)来形成半导体衬底100，该替代材料包括但不限于：锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓(例如，InxGa1-xAs，其中x在0和1之间)、锑化镓、或Ⅲ-Ⅴ族或Ⅳ族材料的其它组合。尽管这里描述了可以形成衬底100的材料的若干示例，但是可以用作可以在其上构建半导体器件的基底的任何材料落在本发明的范围内。
根据实施例，鳍状物110可以与衬底100的材料相同。通过示例的方式，鳍状物110可以是高高宽比鳍状物。在实施例中，高高宽比鳍状物可以具有2：1或更大的高度-宽度比。附加的实施例可以包括鳍状物110，鳍状物110具有10：1或更大的高度-宽度比。在实施例中，鳍状物110的宽度W被选择为具有大体上等于纳米线沟道或纳米带沟道的期望宽度的宽度，该纳米线沟道或纳米带沟道将随后形成并在以下详细解释。通过示例的方式，宽度W可以小于10nm。根据另一个实施例，宽度W可以小于5nm。如所示的，示出了四个鳍状物110，然而，实施例并不限于这样的构造。例如，可以存在形成在衬底100上的单个鳍状物110。附加的实施例可以包括在衬底上形成多个鳍状物110。
现在参考图2，浅沟槽隔离(STI)层106可以形成在衬底100的表面之上，位于鳍状物110之间。在实施例中，STI层是绝缘层。例如，STI层106可以是诸如氧化硅等的氧化物。根据附加的实施例，STI层106可以包括多种电介质材料。例如，第一电介质材料可以是共形材料，并且第二电介质材料可以是填充材料。实施例包括利用诸如化学气相沉积(CVD)工艺等的工艺来沉积氧化硅层。在实施例中，STI层106可以被沉积到大于鳍状物110的顶表面的高度,并且从而被平坦化以暴露鳍状物110的顶表面。例如，STI层106可以利用化学机械抛光(CMP)操作来被平坦化。
现在参考图3，鳍状物110被凹陷以形成高宽比捕获(ART)沟槽112。根据实施例，鳍状物110不会在凹陷操作期间被完全去除。在这种实施例中，鳍状物的残余部分108可以保留在ART沟槽112的底部。本发明的实施例可以包括具有非平面顶表面的残余部分108。如所示的，根据特定实施例，残余部分的顶表面可以是槽口109。例如，通过在沿着期望的晶面选择性地蚀刻鳍状物110的凹陷操作期间所使用的蚀刻化学物质来形成槽口109。通过示例的方式，槽口109可以由利用公知的湿法蚀刻工艺进行选择性蚀刻的<111>晶面形成。根据附加的实施例，鳍状物110可以利用两种或更多种蚀刻工艺进行凹陷。通过示例的方式，第一蚀刻可以是干法蚀刻，并且第二蚀刻可以是形成槽口109的湿法蚀刻。
现在参考图4，多层叠置体130形成在ART沟槽112中。多层叠置体130包括多个个体层。在所示实施例中，多层叠置体130包括三个不同的层。多层叠置体130的最底部的层是缓冲层132。缓冲层可以形成在鳍状物的残余部分108之上。释放层134可以形成在缓冲层132之上。沟道层136可以形成在释放层134之上。尽管在图4中示出了三个层，但要意识到的是，在多层叠置体130中可以包括少至两层或多于三层。例如，多层叠置体还可以包括晶种层、双层等。附加的实施例包括由相同的材料制成的缓冲层132和释放层134。在这种实施例中，从截面视图可以看出，在多层叠置体130中仅存在两个材料层。
在ART沟槽112中形成多层叠置体130允许多层叠置体中的每层的外延生长被约束。约束外延层的生长具有若干好处。一个这种好处是外延层的宽度将匹配ART沟槽112的宽度W。如此，多个多层叠置体130将具有预定宽度。另外，ART沟槽112捕获在外延生长层中形成的位错，如将在以下更详细描述的。如此，多层叠置体130的上部(例如，沟道层136)可以是大体上无晶格缺陷的。
在实施例中，缓冲层132可以外延生长在鳍状物的残余部分108之上。在包括槽口109的实施例中，在表面处暴露的晶面可以被选择为在缓冲层134的生长期间使缺陷的出现最小化。本发明的实施例包括缓冲层132，缓冲层132与鳍状物的残余部分108的材料不同。通过示例的方式，鳍状物的残余部分108可以是硅或多晶硅材料，并且缓冲层132可以是Ⅲ-Ⅴ半导体材料。在实施例中，缓冲层132可以利用原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、或化学气相沉积(CVD)工艺来进行外延生长。
ART沟槽的高高宽比可以防止使用具有低劣填充特性的材料。例如，当材料被沉积在高高宽比沟槽中时，所产生的层可以具有大量的空隙和/或其它缺陷。因此，本发明的实施例包括用于缓冲层132的材料，该缓冲层132的材料可以外延生长在高高宽比沟槽的底部而不形成大量的空隙或其它缺陷。通过示例的方式，在高高宽比沟槽中具有令人满意的填充特性的适合的Ⅲ-Ⅴ半导体材料可以包括砷化镓(GaAs)、多晶GaAs、InP、以及InxGa1-xAs(其中x在0和1之间)。可以用于缓冲层132的附加的材料可以包括AlAs、GaP、AlAsSb以及InAlAs。由于缓冲层132填充了ART沟槽112的部分，所以降低了ART沟槽112的高宽比。通过示例的方式，ART沟槽112的高宽比可以降低大约百分之二十五或更多。根据附加的实施例，缓冲层132可以足够厚以从多层叠置体130去除缺陷。
在实施例中，释放层134外延生长在缓冲层132之上。通过示例的方式，可以利用ALD、MOCVD、CVD或分子束外延(MBE)工艺来形成释放层。由于已经通过形成缓冲层132降低了ART沟槽112的高宽比，所以被选择用于释放层134中的材料有更高的柔性。如此，可以基于对用于沟道层136的材料的蚀刻选择性来选择用于释放层的材料。在实施例中，释放层可以是磷化铟(InP)并且沟道层136可以是砷化铟镓(InGaAs)。通过示例的方式，包括HCl和H2SO4的混合物的湿法蚀刻剂可以选择性地蚀刻位于InGaAs沟道层136之上的InP释放层134。尽管IP和InGaAs被用作示例性实施例，但要意识到的是，只要沟道层136和释放层134相对于彼此进行选择性蚀刻，就可以使用任何数量的材料组合。例如，当铟占材料的原子体积的大约20％或更多时，GaAs可以是释放层134并且InGaAs可以是沟道层136。
根据实施例，释放层134可以提供大体上无缺陷的表面，沟道层136可以生长在该表面上。根据实施例，释放层134的厚度TR可以被选择为使得释放层134的顶表面是大体上无缺陷的。诸如位错和叠置错误之类的缺陷可能出现在释放层134的底部部分，因为在用于缓冲层132和释放层134的材料之间可能有晶格失配。由于在沉积工艺期间释放层的厚度增加，位错沿着滑动面行进直到它们进入ART沟槽112的侧壁中。一旦位错到达沟槽的侧壁，位错被捕获并且被进一步防止扩散。因此，释放层134的上部部分可以是大体上无缺陷的。在释放层的厚度TR与宽度W的高宽比为大约3：2或者更大时，实施例能够足以从释放层134去除缺陷。通过示例的方式，在释放层134的宽度W为大约10nm时，则大约15nm或更大的厚度TR将导致形成具有大体上无缺陷的上部部分的释放层134。
在形成缓冲层134之后，沟道层136可以形成在缓冲层134的顶表面之上。通过示例的方式，可以利用ALD、MOCVD、CVD或MBE工艺来形成沟道层136。在实施例中，沟道层136的宽度由ART沟道112的侧壁约束，直到沟道层136开始在沟槽112上方生长为止。在沟道层136生长到超过沟槽之后，层的宽度可以开始生长直到其不再被约束。因此，本发明的实施例可以包括平坦化工艺。平坦化工艺可以去除沟道层136的延伸到ART沟槽112之外以及STI层106的顶表面上方的任何过度生长。例如，沟道层136和STI层106的顶表面可以用CMP工艺来平坦化。
在实施例中，平坦化工艺还可以用于减小沟道层136的厚度Tc,以使其近似等于将随后形成的纳米线或纳米带的期望厚度。如本文中所使用的，纳米线沟道层136可以是具有厚度Tc的沟道层，厚度Tc大体上等于其宽度W。通过示例的方式，纳米线可以具有小于15nm的宽度W和厚度Tc的尺寸。在实施例中，宽度W和厚度Tc可以在大约2nm和10nm之间。替代的实施例可以利用纳米带沟道层136。如本文中所使用的，纳米带沟道层136可以具有大于其厚度Tc的宽度W。替代地，实施例可以包括可以具有大于其宽度W的厚度Tc的纳米带沟道层136。通过示例的方式，纳米带沟道层136可以具有小于15nm的宽度W和厚度Tc的尺寸。在实施例中，纳米带沟道层136的宽度W和厚度Tc可以在大约2nm和10nm之间。在实施例中，纳米带沟道层136的宽度W和厚度Tc可以为若干值(例如，小于五个单层的厚度)。
现在参考图5，可以使STI层106凹陷。在实施例中，STI层106可以凹陷到纳米线沟道层136的底表面下方。例如，凹陷的STI层106可以具有位于释放层134的顶表面下方的顶表面。根据实施例，位于释放层134的顶表面下方的凹陷距离R被选择为允许足够的释放层134被暴露以便于在以下更详细描述的后续蚀刻工艺期间使蚀刻剂选择性地去除释放层134。另外，在沟道层136的底表面与STI层106的顶表面之间需要有足够的空间以在去除释放层134之后围绕纳米线沟道层136的表面形成栅极电介质和栅极电极。例如，STI层106可以在释放层134的顶表面下方凹陷距离R，距离R大约为2nm或更大的。根据附加的实施例，STI层106的顶表面可以在释放层134的顶表面下方大约3nm和5nm之间。
参考图6，牺牲栅极电极156形成在多层叠置体130的沟道区之上。用于形成牺牲栅极电极156的材料的层可以均厚沉积在暴露的表面之上并被图案化以形成牺牲栅极电极156。牺牲栅极电极156的使用保护多层叠置体130的将变为成品器件的纳米线沟道的部分(更具体地为纳米线沟道层136的部分)免于在随后的处理操作期间被损坏或被蚀刻掉。
另外，可以在牺牲栅极电极156的相对侧壁上形成一对侧壁间隔体154。可以使用本领域中已知的形成侧壁间隔体的常规方法来形成一对侧壁间隔体154。在一个实施例中，首先在包括多层叠置体130和牺牲栅极电极156的所有结构上均厚沉积共形电介质间隔体层，例如但不限于氧化硅、氮化硅、氮氧化硅及其组合。可以使用诸如低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、以及原子层沉积(ALD)之类的常规CVD方法来沉积电介质间隔体层。在实施例中，将电介质间隔体层沉积到大约2和10nm之间的厚度。此后，公知的间隔体蚀刻工艺可以用于去除多余的电介质材料并且留下侧壁间隔体156。
参考图7，多层叠置体130的不被覆盖且不被牺牲栅极电极156和侧壁间隔体154保护的部分被凹陷以形成源极/漏极(S/D)沟槽160。可以利用诸如湿法蚀刻或等离子体干法蚀刻的常规蚀刻方法来使多层叠置体130凹陷。由于多层叠置体130包括不同材料的层，所以可以利用一种或多种不同的蚀刻工艺以便于去除每个层。在实施例中，沟道层136和释放层134被完全去除以暴露缓冲层132的顶表面。在实施例中，S/D沟槽160被形成为大约20和40nm之间的深度。根据附加的实施例，可以保留释放层134的一部分。例如，多层叠置体130的顶表面可以保持在STI层106的顶表面上方或者大体上与STI层106的顶表面成平面。在附加的实施例中，凹陷工艺可以完全去除多层叠置体130的暴露部分并使衬底100被暴露。
此后，替换S/D区162可以形成在S/D沟槽160中，如图8中所示的。在实施例中，使用常规外延沉积方法(例如低压化学气相沉积、气相外延和分子束外延)来形成替换S/D区162。在实施例中，替换S/D区162与多层叠置体130的形成在牺牲栅极电极156和侧壁间隔体154下方的部分机械地和电气地耦合。在替换S/D区162在STI层106上方延伸时，生长不再受约束，并且S/D区162可以开始朝向彼此横向扩展。在实施例中，多层叠置体被形成有大到足以防止替换S/D区162融合在一起的间距，如图8中所示的。根据附加的实施例，替换S/D区162被允许相互融合。
在某些实施例中，可以使用诸如硅锗或碳化硅之类的硅合金来形成替换S/D区162。在一些实施方式中，外延沉积的硅合金可以在原位被掺杂有诸如硼、砷或磷等掺杂剂。在另外的实施例中，可以使用一种或多种替代的半导体材料(例如锗或Ⅲ-Ⅴ族材料或合金)来形成替换S/D区162。并且在另外的实施例中，可以使用金属和/或金属合金的一个或多个层来形成替换S/D区162。实施例可以包括与多层叠置体130相比具有更高导电性的替换S/D区，并且因此可以生产更高效的器件。
尽管图7和图8示出了使用通过蚀刻掉多层叠置体130的暴露部分并随后外延生长或沉积替换S/D区162而形成的替换S/D区162，但本发明的实施例不限于这样的构造。例如，多层叠置体130的暴露部分可以不被蚀刻掉并且替代地被保持以形成器件的源极区和漏极区。在这样的实施例中，可以在形成牺牲栅极电极156和侧壁间隔体154之后对多层叠置体130的暴露部分进行掺杂。可以利用诸如离子注入之类的公知技术来执行掺杂，以形成期望的导电类型和浓度水平的源极区和漏极区。
在形成替换S/D区162之后，层间电介质(ILD)层158均厚地沉积在暴露表面之上,包括替换S/D区162、牺牲栅极电极156和一对侧壁间隔体154。均厚ILD层158在图9中被示出为虚线以免不必要地使其它特征的视图模糊不清。通过示例的方式，可以使用诸如CVD之类的常规技术来沉积ILD层158。在实施例中，ILD层158可以是任何电介质材料，例如但不限于未掺杂的氧化硅、掺杂的氧化硅(例如BPSG、PSG)、氮化硅和氮氧化硅。在沉积ILD层158之后，随后可以使用常规的化学机械平坦化方法对任何过载物(overburden)往回抛光，以暴露牺牲栅极电极156的顶表面和一对侧壁间隔体154的顶表面。
此后，可以去除牺牲栅极电极156以暴露多层叠置体130的沟道区，如图10中所示的。为了更清晰地示出并描述剩余的处理操作，图11A-11E用于示出沿图10中的线A-A’的二维截面图示。图11A是对应于图10的晶体管器件的截面图示。如所示的，在去除牺牲栅极电极156期间,ILD层158保护替换S/D区162。可以使用诸如等离子体干法蚀刻或湿法蚀刻等常规蚀刻方法来去除牺牲栅极电极156。在牺牲栅极电极156是多晶硅且ILD层158是氧化硅的实施例中，诸如TMAH溶液之类的湿法蚀刻剂可以用于选择性去除牺牲栅极电极156。
参考图11B，可以选择性地蚀刻掉释放层134以从多层叠置体130释放纳米线沟道136。可以在与纳米线沟道136相比显著更高的速率下使用选择性地去除释放层134的任何公知蚀刻剂来去除释放层134。通过示例的方式，包括HCl和H2SO4的混合物的湿法蚀刻剂可以选择性地蚀刻位于InGaAs纳米线沟道136之上的InP释放层134。去除释放层134导致在纳米线沟道136与缓冲层132之间形成间隙。根据实施例，纳米线沟道136与缓冲层132之间的间隙足够大以允许栅极电介质材料和栅极电极形成在它们之间。通过示例的方式，间隙可以具有在大约5nm和30nm之间的厚度。
参考图11C，底部栅极隔离161可以形成在缓冲层132的暴露部分之上。通过示例的方式，首先通过围绕纳米线层136以及在纳米线层136之上均厚沉积电介质层并且随后使用本领域中已知的蚀刻工艺来对层进行深蚀刻直到达到期望的厚度来形成底部栅极隔离161。通过示例的方式，底部栅极隔离层161的厚度被选择为使得底部栅极隔离层161将缓冲层132的顶表面隔离而不会与栅极电极170电容性耦合。通过示例的方式，底部栅极隔离161的厚度在大约之间。根据附加的实施例，底部栅极隔离161可以在缓冲层132为半绝缘(例如，具有大带偏移的宽带隙)时被省略。
现在参考图11D，栅极电介质层165形成在纳米线层136的暴露表面之上。根据实施例，栅极电介质层165还可以沿着替换S/D区162的暴露侧壁、沿着侧壁间隔体154和底部栅极隔离161形成。栅极电介质层165可以由任何公知的栅极电介质材料形成，所述材料例如但不限于：氧化硅、氮化硅、氧化铪和氮氧化硅。在实施例中，栅极电介质层165被沉积到大约1-6纳米之间的厚度。理论上，使用高度共形沉积方法(例如低压化学气相沉积(LPCVD)、原子层沉积(ALD)或旋涂电介质工艺)来形成栅极电介质层165。
接下来，在栅极电介质层165上均厚沉积栅极电极材料，以形成栅极电极170。栅极电极170可以由任何公知的栅极电极材料形成。在实施例中，根据晶体管将是PMOS还是NMOS晶体管，栅极电极170可以由至少一种P型功函数金属或N型功函数金属组成。在一些实施方式中，栅极电极170可以由两个或更多个金属层的叠置体组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。
对于PMOS晶体管，可以用于栅极电极170的金属包括但不限于：钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将实现形成具有介于约4.9eV与约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可以用于栅极电极170的金属包括但不限于：铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽、以及碳化铝。N型金属层将实现形成具有介于约3.9eV与约4.2eV之间的功函数的NMOS栅极电极170。
根据实施例，使用诸如原子层沉积(ALD)之类的共形沉积工艺来沉积栅极电极170，以确保栅极电极170形成于栅极电介质层165上并且围绕纳米线层136。均厚栅极电极材料随后可以被化学机械平坦化直到ILD层158的顶表面如图11E所示地被显露。根据本发明的实施例，使用所述方法形成的所产生的晶体管器件是具有纳米线沟道的非平面栅极全包围器件。
现在参考图12A-12D，根据本发明的附加的实施例，示出了各种处理阶段中的器件的截面图示。在图12A中，所示晶体管器件大体上类似于图11A中所示的晶体管器件，除了多层叠置体130包括三个纳米线沟道层136A、136B和136C。如所示的，释放层134A、134B和134C将纳米线沟道136中的每一个彼此分隔开。这种实施例可以允许多个纳米线或纳米带形成在晶体管器件的每个替换S/D区162之间。在实施例中，沟道层136A、136B、136C中的每一个被形成有大体上类似的尺寸，然而，实施例不限于这样的构造。例如，第一沟道层136A与其它沟道层136B和136C相比可以具有更大的厚度。附加的实施例包括均被形成为不同厚度的多个沟道层136。尽管在图12A中示出了三个纳米线沟道层，但要意识到实施例还可以包括两个纳米线沟道层136或多于三个纳米线沟道层136。除了对用于形成多层叠置体130的层的更改之外，形成图12A中所示的器件所必要的处理可以大体上类似于以上针对图1-10所详细描述的处理，并且因此将不在此处重复。
现在参考图12B，释放层134A、134B和134C可以被选择性地蚀刻掉以形成纳米线沟道136。可以在与纳米线沟道136相比显著更高的速率下使用选择性地去除释放层134的任何公知蚀刻剂来去除释放层134。通过示例的方式，包括HCl和H2SO4的混合物的湿法蚀刻剂可以选择性地蚀刻位于InGaAs沟道层136之上的InP释放层134。去除释放层134导致在纳米线沟道层136与缓冲层132之间形成间隙。根据实施例，纳米线沟道136中的每个之间的间隙足够大以允许栅极电介质材料和栅极电极形成在它们之间。通过示例的方式，间隙可以具有在大约5nm和30nm之间的厚度。在实施例中，蚀刻工艺可以是各向异性蚀刻，并且释放层134的位于间隔体154下方的部分可以保留在成品器件中。
如所示的，剩余的纳米线沟道136形成了与替换S/D区机械和电耦合的纳米线沟道的垂直阵列。在实施例中，纳米线沟道136平行于ART沟槽延伸且彼此对准，以形成单列的纳米线沟道136，其中，最底部的纳米线沟道136C位于列的最底部。
参考图12C，底部栅极隔离161可以形成在缓冲层132的暴露部分之上。通过示例的方式，首先通过围绕纳米线层136以及在纳米线层136之上均厚沉积电介质层并且随后使用本领域中已知的蚀刻工艺来对层进行深蚀刻直到达到期望的厚度来形成底部栅极隔离161。根据实施例，图12C中所示的底部栅极隔离161大体上类似于针对图11C更详细地描述的底部栅极隔离161。
现在参考图12D，栅极电介质层165形成在纳米线沟道136A、136B和136C的暴露表面之上。根据实施例，栅极电介质层165还可以沿着替换S/D区162的暴露侧壁、沿着侧壁间隔体154和底部栅极隔离161形成。栅极电介质层165可以由任何公知的栅极电介质材料形成，所述材料例如但不限于：氧化硅、氮化硅、氧化铪和氮氧化硅。在实施例中，栅极电介质层被沉积到大约1-6nm之间的厚度。理论上，使用高度共形沉积方法(例如低压化学气相沉积(LPCVD)、原子层沉积(ALD)或旋涂电介质工艺)来形成栅极电介质层165。
接下来，在栅极电介质层165上均厚沉积栅极电极材料，以形成栅极电极170。栅极电极170可以由如上所述的任何公知的栅极电极材料形成。根据实施例，使用诸如原子层沉积(ALD)之类的共形沉积工艺来沉积栅极电极170，以确保栅极电极170形成于栅极电介质层165上并且围绕纳米线沟道136中的每个的表面。均厚栅极电极材料随后可以被化学机械平坦化直到ILD层158的顶表面如图12D所示地被显露。根据本发明的实施例，使用所述方法形成的所产生的晶体管器件是具有多个纳米线沟道的非平面栅极全包围器件。
图13示出了包括本发明的一个或多个实施例的内插件1000。内插件1000是用于将第一衬底1002桥接到第二衬底1004的中间衬底。第一衬底1002例如可以是集成电路管芯。第二衬底1004例如可以是存储器模块、计算机母板或另一集成电路管芯。通常，内插件1000的目的是将连接扩展到较宽间距或将连接重新布线到不同连接。例如，内插件1000可以将集成电路管芯耦合到球栅阵列(BGA)1006，球栅阵列1006随后能够耦合到第二衬底1004。在一些实施例中，第一衬底1002和第二衬底1004附接到内插件1000的相对侧。在其它实施例中，第一衬底1002和第二衬底1004附接到内插件1000的同一侧。并且在另外的实施例中，通过内插件1000来互连三个或更多的衬底。
内插件1000可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在另外的实施方式中，内插件可以由替代的刚性或柔性材料形成，其可以包括与上文描述的用于半导体衬底中的材料相同的材料，例如硅、锗以及其它Ⅲ-Ⅴ族和Ⅳ族材料。
内插件可以包括金属互连件1008和过孔1010，包括但不限于穿硅过孔(TSV)1012。内插件1000还可以包括嵌入式器件1014，其包括无源和有源器件两者。这样的器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。还可以在内插件1000上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。
根据本发明的实施例，本文中所公开的装置或工艺(例如由ART沟槽中的多层叠置体形成的纳米线或纳米带沟道)可以用于制造内插件1000，或更具体地，用于制造内插件内的器件1014或包括晶体管的任何其它结构。
图14示出了根据本发明的一个实施例的计算设备1200。计算设备1200可以包括若干部件。在一个实施例中，这些部件附接到一个或多个母板。在替代的实施例中，这些部件被制造到单个片上系统(SoC)管芯上，而不是母板上。计算设备1200中的部件包括但不限于集成电路管芯1202和至少一个通信芯片1208。在一些实施方式中，通信芯片1208被制造为集成电路管芯1202的一部分。集成电路管芯1202可以包括CPU 1204以及通常被用作高速缓冲存储器的管芯上存储器1206，其可以由诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STTM-RAM)等技术提供。
计算设备1200可以包括可以或可以不物理和电气地耦合到母板或被制造在SoC管芯内的其它部件。这些其它部件包括但不限于易失性存储器1210(例如，DRAM)、非易失性存储器1212(例如，ROM或闪速存储器)、图形处理单元1214(GPU)、数字信号处理器1216、密码处理器1242(在硬件内执行加密算法的专用处理器)、芯片组1220、天线1222、显示器或触摸屏显示器1224、触摸屏控制器1226、电池1228或其它电源、功率放大器(未示出)、全球定位系统(GPS)设备1228、罗盘1230、运动协处理器或传感器1232(其可以包括加速度计、陀螺仪和罗盘)、扬声器1234、照相机1236、用户输入设备1238(例如，键盘、鼠标、手写笔和触摸板)、以及大容量存储设备1240(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片1208实现了用于向计算设备1200传输数据以及传输来自计算设备1200的数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固体介质传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不含有任何导线，虽然在一些实施例中，其可能不含有任何导线。通信芯片1208可以实施多种无线标准或协议中的任一种，包括但不限于Wi-Fi(IEEE802.11族)、WiMAX(IEEE802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G以及更高代的任何其它无线协议。计算设备1200可以包括多个通信芯片1208。例如，第一通信芯片1208可以专用于较短距离的无线通信(例如Wi-Fi和蓝牙)，并且第二通信芯片1208可以专用于较长距离的无线通信(例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等)。
计算设备1200的处理器1204包括根据本发明的实施例形成的一个或多个器件，例如具有纳米线或纳米带沟道的栅极全包围晶体管。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。
通信芯片1208还可以包括一个或多个器件，例如具有由ART沟槽中的多层叠置体形成的纳米线或纳米带沟道的栅极全包围晶体管。
在另外的实施例中，容纳在计算设备1200内的另一部件可以包含一个或多个器件，例如具有由ART沟槽中的多层叠置体形成的纳米线或纳米带沟道的栅极全包围晶体管。
在各种实施例中，计算设备1200可以是膝上型计算机、上网本计算机、笔记本计算机、超极本计算机、智能电话、平板设备、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频录像机。在另外的实施方式中，计算装置1200可以是处理数据的任何其它电子设备。
对本发明的所示出的实施方式的以上描述(包括摘要中描述的内容)并非旨在穷举，或将本发明限制于所公开的精确形式。虽然为了说明性的目的在本文中描述了本发明的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本发明的范围内的各种等效修改是可能的。
根据以上具体实施方式，可以对本发明做出这些修改。所附权利要求中所使用的术语不应理解为将本发明限制于说明书和权利要求中所公开的具体实施方式。相反，本发明的范围完全由所附权利要求来确定，权利要求应按照已确立的对权利要求进行解释的原则来进行解释。
本发明的实施例包括一种用于形成微电子器件的方法，包括：在沟槽内形成多层叠置体，所述沟槽形成在浅沟槽隔离(STI)层中，其中，所述多层叠置体至少包括沟道层、形成在所述沟道层下方的释放层、以及形成在所述沟道层下方的缓冲层；使所述STI层凹陷以使得所述STI层的顶表面位于所述释放层的顶表面下方；以及利用蚀刻工艺去除所述释放层，所述蚀刻工艺相对于所述沟道层选择性地去除所述释放层。附加的实施例还可以包括一种用于形成微电子器件的方法，其中，所述STI层形成在衬底层之上，并且其中，所述多层叠置体外延生长在所述衬底层之上。附加的实施例还可以包括一种用于形成微电子器件的方法，其中，所述缓冲层、所述释放层和所述沟道层均为Ⅲ-Ⅴ半导体材料，并且所述衬底层是硅层。附加的实施例还可以包括一种用于形成微电子器件的方法，其中，所述缓冲层是GaAs或聚-GaAs，所述释放层为InP，并且所述沟道层是InGaAs。附加的实施例还可以包括一种用于形成微电子器件的方法，其中，相对于所述沟道层选择性地去除所述释放层的所述蚀刻工艺是包括HCl和H2SO4的湿法蚀刻工艺。附加的实施例还可以包括一种用于形成微电子器件的方法，其中，所述沟槽在被凹陷之前具有2：1或更大的高宽比。附加的实施例还可以包括一种用于形成微电子器件的方法，其中，所述缓冲层占所述多层叠置体的厚度的至少四分之一。附加的实施例还可以包括一种用于形成微电子器件的方法，其中，所述释放层具有3：2或更大的厚度与宽度比。附加的实施例还可以包括一种用于形成微电子器件的方法，其中，所述沟道层是纳米线沟道层或纳米带沟道层。附加的实施例还可以包括一种用于形成微电子器件的方法，进一步包括：在使所述STI层凹陷到所述沟道层下方以及所述释放层的顶表面下方后,在所述多层叠置体和所述STI层的部分之上形成牺牲栅极电极；以及沿着所述牺牲栅极电极的侧壁形成侧壁间隔体。附加的实施例还可以包括一种用于形成微电子器件的方法，其进一步包括：去除所述多层叠置体的不被所述牺牲栅极电极覆盖的部分；以及形成替换源极/漏极(S/D)区，在所述替换源极/漏极(S/D)区处形成所述多层叠置体的所去除的部分。附加的实施例还可以包括一种用于形成微电子器件的方法，进一步包括：在所述STI层和所述多层叠置体的不被所述牺牲栅极电极或所述侧壁间隔体覆盖的部分之上形成层间电介质(ILD)层。附加的实施例还可以包括一种用于形成微电子器件的方法，其进一步包括：在去除所述释放层之前去除所述牺牲栅极电极；在所述缓冲层的位于所述侧壁间隔体之间的暴露表面之上形成底部栅极隔离层；在所述沟道层的位于所述侧壁间隔体之间的暴露表面之上形成栅极电介质层；以及围绕所述沟道层的位于所述侧壁间隔体之间的部分形成栅极电极。附加的实施例还可以包括一种用于形成微电子器件的方法，其中，所述多层叠置体进一步包括形成在所述沟道层的顶表面上方的第二释放层，以及形成在所述第二释放层的顶表面上方的第二沟道层。附加的实施例还可以包括一种用于形成微电子器件的方法，其中，相对于所述沟道层选择性地去除所述释放层的所述蚀刻工艺还相对于所述第二沟道层选择性地去除了所述第二释放层。
本发明的附加的实施例可以包括一种半导体器件，包括：第一纳米线沟道，其具有第一端和与所述第一端相对的第二端，其中，所述第一纳米线的所述第一端和所述第二端机械地和电气地耦合到源极/漏极(S/D)区，并且其中，所述纳米线沟道形成在STI层中的沟槽上方；栅极电介质层，其完全围绕所述纳米线沟道的位于所述第一端与所述第二端之间的表面形成；以及栅极电极，其形成在所述栅极电介质层的表面之上并完全围绕所述纳米线沟道的位于所述第一端与所述第二端之间的表面。附加的实施例还可以包括一种半导体器件，其中，所述纳米线沟道是Ⅲ-Ⅴ半导体材料。附加的实施例还可以包括一种半导体器件，其中，所述S/D区形成在缓冲层的顶表面之上，所述缓冲层形成在衬底之上。附加的实施例还可以包括一种半导体器件，其中，所述衬底的接触所述缓冲层的表面是非平面表面。附加的实施例还可以包括一种半导体器件，其中，所述衬底的所述非平面表面由所述衬底的<111>晶面限定。附加的实施例还可以包括一种半导体器件，其中，所述沟槽具有的宽度大体上等所述纳米线沟道的宽度。附加的实施例还可以包括一种半导体器件，还包括一个或多个附加的纳米线沟道，其均具有第一端和与所述第一端相对的第二端，其中，所述附加的纳米线的所述第一端和所述第二端机械地和电气地耦合到所述源极/漏极(S/D)区并且在所述第一纳米线沟道上方或下方对准，并且其中，栅极电介质层完全围绕所述一个或多个附加的纳米线沟道的位于所述第一端与所述第二端之间的表面形成，并且其中，所述栅极电极形成在所述栅极电介质层的所述表面之上并且完全围绕所述第一或多个附加的纳米线沟道的位于所述第一端与所述第二端之间的表面。
本发明的附加的实施例还可以包括一种用于形成微电子器件的方法，包括：在沟槽内形成多层叠置体，所述沟槽形成在浅沟槽隔离(STI)层中，其中，所述多层叠置体至少包括沟道层、形成在所述沟道层下方的释放层、以及形成在所述沟道层下方的缓冲层，其中，所述缓冲层是GaAs或聚-GaAs，所述释放层是InP，并且所述沟道层是InGaAs，并且其中，所述释放层具有3：2或更大的厚度与宽度比；使所述STI层凹陷以使得STI层的顶表面位于所述释放层的顶表面下方；在所述多层叠置体和所述STI层的部分之上形成牺牲栅极电极；沿着所述牺牲栅极电极的侧壁形成侧壁间隔体；去除所述多层叠置体的不被所述牺牲栅极电极覆盖的部分；形成替换源极/漏极(S/D)区，在所述替换源极/漏极(S/D)区处形成所述多层叠置体的所去除的部分；在所述STI层和所述多层叠置体的不被所述牺牲栅极电极或所述侧壁间隔体覆盖的部分之上形成层间电介质(ILD)层；去除所述牺牲栅极电极；在所述缓冲层的位于所述侧壁间隔体之间的暴露表面之上形成底部栅极隔离层；利用蚀刻工艺去除所述释放层，所述蚀刻工艺相对于所述沟道层选择性地去除所述释放层；在所述沟道层的位于所述侧壁间隔体之间的暴露表面之上形成栅极电介质层；以及围绕所述沟道层的位于所述侧壁间隔体之间的部分形成栅极电极。附加的实施例还可以包括一种用于形成微电子器件的方法，其中，所述沟道层是纳米线沟道层或纳米带沟道层。附加的实施例还可以包括一种用于形成微电子器件的方法，其中，所述沟槽在被凹陷之前具有2：1或更大的高宽比；并且其中，所述缓冲层占所述多层叠置体的厚度的至少四分之一。

Claims (25)

1.一种用于形成微电子器件的方法，包括：
在沟槽内形成多层叠置体，所述沟槽形成在浅沟槽隔离(STI)层中，其中，所述多层叠置体至少包括沟道层、形成在所述沟道层下方的释放层、以及形成在所述沟道层下方的缓冲层；
使所述STI层凹陷以使得所述STI层的顶表面位于所述释放层的顶表面下方；以及
利用蚀刻工艺去除所述释放层，所述蚀刻工艺相对于所述沟道层选择性地去除所述释放层。
2.根据权利要求1所述的方法，其中，所述STI层形成在衬底层之上，并且其中，所述多层叠置体外延生长在所述衬底层之上。
3.根据权利要求2所述的方法，其中，所述缓冲层、所述释放层和所述沟道层均为Ⅲ-Ⅴ半导体材料，并且所述衬底层是硅层。
4.根据权利要求3所述的方法，其中，所述缓冲层是GaAs、聚-GaAs、或InP，所述释放层为InP，并且所述沟道层是InGaAs。
5.根据权利要求4所述的方法，其中，相对于所述沟道层选择性地去除所述释放层的所述蚀刻工艺是包括HCl和H2SO4的湿法蚀刻工艺。
6.根据权利要求1所述的方法，其中，所述沟槽在被凹陷之前具有2：1或更大的高宽比。
7.根据权利要求6所述的方法，其中，所述缓冲层占所述多层叠置体的厚度的至少四分之一。
8.根据权利要求1所述的方法，其中，所述释放层具有3：2或更大的厚度与宽度比。
9.根据权利要求1所述的方法，其中，所述沟道层是纳米线沟道层或纳米带沟道层。
10.根据权利要求1所述的方法，还包括：
在使所述STI层凹陷到所述沟道层下方以及所述释放层的顶表面下方之后，在所述多层叠置体和所述STI层的部分之上形成牺牲栅极电极；以及
沿着所述牺牲栅极电极的侧壁形成侧壁间隔体。
11.根据权利要求10所述的方法，还包括：
去除所述多层叠置体的不被所述牺牲栅极电极覆盖的部分；以及
形成替换源极/漏极(S/D)区，在所述替换源极/漏极(S/D)区处形成所述多层叠置体的所去除的部分。
12.根据权利要求10所述的方法，还包括：
在所述STI层和所述多层叠置体的不被所述牺牲栅极电极或所述侧壁间隔体覆盖的所述部分之上形成层间电介质(ILD)层。
13.根据权利要求12所述的方法，还包括：
在去除所述释放层之前去除所述牺牲栅极电极；
在所述缓冲层的位于所述侧壁间隔体之间的暴露表面之上形成底部栅极隔离层；
在所述沟道层的位于所述侧壁间隔体之间的所述暴露表面之上形成栅极电介质层；以及
围绕所述沟道层的位于所述侧壁间隔体之间的所述部分形成栅极电极。
14.根据权利要求1所述的方法，其中，所述多层叠置体还包括形成在所述沟道层的顶表面上方的第二释放层以及形成在所述第二释放层的顶表面上方的第二沟道层。
15.根据权利要求14所述的方法，其中，相对于所述沟道层选择性地去除所述释放层的所述蚀刻工艺还相对于所述第二沟道层选择性地去除了所述第二释放层。
16.一种半导体器件，包括：
第一纳米线沟道，其具有第一端和与所述第一端相对的第二端，其中，所述第一纳米线的所述第一端和所述第二端机械地和电气地耦合到源极/漏极(S/D)区，并且其中，所述纳米线沟道形成在STI层中的沟槽上方。
栅极电介质层，其完全围绕所述纳米线沟道的位于所述第一端与所述第二端之间的表面形成；以及
栅极电极，其形成在所述栅极电介质层的表面之上并完全围绕所述纳米线沟道的位于所述第一端与所述第二端之间的所述表面。
17.根据权利要求16所述的半导体器件，其中，所述纳米线沟道是Ⅲ-Ⅴ半导体材料。
18.根据权利要求16所述的半导体器件，其中，所述S/D区形成在缓冲层的顶表面之上，所述缓冲层形成在衬底之上。
19.根据权利要求18所述的半导体器件，其中，所述衬底的接触所述缓冲层的表面是非平面表面。
20.根据权利要求19所述的半导体器件，其中，所述衬底的所述非平面表面由所述衬底的<111>晶面限定。
21.根据权利要求20所述的半导体器件，其中，所述沟槽具有的宽度大体上等于所述纳米线沟道的宽度。
22.根据权利要求16所述的半导体器件，还包括一个多个附加的纳米线沟道，每个附加的纳米线具有第一端和与所述第一端相对的第二端，其中，所述附加的纳米线的所述第一端和所述第二端机械地和电气地耦合到所述源极/漏极(S/D)区并且在所述第一纳米线沟道上方或下方对准，并且其中，栅极电介质层完全围绕所述一个或多个附加的纳米线沟道的位于所述第一端与所述第二端之间的表面形成，并且其中，所述栅极电极形成在所述栅极电介质层的所述表面之上并且完全围绕所述一个或多个附加的纳米线沟道的位于所述第一端与所述第二端之间的所述表面。
23.一种用于形成微电子器件的方法，包括：
在沟槽内形成多层叠置体，所述沟槽形成在浅沟槽隔离(STI)层中，其中，所述多层叠置体至少包括沟道层、形成在所述沟道层下方的释放层、以及形成在所述沟道层下方的缓冲层，其中，所述缓冲层是GaAs或聚-GaAs，所述释放层是InP，并且所述沟道层是InGaAs，并且其中，所述释放层具有3：2或更大的厚度与宽度比；
使所述STI层凹陷以使得STI层的顶表面位于所述释放层的顶表面下方；
在所述多层叠置体和所述STI层的部分之上形成牺牲栅极电极；
沿着所述牺牲栅极电极的侧壁形成侧壁间隔体；
去除所述多层叠置体的不被所述牺牲栅极电极覆盖的部分；
形成替换源极/漏极(S/D)区，在所述替换源极/漏极(S/D)区处形成所述多层叠置体的所去除的部分；
在所述STI层和所述多层叠置体的不被所述牺牲栅极电极或所述侧壁间隔体覆盖的所述部分之上形成层间电介质(ILD)层。
去除所述牺牲栅极电极；
在所述缓冲层的位于所述侧壁间隔体之间的暴露表面之上形成底部栅极隔离层；
利用蚀刻工艺去除所述释放层，所述蚀刻工艺相对于所述沟道层选择性地去除所述释放层；
在所述沟道层的位于所述侧壁间隔体之间的所述暴露表面之上形成栅极电介质层；以及
围绕所述沟道层的位于所述侧壁间隔体之间的部分形成栅极电极。
24.根据权利要求23所述的方法，其中，所述沟道层是纳米线沟道层或纳米带沟道层。
25.根据权利要求23所述的方法，其中，所述沟槽在被凹陷之前具有2：1或更大的高宽比，并且其中，所述缓冲层占所述多层叠置体的厚度的至少四分之一。
CN201480083605.XA 2014-12-24 2014-12-24 用于实现art沟槽中的ⅲ-ⅴ gaa的ingaas epi结构及湿法蚀刻工艺 Active CN107004631B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/072396 WO2016105426A1 (en) 2014-12-24 2014-12-24 Ingaas epi structure and wet etch process for enabling iii-v gaa in art trench

Publications (2)

Publication Number Publication Date
CN107004631A true CN107004631A (zh) 2017-08-01
CN107004631B CN107004631B (zh) 2021-07-06

Family

ID=56151222

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480083605.XA Active CN107004631B (zh) 2014-12-24 2014-12-24 用于实现art沟槽中的ⅲ-ⅴ gaa的ingaas epi结构及湿法蚀刻工艺

Country Status (6)

Country Link
US (1) US11631737B2 (zh)
EP (1) EP3238242A4 (zh)
KR (1) KR102349897B1 (zh)
CN (1) CN107004631B (zh)
TW (1) TWI682498B (zh)
WO (1) WO2016105426A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113539966A (zh) * 2020-04-14 2021-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102409962B1 (ko) * 2015-12-16 2022-06-16 삼성전자주식회사 반도체 장치
DE112015007226T5 (de) 2015-12-23 2018-09-13 Intel Corporation Fertigung von nicht-planaren IGZO-Vorrichtungen für eine verbesserte Elektrostatik
US10672868B2 (en) * 2015-12-24 2020-06-02 Intel Corporation Methods of forming self aligned spacers for nanowire device structures
US10217817B2 (en) * 2016-01-27 2019-02-26 International Business Machines Corporation Sacrificial layer for channel surface retention and inner spacer formation in stacked-channel FETs
CN109314137B (zh) * 2016-07-02 2023-06-02 太浩研究有限公司 带有释放的源极和漏极的半导体装置
US10163628B1 (en) 2017-05-31 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Lattice-mismatched semiconductor substrates with defect reduction
KR102466356B1 (ko) * 2017-08-30 2022-11-15 삼성전자주식회사 반도체 소자 및 그 제조방법
US11424335B2 (en) * 2017-09-26 2022-08-23 Intel Corporation Group III-V semiconductor devices having dual workfunction gate electrodes
US11164974B2 (en) * 2017-09-29 2021-11-02 Intel Corporation Channel layer formed in an art trench
FR3073666B1 (fr) * 2017-11-14 2019-11-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor a effet de champ
US20200279910A1 (en) * 2017-12-15 2020-09-03 Intel Corporation Reducing off-state leakage in semiconductor devices
US10418493B2 (en) 2017-12-19 2019-09-17 International Business Machines Corporation Tight pitch stack nanowire isolation
CN111344869A (zh) * 2018-01-05 2020-06-26 英特尔公司 具有多个阈值电压沟道材料的晶体管结构
US11404578B2 (en) * 2018-06-22 2022-08-02 Intel Corporation Dielectric isolation layer between a nanowire transistor and a substrate
US11695081B2 (en) * 2018-06-29 2023-07-04 Intel Corporation Channel layer formation for III-V metal-oxide-semiconductor field effect transistors (MOSFETs)
KR102537527B1 (ko) 2018-09-10 2023-05-26 삼성전자 주식회사 집적회로 소자
KR102595606B1 (ko) * 2018-11-02 2023-10-31 삼성전자주식회사 반도체 장치
US11715781B2 (en) 2020-02-26 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with improved capacitors
CN113130484A (zh) * 2020-02-27 2021-07-16 台湾积体电路制造股份有限公司 半导体装置
US11670692B2 (en) * 2020-05-13 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices having self-aligned capping between channel and backside power rail
DE102021109275A1 (de) 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around-vorrichtungen mit selbstausgerichteter abdeckung zwischen kanal und rückseitiger leistungsschiene
US11322505B2 (en) 2020-06-30 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric random access memory devices and methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140091360A1 (en) * 2012-09-28 2014-04-03 Ravi Pillarisetty Trench confined epitaxially grown device layer(s)
CN104011849A (zh) * 2011-12-23 2014-08-27 英特尔公司 Cmos纳米线结构
CN104126228A (zh) * 2011-12-23 2014-10-29 英特尔公司 非平面栅极全包围器件及其制造方法
US20140329376A1 (en) * 2013-05-01 2014-11-06 Applied Materials, Inc. Structure and method of forming metamorphic heteroepi materials and iii-v channel structures on si

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7102206B2 (en) * 2003-01-20 2006-09-05 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate, method for fabricating the same, and method for fabricating semiconductor device
KR100801063B1 (ko) * 2006-10-02 2008-02-04 삼성전자주식회사 게이트 올 어라운드형 반도체 장치 및 그 제조 방법
US8422273B2 (en) 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
US8551833B2 (en) * 2011-06-15 2013-10-08 International Businesss Machines Corporation Double gate planar field effect transistors
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
WO2014018201A1 (en) 2012-07-27 2014-01-30 Intel Corporation Nanowire transistor devices and forming techniques
US8729607B2 (en) * 2012-08-27 2014-05-20 Kabushiki Kaisha Toshiba Needle-shaped profile finFET device
KR102145881B1 (ko) * 2013-12-23 2020-08-19 인텔 코포레이션 이동도 개선된 ｎ-ｍｏｓ를 위한 인장 소스 드레인 ⅲ-ⅴ 트랜지스터들
EP3314660A4 (en) * 2015-06-23 2019-01-23 Intel Corporation INDUSTRIAL NMOS TRANSISTOR CHANNELS
US10593785B2 (en) * 2015-12-22 2020-03-17 Intel Corporation Transistors having ultra thin fin profiles and their methods of fabrication
US9876088B1 (en) * 2016-09-19 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. III-V semiconductor layers, III-V semiconductor devices and methods of manufacturing thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104011849A (zh) * 2011-12-23 2014-08-27 英特尔公司 Cmos纳米线结构
CN104126228A (zh) * 2011-12-23 2014-10-29 英特尔公司 非平面栅极全包围器件及其制造方法
US20140091360A1 (en) * 2012-09-28 2014-04-03 Ravi Pillarisetty Trench confined epitaxially grown device layer(s)
US20140329376A1 (en) * 2013-05-01 2014-11-06 Applied Materials, Inc. Structure and method of forming metamorphic heteroepi materials and iii-v channel structures on si

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113539966A (zh) * 2020-04-14 2021-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Also Published As

Publication number Publication date
US11631737B2 (en) 2023-04-18
CN107004631B (zh) 2021-07-06
KR102349897B1 (ko) 2022-01-12
KR20170099863A (ko) 2017-09-01
WO2016105426A1 (en) 2016-06-30
EP3238242A4 (en) 2018-09-05
EP3238242A1 (en) 2017-11-01
TW201635428A (zh) 2016-10-01
TWI682498B (zh) 2020-01-11
US20170263706A1 (en) 2017-09-14

Similar Documents

Publication Publication Date Title
CN107004631A (zh) 用于实现art沟槽中的ⅲ‑ⅴ gaa的ingaas epi结构及湿法蚀刻工艺
US11563081B2 (en) Self-aligned gate edge and local interconnect
US11799037B2 (en) Gate-all-around integrated circuit structures having asymmetric source and drain contact structures
US11374004B2 (en) Pedestal fin structure for stacked transistor integration
TWI715583B (zh) 用於環繞式閘極電晶體之ＧａＡｓ上的擬晶式ＩｎＧａＡｓ
CN104126228B (zh) 非平面栅极全包围器件及其制造方法
US20230207700A1 (en) Integrated circuit structures having partitioned source or drain contact structures
TW201631636A (zh) 選擇磊晶成長iii-v族材料為主的裝置
US11329162B2 (en) Integrated circuit structures having differentiated neighboring partitioned source or drain contact structures
CN105960710A (zh) 用于迁移率改进的n-mos的拉伸的源极漏极iii-v族晶体管
EP4135019A1 (en) Gate-to-gate isolation for stacked transistor architecture via non-selective dielectric deposition structure
CN107004710A (zh) 形成具有侧壁衬垫的鳍状物结构的装置和方法
CN108369925A (zh) 基于鳍的iii-v/si或ge cmos sage集成
US20240178273A1 (en) Integrated circuit structures with source or drain contacts having enhanced contact area
US20240186398A1 (en) Integrated circuit structures with cavity spacers
US20230317788A1 (en) Integrated circuit structures with full-wrap contact structure
US20240332302A1 (en) Integrated circuit structures with backside conductive source or drain contact having enhanced contact area
US20240008253A1 (en) Integrated circuit structures having memory access transistor with backside contact
US20230299157A1 (en) Integrated circuit structures with deep via structure
US20230307514A1 (en) Gate-all-around integrated circuit structures having backside contact with enhanced area relative to epitaxial source
US20230290825A1 (en) Integrated circuit structures with backside self-aligned conductive source or drain contact
US20240006412A1 (en) Integrated circuit structures having recessed channel transistor
US20230290844A1 (en) Integrated circuit structures with backside self-aligned penetrating conductive source or drain contact
US20240006483A1 (en) Integrated circuit structures having raised epitaxy on channel transistor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant