KR20210129904A - 반도체 장치 - Google Patents

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KR20210129904A
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interlayer insulating
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gate
gate structure
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김성수
김익수
남웅식
노동현
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Abstract

반도체 장치가 제공된다. 반도체 장치는 각각이 제1 방향으로 연장되고, 상기 제1 방향과 수직인 제2 방향으로 서로 이격된 제1 및 제2 액티브 패턴, 제1 액티브 패턴과 제2 액티브 패턴 사이에 배치되는 필드 절연막, 제1 액티브 패턴 상에서 제2 방향으로 연장되는 제1 게이트 구조체, 제1 게이트 구조체와 필드 절연막 사이에 배치되고, 제1 게이트 구조체의 하부에 배치되는 제1 부분, 제1 부분의 제1 측에 배치되는 제2 부분 및 제1 부분의 제1 측과 대향하는 제1 부분의 제2 측에 배치되는 제3 부분을 포함하는 층간 절연막, 및 제1 게이트 구조체와 층간 절연막의 제1 부분 사이에 배치되는 스페이서를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, 게이트 구조체 및 게이트 컷 각각의 하부에 스페이서를 배치하여, 게이트 컷을 형성하는 공정에서 필드 절연막이 과도하게 식각되는 것을 방지함으로써 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 각각이 제1 방향으로 연장되고, 제1 방향과 수직인 제2 방향으로 서로 이격된 제1 및 제2 액티브 패턴, 제1 액티브 패턴과 제2 액티브 패턴 사이에 배치되는 필드 절연막, 제1 액티브 패턴 상에서 제2 방향으로 연장되는 제1 게이트 구조체, 제1 게이트 구조체와 필드 절연막 사이에 배치되고, 제1 게이트 구조체의 하부에 배치되는 제1 부분, 제1 부분의 제1 측에 배치되는 제2 부분 및 제1 부분의 제1 측과 대향하는 제1 부분의 제2 측에 배치되는 제3 부분을 포함하는 층간 절연막, 및 제1 게이트 구조체와 층간 절연막의 제1 부분 사이에 배치되는 스페이서를 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 각각이 제1 방향으로 연장되고, 제1 방향과 수직인 제2 방향으로 서로 이격된 제1 및 제2 액티브 패턴, 제1 액티브 패턴과 제2 액티브 패턴 사이에 배치되는 필드 절연막, 제1 액티브 패턴 상에서 제2 방향으로 연장되는 제1 게이트 구조체, 제2 액티브 패턴 상에서 제2 방향으로 연장되고, 제1 게이트 구조체와 제2 방향으로 이격된 제2 게이트 구조체, 필드 절연막 상에서 제1 게이트 구조체와 제2 게이트 구조체 사이에 배치되는 게이트 컷, 게이트 컷과 필드 절연막 사이에 배치되고, 게이트 컷의 하부에 배치되는 제1 부분, 제1 부분의 제1 측에 배치되는 제2 부분 및 제1 부분의 제1 측과 대향하는 제1 부분의 제2 측에 배치되는 제3 부분을 포함하는 층간 절연막, 및 게이트 컷과 층간 절연막의 제1 부분 사이에 배치되는 스페이서를 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 각각이 제1 방향으로 연장되고, 제1 방향과 수직인 제2 방향으로 서로 이격된 제1 및 제2 액티브 패턴, 제1 액티브 패턴과 제2 액티브 패턴 사이에 배치되는 필드 절연막, 제1 액티브 패턴 상에서 제1 및 제2 방향과 수직인 제3 방향으로 순차적으로 적층된 제1 및 제2 나노시트, 제1 액티브 패턴 상에서 제2 방향으로 연장되고, 제1 및 제2 나노시트 각각을 둘러싸는 제1 게이트 구조체, 제1 액티브 패턴 상에서 제2 방향으로 연장되고, 제1 게이트 구조체와 제1 방향으로 이격된 제2 게이트 구조체, 제2 액티브 패턴 상에서 제2 방향으로 연장되고, 제2 게이트 구조체와 제2 방향으로 이격된 제3 게이트 구조체, 필드 절연막 상에서 제2 게이트 구조체와 제3 게이트 구조체 사이에 배치되는 게이트 컷, 제1 게이트 구조체와 필드 절연막 사이 및 게이트 컷과 필드 절연막 사이에 각각 배치되고, 제1 게이트 구조체의 하부에 배치되는 제1 부분, 제1 부분의 제1 측에 배치되는 제2 부분, 제1 부분의 제1 측과 대향하는 제1 부분의 제2 측에 배치되는 제3 부분 및 게이트 컷의 하부에 배치되는 제4 부분을 포함하는 층간 절연막, 제1 게이트 구조체와 층간 절연막 사이, 게이트 컷과 층간 절연막 사이 및 필드 절연막과 층간 절연막 사이에 각각 배치되는 스페이서, 및 제1 게이트 구조체의 적어도 일 측에 배치되는 소오스/드레인 영역을 포함하되, 층간 절연막의 제1 부분은 층간 절연막의 제2 부분과 층간 절연막의 제3 부분 사이를 연결한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 4는 도 1의 C-C' 선을 따라 절단한 단면도이다.
도 5 및 도 6은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 4를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다. 도 4는 도 1의 C-C' 선을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 액티브 패턴(101), 제2 액티브 패턴(102), 필드 절연막(105), 제1 내지 제3 나노시트(111, 112, 113), 제1 내지 제5 게이트 구조체(121, 122, 123, 124, 125), 제1 및 제2 게이트 컷(131, 132), 산화막(140), 스페이서(150), 소오스/드레인 영역(160), 실리사이드막(161), 소오스/드레인 컨택(165), 제1 층간 절연막(170) 및 제2 층간 절연막(180)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
복수의 액티브 패턴은 기판(100) 상에 배치될 수 있다. 예를 들어, 제1 액티브 패턴(101) 및 제2 액티브 패턴(102)이 기판(100) 상에 배치될 수 있다. 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각은 기판(100)의 일부를 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각은 예를 들어, 핀형 패턴 형상을 가질 수 있다. 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각은 필드 절연막(105)에 의해 분리될 수 있다.
제1 액티브 패턴(101)은 제1 방향(DR1)으로 연장될 수 있다. 제2 액티브 패턴(102)은 제1 방향(DR1)으로 연장될 수 있다. 제2 액티브 패턴(102)은 제1 액티브 패턴(101)과 제1 방향(DR1)과 수직인 제2 방향(DR2)으로 이격될 수 있다. 즉, 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각은 제1 방향(DR1)으로 나란히 연장될 수 있다.
필드 절연막(105)은 기판(100) 상에 배치될 수 있다. 필드 절연막(105)은 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각의 측벽 상에 배치될 수 있다. 즉, 필드 절연막(105)은 제1 액티브 패턴(101)과 제2 액티브 패턴(102) 사이에 배치될 수 있다. 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각은 필드 절연막(105)에 의해 정의될 수 있다.
필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
도 3에는 기판(100) 상에 3개의 나노시트(111, 112, 113)가 순차적으로 배치되는 것으로 예시적으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서 기판(100) 상에 배치되는 나노시트의 개수는 다를 수 있다.
제1 내지 제3 나노시트(111, 112, 113)는 기판(100) 상에서 제1 및 제2 방향(DR1, DR2)에 수직인 제3 방향(DR3)으로 순차적으로 이격되어 배치될 수 있다.
예를 들어, 제1 나노시트(111)는 기판(100) 상에서 제1 액티브 패턴(101)과 제3 방향(DR3)으로 이격되어 배치될 수 있다. 제2 나노시트(112)는 기판(100) 상에서 제1 나노시트(111)와 제3 방향(DR3)으로 이격되어 배치될 수 있다. 제3 나노시트(113)는 기판(100) 상에서 제2 나노시트(112)와 제3 방향(DR3)으로 이격되어 배치될 수 있다. 제1 내지 제3 나노시트(111, 112, 113) 각각은 제1 방향(DR1)으로 연장될 수 있다.
제2 게이트 구조체(122), 제1 게이트 구조체(121), 제4 게이트 구조체(124) 및 제5 게이트 구조체(125)는 제1 액티브 패턴(101) 상에서 제1 방향(DR1)으로 순차적으로 이격되어 배치될 수 있다. 제3 게이트 구조체(123)는 제2 액티브 패턴(102) 상에서 제2 게이트 구조체(122)와 제2 방향(DR2)으로 이격되어 배치될 수 있다.
제1 게이트 구조체(121)는 제1 및 제2 액티브 패턴(101, 102) 상에서 제2 방향(DR2)으로 연장될 수 있다. 제2 게이트 구조체(122)는 제1 액티브 패턴(101) 상에서 제2 방향(DR2)으로 연장될 수 있다. 제3 게이트 구조체(123)는 제2 액티브 패턴(102) 상에서 제2 방향(DR2)으로 연장될 수 있다. 제4 게이트 구조체(124)는 제1 및 제2 액티브 패턴(101, 102) 상에서 제2 방향(DR2)으로 연장될 수 있다. 제5 게이트 구조체(125)는 제1 액티브 패턴(101) 상에서 제2 방향(DR2)으로 연장될 수 있다.
제1 게이트 구조체(121)는 제1 내지 제3 나노시트(111, 112, 113) 각각을 둘러쌀 수 있다. 제4 게이트 구조체(124)는 제1 내지 제3 나노시트(111, 112, 113) 각각을 둘러쌀 수 있다.
제2 게이트 구조체(122)는 제1 내지 제3 나노시트(111, 112, 113) 각각의 종단을 전체적으로 둘러쌀 수 있다. 제5 게이트 구조체(125)는 제1 내지 제3 나노시트(111, 112, 113) 각각의 다른 종단을 전체적으로 둘러쌀 수 있다.
제1 내지 제5 게이트 구조체(121, 122, 123, 124, 125) 각각은 게이트 전극(121_1), 게이트 절연막(121_2), 게이트 스페이서(121_3) 및 캡핑 패턴(121_4)을 포함할 수 있다.
게이트 전극(121_1)은 기판(100) 상에서 제2 방향(DR2)으로 연장될 수 있다. 게이트 전극(121_1)은 제1 내지 제3 나노시트(111, 112, 113) 각각을 둘러쌀 수 있다.
게이트 전극(121_1)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(121_1)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
게이트 절연막(121_2)은 게이트 전극(121_1)의 양 측벽 및 바닥면을 따라 배치될 수 있다. 게이트 절연막(121_2)은 제1 액티브 패턴(101)과 게이트 전극(121_1) 사이, 스페이서(150)와 게이트 전극(121_1) 사이, 제1 나노시트(111)와 게이트 전극(121_1) 사이, 제2 나노시트(112)와 게이트 전극(121_1) 사이, 제3 나노시트(113)와 게이트 전극(121_1) 사이, 게이트 스페이서(121_3)와 게이트 전극(121_1) 사이에 배치될 수 있다.
게이트 절연막(121_2)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
캡핑 패턴(121_4)은 게이트 전극(121_1) 및 게이트 절연막(121_2) 상에 배치될 수 있다. 도 3에는 캡핑 패턴(121_4)과 게이트 전극(121_1) 사이에 게이트 절연막(121_2)이 배치되지 않는 것으로 도시되어 있지만, 이는 설명의 편의성을 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 3에서, 캡핑 패턴(121_4)이 게이트 스페이서(121_3)의 내측벽 사이에 배치되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 게이트 스페이서(121_3)의 상면도 게이트 전극(121_1)과 같이 제1 층간 절연막(170)의 상면보다 아래로 리세스되어 있을 수 있다. 이와 같은 경우, 캡핑 패턴(121_4)은 게이트 스페이서(121_3)의 상면 및 게이트 전극(121_1)의 상면 상에 배치될 수 있다.
캡핑 패턴(121_4)은 예를 들어, 제1 층간 절연막(170)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 캡핑 패턴(121_4)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 스페이서(121_3)는 게이트 절연막(121_2) 및 캡핑 패턴(121_4)의 측벽 상에서 게이트 전극(121_1)의 양 측벽을 따라 제2 방향(DR2)으로 연장될 수 있다. 게이트 스페이서(121_3)는 제1 액티브 패턴(101)과 제1 나노시트(111) 사이, 제1 나노시트(111)와 제2 나노시트(112) 사이, 제2 나노시트(112)와 제3 나노시트(113) 사이에도 배치될 수 있다.
도 3 및 도 4에는 게이트 스페이서(121_3)가 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 게이트 스페이서(121_3)는 다중막으로 형성될 수 있다.
게이트 스페이서(121_3)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 컷(131)은 필드 절연막(105) 상에서 제2 게이트 구조체(122)와 제3 게이트 구조체(123) 사이에 배치될 수 있다. 제2 게이트 컷(132)은 필드 절연막(105) 상에서 제5 게이트 구조체(125)와 제2 방향(DR2)으로 인접하게 배치될 수 있다.
제1 및 제2 게이트 컷(131, 132) 각각의 측벽은 스페이서(150)와 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 및 제2 게이트 컷(131, 132) 각각의 측벽과 스페이서(150) 사이에 산화막(140)이 배치될 수 있다. 또 다른 몇몇 실시예에서, 제1 및 제2 게이트 컷(131, 132) 각각의 측벽과 스페이서(150) 사이에 산화막(140) 및 게이트 스페이서(121_3)가 배치될 수 있다.
제1 게이트 컷(131) 및 제2 게이트 컷(132) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 하나를 포함할 수 있다.
산화막(140)은 게이트 스페이서(121_3)의 측벽을 따라 제2 방향(DR2)으로 연장될 수 있다. 산화막(140)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소오스/드레인 영역(160)은 제2 게이트 구조체(122)와 제1 게이트 구조체(121) 사이, 제1 게이트 구조체(121)와 제4 게이트 구조체(124) 사이, 제4 게이트 구조체(124)와 제5 게이트 구조체(125) 사이에 배치될 수 있다. 소오스/드레인 영역(160)은 제1 액티브 패턴(101) 상에 배치될 수 있다. 소오스/드레인 영역(160)은 제1 내지 제3 나노시트(111, 112, 113) 각각과 직접 접할 수 있다.
도 3에서, 소오스/드레인 영역(160)이 제3 나노시트(113)의 상면과 동일 평면 상에 배치되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 층간 절연막(170)은 필드 절연막(105) 및 제1 액티브 패턴(101) 상에 배치될 수 있다.
제1 층간 절연막(170)은 제1 내지 제5 게이트 구조체(121, 122, 123, 124, 125) 각각의 측벽, 제1 및 제2 게이트 컷(131, 132) 각각의 측벽을 둘러싸도록 배치될 수 있다.
제1 층간 절연막(170)의 적어도 일부는 제1 게이트 구조체(121)의 하부, 제4 게이트 구조체(124)의 하부, 제1 게이트 컷(131) 및 제2 게이트 컷(132) 각각의 하부에 배치될 수 있다. 구체적으로, 제1 층간 절연막(170)의 적어도 일부는 제1 게이트 구조체(121)와 필드 절연막(105) 사이, 제4 게이트 구조체(124)와 필드 절연막(105) 사이, 제1 게이트 컷(131)과 필드 절연막(105) 사이, 제2 게이트 컷(132)과 필드 절연막(105) 사이에 각각 배치될 수 있다.
예를 들어, 제1 층간 절연막(170)은 제1 내지 제5 부분(171, 172, 173, 174, 175)을 포함할 수 있다.
제1 층간 절연막(170)의 제1 부분(171)은 제1 게이트 구조체(121)와 필드 절연막(105) 사이에 배치될 수 있다. 제1 층간 절연막(170)의 제2 부분(172)은 제1 층간 절연막(170)의 제1 부분(171)의 제1 측에 배치될 수 있다. 제1 층간 절연막(170)의 제3 부분(173)은 제1 층간 절연막(170)의 제1 부분(171)의 제1 측과 대향하는 제1 층간 절연막(170)의 제1 부분(171)의 제2 측에 배치될 수 있다.
제1 층간 절연막(170)의 제1 부분(171)은 제1 층간 절연막(170)의 제2 부분(172)과 제1 층간 절연막(170)의 제3 부분(173)을 연결할 수 있다. 예를 들어, 제1 층간 절연막(170)의 제1 부분(171)은 제1 층간 절연막(170)의 제2 부분(172)의 가운데 부분과 제1 층간 절연막(170)의 제3 부분(173)의 가운데 부분을 연결할 수 있다.
제1 층간 절연막(170)의 제4 부분(174)은 제1 게이트 컷(131)과 필드 절연막(105) 사이에 배치될 수 있다. 이 경우, 제1 층간 절연막(170)의 제2 부분(172)은 제1 층간 절연막(170)의 제4 부분(174)의 제1 측에 배치될 수 있다. 제1 층간 절연막(170)의 제5 부분(175)은 제1 층간 절연막(170)의 제4 부분(174)의 제1 측과 대향하는 제1 층간 절연막(170)의 제4 부분(174)의 제2 측에 배치될 수 있다.
제1 층간 절연막(170)의 제4 부분(174)은 제1 층간 절연막(170)의 제2 부분(172)과 제1 층간 절연막(170)의 제5 부분(175)을 연결할 수 있다. 예를 들어, 제1 층간 절연막(170)의 제4 부분(174)은 제1 층간 절연막(170)의 제2 부분(172)의 가운데 부분과 제1 층간 절연막(170)의 제5 부분(175)의 가운데 부분을 연결할 수 있다.
제1 층간 절연막(170)의 제2 부분(172), 제1 층간 절연막(170)의 제3 부분(173) 및 제1 층간 절연막(170)의 제5 부분(175) 각각의 단면 형상은 타원 형상을 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 층간 절연막(170)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있다.
스페이서(150)는 제1 층간 절연막(170)의 측벽 및 바닥면을 따라 배치될 수 있다. 예를 들어, 스페이서(150)는 제1 층간 절연막(170)의 측벽 및 하면을 완전히 둘러쌀 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
스페이서(150)는 제1 내지 제5 게이트 구조체(121, 122, 123, 124, 125) 각각과 제1 층간 절연막(170) 사이, 제1 및 제2 게이트 컷(131, 132) 각각과 제1 층간 절연막(170) 사이, 필드 절연막(105)과 제1 층간 절연막(170) 사이에 배치될 수 있다.
스페이서(150)는 제1 게이트 구조체(121)의 하부에 배치될 수 있다. 즉, 스페이서(150)는 제1 게이트 구조체(121)와 제1 층간 절연막(170)의 제1 부분(171) 사이에 배치될 수 있다. 또한, 스페이서(150)는 필드 절연막(105)과 제1 층간 절연막(170)의 제1 부분(171) 사이에 배치될 수 있다.
스페이서(150)는 제1 게이트 컷(131)의 하부에 배치될 수 있다. 즉, 스페이서(150)는 제1 게이트 컷(131)과 제1 층간 절연막(170)의 제4 부분(174) 사이에 배치될 수 있다. 또한, 스페이서(150)는 필드 절연막(105)과 제1 층간 절연막(170)의 제4 부분(174) 사이에 배치될 수 있다.
스페이서(150)는 제1 내지 제5 게이트 구조체(121, 122, 123, 124, 125) 각각의 측벽을 따라 제3 방향(DR3)으로 연장될 수 있다. 즉, 스페이서(150)는 산화막(140)과 제1 층간 절연막(170) 사이에 배치될 수 있다. 스페이서(150)는 제1 및 제2 게이트 컷(131, 132) 각각의 측벽을 따라 제3 방향(DR3)으로 연장될 수 있다.
스페이서(150)는 도 3 및 도 4에 도시된 바와 같이, 제1 액티브 패턴(101)의 측벽과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 스페이서(150)는 제1 내지 제5 게이트 구조체(121, 122, 123, 124, 125) 각각의 하면과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
스페이서(150)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄화물(SiOC) 및 실리콘 탄화물(SiC) 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(180)은 제1 층간 절연막(170) 상에 배치될 수 있다. 제2 층간 절연막(180)은 제1 내지 제5 게이트 구조체(121, 122, 123, 124, 125) 각각의 상면, 제1 및 제2 게이트 컷(131, 132) 각각의 상면을 덮을 수 있다. 제2 층간 절연막(180)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있다.
소오스/드레인 컨택(165)은 제2 층간 절연막(180) 및 제1 층간 절연막(170)을 제3 방향(DR3)으로 관통하여 소오스/드레인 영역(160)의 내부로 연장될 수 있다. 실리사이드막(161)은 소오스/드레인 컨택(165)과 소오스/드레인 영역(160) 사이에 배치될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 게이트 구조체(121, 124) 및 게이트 컷(131, 132) 각각의 하부에 스페이서(150)를 배치함으로써, 게이트 컷(131, 132)을 형성하는 공정에서 필드 절연막(105)이 과도하게 식각되는 것을 방지하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하에서, 도 5 및 도 6을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 5 및 도 6은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 5 및 도 6을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 핀펫(FinFET) 구조를 가질 수 있다.
제1 게이트 구조체(221)는 제1 액티브 패턴(201) 상에 배치될 수 있다. 제1 게이트 구조체(221)는 게이트 전극(221_1), 게이트 절연막(221_2), 게이트 스페이서(221_3) 및 캡핑 패턴(221_4)을 포함할 수 있다.
게이트 전극(221_1)은 제1 액티브 패턴(201) 상에서 제2 방향(DR2)으로 연장될 수 있다. 게이트 절연막(221_2)은 게이트 전극(221_1) 측벽 및 하면을 따라 배치될 수 있다. 캡핑 패턴(221_4)은 게이트 전극(221_1)의 상면 및 게이트 절연막(221_2) 상면 상에 배치될 수 있다. 게이트 스페이서(221_3)는 게이트 절연막(221_2)의 외측벽 및 캡핑 패턴(221_4)의 측벽을 따라 제2 방향(DR2)으로 연장될 수 있다. 소오스/드레인 영역(160)은 제1 액티브 패턴(201)의 내부에 배치될 수 있다.
제2 게이트 구조체(222), 제4 게이트 구조체(224) 및 제5 게이트 구조체(225) 각각은 제1 게이트 구조체(221)와 유사한 구조를 가질 수 있다.
이하에서, 도 7을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 구조체(321)와 스페이서(150) 사이 및 제4 게이트 구조체(324)와 스페이서(150) 사이에 필드 절연막(105)이 배치될 수 있다. 이 경우, 제1 게이트 구조체(321)의 하면 및 제4 게이트 구조체(324)의 하면 각각은 필드 절연막(105)과 접할 수 있다.
이하에서, 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 층간 절연막(470) 상에 배치되는 제1 게이트 구조체(421), 제4 게이트 구조체(424), 제1 게이트 컷(431) 및 제2 게이트 컷(432) 각각의 하면이 평면 형상을 가질 수 있다.
스페이서(450)는 제1 게이트 구조체(421), 제4 게이트 구조체(424), 제1 게이트 컷(431) 및 제2 게이트 컷(432) 각각의 하면을 따라 배치될 수 있다.
제1 층간 절연막(470)의 제2 부분(472), 제1 층간 절연막(470)의 제3 부분(473) 및 제1 층간 절연막(470)의 제5 부분(475) 각각은 필드 절연막(105)의 내부로 만입되도록 배치될 수 있다.
제1 층간 절연막(470)의 제1 부분(471)은 제1 층간 절연막(470)의 제2 부분(472)의 상부와 제1 층간 절연막(470)의 제3 부분(473)의 상부를 연결할 수 있다. 제1 층간 절연막(470)의 제4 부분(474)은 제1 층간 절연막(470)의 제2 부분(472)의 상부와 제1 층간 절연막(470)의 제5 부분(475)의 상부를 연결할 수 있다.
이하에서, 도 9를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 층간 절연막(570) 상에 배치되는 제1 게이트 구조체(521), 제4 게이트 구조체(524), 제1 게이트 컷(531) 및 제2 게이트 컷(532) 각각의 하면이 평면 형상을 가질 수 있다.
스페이서(550)는 제1 게이트 구조체(521), 제4 게이트 구조체(524), 제1 게이트 컷(531) 및 제2 게이트 컷(532) 각각의 하면을 따라 배치될 수 있다. 또한, 스페이서(550)는 필드 절연막(105)의 상면과 접하도록 평판 형상으로 배치될 수 있다.
제1 층간 절연막(570)의 제1 부분(571)은 제1 층간 절연막(570)의 제2 부분(572)과 제1 층간 절연막(570)의 제3 부분(573)을 연결할 수 있다. 제1 층간 절연막(570)의 제4 부분(574)은 제1 층간 절연막(570)의 제2 부분(572)과 제1 층간 절연막(570)의 제5 부분(575)을 연결할 수 있다.
이하에서, 도 10을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 7에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 구조체(621)와 스페이서(650) 사이 및 제4 게이트 구조체(624)와 스페이서(650) 사이에 필드 절연막(105)이 배치될 수 있다. 이 경우, 제1 게이트 구조체(621)의 하면 및 제4 게이트 구조체(624)의 하면 각각은 필드 절연막(105)과 접할 수 있다.
제1 층간 절연막(670)은 제1 내지 제8 부분(671, 672, 673, 674, 675, 676, 677, 678)을 포함할 수 있다.
제1 층간 절연막(670)의 제6 부분(676)은 제1 층간 절연막(670)의 제2 부분(672) 상에 배치될 수 있다. 제1 층간 절연막(670)의 제6 부분(676)은 제1 층간 절연막(670)의 제2 부분(672)과 제3 방향(DR3)으로 오버랩될 수 있다.
제1 층간 절연막(670)의 제7 부분(677)은 제1 층간 절연막(670)의 제3 부분(673) 상에 배치될 수 있다. 제1 층간 절연막(670)의 제7 부분(677)은 제1 층간 절연막(670)의 제3 부분(673)과 제3 방향(DR3)으로 오버랩될 수 있다.
제1 층간 절연막(670)의 제8 부분(678)은 제1 층간 절연막(670)의 제5 부분(675) 상에 배치될 수 있다. 제1 층간 절연막(670)의 제8 부분(678)은 제1 층간 절연막(670)의 제5 부분(675)과 제3 방향(DR3)으로 오버랩될 수 있다.
제1 층간 절연막(670)의 제6 부분(676)과 제1 층간 절연막(670)의 제7 부분(677) 사이 및 제1 층간 절연막(670)의 제6 부분(676)과 제1 층간 절연막(670)의 제8 부분(678) 사이에 필드 절연막(105)이 배치될 수 있다.
제1 층간 절연막(670)의 제6 부분(676)은 제1 게이트 컷(631)을 향해 돌출되도록 배치될 수 있다. 또한, 제1 층간 절연막(670)의 제6 부분(676)은 필드 절연막(105)을 향해 제1 방향(DR1)으로 돌출되도록 배치될 수 있다.
제1 층간 절연막(670)의 제7 부분(677)은 필드 절연막(105)을 향해 제1 방향(DR1)으로 돌출되도록 배치될 수 있다. 제1 층간 절연막(670)의 제8 부분(678)은 제1 게이트 컷(631)을 향해 제1 방향(DR1)으로 돌출되도록 배치될 수 있다.
도 10에는 제1 층간 절연막(670)의 제7 부분(677)이 제1 게이트 구조체(621)의 게이트 전극 및 제4 게이트 구조체(624)의 게이트 전극 각각과 제3 방향(DR3)으로 오버랩되지 않는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 층간 절연막(670)의 제7 부분(677)은 제1 게이트 구조체(621)의 게이트 전극 및 제4 게이트 구조체(624)의 게이트 전극 각각과 제3 방향(DR3)으로 오버랩될 수 있다. 이 경우, 제1 층간 절연막(670)의 제6 부분(676) 및 제1 층간 절연막(670)의 제8 부분(678) 각각은 제1 층간 절연막(670)의 제7 부분(677)과 유사한 구조를 가질 수 있다.
스페이서(650)는 제1 층간 절연막(670)의 제6 부분(676)과 필드 절연막(105) 사이, 제1 층간 절연막(670)의 제6 부분(676)과 제1 게이트 컷(631) 사이, 제1 층간 절연막(670)의 제7 부분(677)과 필드 절연막(105) 사이, 제1 층간 절연막(670)의 제8 부분(678)과 제1 게이트 컷(631) 사이에 배치될 수 있다. 제2 게이트 컷(632)은 제1 게이트 컷(631)과 유사한 구조를 가질 수 있다.
이하에서, 도 11을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 10에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 구조체(721)와 스페이서(750) 사이 및 제4 게이트 구조체(724)와 스페이서(750) 사이에 필드 절연막(105)이 배치될 수 있다.
제1 층간 절연막(770)의 제2 부분(772), 제1 층간 절연막(770)의 제3 부분(773) 및 제1 층간 절연막(770)의 제5 부분(775) 각각이 필드 절연막(105)의 내부로 만입되도록 배치될 수 있다.
제1 층간 절연막(770)의 제1 부분(771)은 제1 층간 절연막(770)의 제2 부분(772)의 상부와 제1 층간 절연막(770)의 제3 부분(773)의 상부를 연결할 수 있다. 제1 층간 절연막(770)의 제4 부분(774)은 제1 층간 절연막(770)의 제2 부분(772)의 상부와 제1 층간 절연막(770)의 제5 부분(775)의 상부를 연결할 수 있다.
제1 층간 절연막(770)의 제6 부분(776)은 제1 층간 절연막(770)의 제2 부분(772) 상에 배치될 수 있다. 제1 층간 절연막(770)의 제7 부분(777)은 제1 층간 절연막(770)의 제3 부분(773) 상에 배치될 수 있다. 제1 층간 절연막(770)의 제8 부분(778)은 제1 층간 절연막(770)의 제5 부분(775) 상에 배치될 수 있다. 제2 게이트 컷(732)은 제1 게이트 컷(731)과 유사한 구조를 가질 수 있다.
도 11에는 제1 층간 절연막(770)의 제7 부분(777)이 제1 게이트 구조체(721)의 게이트 전극 및 제4 게이트 구조체(724)의 게이트 전극 각각과 제3 방향(DR3)으로 오버랩되지 않는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 층간 절연막(770)의 제7 부분(777)은 제1 게이트 구조체(721)의 게이트 전극 및 제4 게이트 구조체(724)의 게이트 전극 각각과 제3 방향(DR3)으로 오버랩될 수 있다. 이 경우, 제1 층간 절연막(770)의 제6 부분(776) 및 제1 층간 절연막(770)의 제8 부분(778) 각각은 제1 층간 절연막(770)의 제7 부분(777)과 유사한 구조를 가질 수 있다.
이하에서, 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 10에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 구조체(821)와 스페이서(850) 사이 및 제4 게이트 구조체(824)와 스페이서(850) 사이에 필드 절연막(105)이 배치될 수 있다. 스페이서(850)는 필드 절연막(105)의 상면과 접하도록 평판 형상으로 배치될 수 있다.
제1 층간 절연막(870)의 제1 부분(871)은 제1 층간 절연막(870)의 제2 부분(872)과 제1 층간 절연막(870)의 제3 부분(873)을 연결할 수 있다. 제1 층간 절연막(870)의 제4 부분(874)은 제1 층간 절연막(870)의 제2 부분(872)과 제1 층간 절연막(870)의 제5 부분(875)을 연결할 수 있다.
제1 층간 절연막(870)의 제6 부분(876)은 제1 층간 절연막(870)의 제2 부분(872) 상에 배치될 수 있다. 제1 층간 절연막(870)의 제7 부분(877)은 제1 층간 절연막(870)의 제3 부분(873) 상에 배치될 수 있다. 제1 층간 절연막(870)의 제8 부분(878)은 제1 층간 절연막(870)의 제5 부분(875) 상에 배치될 수 있다. 제2 게이트 컷(832)은 제1 게이트 컷(831)과 유사한 구조를 가질 수 있다.
도 12에는 제1 층간 절연막(870)의 제7 부분(877)이 제1 게이트 구조체(821)의 게이트 전극 및 제4 게이트 구조체(824)의 게이트 전극 각각과 제3 방향(DR3)으로 오버랩되지 않는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 층간 절연막(870)의 제7 부분(877)은 제1 게이트 구조체(821)의 게이트 전극 및 제4 게이트 구조체(824)의 게이트 전극 각각과 제3 방향(DR3)으로 오버랩될 수 있다. 이 경우, 제1 층간 절연막(870)의 제6 부분(876) 및 제1 층간 절연막(870)의 제8 부분(878) 각각은 제1 층간 절연막(870)의 제7 부분(877)과 유사한 구조를 가질 수 있다.
이하에서, 도 13을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 9에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 필드 절연막(105)의 상면을 따라 배치된 스페이서(950)의 일부가 제3 방향(DR3)으로 돌출될 수 있다.
구체적으로, 돌출부(951)는 필드 절연막(105)의 상면을 따라 배치된 스페이서(950)의 상면으로부터 제3 방향(DR3)으로 돌출될 수 있다. 돌출부(951)는 예를 들어, 제1 게이트 구조체(521), 제4 게이트 구조체(524), 제1 게이트 컷(531) 및 제2 게이트 컷(532) 각각과 제3 방향(DR3)으로 오버랩될 수 있다.
이하에서, 도 2, 도 14 내지 도 20을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명을 설명한다.
도 14를 참조하면, 기판(100) 상에 필드 절연막(105)이 형성될 수 있다. 이어서, 필드 절연막(105) 상에 서로 제1 방향(DR1)으로 이격되고, 각각이 제2 방향(DR2)으로 연장되는 더미 게이트(190)가 형성될 수 있다.
이어서, 더미 게이트(190)의 양 측벽 상에 게이트 스페이서(121_3)가 형성될 수 있다. 이어서, 필드 절연막(105)의 상면, 게이트 스페이서(121_3)의 상면 및 측벽, 더미 게이트(190)의 상면 상에 산화막(140)이 컨포말하게 형성될 수 있다.
도 15를 참조하면, 더미 게이트(190), 게이트 스페이서(121_3) 및 산화막(140)을 마스크로 이용하여 필드 절연막(105)을 식각하여 필드 절연막(105)의 내부에 제1 트렌치(T1)가 형성될 수 있다. 이 경우, 필드 절연막(105)의 일부가 더미 게이트(190)에 남아있을 수 있다.
도 16을 참조하면, 기판(100)의 상면 상에 형성된 필드 절연막(105)의 상면, 더미 게이트(190)의 하면에 형성된 필드 절연막(105)의 하면, 산화막(140)의 측벽 및 상면, 게이트 스페이서(121_3)의 상면, 더미 게이트(190)의 상면 상에 스페이서(150)가 컨포말하게 형성될 수 있다.
도 17을 참조하면, 스페이서(150) 상에 제1 트렌치(도 16의 T1)를 완전히 채우도록 제1 층간 절연막(170)이 형성될 수 있다. 이어서, 평탄화 공정(예를 들어, CMP 공정)을 통해, 더미 게이트(190)의 상면 상에 형성된 스페이서(150) 및 제1 층간 절연막(170)을 식각하여 더미 게이트(190)의 상면이 노출될 수 있다.
도 18을 참조하면, 더미 게이트(190)가 제거될 수 있다. 이로 인해, 더미 게이트(190)가 존재했던 영역에 제2 트렌치(T2)가 형성될 수 있다.
도 19를 참조하면, 제2 트렌치(도 18의 T2)의 내부에 게이트 전극(121_1), 게이트 절연막(121_2), 캡핑 패턴(121_4)이 형성될 수 있다.
도 20을 참조하면, 제3 트렌치(T3) 및 제4 트렌치(T4) 각각의 내부에 형성된 산화막(140), 게이트 전극(121_1), 게이트 절연막(121_2), 게이트 스페이서(121_3) 및 캡핑 패턴(121_4)이 제거될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제3 트렌치(T3) 및 제4 트렌치(T4) 각각의 내부에 형성된 산화막(140)은 제거되지 않을 수 있다. 또한, 또 다른 몇몇 실시예에서, 제3 트렌치(T3) 및 제4 트렌치(T4) 각각의 내부에 형성된 산화막(140) 및 게이트 스페이서(121_3)는 제거되지 않을 수 있다.
이어서, 제3 트렌치(T3)의 내부를 채우도록 스페이서(150) 상에 제1 게이트 컷(131)이 형성될 수 있다. 제4 트렌치(T4)의 내부를 채우도록 스페이서(150) 상에 제2 게이트 컷(132)이 형성될 수 있다.
이어서, 제1 층간 절연막(170), 제1 게이트 구조체(121), 제4 게이트 구조체(124), 제1 게이트 컷(131) 및 제2 게이트 컷(132)을 덮도록 제2 층간 절연막(180)이 형성될 수 있다. 이러한 공정을 통해 도 2에 도시된 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
101: 제1 액티브 패턴 102: 제2 액티브 패턴
111 내지 113: 제1 내지 제3 나노시트
121 내지 125: 제1 내지 제5 게이트 구조체
131: 제1 게이트 컷 132: 제2 게이트 컷
140: 산화막 150: 스페이서
160: 소오스/드레인 영역 165: 소오스/드레인 컨택
170: 제1 층간 절연막 180: 제2 층간 절연막

Claims (10)

  1. 각각이 제1 방향으로 연장되고, 상기 제1 방향과 수직인 제2 방향으로 서로 이격된 제1 및 제2 액티브 패턴;
    상기 제1 액티브 패턴과 상기 제2 액티브 패턴 사이에 배치되는 필드 절연막;
    상기 제1 액티브 패턴 상에서 상기 제2 방향으로 연장되는 제1 게이트 구조체;
    상기 제1 게이트 구조체와 상기 필드 절연막 사이에 배치되고, 상기 제1 게이트 구조체의 하부에 배치되는 제1 부분, 상기 제1 부분의 제1 측에 배치되는 제2 부분 및 상기 제1 부분의 상기 제1 측과 대향하는 상기 제1 부분의 제2 측에 배치되는 제3 부분을 포함하는 층간 절연막; 및
    상기 제1 게이트 구조체와 상기 층간 절연막의 상기 제1 부분 사이에 배치되는 스페이서를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 스페이서는 상기 필드 절연막과 상기 층간 절연막 사이에 배치되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 층간 절연막의 상기 제1 부분은 상기 층간 절연막의 상기 제2 부분과 상기 층간 절연막의 상기 제3 부분 사이를 연결하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 층간 절연막은,
    상기 층간 절연막의 상기 제2 부분과 상기 제1 및 제2 방향과 수직인 제3 방향으로 오버랩되는 제4 부분과,
    상기 층간 절연막의 상기 제3 부분과 상기 제3 방향으로 오버랩되는 제5 부분을 더 포함하되,
    상기 필드 절연막은 상기 층간 절연막의 제4 부분과 상기 층간 절연막의 상기 제5 부분 사이에 배치되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 스페이서는 상기 제1 게이트 구조체의 측벽을 따라 상기 제1 및 제2 방향과 수직인 제3 방향으로 연장되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 스페이서와 상기 제1 게이트 구조체의 측벽과 사이에 배치되는 산화막을 더 포함하는 반도체 장치.
  7. 각각이 제1 방향으로 연장되고, 상기 제1 방향과 수직인 제2 방향으로 서로 이격된 제1 및 제2 액티브 패턴;
    상기 제1 액티브 패턴과 상기 제2 액티브 패턴 사이에 배치되는 필드 절연막;
    상기 제1 액티브 패턴 상에서 상기 제2 방향으로 연장되는 제1 게이트 구조체;
    상기 제2 액티브 패턴 상에서 상기 제2 방향으로 연장되고, 상기 제1 게이트 구조체와 상기 제2 방향으로 이격된 제2 게이트 구조체;
    상기 필드 절연막 상에서 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 배치되는 게이트 컷;
    상기 게이트 컷과 상기 필드 절연막 사이에 배치되고, 상기 게이트 컷의 하부에 배치되는 제1 부분, 상기 제1 부분의 제1 측에 배치되는 제2 부분 및 상기 제1 부분의 상기 제1 측과 대향하는 상기 제1 부분의 제2 측에 배치되는 제3 부분을 포함하는 층간 절연막; 및
    상기 게이트 컷과 상기 층간 절연막의 상기 제1 부분 사이에 배치되는 스페이서를 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 스페이서는 상기 제1 액티브 패턴의 측벽과 접하는 반도체 장치.
  9. 제 7항에 있어서,
    상기 스페이서는 상기 층간 절연막의 측벽 및 하면을 완전히 둘러싸는 반도체 장치.
  10. 각각이 제1 방향으로 연장되고, 상기 제1 방향과 수직인 제2 방향으로 서로 이격된 제1 및 제2 액티브 패턴;
    상기 제1 액티브 패턴과 상기 제2 액티브 패턴 사이에 배치되는 필드 절연막;
    상기 제1 액티브 패턴 상에서 상기 제1 및 제2 방향과 수직인 제3 방향으로 순차적으로 적층된 제1 및 제2 나노시트;
    상기 제1 액티브 패턴 상에서 상기 제2 방향으로 연장되고, 상기 제1 및 제2 나노시트 각각을 둘러싸는 제1 게이트 구조체;
    상기 제1 액티브 패턴 상에서 상기 제2 방향으로 연장되고, 상기 제1 게이트 구조체와 상기 제1 방향으로 이격된 제2 게이트 구조체;
    상기 제2 액티브 패턴 상에서 상기 제2 방향으로 연장되고, 상기 제2 게이트 구조체와 상기 제2 방향으로 이격된 제3 게이트 구조체;
    상기 필드 절연막 상에서 상기 제2 게이트 구조체와 상기 제3 게이트 구조체 사이에 배치되는 게이트 컷;
    상기 제1 게이트 구조체와 상기 필드 절연막 사이 및 상기 게이트 컷과 상기 필드 절연막 사이에 각각 배치되고, 상기 제1 게이트 구조체의 하부에 배치되는 제1 부분, 상기 제1 부분의 제1 측에 배치되는 제2 부분, 상기 제1 부분의 상기 제1 측과 대향하는 상기 제1 부분의 제2 측에 배치되는 제3 부분 및 상기 게이트 컷의 하부에 배치되는 제4 부분을 포함하는 층간 절연막;
    상기 제1 게이트 구조체와 상기 층간 절연막 사이, 상기 게이트 컷과 상기 층간 절연막 사이 및 상기 필드 절연막과 상기 층간 절연막 사이에 각각 배치되는 스페이서; 및
    상기 제1 게이트 구조체의 적어도 일 측에 배치되는 소오스/드레인 영역을 포함하되,
    상기 층간 절연막의 상기 제1 부분은 상기 층간 절연막의 상기 제2 부분과 상기 층간 절연막의 상기 제3 부분 사이를 연결하는 반도체 장치.
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