KR20020077016A - 반도체 장치 및 그 검사 방법 - Google Patents

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KR20020077016A
KR20020077016A KR1020010062589A KR20010062589A KR20020077016A KR 20020077016 A KR20020077016 A KR 20020077016A KR 1020010062589 A KR1020010062589 A KR 1020010062589A KR 20010062589 A KR20010062589 A KR 20010062589A KR 20020077016 A KR20020077016 A KR 20020077016A
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Abstract

커패시터의 축적 전극이 트랜지스터의 게이트 단자에 접속된 회로를 효율적으로 구동하는 것이 가능한 반도체 장치를 제공한다.
반도체 기판의 표면상에 배치된 복수의 셀의 각각은 제 1 트랜지스터와 제 2 트랜지스터를 포함한다. 제 1 트랜지스터의 제 2 전류단자가 제 2 트랜지스터의 게이트 단자에 접속되어 있다. 제 1 트랜지스터의 제 1 전류 단자에 비트 라인이 접속되고, 게이트 단자에 워드 라인이 접속되어 있다. 제 2 트랜지스터의 제 1 전류 단자측에 제 1 배선이 접속되고, 제 2 전류 단자측에 제 2 배선이 접속된다. 비트라인은 제 1 전압 상태, 및 그보다 높은 전압의 제 2 전압 상태 중 어느 하나로 설정된다. 제 1 배선에 제 1 전압 보다 높고 제 2 전압 전압 보다 낮은 전압이 인가된다. 전압 검출회로는 제 2 배선에 나타난 전압을 검출한다.

Description

반도체 장치 및 그 검사 방법{SEMICONDUCTOR DEVICE AND INSPECTION METHOD THEREOF}
본 발명은 반도체 장치에 관계한 것으로, 특히 커패시터의 축적 전극이 트랜지스터의 게이트 단자에 접속된 회로 구성을 가지는 반도체 장치에 관한 것이다.
정보 처리 시스템의 고도화, 고속화를 실현하는데 있어서, 연상 메모리 (CAM, Content Addressable Memory)가 주목되고 있다. CAM은 메모리셀에 기억한 메모리 내용과, 외부로부터 공급되는 신호와의 일치를 논리 셀로 검출 할 수 있다. 메모리셀은 통상 스태틱 랜덤 액세스 메모리 (SRAM)로 구성된다.
본원 발명자는 먼저 메모리셀에 다이나믹 랜덤 액세스 메모리 (DRAM)를 이용한 구성의 CAM을 제안했다. 이 구성에 의하면, 상보형 신호를 기억하는 경우에도 기본 단위의 메모리셀은 2개의 액세스 트랜지스터와 2개의 커패시터와 4개의 검색/비교 트랜지스터(3값 CAM의 경우)로 구성 할 수 있다. 그러나 그 바람직한 구동 기술 및 시험 기술은 아직도 확립되어 있지 않다.
본 발명의 목적은 커패시터의 축적 전극이 트랜지스터의 게이트 단자에 접속된 회로를 효율적으로 구동할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 커패시터의 축적 전극이 반도체 기판 표층부의 불순물 확산 영역과 트랜지스터의 게이트 단자에 접속된 회로를 양호한 정밀도로 시험할 수 있는 반도체 장치 및 검사 방법을 제공하는데 있다.
도 1은 본 발명자에 의해서 앞서 제안된 CAM의 등가 회로도, 및 논리값 표를 나타낸 도면.
도 2는 본 발명자에 의해서 앞서 제안된 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 3은 본 발명자에 의해서 앞서 제안된 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 4는 본 발명자에 의해서 앞서 제안된 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 5는 본 발명자에 의해서 앞서 제안된 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 6은 본 발명자에 의해서 앞서 제안된 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 7은 본 발명자에 의해서 앞서 제안된 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 8은 본 발명자에 의해서 앞서 제안된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 9는 본 발명자에 의해서 앞서 제안된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 10은 본 발명자에 의해서 앞서 제안된 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 전극 배치를 나타내는 평면도.
도 11은 게이트 누설 전류와 게이트 전압의 관계를 나타내는 그래프.
도 12는 게이트 누설 전류 및 접합 누설 전류의 각각에 기인하는 데이터 보관 유지 시간과 온도의 관계를 나타내는 그래프.
도 13은 도 13의 (A) 및 (B) 는 종래의 게이트 누설 전류의 발생 요인을 설명하기 위한 등가 회로도이고, 도 13의 (C)는 제 1 실시예에 따른 반도체 장치에 적용한 전압 상태를 나타내는 등가 회로도.
도 14는 제 1 실시예에 따른 반도체 장치의 등가 회로도.
도 15의 (A) 및 (B)는 종래의 검사시의 전압 인가 상태와 누설 전류를 나타내는 등가 회로도이고, 도 15의 (C)는 제 2 실시예에 따른 반도체 장치에 적용되는 검사시의 전압 상태를 나타내는 등가 회로도.
도 16은 제 2 실시예에 따른 반도체 장치의 등가 회로도.
도 17은 다른 실시예에 따른 반도체 장치의 등가 회로도.
*도면의 주요부분에 대한 부호의 설명*
WL : 워드 라인
BD : 데이터 버스 라인
BL : 비트 라인
ML : 매치 라인
GND : 접지선
SN : 축적 전극
MCa,MCb : 메모리셀
LCa,LCb : 논리 셀
1 : 반도체 기판
2 : 필드 절연막
3 : 게이트 절연막
5 : 게이트 전극
11 : 산화 실리콘막
1la : 사이드 월 스페이서
12 : 절연막
13 , 16 : 콘택트홀
14 : 배선층
15 : 절연층
17 : 축적 용량 전극
18 : 커패시터 유전체막
19 : 대향 전극(셀 플레이트 전극)
본 발명의 1관점에 따르면, 반도체 기판과, 상기 반도체 기판의 표면상에 규칙적으로 배치된 복수의 셀로서, 상기 셀의 각각은 제 1 트랜지스터와 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터 및 제 2 트랜지스터는 모두 제 1 전류 단자, 제 2 전류 단자, 및 양자간의 도통 상태를 제어하는 게이트 단자를 가지며, 상기 제 1 트랜지스터의 제 2 전류 단자가 상기 제 2 트랜지스터의 게이트 단자에 접속된 셀과, 상기 복수의 셀 중 일부의 셀의 제 1 트랜지스터의 제 1 전류 단자에 접속된 비트 라인과, 상기 복수의 셀 중 일부의 셀의 제 1 트랜지스터의 게이트 단자에 접속된 워드 라인과, 상기 복수의 셀의 적어도 일부의 셀의 제 2 트랜지스터의 제 1 전류 단자측에 접속된 제 1 배선과, 상기 복수의 셀 중 일부의 셀의 제 2 트랜지스터의 제 2 전류 단자측에 접속된 제 2 배선과, 상기 비트 라인을 제 1 전압 상태와 그 보다 높은 전압의 제 2 전압 상태 중 어느 하나로 설정 할 수 있는 비트 라인 드라이버와, 상기 제 1 배선에 상기 제 1 전압보다 높고 상기 제 2 전압보다 낮은 제 3 전압을 발생 시키는 제 1 전압 발생 회로와, 상기 제 2 배선에 상기 제 3 전압보다 높고 상기 제 2 전압 이하의 제 4 전압을 발생 시키는 제 2 전압 발생 회로와, 상기 제 2 배선에 나타나는 전압을 검출하는 전압 검출 회로를 가지는 반도체 장치가 제공된다.
비트 라인을 제 1 전압의 상태로 하고, 제 1 트랜지스터를 온으로 하면, 제 2 트랜지스터의 게이트 전극은 거의 제 1 전압이 될 때까지 충전된다. 비트 라인을 제 2 전압 상태로 하면, 제 2 트랜지스터의 게이트 전극이 거의 제 2 전압이 될 때까지 충전된다. 제 2 트랜지스터의 제 1 및 제 2 전류 단자에 각각 제 1 배선 및제 2 배선을 통하여 제 3 전압 및 제 4 전압이 인가된다. 제 2 트랜지스터의 게이트 전극이 제 2 전압 상태인 경우, 제 3 전압이 제 1 전압보다도 높기 때문에, 제 l 배선을 통하여 제 1 전류 단자에 제 1 전압이 인가되고 있는 경우에 비해서, 게이트 누설 전류를 감소시킬 수 있다.
본 발명의 다른 관점에 따르면, 반도체 기판과, 상기 반도체 기판의 표면상에 형성되어, 제 1 게이트 전극, 상기 제 1 게이트 전극의 양측의 상기 반도체 기판의 표층부에 형성된 제 1 불순물 확산 영역 및 제 2 불순물 확산 영역을 포함하는 제 1 트랜지스터와, 상기 제 1 불순물 확산 영역에 제 1 전압과 제 2 전압 중 어느 하나를 선택적으로 인가하는 신호선과, 상기 제 1 트랜지스터의 게이트 전극에 상기 제 1 트랜지스터의 도통 상태를 제어하는 제어 신호를 인가하는 제어선과, 상기 반도체 기판의 표면상에 형성되어, 상기 제 2 불순물 확산 영역에 접속된 제 2 게이트 전극, 상기 제 2 게이트 전극의 양측의 상기 반도체 기판의 표층부에 형성된 제 3 불순물 확산 영역 및 제 4 불순물 확산 영역을 포함하는 제 2 트랜지스터와, 상기 제 3의 불순물 확산 영역에 통상 동작시에는 제 3 전압을 발생 시키고, 시험시에는 제 4 전압을 인가하는 전압 발생 회로로서, 상기 제 3 및 제 4 전압은 상기 제 1 전압과 제 2 전압의 범위 내이고, 상기 제 1 전압과 상기 제 4 전압의 차 및 상기 제 2 전압과 상기 제 4 전압의 차 중 어느 쪽도, 상기 제 3 전압과 상기 제 1 전압의 차, 및 상기 제 3 전압과 상기 제 2 전압의 차 중 작은 쪽보다 큰 상기 제 4 전압을 인가하는 전압 발생 회로를 가지는 반도체 장치가 제공된다.
검사시에 상술한 전압 인가 상태로 하면, 제 2 트랜지스터의 게이트 누설 전류를 감소 시킬 수 있다. 제 2 게이트 전극으로부터 제 2 불순물 확산 영역을 경유하여 기판에 흐르는 접합 누설 전류의 대소를 검사하는 것이 용이하다.
본 발명의 다른 관점에 따르면, 반도체 기판의 표면상에 형성되고, 제 1 게이트 전극, 상기 제 1 게이트 전극의 양측의 상기 반도체 기판의 표층부에 형성된 제 1 불순물 확산 영역 및 제 2 불순물 확산 영역을 포함하는 제 1 트랜지스터와, 상기 반도체 기판의 표면상에 형성되어, 상기 제 2 불순물 확산 영역에 접속된 제 2 게이트 전극, 상기 제 2 게이트 전극의 양측의 상기 반도체 기판의 표층부에 형성된 제 3 불순물 확산 영역 및 제 4 불순물 확산 영역을 포함하는 제 2 트랜지스터를 가지고, 상기 제 1 트랜지스터를 경유하여 상기 제 2 트랜지스터의 게이트 전극의 전압이 제 1 전압 및 제 2 전압 중 어느 하나로 이루어지도록, 상기 게이트 전극에 전하를 축적시킴으로써 정보를 기억하는 반도체 장치의 검사 방법으로서, 상기 제 2 트랜지스터의 제 3 불순물 확산 영역에 상기 제 1 전압과 제 2 전압의 중간 전압을 인가함과 동시에, 제 4 불순물 확산 영역을 플로팅 상태로 하는 단계와, 상기 제 1 트랜지스터를 통하여 상기 제 2 트랜지스터의 게이트 전극이 제 l 전압으로 되도록 상기 게이트 전극에 전하를 축적하는 단계와, 상기 제 2 트랜지스터의 게이트 전극에 축적된 전하의 보관 유지 특성을 검사하는 단계를 가지는 반도체 장치의 검사 방법이 제공된다.
검사시에 상술한 전압 인가 상태로 하면, 제 2 트랜지스터의 게이트 누설 전류를 감소시킬 수 있다. 제 2 게이트 전극으로부터 제 2 불순물 확산 영역을 경유하여 기판에 흐르는 접합 누설 전류에 따른 전하 유지 특성을 검사할 수 있다.
(실시예)
도 1의 (A)에 본원 발명자의 제안에 따른 CAM의 등가 회로도를 나타낸다. 반복 단위(U)와 (/U)는 1개의 CAM 유니트(기본 단위)를 구성한다. 반복 단위(/U)는 반복 단위(U)와 대칭적인 구성을 가진다. 반도체 기판상에 복수의 CAM 유니트가 행렬 상태로 배치되어 있다.
메모리셀(MCa)의 비트 라인 BL과 메모리셀(MCb)의 반전 비트 라인(/BL)에 상보적인 정보가 공급된다. 전송 트랜지스터(Ta) 및 (Tb)는 동일한 워드 라인(WL)에 인가된 신호에 의해 온오프가 제어된다. 전송 트랜지스터(Ta) 및 (Tb)를 통하여 각각 커패시터(Ca) 및 (Cb)에 상보적인 정보가 기입된다. 또, 후술하는 바와 같이, 무시(don't care) 상태를 실현하기 위해서, 비트 라인(BL)과 반전 비트 라인(/BL)에 상보적이지 않은 동일한 정보(후술하는 L상태)가 공급되는 경우도 있다.
트랜지스터(Pa와 Qa)의 직렬 회로 및 트랜지스터(Pb와 Qb)의 직렬 회로의 각각은 각각 검색/비교 논리 셀(LCa 및 LCb)을 구성한다. 직렬 회로의 한쪽 단자(트랜지스터(Qa 및 Qb)의 각각의 소스/드레인 전극의 한쪽)가 접지선(GND)에 접속되어 있다. 트랜지스터(Qa 및 Qb)에 각각 직렬 접속된 트랜지스터(Pa 및 Pb)외 다른 쪽의 소스/드레인 전극은 동일한 매치 라인(ML)에 접속되어 있다.
커패시터(Ca 및 Cb)의 축적 전극의 전위는 각각 논리 회로의 트랜지스터(Qa 및 Qb)의 게이트 전극에 인가된다. 따라서, 논리 회로의 트랜지스터(Qa 및 Qb)의 온오프 상태는 커패시터(Ca 및 Cb)의 축적 전극의 전위에 의해서 제어된다. 트랜지스터(Pa, Pb)의 게이트 전극은 각각 데이터 버스 라인(DB) 및 반전 데이터 버스라인(/DB)에 접속되어 있다. 데이터 버스 라인(DB) 및 반전 데이터 버스 라인(/DB)는 CAM 유니트에 축적된 데이터와 비교되는 검색 데이터를 반송한다.
또, 도 l의 (C)에 도시된 바와 같이, 트랜지스터 P (Pa , Pb)와 트랜지스터 Q (Qa , Qb)는 그 배치를 교환해도 좋다.
검색 및 비교 동작에 있어서는 매치 라인(ML)를 논리「하이(H)」로 프리차지하고, 데이터 버스 라인(DB) 및 반전 데이터 버스 라인(/DB)에 각각 입력 신호 및 그 상보 신호를 인가한다. 트랜지스터(Pa 및 Pb)의 한쪽은 온이되고, 다른 한쪽은 오프가 된다. 온이 된 트랜지스터(Pa 또는 Pb)에 직렬 접속된 트랜지스터(Qa 또는 Qb)가 온 되면, 프리차지된 매치 라인의 전하가 접지선(GND)으로 방전되어, 매치 라인(ML)의 전위가 변한다. 이것은 검색 데이터와 축적 데이터의 매치 또는 일치가 발생한 것을 나타낸다.
트랜지스터(Pa 또는 Pb)가 온이 되어도, 직렬 접속된 트랜지스터(Qa 또는 Qb)가 오프 되면, 매치 라인(ML)의 전하가 방전되지 않고, 그 전위는 프리차지된 상태로 유지된다. 이것은 미스 매치 또는 미스를 나타낸다. 즉, 매치 라인(ML)의 전위 변화는 H상태의 메모리셀(커패시터(Ca 또는 Cb))에 접속된 검색/비교 논리 셀 (LCa 또는 LCb)에 의해서 제어된다.
비트 라인(BL) 및 반전 비트 라인(/BL)은 비트 라인 구동 회로(BLD)에 접속되고, 워드 라인(WL)은 워드 라인 구동 회로(WLD)에 접속되어 있다. 또한, 데이터 버스 라인(DB) 및 반전 데이터 버스 라인(/DB)은 데이터 버스 라인 구동 회로(DBD)에 접속되고, 매치 라인(ML)은 매치 라인 구동 회로(MLD)에 접속되어 있다. 매치라인 구동 회로(MLD)는 매치 라인(ML)마다에 센스 앰프를 가진다. 이 센스 앰프는 매치 라인의 전위 변화를 검출한다. 또, 데이터 버스 라인 구동 회로(DBD)는 외부 신호가 입력되는 단자 그것으로도 좋고, 외부 신호를 일시적으로 기억하는 버퍼 회로 등이더라도 좋다.
도 1의 (B)에, 도 1의 (A)에 나타낸 CAM 유니트의 논리값 표를 나타낸다. DRAM의 란은 메모리셀(MCa)의 기억 정보, 보다 구체적으로는 커패시터(Ca)의 충전 상태를 나타낸다. 커패시터(Ca)의 축적 전극(트랜지스터(Qa)의 게이트 전극에 접속되어 있는 쪽의 전극)이 높은 전위로 충전되어 있는 때가 하이(H) 상태이고, 낮은 전위로 충전되어 있는 때가 로(L) 상태에 대응한다.
커패시터(Cb)는 커패시터(Ca)에 기억된 정보와는 상보적인 정보를 기억한다. 메모리셀(MCa)이 H 상태인 경우, 트랜지스터(Qa)는 온 상태가 되고, 트랜지스터(Qb)는 오프 상태가 된다. 따라서, 온 상태의 트랜지스터(Qa)에 직렬 접속된 다른 트랜지스터(Pa)가 온, 즉 데이터 버스 라인(DB)이 H 상태인 경우에만 매치 라인(ML)의 전하가 방전되어 전위가 저하한다. 이것에 의해, 매치 라인(ML)은 L상태가 된다.
메모리셀(MCa)이 L상태인 경우 트랜지스터(Qb)는 온 상태가 된다. 따라서, 온 상태의 트랜지스터(Qb)에 직렬 접속된 다른 트랜지스터(Pb)는 온, 즉 반전 데이터 버스 라인(/DB)이 H상태인 경우에만 매치 라인(ML)의 전하가 방전되어 전위가 저하한다. 이것에 의해, 매치 라인(ML)이 L상태가 된다. 상기의 경우 이외에는 매치 라인(ML)이 H상태로 유지된다.
또한, 2조의 메모리셀(MCa 및 MCb)이 모두 L상태인 경우에는 데이터 버스 라인(DB)의 상태에 관계없이 매치 라인(ML)이 H상태로 유지된다. 즉, 데이터 버스 라인(DB)의 상태는 무시 상태(don't care)이다. 이와 같이 무시 상태를 포함한 3값 논리를 실현 할 수 있다.
도 2 ~ 도 10을 참조하여 도 1의 (A)에 나타낸 CAM 반도체 장치의 제조 공정을 설명한다.
도 2의 (A) 및 (B)는 반도체 기판 상에 활성 영역을 확정하고, 활성 영역 상에 게이트 산화막을 개재하여 게이트 전극을 형성한 상태를 나타내고. 도 2의 (A)는 평면도를 나타내고, 도 2의 (B)는 단면도를 나타낸다.
도 2의 (B)에 도시한 바와 같이, 반도체 기판(1)의 표면상에 LOCOS 또는 STI에 의해 산화 실리콘 등의 분리 절연 영역(2)을 형성한다. 분리 절연 영역(2)이 형성되지 않고 반도체 기판(1)의 표면이 노출하고 있는 영역은 활성 영역이 된다.
또, 필요에 따라서 실리콘 기판(1)에는 n형 웰(1n), p형 웰(1p)등의 웰 구조가 형성되어 있다. 도 2의 (B)의 좌우의 p형 웰(1p)이 분리되어 있기 때문에, 논리 트랜지스터의 동작시에 발생하는 열전자가 DRAM 셀에까지 도달할 수 없어, 리텐션 특성 이 우수하다. 다만, 양 p형 웰을 동일한 웰로 함으로써, 리텐션 특성은 악화되지만 치수를 축소하여 전체로서 셀 면적을 축소할 수 있다.
또, 이하의 도면에 있어서는 간략화를 위해서 웰 구조를 생략하여 나타낸다. 실리콘 기판(1)의 활성 영역 표면에 산화 실리콘막 등의 게이트 절연막(3)을 형성한 후, 다결정 실리콘 층을 퇴적하고, 패터닝함으로써 게이트 전극(5) (신호선을포함함)을 형성한다. 또, 이후의 도면에 있어서는 게이트 절연막(3)의 기재를 생략하고 있다.
게이트 전극의 형성 후, 필요에 따라서 레지스트 마스크를 이용하여, 활성 영역에 불순물을 이온 주입한다. 메모리 소자용의 트랜지스터의 소스/드레인 영역과 논리 소자용의 트랜지스터의 저농도 소스/드레인 영역이 형성된다.
도 2의 (A)의 평면도에 있어서, 중앙 부분에 세로 방향으로 연장하는 논리 소자용 활성 영역(ARL)이 형성되고, 그 양측에 횡방향으로 긴 메모리 소자용 활성 영역 (ARM)이 형성되어 있다. 논리 소자용 활성 영역(ARL) 상에는 횡방향으로 활성 영역을 횡단하는 게이트 전극(5)이 형성 되어 있고, 메모리 소자용 활성 영역(ARM) 상에는 세로 방향으로 활성 영역을 횡단하고, 또한 분리 절연 영역상을 배선층으로서 연장하는 게이트 전극이 형성되어 있다. 또, 도면에 있어서는 4개의 반복 단위(U11 ,U12,U21,U22)가 나타나 있다. 반복 단위(U11,U21)와 반복 단위(U12, U22)는 좌우 대칭인 구성이고, 반복 단위(U11,U12)와 반복 단위(U21,U22)는 상하 대칭인 구성이다.
도 3의 (A), (B), 및 (C)는 게이트 전극을 덮어 실리콘 기판(1)상에 산화 실리콘 등의 절연막을 형성하고, 그 일부를 제거한 후에 실리사이드 반응을 행하는 공정을 나타낸다.
도 3의 (A)에 도시된 바와 같이, 게이트 전극을 덮어 실리콘 기판 전면 상에 산화 실리콘막(11)을 퇴적한다. 이 실리콘 산화막(11) 상에, 포토레지스트 등의 마스크(M1)를 형성한다. 마스크(M1)는 메모리 소자 영역을 덮고, 논리 소자 영역을노출 시킨다. 이 상태로써, 실리콘 산화막(11)의 이방성 에칭을 행한다. 마스크(M1)로 덮여진 영역에서는 실리콘 산화막(11)이 그대로 남는다. 마스크(M1)의 개구로부터 노출하고 있는 논리 소자 영역에 있어서는 평탄면상의 실리콘 산화막(11)이 제거되어, 게이트 전극의 측벽 상에만 사이드 월 스페이서(1la)가 남는다.
도 3의 (C)는 게이트 전극(5) 측벽 상에 형성된 사이드 월 스페이서(1la)를 나타내고 있다.
사이드 월 스페이서(1la)를 형성한 후, 논리 소자 영역의 트랜지스터에 대하여 고농도의 소스/드레인 영역을 형성하기 위한 이온 주입을 행한다. 논리 소자 영역의 트랜지스터는 LDD 구조의 트랜지스터가 된다. 그 후 마스크(M1)를 제거한다.
CM0S 반도체 장치를 형성하는 경우에는 사이드 월 스페이서를 형성한 후 마스크(M1)를 제거한다. 다음에 포토레지스트를 도포하고 논리 소자 영역의 NMOS 부를 개구하는 포토레지스트 패턴을 형성한다. n형태 불순물을 고농도로 이온 주입하고, n+ 형 소스/드레인 영역을 형성한다. 다음에, 이 포토레지스트 패턴을 제거하고, 새롭게 포토레지스트를 도포하고, PM0S 부를 개부하는 포토레지스트 패턴을 형성한다. BF2이온을 고농도로 이온 주입함으로써, p+형 소스/드레인 영역을 형성한다. 그 후, 포토레지스트 패턴을 제거한다.
그 후, 실리콘 기판 전면 상에 Co막을 스퍼터링으로 형성한다. Co막을 형성한 후, RTA 등에 의해 열처리를 행하고, Co막과 하부 실리콘 표면과의 실리사이드반응을 생기게 한다. 이와 같이 하여, 게이트 전극(5)의 표면에 실리사이드막(25)이 형성된다. 또한, 도 3의 (A)에 나타내는 논리 소자용 활성 영역(ARL)의 표면에도 실리사이드막이 형성된다.
또한, 사이드 월 스페이서를 형성하기 위한 막으로서 산화 실리콘막 대신에 질화 실리콘막을 사용할 수 있다.
도 4의 (B)에 도시된 바와 같이, 산화 실리콘막(11), 실리사이드막(25)을 덥도록 기판(1)의 전면 상에 보로 포스포 실리케이트 글래스(BPSG) 등의 절연막(12)을 층간 절연막으로서 형성한다. 이 절연막(l2)의 표면상에 레지스트층을 도포하고 콘택트홀을 형성하기 위한 통로를 가지는 마스크(M2)를 형성한다.
도 4의 (A)는 마스크(M2)의 개구 부분을 나타내는 평면도이다. 마스크(M2)는 메모리 소자 영역의 비트선 콘택트부에 개구(13a)를 갖는다.
도 4의 (C)는 마스크(M2)를 이용하여 절연막(12)에 개구(13)를 형성한 상태를 나타낸다.
또, 절연막(12)을 성막한 후, 리플로우, CMP 등에 의해 표면을 평탄화하는 것이 바람직하다.
도 5의 (B)에 도시한바와 같이, 개구(13)를 매립하도록 절연막(12)상에 다결정 실리콘층과 WSi층의 적층 등에 의한 도전층을 형성하고, 패터닝을 행하여 비트선(BL) 등 을 구성하는 배선층(14)을 형성한다. 비트선은 직렬 접속된 논리 트랜지스터의 접속 노드 상에 연장한다. 따라서, 후에 형성되는 논리 소자의 소스/드레인 컨택트홀과의 거리를 충분히 넓게 확보 할 수 있다. 이 점이 ML, DB 등의 배선을Al등의 저저항 금속 배선으로 형성하여, 고속 동작을 실현하기 위한 열쇠가 되는 점이다.
도 5의 (A)는 형성된 비트선(14a, 14b)의 평면 패턴을 나타낸다. 도 5의 (B) 및 (C)에 도시된 바와 같이, 비트선(14)을 형성한 후, 비트선(14)을 덮어 절연막(12) 상에 다른 층간 절연막이 되는 절연막(15)을 퇴적한다. 절연막(15) 상에 포토레지스트 등의 마스크를 형성하고, 절연막(15)을 에칭하여 커패시터의 콘택트홀(16)을 형성한다.
도 5의 (C)에 도시한 바와 같이, 메모리셀 트랜지스터의 소스/드레인에 이르는 콘택트홀(16a)과, 논리 소자의 게이트 전극에 이르는 콘택트홀(16b)이 비트선(14)을
끼운 위치에 배치되어 있다. 이 비트선을 끼워 컨택트홀이 형성되는 구성에 의해 도 5의 (A)의 횡방향의 셀 사이즈가 축소된다. 또한, 절연층(15)의 성막후에도 리플로우, CMP 등에 의해 평탄화를 행하는 것이 바람직하다.
도 6의 (B)에 도시한 바와 같이, 콘택트홀(16a, 16b)을 매립하도록 다결정 실리콘 등의 도전막을 퇴적하고, 패터닝하여 축적 용량 전극(17)을 형성한다.
도 6의 (A)에 도시한 바와 같이, 축적 용량 전극(17)은 메모리셀 트랜지스터의 주요부를 덮으며 구형 형상을 갖는다. 또한, 필라(pillar) 형태의 축적 용량 전극을 나타냈지만, 실린더 형상 등 다른 형상으로 하는 것도 할 수 있다. 또, 표면에 반구 형상의 돌기를 다수 형성하여 표면적을 증대해도 좋다.
도 7의 (B)에 도시한 바와 같이, 축적 용량 전극(17)을 덮어 커패시터 유전체막(18)을 형성한 후, 셀 플레이트 전극이 되는 도전층을 형성하고, 패터닝하여 셀 플레이트 전극(19)을 형성한다.
도 7의 (A)에 도시한 바와 같이, 셀 플레이트 전극(19)은 거의 메모리 소자 영역의 전면을 덮는다. 또한, 셀 플레이트 전극(19)은 도시한 영역 외에도 연장하여, 동일 전위(예를 들면 Vcc/2 전위)로 유지된다.
도 8에 도시한 바와 같이, 셀 플레이트 전극(19)을 덮어 실리콘 기판 전면 상에 층간 절연막이 되는 절연막(4O)을 형성하고, 레지스트 마스크 등을 이용하여 콘택트 홀(4l , 42)을 개구한다.
도 9에 도시한 바와 같이, 콘택트홀을 매립하도록 금속 배선층을 실리콘 기판 상에 형성하고, 패터닝을 행하여 데이터 버스선(44a , 44b) 및 논리 소자 트랜지스터의 소스/드레인 영역의 인출 전극(45, 46, 47)을 형성한다. 여기서, 전극(45와 47)은좌우에 인접하는 전극이 가까워지는 방향으로 전극(46)은 좌우로 인접하는 전극이 멀어지는 방향으로 연장하도록 배치되어 있다.
이 배치에 의해, 매치 라인(ML)과 접지 배선(GND)을 동일 배선층에서 동일 방향으로 배선할 수 있다. 그리고 데이터 버스선(DB)을 1층째(하층)배선으로 형성하고, 매치 라인(ML)과 접지 배선(GND)을 2층째(상층)배선으로 형성함으로써, 콘택트홀(41, 42)의 배치를 단순화 할 수 있기 때문에, 논리 회로부의 면적 축소화가 실현될 수 있다.
도 8의 콘택트홀 배치를 보면 알 수 있는 바와 같이, 콘택트홀(41)의 양측에 콘택트홀(42)이 배치되고, 이들의 배선을 어떻게 형성하는지가 셀의 면적을 결정한다. 상기 구성은 이들의 관점으로부터 최적의 것이다.
또, 셀 플레이트용 콘택트홀 및 워드선 인출용 콘택트홀도 형성하여 두고, 셀 플레이트 전극 콘택트홀용 전원 배선(44c)과 워드선(WL) 인출용의 스택 전극(44d)을 동시에 형성하는 것이 바람직하다. 비록, 도면에 도시한 바와 같이, 셀 블록의 상하단부에 셀 플레이트에 콘택트하는 전원 배선(44c)을 형성한다. 그리고 블록 사이에 워드선에 콘택트하는 스택 전극(44d)을 형성한다. 그리고 셀 플레이트에 콘택트하는 전원 배선을 비트선과 동일 배선층에 형성하는 것도 가능하다.
그 후, 전면 상에 층간 절연막이 되는 절연막(48)을 성막한다. 절연막(48)은 리플로우, CMP 등에 의해 표면을 평탄화하는 것이 바람직하다. 절연막(48) 상에 포토레지스트 패턴을 형성하고 콘택트홀(49)을 형성한다.
도 10의 (A)에 도시한 바와 같이, 콘택트홀을 매립하도록 상층 금속 배선층을 형성하고, 패터닝함으로써 세로 방향으로 연장하는 배선(51a, 51b)(모아서 51이라 함), (52a, 52b)(모아서 52라 함)을 형성한다. 배선(51a, 51b)은 예를 들면 접지 배선이고, 배선(52a, 52b)은 예를 들면 매치 라인이다. 동시에, 하층 스택 전극(44d)을 개재하여 워드선을 배접(lining)하는 워드선 배접 배선(53a, 53b)을 형성한다. 워드선은 도면 중 세로 방향으로 연장하는 다결정 실리콘이나 폴리 사이드의 배선이고 비교적 저항이 높다. 예를 들면 각셀 블록 사이에서 배접 금속 배선에 접속하는 것에 의해서 저항값을 큰폭으로 인하시킬 수 있다.
도 10의 (B)는 게이트 전극(워드선)보다 상위 레벨에 형성되는 배선의 평면 레이아웃을 나타낸다. 먼저 비트선 BL (14a, 14B)이 도면 중에서 수평방향으로 형성되고, 그 위에 비트선(BL)와 겹치도록 금속 배선층에 형성된 데이터 버스선(44a, 44b)(및 셀 플레이트용 전원 배선(44c))이 수평 방향으로 연장하여 형성되어 있다. 최상층에는 비트선(BL), 데이터 버스선(DB)과 거의 직교하는 방향으로 매치 라인 (ML), 접지선(GND)(및 워드선 배접 배선)이 형성되어 있다.
논리 소자 영역은 금속 배선층에서 형성된 매치 라인(ML), 데이터 버스선(DB), 접지선(GND)에 접속되기 때문에 고속 동작이 용이하다.
본원 발명자는 상기 제안에 의한 CAM에 대해서 2개의 과제를 발견했다. 이하, 이 과제에 대해서 설명한다.
제 1 과제는 도 1의 (A)에 나타낸 커패시터(Ca)가 트랜지스터(Qa)의 게이트 전극에 접속되고 있는 것에 기인한다. 트랜지스터(Qa)의 성능을 높이고, 또한 셀 면적을 축소하기 위해서, 트랜지스터(Qa)의 게이트 길이를 짧게 하는 것이 바람직하다. 게이트 길이를 짧게 하기 위해서는 짧은 채널 효과를 억제하는 것이 중요하고, 게이트 절연막을 얇게 하는 것이 효과적이다. 그런데, 트랜지스터(Qa)의 게이트 절연막을 얇게 하면, 커패시터(Ca)에 축적된 전하가 게이트 절연막을 통하여 트랜지스터(Qa)의 채널 영역으로 누설되기 쉬워진다. 이것에 의해 메모리셀(MCa)의 데이터 보관 유지 특성이 악화되어 버린다.
도 11에서, 게이트 산화막의 두께 3. 5nm, 게이트 길이 0.18㎛, 게이트폭 0.36㎛의 트랜지스터의 게이트 누설 전류의 게이트 전압 의존성을 나타낸다. 또, 소스 전압 및 드레인 전압은 모두 0V이다. 횡축은 게이트 전압을 단위「V」로 나타내고, 세로축은 게이트 누설 전류를 단위「A」로 나타낸다. 전원 전압을 1.8V로 하면 게이트 누설 전류는 약 20fA 미만이 된다. 예를 들면, 커패시터(Ca)에 축적되는 전하가 50fC이고, l0fC의 전하가 소멸했을 때에 데이터 판독을 할 수 없게 되면, 리프레쉬 시간은 500ms가 된다. 게이트 산화막의 막압(膜壓)의 격차를 고려하면, 리프레쉬 시간은 1OOms정도까지 짧게 되어 버린다고 생각된다.
제 2 과제는 커패시터(Ca)의 축적 전극이 트랜지스터(Qa)의 게이트 전극과 트랜지스터(Ta)의 소스/드레인 영역의 한쪽에 접속되고 있는 것에 기인한다. 커패시터(Ca)의 축적 전극에 축적된 전하는 게이트 산화막을 통하여 게이트 누설 전류 뿐만 아니라, 소스/드레인 영역의 pn접합을 통하여 흐르는 누설 전류(접합 누설 전류)에 의해서도 방전한다.
도 12에서 게이트 누설 전류 및 접합 누설 전류에 기인하는 데이터 보관 유지 시간과 온도와의 관계를 나타낸다. 횡축은 온도를 나타내고, 세로축은 데이터 보관 유지 시간(리프레쉬 시간에 대응함)을 나타낸다. 파선(Rtg0)은 게이트 누설 전류에 기인하는 데이터 보관 유지 시간을 나타낸다. 게이트 누설 전류의 크기는 거의 온도 에 의존 하지 않기 때문에, 데이터 보관 유지 시간(Rtg0)도 거의 온도에 의존 하지 않는다.
실선(C1및 C2)은 각각 셀(C1및 C2)의 접합 누설 전류에 기인하는 데이터 보관 유지 시간을 가리킨다. 접합 누설 전류는 온도에 크게 의존함과 동시에, 셀마다의 편차가 크다. 접합 누설 전류에 기인하는 데이터 보관 유지 시간은 온도가 상승함에 따라 짧아진다. 예를 들면, 파선(Rtg0)과 실선(C2)가 교차하는 점의 온도(T3)이하의 영역에서는 데이터 보관 유지 시간이 게이트 누설 전류에 의해서 결정되어, 온도 T3이상의 영역에서는 데이터 보관 유지 시간이 접합 누설 전류에 의해서 결정된다. 이 때문에, 실제의 데이터 보관 유지 시간은 굵은선(Rt3)으로 나타난다.
제품의 동작 보증 온도를 T2로 한다. 동작 보증 온도(T2)는 예를 들면 125℃이다. 제품의 검사시의 온도를 T1으로 한다. 검사 온도 T1는 예를 들면 90℃이다. 제품의 데이터 보관 유지 시간의 보증값을 Rts로 한다. 셀(C1)의 데이터 보관 유지 시간은 동작 보증 온도(T2)의 조건인 경우 보증값(Rts) 이하이다. 이 때문에, 검사시에 셀 (Cl)을 불합격으로 해야 하다. 그런데, 검사시의 온도(T1)의 조건에서는 데이터 보관 유지 시간이 보증값(Rts) 이상이기 때문에, 셀(Cl)이 불량으로서 검출되지 않는다.
검사시의 온도가 T1의 조건에서, 셀(C1)을 불량으로서 검출 하기 위해서는 데이터 보관 유지 시간의 합격 여부의 판정값을 Rtl까지 길게 해야 하다. 그런데, 합격 여부 판정값을 Rt1까지 길게 하면, 본래 합격이어야 하는 셀(C2)까지 불합격 판정되어 버린다. 즉, 검사 온도가 T1의 조건에서는 불합격 셀(C1)과 합격의 셀(C2)을 구별 할 수 없다.
다음에, 상술의 제 1 과제를 해결할 수 있는 본 발명의 제 1 실시예에 대하여 설명한다. 우선, 도 13의 (A) 및 (B)를 참조하여, 도 l에 나타낸 제안에 따른CAM에 있어서 게이트 누설 전류가 흐르는 원리를 설명한다.
도 13의 (A)는 도 1의 (A)에 나타낸 메모리셀(MCa)이 H상태인 경우를 나타낸다. 이 때, 트랜지스터(Qa)의 게이트 전극에 H상태의 전압, 즉 전원 전압(Vcc)이 인가된다. 트랜지스터(Qa)가 온 상태가 되기 때문에, 게이트 전극 밑에 채널이 형성된다. 트랜지스터(Qa)의 한쪽의 소스 영역은 접지선(GND)에 접속되고 있기 때문에, 게이트 전극과 채널 사이에 거의 전원 전압(Vcc)과 같은 전압이 인가된다. 이 때문에, 게이트 전극의 전면으로부터 채널로 향해 누설 전류가 흐른다.
도 13의 (B)는 메모리셀(MCa)이 L상태인 경우를 나타낸다. 트랜지스터(Qa)는 오프 상태이다. 도 1의 (A)에 나타낸 매치 라인(ML)을 프리차지 하면, 트랜지스터(Qa)의 드레인 영역에서의 전원 전압(Vcc)과 같은 전압이 발생한다. 이 때문에, 게이트 전극과 드레인 영역의 겹친 부분에서 드레인 영역으로부터 게이트 전극으로 향하는 누설 전류가 흐른다.
도 13의 (C)는 제 1 실시예에 따른 CAM 유니트의 전압 인가 상태를 나타낸다. 트랜지스터(Qa)의 소스 영역에 접지 전위(Vss)보다 β만큼 높은 전압이 인가되어 있다. 그리고 도 1의 (A)에 나타낸 매치 라인(ML)을 프리 차지하기 위한 전압을 전원 전압(Vcc)보다 α만큼 낮은 전압으로 한다.
이하, 전원 전압(Vcc)을 1.8V, 전압(β)을 0.45V로 한 경우에 대해서 고찰한다.
메모리셀(MCa)을 H상태로 하면, 트랜지스터(Qa)의 게이트 전극에 거의 전원 전압 (Vcc)과 동일한 전압이 인가된다. 이 때의 소스 영역과 게이트 전극의 전위차는 1.35V가 된다. 이에 대해, 앞의 제안의 경우에는 도 13의 (A)에 나타낸 것처럼 전위차는 1.8V이다. 도 11에 도시한 바와 같이, 소스 영역과 게이트 전극과의 전위차는 1.8V로부터 1.35V로 저하 하면, 게이트 누설 전류는 약 12fA로부터 약 4fA까지 감소한다.
메모리셀(MCa)을 L상태로 하면, 트랜지스터(Qa)의 게이트 전극에 거의 접지 전위 (Vss)가 인가된다. 이 때의 드레인 영역과 게이트 전극 사이의 전위차는 Vcc-α-Vss가 된다. 전원 전압(Vcc)이 1.8V, 접지 전위(Vss)가 0V, 전압(α)이 0.45V일 때, 드레인 영역과 게이트 전극 사이의 전위차는 도 13의 (B)에 나타낸 앞선 제안의 경우에 비해서 0.45V만큼 저하한다. 이 때문에 게이트 누설 전류를 적게 할 수 있다.
메모리셀(MCa)이 H상태인 경우, 게이트 전극의 전면으로부터 누설 전류가 흐르는 것에 대하여, 메모리셀(MCa)이 L상태인 경우에는 게이트 전극과 드레인 영역이 겹친 부분에서만 누설 전류가 흐른다. 이 때문에, 메모리셀(MCa)이 H상태인 경우의 누설 전류 쪽이 크다. 이 큰 누설 전류를 작게 하기 위해서, 전압(Vcc)-α이 전압 Vss+β보다 높다고 하는 전제 조건 하에서, 전압(β)을 전압(α)이상으로 하는 것이 바람직하다.
다음으로, 충분한 누설 전류 저감 효과를 발휘하기 위한 바람직한 조건에 대해서 설명한다.
게이트 누설 전류를 ILg로 하면, ILg는 아래와 같은 식으로 근사된다.
(수학식 1)
log(ILg)= a (Vg/tox) + b
여기서, a 및 b는 정수, Vg는 게이트 전극과 기판 사이의 전압, tox는 게이트 절연막의 두께이다.
도 13의 (A)에 도시한 바와 같이, 메모리셀(MCa)이 H상태인 경우, 종래는 트랜지스터(Qa)의 게이트 전극과 기판 사이에 전압 Vcc-Vss가 인가된다. 이 때의 누설 전류를 ILg0라 하면, 수학식 1로부터 아래와 같은 식이 성립한다.
(수학식 2)
1og(ILg0) = a((Vcc-Vss)/tox) + b
상기 실시 예의 경우에는 트랜지스터(Qa)의 소스 전위가 β만큼 높아지기 때문에, 트랜지스터(Qa)의 게이트 전극과 기판 사이에 인가되는 전압은 Vcc-Vss-β가 된다. 이 때의 누설 전류를 ILg1으로 하면, 아래와 같은 식이 성립한다.
(수학식 3)
10g (ILgl) = a ((Vcc-Vss-β)/tox) + b
수학식 (2) 및 (3)으로부터 하기 수학식이 도출된다.
(수학식 4)
log (ILg0/ILgl) = (a/tox)β
게이트 누설 전류(ILg1)를 종래의 게이트 누설 전류(ILg0)의 1/2이하로 하기 위해서는식 수학식 4의 우변을 log2이상으로 하면 좋다. 도 11에 나타낸 그래프의기울기로부터, a/tox는 약 1이다. 따라서, β를 log2이상, 즉 0.3V이상으로 하는 것이 바람직하다.
또한, 메모리셀(MCa)이 L상태인 경우에도 동일한 고찰에 의해, α를 0.3V이상으로 하는 것이 바람직하다.
또한, 메모리셀(MCa)이 H상태인 경우의 게이트 누설 전류(ILgH)와 L상태의 때의 게이트 누설 전류(ILgL)가 거의 동일해지도록, 전압α 및 β를 설정하는 것이 바람직하다. 이하, 게이트 누설 전류(ILgH)와 (ILgL)가 동일하게 되는 조건에 대해서 설명한다.
게이트 누설 전류가 흐르는 영역의 면적을 고려하면 다음 식이 성립한다.
(수학식 5)
1og(ILg) = a(S/tox)Vg + b
여기서, S 는 게이트 누설 전류가 흐르는 영역의 면적이다. 게이트 전극과 활성 영역이 겹치는 영역의 면적을 SGA, 드레인 영역과 게이트 전극이 겹치는 영역의 면적을 SGD로 한다. 도 13의 (A)에 도시한 바와 같이, 메모리셀 MCa가 H상태인 경우에는 면적(SGA)의 영역을 게이트 누설 전류가 흐른다. 도 13의 (B)에 도시한 바와 같이, 메모리셀(MCa)가 L상태인 경우에는 면적(SGD)의 영역을 게이트 누설 전류가 흐른다. 따라서, 아래와 같은 식이 도출된다.
(수학식 6)
log(ILgH) = a(SGA/tox)(Vcc-Vss-β) + b
log(ILgL) = a(SGD/tox)(Vcc-α-Vss) + b
ILgH= ILgL의 조건과 수학식 6으로부터, 아래와 같은 식을 얻을 수 있다.
(수학식 7)
SGA/SGD= (Vcc-α-Vss)/(Vcc-Vss-β)
통상, SGA/SGD는 5~10정도이다. 따라서, 수학식 7의 우변이 5~10정도가 되도록 전압(α 및 β)을 설정하면 좋다.
현실적으로는 수학식 7의 우변이(1/2)(SGA/SGD) ~ 2(SGA/SGD)의 범위내로 수렴하도록 전압(α 및 β)을 설정하면, 메모리셀(MCa)이 H상태 및 L상태 중 어느 하나이어도 효과적으로 게이트 누설 전류를 저감시킬 수 있다.
또한, 상기 실시 예의 경우, 트랜지스터(Qa)의 동작 전압은 Vcc-Vss-(α+β)이 된다. 매치 라인 구동 회로(MLD) 내의 센스 앰프를 구성하는 PM0S 및 NM0S의 문턱값 전압을 각각 VthP및 VthN로 하면 아래와 같은 식을 만족하도록 전압(α 및 β)을 설정하는 것이 바람직하다.
(수학식 8)
도 14에, 도 13의 (C)에 나타낸 전압 상태를 실현하기 위한 등가 회로도를나타낸다. 접지선(GND)이 p 채널 MOS 트랜지스터(S2)를 통하여 접지 전위(Vss)에 접속되어 있다. 트랜지스터(S2)의 게이트 전극에는 접지 전위(Vss)가 인가되어 있다.
매치 라인(ML)이 트랜지스터(Pc) 및 n채널 M0S 트랜지스터(S1)를 통하여 전원 전압 (Vcc)의 공급 배선에 접속되어 있다. 트랜지스터(S1)의 게이트 전극에는 전원 전압 (Vcc)가 인가되어 있다. 트랜지스터(Pc)를 온 상태로 함으로써, 매치 라인(ML)을 프리차지 할 수 있다. 이 트랜지스터(Pc)의 게이트 전극에는 매치 라인을 선택하기 위한 매치 라인 디코드 신호가 인가된다.
기타의 구성은 도 1의 (A)에 나타낸 앞서 제안한 것과 동일하다. 또한, 도 1의 (A)에는 도시되어 있지 않지만, 커패시터(Ca 및 Cb)의 셀 플레이트 전극에, (1/2)Vcc 발생 회로 V1로부터(Vcc+Vss)/2의 전압이 인가되어 있다.
트랜지스터(S2)의 문턱값 전압을 β라 하면, 접지선(GND)에 발생하는 전압을 Vss+β라 할 수 있다. 그리고, 트랜지스터(S1)의 문턱값을 α라 함으로써, 매치 라인(ML)에 인가되는 전압을 Vcc-α라 할 수 있다. 또한, 엄밀하게는 매치 라인(ML)에 인가되는 전압은 트랜지스터(Pc)에 의한 전압 강하분만 저하한다. 그리고, 트랜지스터(Qa)의 드레인 영역에 인가되는 전압은 매치 라인(ML)의 전압보다 트랜지스터(Pa)에 의한 전압 강하분 만큼 더 저하한다.
또한, 도 14에 나타낸 트랜지스터(S1나 S2) 대신에, 다른 구성의 정전압 효과 소자를 이용해도 좋다. 그리고, 접지선(GND)에 전압(Vss+β)을 발생하는 정전압회로를 접속하고, 매치 라인(ML)에 전압(Vcc-α)을 발생하는 정전압 회로를 접속해도 좋다. 그리고, 트랜지스터(S1및 S2) 중 한 쪽만을 접속한 회로에서도 어느정도의 효과가 기대된다.
다음으로, 도 15 및 도 16을 참조하여 상술한 제 2 과제를 해결할 수 있는 제 2 실시예에 대해서 설명한다.
도 15의 (A)는 통상의 검사시에 있어서의 전압 상태를 나타낸다. 트랜지스터(Qa)의 소스 단자에 접지 전위(Vss)가 인가된다 .검사시에는 트랜지스터(Ta)를 온 상태로 하여 커패시터(Ca)의 축적 전극에 전원 전압(Vcc)을 인가하고, 정전하를 축적 시킨다. 전하 축적 후 트랜지스터(Ta)를 오프 상태로 한다. 전하의 축적에 의해 트랜지스터(Qa)가 온 상태가 되어, 트랜지스터(Qa)의 게이트 전극과 채널과의 사이에 거의 전원 전압(Vcc)과 동일한 전압이 인가된다. 이 때문에, 게이트 전극으로부터 채널에 게이트 누설 전류(ILg)가 흐른다. 이 게이트 누설 전류(ILg)는 도 12의 온도(T1)에 있어서의 리프레쉬 시간에 나타나 있는 것처럼 접합 누설 전류보다도 크다(리프레쉬 시간은 짧다). 이 때문에, 접합 누설 전류의 대소에 의해서 셀의 합격 여부를 판정하는 것이 곤란하게 되는 도 15의 (B)에 나타내는 것처럼, 트랜지스터(Qa)의 소스 단자에 전원 전압(Vcc)을 인가하여 검사하는 경우를 생각한다. 이 경우에는 게이트 전극으로부터 채널로의 누설 전류는 발생 하지 않다. 접합 누설 전류(ILj)가 큰 경우에는 커패시터(Ca)의 축적 전극에 충전되어 있던 전하가 방전되어, 트랜지스터(Qa)의 게이트 전극의 전위가 저하한다. 그러면 트랜지스터(Qa)의 소스 영역으로부터 게이트 전극으로 향해 누설 전류(ILg)가 흐른다. 이 누설 전류에 의해서, 커패서터(Ca)의 축적 전극의 전위가 재차 상승하고, 접합 누설 전류와 게이트 누설 전류가 밸런스 한 상태로써, 축적 전극의 전위가 고정되어 버린다. 이 때문에, 접합 누설 전류를 검출하는 것이 곤란하게 된다.
도 15의 (C)는 제 2 실시예에 따른 반도체 장치의 검사시에 있어서의 전압 인가 상태를 나타낸다. 트랜지스터(Qa)의 소스 단자에 전원 전압(Vcc)의1/2의 전압이 인가되어 있다. 커패시터(Ca)의 축적 전극에 전원 전압(Vcc)을 인가하고, 축적 전하를 축적한 상태로써, 트랜지스터(Qa)의 게이트 전극과 소스 영역의 전위차가 (1/2) Vcc가 된다. 이 때 트랜지스터(Qa)의 드레인 단자는 플로팅 상태로 된다.
전원 전압(Vcc)이 1.8V인 경우, 트랜지스터(Qa)의 게이트 소스간의 전압은 0.9V가 된다. 게이트 소스간의 전압이 1.8V로부터 0.9V로 저하 하면, 도 11에 도시된 바와 같이, 게이트 누설 전류는 약 1자리수 작게 된다. 게이트 누설 전류가 감소하면, 도 12에 있어서 게이트 누설 전류에 기인하는 리프레쉬 시간은 Rtg0로부터 Rtg1까지 길어진다. 검사 온도(Tl)에 있어서의 합격 여부의 판정 기준을 Rtl로 함으로써, 셀 (C1와 C2)을 구별 할 수 있다.
도 16에서, 도 15의 (C)에 나타낸 검사시의 전압 상태를 실현하기 위한 회로 구성을 나타낸다. 접지선(GND)이 전압 전환 회로(SW)에 접속되어 있다. 전압 전환 회로 (SW)는 접지선(GND)에 접지 전위(Vss)와 전원 전압(Vcc)의 1/2의 전압 중 어느 하나를 선택적으로 인가한다. 이하, 전압 전환 회로(SW)의 구성에 대해서 설명하는 접지선(GND)은 정상 오프 트랜지스터(S6)를 개입시켜(1/2) Vcc 전압 발생 회로(V1)에 접속되어 있다. 또한 접지선(GND)이 정상 오프 트랜지스터(S5)를 통하여 접지 전위(Vss)에 접속되어 있다. 트랜지스터(S5및 S6)의 게이트 전극은 각각 패드(PAs 및 PAc)에 접속되어 있는 패드(PAs 및 PAc)에 전압을 인가하지 않는 상태에서는 트랜지스터(S5)가 온이 되고 트랜지스터(S6)가 오프 되기 때문에, 접지선(GND)에 접지 전위(Vss)가 인가된다. 검사시에는 패드(PAs 및 PAc)에 외부로부터 전압을 인가하여 트랜지스터(S5)를 오프하고, 트랜지스터(S6)를 온으로 한다. 이것에 의해, 접지선(GND)에 전압(1/2) Vcc을 인가할 수 있다.
상기 제 2 실시예에서는 트랜지스터(Qa)의 소스 단자에, 전압(1/2)Vcc을 인가하여 검사하는 경우를 설명했지만, 소스 전압을 접지 전위(Vss)보다 크고 또한 전원 전압(Vcc)보다 작게 하는 것에 의해, 게이트 누설 전류의 저감 효과를 얻을 수 있다.다만 충분한 효과를 얻기 위해서는 트랜지스터(Qa)의 소스 전압(Vs)를 이하의 범위로 하는 것이 바람직하다.
메모리셀(MCa)이 H상태인 경우, 도 1의 (A)에 나타낸 메모리셀(MCb)는 L상태이다. 검사시의 트랜지스터(Qa)의 소스 단자에 인가하는 전압은 트랜지스터(Qb)의 소스 단자에도 인가된다. 따라서 트랜지스터(Qa)의 소스 단자에 인가하는 전압을 Vcc에 접근시키면, 트랜지스터(Qb)의 게이트 누설 전류가 증가하여, 부적절한 경우가 발생한다. 이 때문에, 트랜지스터(Qa)의 소스 전위는 Vss보다 높고 , 또한(1/2)(Vcc-Vss)이하로 하는 것이 바람직하고, (1/4)(Vcc-Vss)와 (1/2)(Vcc-Vss) 사이의 전위로 하는 것이 보다 바람직하다.
상기 제 1 및 제 2 실시예에서는 CAM을 예로하여 설명했지만, 상기 제 1 과제 및 제 2 과제는 CAM에 특정하는 것은 아니다. 커패시터의 한쪽의 전극이 트랜지스터의 게이트 전극에 접속되어 있는 반도체 장치, 및 커패시터의 한쪽의 전극이 게이트 전극과 불순물 확산 영역과의 양쪽 모두에 접속되어 있는 반도체 장치에 공통의 과제이다. 이러한 반도체 장치의 예로서, 3 트랜지스터형태의 DRAM을 들고 있다. 다음으로, 도 17을 참조하여 상기 제 1 및 제 2 실시 예의 기술적 사상을 DRAM에 적용한 경우에 대해서 설명한다.
도 17의 (A)는 3 트랜지스터 1 커패시터 형태의 메모리셀을 나타낸다. 커패시터(C)의 축적 전극이 기입용 트랜지스터(Tw)를 통하여 기입용 비트 라인(BLw)에 접속되어 있다. 기입용 트랜지스터(Tw)의 게이트 전극은 기입용 워드라인(WLw)에 접속되어 있다.
커패시터(C)의 축적 전극은 또한 비교 트랜지스터 Tc의 게이트 전극에 접속되어 있다. 비교 트랜지스터(Tc)의 소스/드레인 단자 중 한쪽이 접지선(GND)에 접속되어, 한쪽이 독출용 트랜지스터(Tr)를 통하여 독출용 비트 라인(BLr)에 접속되어 있다. 독출용 트랜지스터(Tr)의 게이트 전극은 독출용 워드 라인(WLr)에 접속되어 있다.
기입용 트랜지스터(Tw), 비교 트랜지스터(Tc), 및 커패시터(C)가 각각 도 14로 나타낸 트랜지스터(Ta), (Qa), 및 커패시터 (Ca)에 대응한다. 접지선(GND)에 인가하는 전압을 도 13의 (C) 및 도 14에 나타낸 제 1 실시 예와 마찬가지로 Vss+β로 함으로써, 비교 트랜지스터(Tc)의 게이트 누설 전류를 적게 할 수 있다. 그리고, 독출하는 경우에 있어서의 독출용 비트 라인(BLr)의 프리차지 전압을 도 13의 (C) 및 도 14에 나타낸 제 1 실시 예와 마찬가지로 Vcc-α로 함으로써, 비교 트랜지스터 (Tc)의 게이트 누설 전류를 적게 할 수 있다.
또한, 검사시에 있어서 접지선(GND)의 전위를 도 15의 (C) 및 도 16에 나타낸 제 2 실시 예와 마찬가지로 (1/2)Vcc로 함으로써, 불량 셀을 검출 할 수 있다.
도 17의 (B)에, 3 트랜지스터형 DRAM의 메모리셀을 나타낸다. 도 17의 (B)에 나타낸 메모리셀은 도 17의 (A)에 나타낸 메모리셀로부터 커패시터(C)를 없앤 것과 동일하다. 비교 트랜지스터(Tc)의 게이트 전극과 기판 사이의 정전 용량이 커패시터(C)를 겸한다.
도 17의 (C)에 나타낸 메모리셀에 있어서 도 17의 (B)에 나타낸 기입용 비트 라인 (BLw)와 독출용 비트 라인(BLr)가 서로 공용되어 있다. 도 17의 (B) 및 도 17의 (C)의 경우에도, 접지선(GND)의 전위, 독출용 비트라인(BLr) 및 비트 라인(BL)의 전위를 도 17의 (A)의 경우와 동일하게 제어함으로써, 게이트 누설 전류를 감소시키고, 또한 불량 셀을 검출 할 수 있다·
상기 실시예로부터 이하의 부기에 나타난 발명이 도출된다.
(부기 1) 반도체 기판과,
상기 반도체 기판의 표면상에 규칙적으로 배치된 복수의 셀로서, 그 셀의 각각이 제 1 트랜지스터와 제 2 트랜지스터를 포함하고, 그 제 1 트랜지스터 및 제 2트랜지스터가 모두 제 1 전류 단자, 제 2 전류 단자, 및 양자간의 도통 상태를 제어하는 게이트 단자를 가지고, 그 제 1 트랜지스터의 제 2 전류 단자가 그 제 2 트랜지스터의 게이트 단자에 접속되는 셀과,
상기 복수의 셀 중 일부의 셀의 제 1 트랜지스터의 제 1 전류 단자에 접속된 비트 라인과,
상기 복수의 셀중 일부의 셀의 제 1 트랜지스터의 게이트 단자에 접속된 워드 라인과,
상기 복수의 셀이 적어도 일부의 셀의 제 2 트랜지스터의 제 1 전류 단자측에 접속된 제 1 배선과,
상기 복수의 셀 중 일부의 셀의 제 2 트랜지스터의 제 2 전류 단자측에 접속된 제 2 배선과,
상기 비트 라인을 제 1 전압 상태 및 그보다 고압의 제 2 전압 상태 중 어느 한 쪽으로 설정 할 수 있는 비트 라인 드라이버와,
상기 제 1 배선에 상기 제 1 전압보다 높고 또한 상기 제 2 전압보다도 낮은 제 3 전압을 발생 시키는 제 1 전압 발생 회로와,
상기 제 2 배선에 상기 제 3 전압보다도 높고 또한 상기 제 2 전압 이하의 제 4 전압을 발생 시키는 제 2 전압 발생 회로와,
상기 제 2 배선에 나타나는 전압을 검출하는 전압 검출 회로를 가지는 반도체 장치.
(부기 2) 상기 제 1 전압 발생 회로가 상기 제 1 배선과, 상기 제 l 전압으로 고정된 제 1 고정 전위와의 사이에 삽입된 제 1 전압 강하 회로를 포함하는 부기 1 기재의 반도체 장치.
(부기 3) 상기 제 4 전압이 상기 제 2 전압보다 낮은 부기 1 또는 2 기재의 반도체 장치.
(부기 4) 상기 제 2 전압 발생 회로가 상기 제 2 배선과, 상기 제 2 전압으로 고정된 제 2 고정 전위와의 사이에 삽입된 제 2 전압 강하 회로를 포함하는 부기 3 기재의 반도체 장치.
(부기 5) 상기 셀의 각각은 상기 제 1 트랜지스터의 제 2 전류 단자에 제 1 단자가 접속된 커패시터를 더 가지고,
상기 복수의 셀의 상기 커패시터의 제 2 단자에 정전압을 인가하는 제 3 전압 발생 회로를 더 가지는 부기 1 내지 4 중 어느 하나의 기재의 반도체 장치.
(부기 6) 상기 셀의 각각은 상기 제 2 트랜지스터의 제 2 전류 단자와 상기 제 2 배선 사이에 또는 상기 제 2 트랜지스터의 제 1 전류 단자와 상기 제 1 배선 사이에 삽입된 제 3의 트랜지스터를 더 포함하고,
상기 복수의 셀 중 일부의 셀의 제 3의 트랜지스터의 게이트 단자에 접속된 제 3 배선을 더 가지는 부기 1 내지 5 중 어느 하나의 기재의 반도체 장치.
(부기 7) 상기 비트 라인이 상기 제 2 배선을 겸하고 있는 부기 6 기재의 반도체 장치.
(부기 8) 상기 셀의 각각은 제 4, 제 5 및 제 6 트랜지스터를 더 포함하고, 그 제 5 트랜지스터 및 제 6 트랜지스터가 상기 제 2 트랜지스터 및 제 3 트랜지스터와 같이 상기 제 1 배선과 제 2 배선 사이에 직렬로 접속되고 상기 제 4 트랜지스터의 제 2 전류 단자가 상기 제 5 트랜지스터의 게이트 단자에 접속 되어 있고,
상기 제 4 트랜지스터의 제 1 전류 단자에 접속된 반전 비트 라인과,
상기 제 6 트랜지스터의 게이트 단자에 접속된 제 4 배선과,
상기 제 3 배선과 제 4 배선과에서로 상보적인 신호 전압을 인가하는 데이터 버스 드라이버를 더 가지고,
상기 비트 라인 드라이버는 상기 반전 비트 라인을 상기 제 1 전압의 상태 및 제 2 전압 상태 중 상기 비트 라인의 상태와는 반대의 상태로 하는 부기 6 기재의 반도체 장치.
(부기 9) 반도체 기판과,
상기 반도체 기판의 표면상에 형성되고, 제 1 게이트 전극, 그 제 1 게이트 전극의 양측의 그 반도체 기판의 표층부에 형성된 제 1 불순물 확산 영역 및 제 2 불순물 확산 영역을 포함하는 제 1 트랜지스터와,
상기 제 1 불순물 확산 영역에 제 1 전압과 제 2 전압 중 어느 한쪽을 선택적으로 인가하는 신호선과,
상기 제 1 트랜지스터의 게이트 전극에 그 제 1 트랜지스터의 도통 상태를 제어하는 제어 신호를 인가하는 제어선과,
상기 반도체 기판의 표면상에 형성되고, 상기 제 2 불순물 확산 영역에 접속된 제 2 게이트 전극, 그 제 2 게이트 전극의 양측의 상기 반도체 기판의 표층부에 형성된 제 3 불순물 확산 영역 및 제 4 불순물 확산 영역을 포함하는 제 2 트랜지스터와,
상기 제 3 불순물 확산 영역에 통상 동작시에는 제 3 전압을 발생 시키고 시험시에는 제 4 전압을 인가하는 전압 발생 회로로서, 그 제 3 및 제 4 전압은 상기 제 l 전압과 제 2 전압의 범위내이고, 그 제 1 전압과 그 제 4 전압의 차 및 그 제 2 전압과 그 제 4 전압의 차 중 어느 것도 그 제 3 전압과 그 제 1 전압의 차 및 그 제 3 전압과 그 제 2 전압의 차가 작은 쪽 보다 큰 제 4 전압을 인가하는 전압 발생 회로를 가지는 반도체 장치.
(부기 10) 상기 제 2 불순물 확산 영역에 한쪽의 전극이 접속된 커패시터를 더 가지고,
상기 제 4 전압이 상기 제 1 전압과 제 2 전압의 평균 전압과 같고,
상기 전압 발생 회로는 상기 커패시터의 다른 쪽의 전극에 상기 제 4 전압을 인가하는 부기 9 기재의 반도체 장치.
(부기 11) 반도체 기판의 표면상에 형성되고, 제 1 게이트 전극, 그 제 1 게이트 전극의 양측의 그 반도체 기판의 표층부에 형성된 제 1 불순물 확산 영역 및 제 2 불순물 확산 영역을 포함하는 제 1 트랜지스터와,
상기 반도체 기판의 표면상에 형성되고, 상기 제 2 불순물 확산 영역에 접속된 제 2 게이트 전극, 그 제 2 게이트 전극의 양측의 상기 반도체 기판의 표층부에 형성된 제 3의 불순물 확산 영역 및 제 4의 불순물 확산 영역을 포함하는 제 2 트랜지스터를 가지고,
그 제 1 트랜지스터를 경유하여 그 제 2 트랜지스터의 게이트 전극의 전압이제 1 전압 및 제 2 전압 중 어느 하나가 되도록, 그 게이트 전극에 전하를 축적 시시킴으로서 정보를 기억하는 반도체 장치의 검사 방법으로서,
상기 제 2 트랜지스터의 제 3 불순물 확산 영역에 상기 제 1 전압과 제 2 전압의 중간의 전압을 인가함과 동시에, 제 4불순물 확산 영역을 플로팅 상태로 하는 공정과,
상기 제 1 트랜지스터를 통하여 상기 제 2 트랜지스터의 게이트 전극이 제 1 전압이 되도록 그 게이트 전극에 전하를 축적하는 공정과,
상기 제 2 트랜지스터의 게이트 전극에 축적된 전하의 보관 유지 특성을 검사하는 공정을 가지는 반도체 장치의 검사 방법.
(부기 12) 반도체 기판과,
상기 반도체 기판의 표면상에 규칙적으로 배치된 복수의 셀로서, 그 셀의 각각은 제 1 트랜지스터와 제 2 트랜지스터를 포함하고, 그 제 l의 트랜지스터 및 제 2 트랜지스터는 모두 제 1 전류 단자, 제 2 전류 단자, 및 양자간의 도통 상태를 제어하는 게이트 단자를 가지고, 그 제 1 트랜지스터의 제 2 전류 단자는 그 제 2 트랜지스터의 게이트 단자에 접속되는 셀과,
상기 복수의 셀 중 일부의 셀의 제 1 트랜지스터의 제 1 전류 단자에 접속된 비트 라인과,
상기 복수의 셀 중 일부의 셀의 제 l 트랜지스터의 게이트 단자에 접속된 워드 라인과,
상기 복수의 셀이 적어도 일부의 셀의 제 2 트랜지스터의 제 1 전류 단자측에 접속된 제 1 배선과,
상기 복수의 셀 중 일부의 셀의 제 2 트랜지스터의 제 2 전류 단자측에 접속된 제 2 배선과,
상기 비트 라인을 제 1 전압 상태 및 그보다 고압의 제 2 전압 상태 중 어느 한쪽으로 설정 할 수 있는 비트 라인 드라이버와,
상기 제 1 배선에 상기 제 1 전압 이상이고 상기 제 2 전압보다 낮은 제 3 전압을 발생 시키는 제 1 전압 발생 회로와,
상기 제 2 배선에 상기 제 3 전압보다 높고 상기 제 2 전압보다 낮은 제 4 전압을 발생 시키는 제 2 전압 발생 회로와,
상기 제 2 배선에 나타나는 전압을 검출하는 전압 검출 회로를 가지는 반도체 장치.
이상 실시예를 따라 본 발명을 설명했지만, 본 발명은 이들에 제한되는 것은 아니다. 예를 들면, 각종 변경, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 게이트 전극에 전하를 축적하는 트랜지스터의 소스/드레인 영역에 인가되는 전압을 조절하여, 게이트 절연막에 인가되는 전압을 작게 하고, 게이트 누설 전류를 감소시킬 수 있다. 이에 의해, 게이트 전극에 축적된 전하의 보관 유지 특성을 향상 시킬 수 있다.
그리고, 전하가 축적되는 게이트 전극이 불순물 확산 영역에 접속되어 있는경우에, 검사시의 게이트 누설 전류를 적게 할 수 있다. 이 때문에, 접합 누설 전류의 대소를 판정하는 것이 가능하다.

Claims (10)

  1. 반도체 기판과,
    상기 반도체 기판의 표면상에 규칙적으로 배치된 복수의 셀로서, 상기 셀의 각각은 제 1 트랜지스터와 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터 및 제 2 트랜지스터는 모두 제 1 전류 단자, 제 2 전류 단자, 및 양자간의 도통 상태를 제어하는 게이트 단자를 가지며, 상기 제 1 트랜지스터의 제 2 전류 단자가 상기 제 2 트랜지스터의 게이트 단자에 접속된 셀과,
    상기 복수의 셀 중 일부의 셀의 제 1 트랜지스터의 제 1 전류 단자에 접속된 비트 라인과,
    상기 복수의 셀 중 일부의 셀의 제 1 트랜지스터의 게이트 단자에 접속된 워드 라인과,
    상기 복수의 셀의 적어도 일부의 셀의 제 2 트랜지스터의 제 1 전류 단자측에 접속된 제 1 배선과,
    상기 복수의 셀 중 일부의 셀의 제 2 트랜지스터의 제 2 전류 단자측에 접속된 제 2 배선과,
    상기 비트 라인을 제 1 전압 상태와 그 보다 높은 전압의 제 2 전압 상태 중 어느 하나로 설정 할 수 있는 비트 라인 드라이버와,
    상기 제 1 배선에 상기 제 1 전압보다 높고 상기 제 2 전압보다 낮은 제 3 전압을 발생 시키는 제 1 전압 발생 회로와,
    상기 제 2 배선에 상기 제 3 전압보다 높고 상기 제 2 전압 이하의 제 4 전압을 발생 시키는 제 2 전압 발생 회로와,
    상기 제 2 배선에 나타나는 전압을 검출하는 전압 검출 회로를 가지는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전압 발생 회로는 상기 제 1 배선과 상기 제 1 전압으로 고정된 제 1 고정 전위와의 사이에 삽입된 제 1 전압 강하 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 2 전압 발생 회로는 상기 제 2 배선과 상기 제 2 전압으로 고정된 제 2 고정 전위와의 사이에 삽입된 제 2 전압 강하 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 셀의 각각은 상기 제 1 트랜지스터의 제 2 전류 단자에 제 l 단자가 접속된 커패시터를 더 가지고,
    상기 복수의 셀의 상기 커패시터의 제 2 단자에 정전압을 인가하는 제 3 전압 발생 회로를 더 가지는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 셀의 각각은 상기 제 2 트랜지스터의 제 2 전류 단자와 상기 제 2 배선 사이에, 또는 상기 제 2 트랜지스터의 제 1 전류 단자와 상기 제 1 배선 사이에 삽입된 제 3 트랜지스터를 더 포함하고,
    상기 복수의 셀 중 일부의 셀의 제 3 트랜지스터의 게이트 단자에 접속된 제 3 배선을 더 가지는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 비트 라인은 상기 제 2 배선을 겸하고 있는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 셀의 각각은 제 4, 제 5 및 제 6 트랜지스터를 더 포함하고, 상기 제 5 트랜지스터 및 제 6 트랜지스터는 상기 제 2 트랜지스터 및 제 3 트랜지스터와 마찬가지로 상기 제 1 배선과 제 2 배선 사이에 직렬로 접속되고, 상기 제 4 트랜지스터의 제 2 전류 단자는 상기 제 5 트랜지스터의 게이트 단자에 접속 되고,
    상기 제 4 트랜지스터의 제 1 전류 단자에 접속된 반전 비트 라인과,
    상기 제 6 트랜지스터의 게이트 단자에 접속된 제 4 배선과,
    상기 제 3 배선과 제 4 배선에 서로 상보적인 신호 전압을 인가하는 데이터버스 드라이버를 더 구비하고,
    상기 비트 라인 드라이버는 상기 반전 비트 라인을 상기 제 1 전압 상태 및 제 2 전압 상태 중 상기 비트 라인의 상태와는 반대의 상태로 하는 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판과,
    상기 반도체 기판의 표면상에 형성되고, 제 1 게이트 전극, 상기 제 1 게이트 전극의 양측의 상기 반도체 기판의 표층부에 형성된 제 1 불순물 확산 영역 및 제 2 불순물 확산 영역을 포함하는 제 1 트랜지스터와,
    상기 제 1 불순물 확산 영역에 제 1 전압과 제 2 전압 중 어느 하나를 선택적으로 인가하는 신호선과,
    상기 제 1 트랜지스터의 게이트 전극에 상기 제 1 트랜지스터의 도통 상태를 제어하는 제어 신호를 인가하는 제어선과,
    상기 반도체 기판의 표면상에 형성되고, 상기 제 2 불순물 확산 영역에 접속된 제 2 게이트 전극, 상기 제 2 게이트 전극의 양측의 상기 반도체 기판의 표층부에 형성된 제 3 불순물 확산 영역 및 제 4 불순물 확산 영역을 포함하는 제 2 트랜지스터와,
    상기 제 3의 불순물 확산 영역에 통상 동작시에는 제 3 전압을 발생 시키고, 시험시에는 제 4 전압을 인가하는 전압 발생 회로로서, 상기 제 3 및 제 4 전압은 상기 제 1 전압과 제 2 전압의 범위 내이고, 상기 제 1 전압과 상기 제 4 전압의차 및 상기 제 2 전압과 상기 제 4 전압의 차의 어느 쪽도, 상기 제 3 전압과 상기 제 1 전압의 차 및 상기 제 3 전압과 상기 제 2 전압의 차 중 작은 쪽보다 큰 상기 제 4 전압을 인가하는 전압 발생 회로를 가지는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 2 불순물 확산 영역에 한쪽의 전극이 접속된 커패시터를 더 가지고,
    상기 제 4 전압은 상기 제 1 전압과 제 2 전압의 평균 전압과 같고,
    상기 전압 발생 회로는 상기 커패시터의 다른 쪽의 전극에 상기 제 4 전압을 인가하는 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판의 표면상에 형성되고, 제 1 게이트 전극, 상기 제 1 게이트 전극의 양측의 상기 반도체 기판의 표층부에 형성된 제 1 불순물 확산 영역 및 제 2 불순물 확산 영역을 포함하는 제 1 트랜지스터와,
    상기 반도체 기판의 표면상에 형성되고, 상기 제 2 불순물 확산 영역에 접속된 제 2 게이트 전극, 상기 제 2 게이트 전극의 양측의 상기 반도체 기판의 표층부에 형성된 제 3 불순물 확산 영역 및 제 4 불순물 확산 영역을 포함하는 제 2 트랜지스터를 가지고,
    상기 제 1 트랜지스터를 경유하여 상기 제 2 트랜지스터의 게이트 전극의 전압이 제 1 전압 및 제 2 전압 중 어느 하나로 되도록 상기 게이트 전극에 전하를 축적시킴으로써 정보를 기억하는 반도체 장치의 검사 방법으로서,
    상기 제 2 트랜지스터의 제 3 불순물 확산 영역에 상기 제 1 전압과 제 2 전압의 중간 전압을 인가함과 동시에, 제 4 불순물 확산 영역을 플로팅 상태로 하는 단계와,
    상기 제 1 트랜지스터를 통하여 상기 제 2 트랜지스터의 게이트 전극이 제 l 전압으로 되도록 상기 게이트 전극에 전하를 축적하는 단계와,
    상기 제 2 트랜지스터의 게이트 전극에 축적된 전하의 유지 특성을 검사하는 단계를 가지는 것을 특징으로 하는 반도체 장치의 검사 방법.
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