JPH04316363A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明は、動作速度を高速化した
半導体メモリ装置に関する。

【０００３】

【従来の技術】周知の通り、半導体装置の設計製造技術
等の進展状況には顕著なものがあり、集積回路等の大規
模高集積化が進められ、半導体メモリ装置としてもメモ
リ容量の増大化が行われている。

【０００４】そして、この種の半導体メモリ装置として
は図７にその要部回路図を示すようなものが知られてい
る。図において１はビット線であり、２はワード線であ
り、各線はそれぞれ複数設けられていてそれらの各交点
にはメモリセル３が配列されている。メモリセル３は、
例えばＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃ
ｃｅｓｓ　Ｍｅｍｏｒｙ）ではトランジスタ１つとキャ
パシタ１つとから形成されるもので、トランジスタのゲ
ート電極をワード線２に接続しており、各ビット線１に
ワード線２の方向の一行分のメモリセル３が接続される
ようになっている。そしてワード線２は通常ゲート電位
になっている。

【０００５】このように構成されるものでの記憶データ
の読みだし時の基本動作は、ワード線２によってある一
つのメモリセル３が選択され、選択されたメモリセル３
に記憶されている記憶データすなわち記憶されている電
圧を接続されたビット線１に与えることで行われる。例
えばここでビット線１に通常“Ｈ”レベルの電圧が与え
られているときに、ある一つのメモリセル３に記憶され
ている電圧が“Ｌ”レベルであるとすると、所定のワー
ド線２によって“Ｌ”レベルの電圧が記憶されたメモリ
セル３が選択され、対応するビット線１の電圧を“Ｈ”
レベルから“Ｌ”レベルに変化させる。このビット線１
にあらわれた小信号は図示しないセンンスアンプやマル
チプレクサ、さらに出力バッファ等を通して増幅，転送
されて出力される。

【０００６】また、装置のメモリ容量を増やすためには
メモリセル３やワード線２が増加され、これらが増加し
た分ビット線１の長さが必然的に長くなる。このためメ
モリ容量を増やすとワード線２で一つのメモリセル３が
選択され、メモリセル３の記憶内容をビット線１に与え
、ビット線１の電圧を変化させて小信号を得るまでの時
間が長くなる。すなわちメモリ容量が増加しただけ動作
時間が余分に掛かり、低速動作となってしまう。またメ
モリセル３の容量が小さく、ビット線１にはかなりの寄
生容量があるため、ビット線１の長さが長くなるとビッ
ト線１に得られる小信号はより小さいものとなる。そし
て、これらに因って装置の動作が制限されてしまう問題
があった。

【０００７】

【発明が解決しようとする課題】上記のようなメモリ容
量を増やすと動作が低速となってしまう等の状況に鑑み
て本発明はなされたもので、その目的とするところはメ
モリ容量が増加しても高速で動作し、装置の動作が制約
されることのない半導体メモリ装置を提供することにあ
る。

【０００８】［発明の構成］

【０００９】

【課題を解決するための手段】本発明の半導体メモリ装
置は、第１のビット線及び複数の第１のワード線の交点
にそれぞれメモリセルが配列されてなる複数のメモリセ
ル群と、第１のビット線及び第１のワード線に離間して
夫々交差するように配設された複数の第２のビット線及
び第２のワード線と、これらの第２のビット線及び第２
のワード線の各交差部に配列され第２のワード線にゲー
ト電極が接続されかつ第１のビット線及び第２のビット
線に他の電極がそれぞれ接続された選択トランジスタと
を具備してなることを特徴とするものである。

【００１０】

【作用】上記のように構成された半導体メモリ装置は、
第１のワード線を有する複数のメモリセル群の第１のビ
ット線を選択トランジスタを介して第２のビット線に接
続し、選択トランジスタのゲート電極に第２のワード線
を接続する構成となっており、第１及び第２のワード線
を選択することで複数のメモリセル群の中の一つのメモ
リセル群と選択トランジスタが選択される。そして選択
されたメモリセル群に設けられ同時に選択されたメモリ
セルの記憶データが、選択されたメモリセル群の第１の
ビット線及び第２のビット線にのみに与えら、選択され
なかった部分には与えられない。このため記憶データが
与えられるビット線の長さは、メモリ容量が増大しても
短くてすみ、記憶データによってビット線の電圧を変化
させるのに多大な時間を必要とせず、高速動作等を行わ
せることができる。

【００１１】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１２】先ず、第１の実施例を図１乃至図４により
説明する。図１は要部回路図で、従来例を示した図面に
対応するものである。図において１０は複数設けられた
メモリセル群で、メモリセル群１０には第１のビット線
１１と、この第１のビット線１１に交差するように複数
の第１のワード線１２が設けられ、第１のビット線１１
と第１のワード線１２の交点にはメモリセル１３が各線
１１，１２に接続されて配列されている。

【００１３】また、１４は第１のビット線１１とは別に
複数設けられた第２のビット線であり、１５は同じく第
１のワード線１２とは別に複数設けられた第２ののワー
ド線であって、これら第２のビット線１４と第２のワー
ド線１５とは夫々交差するように設けられている。そし
て、第２のビット線１４と第２のワード線１５の各交差
部１６には、それぞれ対応して１個づつの選択トランジ
スタ１７が設けられており、選択トランジスタ１７はゲ
ート電極１８が第２のワード線１５に接続され、ソース
電極１９が例えばメモリセル群１０の第１のビット線１
１に接続され、さらにドレイン電極２０が第２のビット
線１４に接続されている。このように第１のビット線１
１を選択トランジスタ１７に接続することによって第２
のビット線１４と第２のワード線１５の各交差部１６に
メモリセル群１０が対応するように配列される。また選
択される第１のワード線１２と、この第１のワード線１
２が設けられたメモリセル群１０に対応する第２のワー
ド線１５とは、図示しない行デコーダによって同時に選
択されるように形成されている。なお、メモリ容量をさ
らに増大しようとする場合には第２のビット線１４及び
第２のワード線１５を夫々延長し、交差部１６を増やし
てメモリセル群１０の数を多くし、メモリセル群１０に
おいても第１のビット線１１を延長して多数の第１のワ
ード線１２を設け、配列するメモリセル１３の数を多く
してメモリ容量を増大する。

【００１４】さらに第２のビット線１４と第２のワード
線１５の交差部１６について、この交差部１６を図２と
して示す部分回路図及び図３として示す部分パターン図
、そして図３のＡ−Ａ矢方向視断面を示す図４の部分断
面図により説明する。交差部１６には選択トランジスタ
として、例えば２個のＭＯＳトランジスタ１７がメモリ
セル群１０の各メモリセル１３等と共に共通の基板上に
形成されている。 ２１はシリコン基板で、この上面には２つのトランジス
タの形成領域を設けるように離間してＳｉＯ２　のフィ
ールド酸化膜２２ａ　，２２ｂ　，２２ｃ　が形成され
ていて、フィールド酸化膜２２ａ　，２２ｂ　，２２ｃ
　の間のトランジスタの形成領域にはそれぞれソース部
１９ａ　及びドレイン部２０ａ　が形成されている。２
つのトランジスタの形成領域間のフィールド酸化膜２２
ｂ　の上面にはアルミニウム層の接続線２３が形成され
、この接続線２３によって２つのドレイン部２０ａ　の
ドレイン電極２０が互いに接続されている。またソース
部１９ａ　のソース電極１９には、トランジスタの形成
領域間のフィールド酸化膜２２ｂ　とは別のフィールド
酸化膜２２ａ　，２２ｃ　の上面に、接続線２３の方向
と平行な方向に形成されたアルミニウム層の第１のビッ
ト線１１が接続されている。

【００１５】また、トランジスタの形成領域のシリコン
基板２１の上面には、厚さが薄いシリコン酸化膜を挟ん
でポリシリコンで形成されたゲート電極１８が形成され
ている。そしてゲート電極１８には第１のビット線１１
の方向に直交する方向に形成されたアルミニウム層の第
２のワード線１５が接続されており、第１のビット線１
１や第２のワード線１５及び接続線２３等の上にさらに
層間絶縁のシリコン酸化膜２４が形成されている。さら
にシリコン酸化膜２４の上面にはアルミニウム層の第２
のビット線１４が、トランジスタの形成領域及び第１の
ビット線１１の直上に第１のビット線１１の方向に平行
な方向、すなわち第２のワード線１５の方向に直交する
方向に形成され、接続線２３に接続されている。これに
より第１のビット線１１と第２のビット線１４とは２層
構造に形成されている。

【００１６】このように構成された半導体メモリ装置で
は、メモリセル１３の記憶データの読みだしは以下のよ
うにして行われる。まず記憶データの読み出しに際して
、図示しない行デコーダにより所定の１本の第１のワー
ド線１２が選択される。これと同時に、選択された第１
のワード線１２が設けられているメモリセル群１０を接
続する第２のワード線１５が選択される。そして選択さ
れた第２のワード線１５が接続されている選択トランジ
スタ１７が動作し、その選択トランジスタ１７に接続さ
れた対応する第１のビット線１１が選択され、第２のビ
ット線１４に電気的に接続した状態になる。また、所定
の第１のワード線１２が選択されることによって、これ
に接続されているメモリセル１３が選択され、選択され
たメモリセル１３に記憶されている電圧が対応する第１
のビット線１１に与えられ、与えられた電圧に応じて対
応する第１のビット線１１の電圧が変化する。この第１
のビット線１１の電圧変化は対応する第２のビット線１
４の電圧変化としてあらわれ、この電圧変化の小信号は
図示しないセンンスアンプやマルチプレクサ、さらに出
力バッファ等を通して増幅，転送されて出力される。

【００１７】なお、選択されなかった第１のワード線１
２及び第２のワード線１５に接続されているメモリセル
群１０では、第２のワード線１５が接続されている選択
トランジスタ１７が動作せず、また選択トランジスタ１
７に接続された第１のビット線１１も選択されることが
ない。そして選択されなかった第１のビット線１１は第
２のビット線１４に電気的に接続した状態になっていな
い。

【００１８】そして、装置全体のメモリ容量が大きくて
多数のメモリセル１３が設けられている状態であっても
、メモリセル１３が接続されている第１のビット線１１
が複数に分割された状態にある。それ故、上記の動作が
行われるときには、１本の第２のビット線１４に接続さ
れるメモリセル１３の数は選択されたメモリセル群１０
に接続されたものだけとなり、第１のビット線１１及び
第２のビット線１４の長さは短いものとなる。このため
、第１のワード線１２及び第２のワード線１５を選択し
てから、第１のビット線１１及び第２のビット線１４の
電圧をメモリセル１３に記憶されている電圧に対応して
変化させるまでの時間は短くなる。すなわちメモリ容量
を増加させても動作時間が余分に掛かることがなく、高
速動作を行わせることができる。また、第１のビット線
１１及び第２のビット線１４の長さが短くて済むため、
第２のビット線１４に得られる小信号も比較的減衰が少
なく、動作上で制限される虞もない。さらに、２つのメ
モリセル群１０に対応する選択トランジスタ１７を一対
にして左右対称の配置にしているため、両メモリセル群
１０の間で特性が均一なものとなり、配置効率も良いも
のとすることができる。

【００１９】次に、第２の実施例を図５により説明する
。図５は交差部１６の第１の変形例を示す部分パターン
図で、第１の実施例における図３に対応するものである
。本実施例では第２のビット線２４を狭い幅とし、パタ
ーン図上でこの第２のビット線２４の直下からずれた位
置に第１のビット線１１を平行に配置するようにしてい
る。 そして２つの第１のビット線１１の間に略Ｔ字状の共通
のドレイン部２５を設けた２つの選択トランジスタ２６
が形成されており、ドレイン部２５が接続線２７を介し
て第２のビット線２４に接続されている。

【００２０】このような本実施例においても第１の実施
例と同じくメモリ容量の増加に対しては同様にして対応
でき、同じ作用，効果が得られるものである。

【００２１】次に、第３の実施例を図６により説明する
。図６は交差部１６の第２の変形例を示す部分パターン
図で、第１の実施例における図３に対応するものである
。本実施例では、パターン図上でこの第２のビット線１
４の直下に第１のビット線１１を平行に配置し、そして
２つの第１のビット線１１の間に共通のドレイン部２８
を設けた２つの選択トランジスタ２９が形成されており
、このドレイン部２８は直上で第２のビット線２４に接
続されている。

【００２２】このような本実施例においても第１の実施
例と同じくメモリ容量の増加に対しては同様にして対応
でき、同じ作用，効果が得られるものである。

【００２３】尚、本発明は上記の各実施例に限定される
ものではなく、要旨を逸脱しない範囲内で適宜変更して
実施し得るものである。

【００２４】

【発明の効果】以上の説明から明らかなように、本発明
は、第１のワード線を有する複数のメモリセル群の第１
のビット線を選択トランジスタを介して第２のビット線
に接続し、選択トランジスタのゲート電極に第２のワー
ド線を接続する構成としたことにより、メモリ容量が増
加しても高速で動作させることができると共に、装置が
動作する上で制約を受けることがない等の効果を奏する
。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す要部回路図である
。

【図２】図１の部分回路図である。

【図３】図２に対応する部分パターン図である。

【図４】図３のＡ−Ａ矢方向視断面を示す部分断面図で
ある。

【図５】本発明の第２の実施例を示す部分パターン図で
ある。

【図６】本発明の第３の実施例を示す部分パターン図で
ある。

【図７】従来例を示す要部回路図である。

【符号の説明】

１０　　メモリセル群 １１　　第１のビット線 １２　　第１のワード線 １３　　メモリセル １４　　第２のビット線 １５　　第２のワード線 １６　　交差部 １７　　選択トランジスタ １８　　ゲート電極 １９，２０　　他の電極

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１のビット線及び複数の第１のワー
   ド線の交点にそれぞれメモリセルが配列されてなる複数
   のメモリセル群と、前記第１のビット線及び第１のワー
   ド線に離間して夫々交差するように配設された複数の第
   ２のビット線及び第２のワード線と、これらの第２のビ
   ット線及び第２のワード線の各交差部に配列され前記第
   ２のワード線にゲート電極が接続されかつ前記第１のビ
   ット線及び前記第２のビット線に他の電極がそれぞれ接
   続された選択トランジスタとを具備してなることを特徴
   とする半導体メモリ装置。