JP4864605B2

JP4864605B2 - 半導体記憶装置

Info

Publication number: JP4864605B2
Application number: JP2006225757A
Authority: JP
Inventors: 恭輔小川; 宏明鈴木; 薫波磨
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-08-22
Filing date: 2006-08-22
Publication date: 2012-02-01
Anticipated expiration: 2026-08-22
Also published as: JP2008052780A

Description

本発明は半導体記憶装置に関し、特に読み出し専用型の半導体記憶装置に関する。

従来の読み出し専用型の半導体記憶装置に用いられる回路（以下、「ＲＯＭ回路」）では、メモリセル内のｎチャネル型のＭＯＳトランジスタ（以下、「ｎＭＯＳトランジスタ」）のドレインとビット線とをヴィアで接続することで、プリチャージされたビット線を放電してＬレベルを読み出し、接続しないことでＨレベルを読み出すことにより、ＲＯＭデータを決定するという方式が一般的である。

ここで、Ｈレベルの読み出しにおいては、その出力経路にＨレベルを保持する回路（以下、「保持回路」）を接続することで、同じビットラインに接続されたメモリセルのオフリーク電流によるビットライン電位の低下を抑制している（例えば、特許文献１参照）。

しかしながら、保持回路の駆動力が適切に設計されていない場合には、メモリセルのオフリーク電流によるビットライン電位の低下を十分に抑制することができず、安定したＨレベルの読み出し動作が困難となる。その場合、回路定数の再調整や物理データの再設計が必要となり、結果として製品コストの増大が問題となる。
特開２００３−３０９９７号公報

本発明は、読み出し動作を安定させることで、回路定数の再調整や物理データの再設計を不要とし、製品コストの増大を回避可能な半導体記憶装置を提供する。

本発明の一態様によれば、ワード線と、ビット線と、ワード線及びビット線に接続されたメモリセルと、ワード線及びビット線をそれぞれ選択するロウデコーダ及びカラムデコーダとを具備する半導体記憶装置であって、ロウデコーダによってワード線が選択されるタイミングで、制御信号を生成する制御信号生成回路と、ビット線の電位を検知し、検知された電位がハイレベルの場合に制御信号に応じた電流をビット線に供給することで、ビット線の電位をハイレベルに保持する保持回路とを備える半導体記憶装置が提供される。

本発明によれば、読み出し動作を安定させることで、回路定数の再調整や物理データの再設計を不要とし、製品コストの増大を回避可能な半導体記憶装置を提供できる。

次に、図面を参照して、本発明の実施形態を説明する。以下の実施形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。

但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

（半導体記憶装置の全体構成例）
本発明の実施形態に係るＲＯＭ回路の説明の前に、本実施形態に係るＲＯＭ回路が適用される半導体記憶装置の全体構成について簡単に説明する。図１は、本発明の実施形態に係る半導体記憶装置の概略レイアウトを示すレイアウト図である。

本実施形態に係る半導体記憶装置は、プリデコーダ１１と、ロウデコーダ１３と、カラムデコーダ１２と、メモリセルアレイ１４と、出力回路１５と、複数のワード線ＷＬ１，ＷＬ２，・・・と、複数のビット線ＢＬ１，ＢＬ２，・・・とを備える。メモリセルアレイ１４は、マトリクス状に配置された複数のメモリセルＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２，・・・を含む。

プリデコーダ１１は、外部から入力されるアドレス信号をデコードすることで、ロウアドレス信号及びカラムアドレス信号を得る。

ロウデコーダ１３は、プリデコーダ１１からのロウアドレス信号をデコードしてメモリセルアレイ１４のロウ選択を行う。

カラムデコーダ１２は、プリデコーダ１１からのカラムアドレス信号をデコードしてメモリセルアレイ１４のカラム選択を行う。

出力回路１５はメモリセルアレイ１４から読み出されたデータを外部に出力する。

次に、メモリセルの内部構成について説明する。図２は、メモリセルの内部構成を示す回路図である。

メモリセルＭＣ１１，ＭＣ１２には、論理値“１”がプログラムされている。一方、メモリセルＭＣ１３，ＭＣ１４には、論理値“０”がプログラムされている。

具体的には、メモリセルＭＣ１１，ＭＣ１２は、ｎＭＯＳトランジスタＮ１，Ｎ２のドレインが、ビット線と電気的に切断されている。

メモリセルＭＣ１３，ＭＣ１４は、ｎＭＯＳトランジスタＮ３，Ｎ４のドレインが、ヴィア３１，４１を介してビット線と電気的に接続されている。

このようなコンタクトプログラムによって、ＲＯＭデータ（論理値“０”又は“１”）が決定される。

（第１実施形態）
次に、本発明の第１実施形態に係るＲＯＭ回路の構成例について説明する。図３は、本発明の第１実施形態に係るＲＯＭ回路の構成例を示す回路図である。

本発明の第１実施形態に係るＲＯＭ回路は、ワード線ＷＬと、ビット線ＢＬと、ロウデコーダ１３と、カラムデコーダ１２と、メモリセルＭＣと、カラムセレクタ３１と、センスアンプ３２と、ラッチ回路３３と、プリチャージトランジスタＰ４と、制御信号生成回路２１ａと、保持回路２２とを備える。

メモリセルＭＣは、ワード線ＷＬ及びビット線ＢＬに接続される。メモリセルＭＣは、ヴィアが形成されるか否かによって論理値“０”又は“１”をプログラムするためのコンタクトプログラム部２０と、ｎＭＯＳトランジスタＮ１とを備える。

ｎＭＯＳトランジスタＮ１は、ドレインがコンタクトプログラム部２０に接続され、ゲートがワード線ＷＬに接続され、ソースが接地される。

カラムセレクタ３１は、カラムデコーダ１２からの信号に応じてビット線ＢＬを選択する。

プリチャージトランジスタＰ４は、プリチャージ信号に応じて導通し、ビット線ＢＬをプリチャージする。プリチャージトランジスタＰ４としては、ｐチャネル型のＭＯＳトランジスタ（以下、「ｐＭＯＳトランジスタ」）が使用されている。

センスアンプ３２は、ビット線ＢＬの電位を検知し、検知した電位を増幅する。センスアンプ３２の出力信号は、ラッチ回路３３によってラッチされる。

制御信号生成回路２１ａは、第１ｐＭＯＳトランジスタＰ１と、ｎＭＯＳトランジスタＮ２とを備える。

第１ｐＭＯＳトランジスタＰ１は、ソースが電源ＶＤＤに接続され、導通時において、制御信号をドレインから出力する。

ｎＭＯＳトランジスタＮ２は、ゲートがワード線ＷＬに接続され、ソースが接地され、ロウデコーダ１３によってワード線ＷＬが選択されるタイミングで、第１ｐＭＯＳトランジスタＰ１を導通させる。

ここで、メモリセルＭＣ内のｎＭＯＳトランジスタＮ１のサイズと、制御信号生成回路２１ａ内のｎＭＯＳトランジスタＮ２のサイズとは略等しく設計されている。

保持回路２２は、インバータ２２と、第２ｐＭＯＳトランジスタＰ２と、第３ｐＭＯＳトランジスタＰ３とを備える。

インバータ２２は、ビット線ＢＬの電位を反転して出力する。

第２ｐＭＯＳトランジスタＰ２は、ソースが電源ＶＤＤに接続され、上記制御信号に応じて導通する。

第３ｐＭＯＳトランジスタＰ３は、インバータ２２の出力信号がゲートに入力され、ビット線ＢＬの電位がハイレベルの場合に、第２ｐＭＯＳトランジスタＰ２のドレイン電流をビット線ＢＬに供給する。

このようにして、ビット線ＢＬの電位がハイレベルの場合に、制御信号に応じた電流をビット線ＢＬに供給することで、ビット線ＢＬの電位がハイレベルに保持される。

ここで、第１ｐＭＯＳトランジスタＰ１及び第３ｐＭＯＳトランジスタＰ３のそれぞれサイズは、第２ｐＭＯＳトランジスタＰ２のサイズ以上になるように設計されている。このように設計することで、保持回路２２の駆動力を良好に保つことが可能となる。

以上詳細に説明したように、本発明の第１実施形態によれば、安定した読み出し動作を実現することで、チップ製造後における回路の再設計や、物理データの再設計を無くし、製品コストの増大を抑制することができる。

（第２実施形態）
本発明の第２実施形態に係るＲＯＭ回路の構成例について説明する。図４は、本発明の第２実施形態に係るＲＯＭ回路の構成例を示す回路図である。

本発明の第２実施形態に係るＲＯＭ回路は、制御信号生成回路２１ｂ内に複数の第１ｐＭＯＳトランジスタＰ１ａ，Ｐ１ｂ，Ｐ１ｃ，・・・が設けられている点で、上述した第１実施形態とは異なっている。各第１ｐＭＯＳトランジスタＰ１ａ，Ｐ１ｂ，Ｐ１ｃ，・・・は、同一サイズに設計されている。

このため、複数の第１ｐＭＯＳトランジスタＰ１ａ，Ｐ１ｂ，Ｐ１ｃ，・・・の接続個数を増加させると、制御信号の電流値が増加し、保持回路２２内の第２ｐＭＯＳトランジスタＰ２の導通度が低下するので、保持回路２２がビット線ＢＬに供給する電流量を低下させることができる。

したがって、本発明の第２実施形態によれば、制御信号の電流値を複数の第１ｐＭＯＳトランジスタＰ１ａ，Ｐ１ｂ，Ｐ１ｃ，・・・の接続個数で制御し、保持回路２２の駆動力を所定の値に設定することができる。

（第３実施形態）
本発明の第３実施形態に係るＲＯＭ回路の構成例について説明する。図５は、本発明の第３実施形態に係るＲＯＭ回路の構成例を示す回路図である。

本発明の第３実施形態に係るＲＯＭ回路は、制御信号生成回路２１ｃ内に複数の第１ｐＭＯＳトランジスタＰ１ａ，Ｐ１ｂ，Ｐ１ｃ，・・・が設けられている点で、上述した第２実施形態と同様の構成を有している。ただし、制御信号を伝達する信号配線ｎ１と、複数の第１ｐＭＯＳトランジスタＰ１ａ，Ｐ１ｂ，Ｐ１ｃ，・・・とが、コンタクトプログラム部２５ａ，２５ｂ，２５ｃ，２５ｄ，・・・によって結線される点が、上述した第２実施形態とは異なっている。

ここで、制御信号を伝達する信号配線ｎ１と複数の第１ｐＭＯＳトランジスタＰ１ａ，Ｐ１ｂ，Ｐ１ｃ，・・・とを結線する層と、メモリセルＭＣに記憶されるデータを決定する層とは、同一の層であることが好ましい。

この点について、図６を用いて説明する。図６は、メモリセルＭＣの断面図を示している。

図６において、ｐ-型の半導体基板５１上にｎ+型のドレイン領域５２ａ及びソース領域５２ｂが配置され、ドレイン領域５２ａ及びソース領域５２ｂを挟むようにして素子分離領域５３ａ，５３ｂが配置されている。ドレイン領域５２ａ及びソース領域５２ｂ間の上部には、ゲート酸化膜５３、ゲート電極５４が配置されている。

ドレイン領域５２ａとランド配線５６とはヴィア５５ａにより電気的に接続され、ゲート電極５４とワード線ＷＬとはヴィア５５ｂにより電気的に接続され、ソース領域５２ｂとグランド配線ＧＮＤとはヴィア５５ｃにより電気的に接続される。

更に、ランド配線５６とビット線ＢＬとがヴィア５８によって接続されることで、ビット線ＢＬとドレイン領域５２ａとが電気的に接続される。

このように、ビット線ＢＬとドレイン領域５２ａとを結線するか否か、すなわちメモリセルＭＣに論理値“１”をプログラムするか論理値“０”をプログラムするかは、ヴィア５８を設けるか否かによって決定可能である。

制御信号生成回路２１ｃ内の第１ｐＭＯＳトランジスタＰ１ａ，Ｐ１ｂ，Ｐ１ｃ，・・・と信号配線ｎ１とを結線するかについても、コンタクトプログラム部２５ａ，２５ｂ，２５ｃ，２５ｄ，・・・にヴィアを設けるか否かによって決定可能である。

したがって、本発明の第３実施形態によれば、制御信号を伝達する信号配線ｎ１と複数の第１ｐＭＯＳトランジスタＰ１ａ，Ｐ１ｂ，Ｐ１ｃ，・・・とを結線する層と、メモリセルＭＣに記憶されるデータを決定する層とを同一の層とすることによって、制御信号を伝達する信号配線ｎ１と複数の第１ｐＭＯＳトランジスタＰ１ａ，Ｐ１ｂ，Ｐ１ｃ，・・・とを結線する工程と、メモリセルＭＣに記憶されるデータを決定する工程とを同一工程とすることができるので、製造工程を複雑化することがない。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなる。

例えば、上述した実施形態においては、保持回路２２内のインバータの入力が、カラムセレクタ３１とセンスアンプ３２との間に接続される一例を説明したが、保持回路２２内のインバータの入力が、センスアンプ３２とラッチ回路３３との間に接続される構成でも良い。

このように本発明は、ここでは記載していない様々な実施形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。

本発明の実施形態に係る半導体記憶装置の概略レイアウトを示す図である。本発明の実施形態に係るメモリセルの構成例を示す回路図である。本発明の第１実施形態に係るＲＯＭ回路の構成例を示す回路図である。本発明の第２実施形態に係るＲＯＭ回路の構成例を示す回路図である。本発明の第３実施形態に係るＲＯＭ回路の構成例を示す回路図である。本発明の第３実施形態に係るＲＯＭ回路の構成例を説明するための断面図である。

符号の説明

１１…プリデコーダ
１２…カラムデコーダ
１３…ロウデコーダ
２１ａ，２１ｂ，２１ｃ…制御信号生成回路
２２…保持回路
ＭＣ…メモリセル
Ｎ１〜Ｎ４…ｎＭＯＳトランジスタ
Ｐ１，Ｐ１ａ，Ｐ１ｂ，Ｐ１ｃ，…第１ｐＭＯＳトランジスタ
Ｐ２…第２ｐＭＯＳトランジスタ
Ｐ３…第３ｐＭＯＳトランジスタ
ＷＬ…ワード線
ＢＬ…ビット線

Claims

ワード線と、ビット線と、前記ワード線に接続されたメモリセルと、前記ワード線及び前記ビット線をそれぞれ選択するロウデコーダ及びカラムデコーダとを具備する半導体記憶装置であって、
前記ロウデコーダによって前記ワード線が選択され、所定のレベルに立ち上がったタイミングで、制御信号を生成する制御信号生成回路と、
前記ビット線の電位を検知し、検知された電位が前記ビット線に非接続のメモリセルに対応するハイレベルの場合に前記制御信号に応じた電流を前記ビット線に供給することで、前記ビット線の電位をハイレベルに保持する保持回路と
を備えることを特徴とする半導体記憶装置。
前記制御信号生成回路は、
ソースが電源に接続され、導通時において、前記制御信号をドレインから出力する第１ｐＭＯＳトランジスタと、
ゲートが前記ワード線に接続され、ソースが接地され、前記ロウデコーダによって前記ワード線が選択されるタイミングで、前記第１ｐＭＯＳトランジスタを導通させるｎＭＯＳトランジスタと
を備え、
前記保持回路は、
ソースが電源に接続され、ゲートが前記１ｐＭＯＳトランジスタのドレインに接続され、前記制御信号に応じて導通する第２ｐＭＯＳトランジスタと、
前記ビット線の電位を反転した信号がゲートに入力され、前記ビット線の電位がハイレベルの場合に、前記第２ｐＭＯＳトランジスタのドレイン電流を前記ビット線に供給する第３ｐＭＯＳトランジスタと
を備え、
前記ｎＭＯＳトランジスタのサイズと、前記メモリセル内のｎＭＯＳトランジスタのサイズとが略一致することを特徴とする請求項１に記載の半導体記憶装置。
前記第１ｐＭＯＳトランジスタ及び前記第３ｐＭＯＳトランジスタのそれぞれサイズが、前記第２ｐＭＯＳトランジスタのサイズ以上であることを特徴とする請求項２に記載の半導体記憶装置。
前記第１ｐＭＯＳトランジスタが、複数個設けられることを特徴とする請求項２又は３に記載の半導体記憶装置。
前記制御信号を伝達する信号配線と複数の第１ｐＭＯＳトランジスタとを結線する層と、前記メモリセルに記憶されるデータを決定する層とが、同一の層であることを特徴とする請求項４に記載の半導体記憶装置。