半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
近年來，伴隨半導體記憶裝置之微細化，相鄰之位元線或字元線間之間隔變得非常狹窄。若位元線或字元線間之間隔變窄，則相鄰之位元線間之寄生電容或相鄰之字元線間之寄生電容變大。例如，若位元線間之寄生電容變大，則當雜訊進入至某條位元線時，有可能該雜訊亦會進入至相鄰位元線。
實施形態提供一種半導體記憶裝置，其能夠抑制由雜訊進入導致之資料讀取不良，並且能夠縮短資料檢測時間。 實施形態之半導體記憶裝置具備記憶胞陣列。複數條位元線連接於記憶胞陣列。複數條字元線連接於記憶胞陣列。第1電源電路產生要施加於自複數條位元線中選擇之選擇位元線之選擇位元線電壓。第2電源電路產生要施加於複數條位元線中未被選擇之非選擇位元線之非選擇位元線電壓。第3電源電路產生要施加於自複數條字元線中選擇之選擇字元線之選擇字元線電壓。第4電源電路產生要施加於複數條字元線中未被選擇之非選擇字元線之非選擇字元線電壓。第1解碼器將選擇位元線連接於第1電源電路，且將非選擇位元線連接於第2電源電路。第2解碼器將選擇字元線連接於第3電源電路，且將非選擇字元線連接於第4電源電路。電容元件連接於第2電源電路與第1解碼器之間的第1節點和第3電源電路與第2解碼器之間的第2節點之間。
以下，參照圖式對本發明之實施形態進行說明。本實施形態並不限定本發明。 (第1實施形態) 圖1係表示第1實施形態之半導體記憶裝置之構成例之方塊圖。半導體記憶裝置1例如可為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等揮發性記憶體、NAND(Not AND，反及)型EEPROM(Electrically Erasable and Programmable Read-Only-Memory，電子可抹除可程式化唯讀記憶體)、ReRAM(Resistive RAM，電阻式隨機存取記憶體)、MRAM(Magnetoresistive RAM，磁阻式隨機存取記憶體)等非揮發性記憶體。又，半導體記憶裝置1例如可為1個記憶體晶片，亦可為包含複數個記憶體晶片之如DIMM(Dual Inline Memory Module，雙行記憶體模組)之模組。 圖1所示之半導體記憶裝置1例如作為1個記憶體晶片而構成。以下，將半導體記憶裝置1稱為記憶體晶片1。記憶體晶片1具備記憶胞陣列MCA、行解碼器CD、列解碼器RD、讀出放大器SA、讀寫緩衝器RWB及周邊電路PC。 記憶胞陣列MCA例如具備呈矩陣狀二維配置之複數個記憶胞MC。記憶胞MC例如係ReRAM等電阻變化型記憶體。記憶胞MC例如配置於位元線BL與字元線WL之交點。即，記憶胞陣列MCA係所謂交叉點型記憶胞陣列。當自半導體基板之上方或側方觀察時，位元線BL與字元線WL大致正交。複數條位元線BL連接於記憶胞陣列MCA之各個記憶胞MC之一端。複數條字元線WL連接於記憶胞陣列MCA之各個記憶胞MC之閘極端子。記憶胞陣列MCA於1晶片內被分割成複數個記憶體組BNK，且針對各記憶體組BNK設置有讀出放大器SA、資料鎖存器DL、位址鎖存器AL等。 讀出放大器SA例如經由位元線BL而連接於記憶胞MC，且經由位元線BL將寫入電壓或讀取電壓施加至記憶胞MC。讀出放大器SA藉由對記憶胞MC施加寫入電壓而將資料寫入至記憶胞MC，或者藉由對記憶胞MC施加讀取電壓而自記憶胞MC讀取資料。 讀寫緩衝器RWB將由讀出放大器SA檢測出之資料或位址按頁暫時保存，或者將要寫入至記憶胞陣列MCA中之資料或位址按頁暫時保存。 列解碼器RD及行解碼器CD根據記憶體組位址或頁位址而對記憶胞陣列MCA進行存取，對字元線WL或位元線BL施加寫入電壓或讀取電壓。列解碼器RD對自複數條字元線WL中選擇之選擇字元線施加寫入電壓或讀取電壓。行解碼器CD將自複數條位元線BL中選擇之選擇位元線連接於讀出放大器SA。讀出放大器SA對選擇位元線施加寫入電壓或讀取電壓。藉此，記憶體晶片1能夠對記憶胞MC中所需之記憶胞MC寫入資料，或者自所需之記憶胞MC讀取資料。 周邊電路PC具備例如電壓產生電路、讀寫引擎、位址控制器、指令控制器、輸入輸出電路等(未圖示)。電壓產生電路GEN產生資料讀取動作及資料寫入動作所必要之字元線WL之電壓或位元線BL之電壓。電壓產生電路GEN之更詳細之構成示於圖2中。讀寫引擎以按照指令及位址將資料寫入至記憶體組BNK內所需之記憶胞MC之方式控制行解碼器CD及列解碼器RD，或者按照指令及位址自記憶體組BNK內所需之記憶胞MC中讀取資料。讀寫引擎將讀取資料傳送至輸入輸出電路之DQ緩衝器。位址控制器接收列位址及行位址等，並將該等位址解碼。指令控制器接收表示資料讀取動作、資料寫入動作等各種動作之指令，並將該等指令傳送至讀寫引擎。輸入輸出電路(IO)自CA端子CA擷取指令及位址，並將指令傳送至指令控制器，將位址傳送至位址控制器。指令可為指示寫入動作之寫入指令，或可為指示讀取動作之讀取指令。位址可為表示記憶胞陣列MCA之任一記憶體組BNK之記憶體組位址、以及表示記憶體組BNK內之讀取或寫入對象之頁或記憶胞MC之位址。又，輸入輸出電路自DQ端子擷取寫入資料，並將寫入資料傳送至讀寫緩衝器RWB。或者，輸入輸出電路接收保存於資料鎖存器DL中之讀取資料，並將該讀取資料自DQ端子輸出。 於記憶體晶片1之外部，亦可設置控制複數個記憶體晶片1整體之記憶體控制器(未圖示)。 圖2係表示記憶體組BNK、行解碼器CD及列解碼器RD之更詳細之構成例之方塊圖。記憶體組BNK構成記憶胞陣列MCA，但進而包含與多工器MUX_BL1_1〜MUX_BLm_n、MUX_WL1_1〜MUX_WLm_n對應而細分化之複數個記憶胞陣列。以下，將該細分化之記憶胞陣列稱為MCA。 記憶體晶片1具備：記憶胞陣列MCA、作為行解碼器CD之多工器MUX_BL1_1〜MUX_BLm_n、MUX_BL0、作為列解碼器RD之多工器MUX_WL1_1〜MUX_WLm_n、MUX_WL0、位元線通路P_BL_sel、P_BL_unsel、字元線通路P_WL_sel、P_WL_unsel、選擇BL電壓產生電路GEN_BL_sel、非選擇BL電壓產生電路GEN_BL_unsel、選擇WL電壓產生電路GEN_WL_sel、非選擇WL電壓產生電路GEN_WL_unsel以及電容元件CAP。 作為第1解碼器之行解碼器CD包含多工器MUX_BL1_1〜MUX_BLm_n、MUX_BL0。多工器MUX_BL1_1〜MUX_BLm_n分別對應於記憶胞陣列MCA而設置，且連接於各記憶胞陣列MCA之複數條位元線BL。再者，m、n分別為1以上之整數。多工器MUX_BL1_1〜MUX_BLm_n將自對應之記憶胞陣列MCA之位元線BL中選擇之1條選擇位元線BL_sel連接於選擇位元線通路P_BL_sel，並施加選擇位元線電壓VREAD。多工器MUX_BL1_1〜MUX_BLm_n將選擇位元線BL_sel以外之非選擇位元線BL_unsel連接於非選擇位元線通路P_BL_unsel，並施加非選擇位元線電壓VUB。或者，多工器MUX_BL1_1〜MUX_BLm_n將非選擇位元線BL_unsel設為浮動狀態，不施加電壓。雖未圖示，但例如多工器MUX_BL1_1〜MUX_BLm_n使用MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半場效電晶體)等開關元件而構成。 多工器MUX_BL0連接於選擇BL電壓產生電路GEN_BL_sel與複數條位元線通路之間以及非選擇BL電壓產生電路GEN_BL_unsel與複數條位元線通路之間。多工器MUX_BL0將複數條位元線通路中所選擇之1條位元線通路作為選擇位元線通路P_BL_sel而連接於選擇BL電壓產生電路GEN_BL_sel。另一方面，多工器MUX_BL0將複數條位元線通路中之非選擇位元線通路作為P_BL_unsel而連接於非選擇BL電壓產生電路GEN_BL_unsel。 位元線通路P_BL_sel、P_BL_unsel係連接於多工器MUX_BL1_1〜MUX_BLm_n與多工器MUX_BL0之間之配線路徑。位元線通路例如設置32條或64條等。如上所述，多工器MUX_BL0選擇複數條位元線通路中之1條，並將該選擇位元線通路P_BL_sel連接於選擇BL電壓產生電路GEN_BL_sel。選擇位元線通路P_BL_sel傳輸選擇位元線電壓VREAD。另一方面，多工器MUX_BL0將複數條位元線通路中之非選擇之位元線通路P_BL_unsel連接於非選擇BL電壓產生電路GEN_BL_unsel。位元線通路P_BL_unsel傳輸非選擇位元線電壓VUB。 作為第1電源電路之選擇BL電壓產生電路GEN_BL_sel自外部電源產生要施加至選擇位元線BL_sel之選擇位元線電壓VREAD。選擇位元線電壓VREAD係高位準電壓，例如為數伏(V)。選擇位元線通路P_BL_sel將選擇位元線電壓VREAD自多工器MUX_BL0傳輸至多工器MUX_BL1_1〜MUX_BLm_n。作為第1解碼器之多工器MUX_BL1_1〜MUX_BLm_n、MUX_BL0將複數條位元線BL中之選擇位元線BL_sel經由選擇位元線通路P_BL_sel而電性連接於選擇BL電壓產生電路GEN_BL_sel，並對選擇位元線BL_sel選擇性地施加選擇位元線電壓VREAD。 作為第2電源電路之非選擇BL電壓產生電路GEN_BL_unsel自外部電源產生要施加至非選擇位元線BL_unsel之非選擇位元線電壓VUB。非選擇位元線電壓VUB係選擇位元線電壓VREAD與選擇字元線電壓VLOW之間之電壓，例如為VREAD/2。非選擇位元線通路P_BL_unsel將非選擇位元線電壓VUB自多工器MUX_BL0傳輸至多工器MUX_BL1_1〜MUX_BLm_n。作為第1解碼器之多工器MUX_BL0、MUX_BL1_1〜MUX_BLm_n將非選擇位元線BL_unsel經由非選擇位元線通路P_BL_unsel而電性連接於非選擇BL電壓產生電路GEN_BL_unsel，並對非選擇位元線BL_unsel選擇性地施加非選擇位元線電壓VUB。或者，多工器MUX_BL0、MUX_BL1_1〜MUX_BLm_n不對非選擇位元線BL_unsel施加電壓。 作為第2解碼器之列解碼器RD包含多工器MUX_WL1_1〜MUX_WLm_n、MUX_WL0。多工器MUX_WL1_1〜MUX_WLm_n分別對應於記憶胞陣列MCA而設置，且連接於各記憶胞陣列MCA之複數條字元線WL。多工器MUX_WL1_1〜MUX_WLm_n將自對應之記憶胞陣列MCA之字元線WL中選擇之1條選擇字元線WL_sel連接於字元線通路P_WL_sel，並施加選擇字元線電壓VLOW。多工器MUX_WL1_1〜MUX_WLm_n將選擇字元線WL_sel以外之其他非選擇字元線WL_unsel連接於字元線通路P_WL_unsel，並施加非選擇字元線電壓VUX。雖未圖示，但例如多工器MUX_WL1_1〜MUX_WLm_n使用MOSFET等開關元件而構成。 多工器MUX_WL0連接於選擇WL電壓產生電路GEN_WL_sel與複數條字元線通路之間、以及非選擇WL電壓產生電路GEN_WL_unsel與複數條字元線通路之間。多工器MUX_WL0將複數條字元線通路中經選擇之1條字元線通路作為P_WL_sel而連接於選擇WL電壓產生電路GEN_WL_sel。另一方面，多工器MUX_WL0將複數條字元線通路中之非選擇之字元線通路作為P_WL_unsel而連接於非選擇WL電壓產生電路GEN_WL_unsel。 字元線通路P_WL_sel、P_WL_unsel係連接於多工器MUX_WL1_1〜MUX_WLm_n與多工器MUX_WL0之間之配線路徑。字元線通路例如設置有32條或64條等。如上所述，多工器MUX_WL0選擇複數條字元線通路中之1條，且將該選擇字元線通路P_WL_sel連接於選擇WL電壓產生電路GEN_WL_sel。字元線通路P_WL_sel傳輸選擇字元線電壓VLOW。另一方面，多工器MUX_WL0將複數條字元線通路中之非選擇字元線通路P_WL_unsel連接於非選擇WL電壓產生電路GEN_WL_unsel。字元線通路P_WL_unsel傳輸非選擇字元線電壓VUX。 作為第3電源電路之選擇WL電壓產生電路GEN_WL_sel自外部電源產生要施加於選擇字元線WL_sel之選擇字元線電壓VLOW。選擇字元線電壓VLOW係低位準電壓，例如為接地電壓(0 V)。字元線通路P_WL_sel將選擇字元線電壓VLOW自多工器MUX_WL0向多工器MUX_WL1_1〜MUX_WLm_n傳輸。作為第2解碼器之多工器MUX_WL1_1〜MUX_WLm_n、MUX_WL0將複數條字元線WL中之選擇字元線WL_sel經由選擇位元線通路P_WL_sel而電性連接於選擇WL電壓產生電路GEN_WL_sel，且對選擇字元線WL_sel選擇性地施加選擇字元線電壓VLOW。 作為第4電源電路之非選擇WL電壓產生電路GEN_WL_unsel自外部電源產生要施加於非選擇字元線WL_unsel之非選擇字元線電壓VUX。非選擇字元線電壓VUX係選擇位元線電壓VREAD與選擇字元線電壓VLOW之間之電壓，例如為VREAD/2。非選擇字元線電壓VUX較佳為與非選擇位元線電壓VUB大致相等。然而，非選擇字元線電壓VUX亦可與非選擇位元線電壓VUB不同。非選擇字元線通路P_WL_unsel將非選擇字元線電壓VUX自多工器MUX_WL0傳輸至多工器MUX_WL1_1〜MUX_WLm_n。作為第2解碼器之多工器MUX_WL1_1〜MUX_WLm_n將非選擇字元線WL_unsel經由非選擇字元線通路P_WL_unsel而電性連接於非選擇WL電壓產生電路GEN_WL_unsel，且對非選擇字元線WL_unsel選擇性地施加非選擇字元線電壓VUX。 如此，對連接於選擇位元線BL_sel與選擇字元線WL_sel之選擇記憶胞MC_sel施加選擇位元線電壓VREAD與選擇字元線電壓VLOW之電壓差。藉此，自選擇記憶胞MC_sel讀取資料，或者將資料寫入選擇記憶胞MC_sel。再者，於本實施形態中，為了解決資料讀取動作之課題而著眼於資料讀取動作進行說明。因此，要施加於選擇位元線BL_sel之選擇位元線電壓VREAD係資料讀取用電壓。 進而，電容元件CAP連接於第1節點N1與第2節點N2之間。第1節點N1位於作為第2電源電路之非選擇BL電壓產生電路GEN_BL_unsel與作為第1解碼器之多工器MUX_BL0之間之連接配線上，可為該連接配線上之任意位置。第2節點N2位於作為第3電源電路之選擇WL電壓產生電路GEN_WL_sel與作為第2解碼器之多工器MUX_WL0之間之連接配線上，可為該連接配線上之任意位置。電容元件CAP可配置於圖1之解碼器CD、RC內，或者亦可配置於周邊電路PC內。 電容元件CAP例如亦可為MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電容器、多晶矽電容器、金屬電容器之任一種。進而，電容元件CAP亦可為非選擇位元線通路P_BL_unsel與選擇字元線通路P_WL_sel之間之寄生電容。 又，將電容元件CAP之電容設為Ccap，將選擇字元線WL_sel之電容設為CWL_sel。又，將選擇位元線BL_sel與和其相鄰之非選擇位元線BL_unsel之間之電容設為CBL_sel_unsel，將選擇位元線BL_sel之電容設為CBL_sel。於此情形時，電容Ccap與電容CWL_sel之比(Ccap/CW_sel)和電容CBL_sel_unsel與電容CBL_sel之比(CBL_sel_unsel/CBL_sel)大致相等。 Ccap/CWL_sel＝CBL_sel_unsel/CBL_sel (式1) 將電容元件CAP之電容Ccap設定成滿足式1。例如，若CBL_sel_unsel/CBL_se1＝1/10，則將Ccap設定成為CWL_sel的十分之一。電容Ccap例如於半導體晶片之預處理步驟後之檢查時藉由微調而最佳化。 藉由滿足式1，而於雜訊電壓傳輸至非選擇位元線BL_unsel時，將該雜訊電壓作為與選擇位元線BL_sel及選擇字元線WL_sel大致相等之電壓而傳輸。 接下來，對本實施形態之記憶體晶片1之資料讀取動作進行說明。 例如，圖2之位於最上段之複數個記憶胞陣列MCA係選擇記憶胞陣列MCA_sel。於各選擇記憶胞陣列MCA_sel內，連接於選擇位元線BL_sel與選擇字元線WL_sel之記憶胞MC成為選擇記憶胞MC_sel。 多工器MUX_BL0將複數條位元線通路中之1條設為選擇位元線通路P_BL_sel，除此以外則設為非選擇位元線通路P_BL_unsel。多工器MUX_WL0將複數條字元線通路中之1條設為選擇字元線通路P_WL_sel，除此以外則設為非選擇字元線通路P_WL_unsel。 多工器MUX_BL1_1〜MUX_BL1_n將選擇位元線BL_sel選擇性地連接於選擇位元線通路P_BL_sel，並將選擇位元線電壓VREAD傳輸至選擇位元線BL_sel。多工器MUX_WL1_1〜MUX_WL1_n將選擇字元線WL_sel選擇性地連接於選擇字元線通路P_WL_sel，並將選擇字元線電壓VLOW傳輸至選擇字元線WL_sel。藉此，對選擇記憶胞MC_sel施加選擇位元線電壓VREAD與選擇字元線電壓VLOW之電壓差(例如數伏)。此時，讀出放大器SA檢測儲存於選擇記憶胞MC_sel中之資料之邏輯。 於選擇記憶胞陣列MCA_sel中，連接於選擇位元線BL_sel與非選擇字元線WL_unsel之記憶胞MC以及連接於非選擇位元線BL_unsel與選擇字元線WL_sel之記憶胞MC為非選擇狀態，但由於被施加了某種程度之電壓差，故而成為半選擇記憶胞MC_semiunsel。多工器MUX_BL1_1〜MUX_BL1_n將非選擇位元線BL_unsel選擇性地連接於非選擇位元線通路P_BL_unse，並將非選擇位元線電壓VUB傳輸至非選擇位元線BL_unsel。多工器MUX_WL1_1〜MUX_WL1_n將非選擇字元線WL_unsel選擇性地連接於非選擇字元線通路P_WL_unsel，並將非選擇字元線電壓VUX傳輸至非選擇字元線WL_unsel。藉此，對選擇記憶胞陣列MCA_sel內之半選擇記憶胞陣列MCA_semiunsel，施加非選擇位元線電壓VUB與選擇字元線電壓VLOW之電壓差(例如VREAD/2)，或者施加選擇位元線電壓VREAD與非選擇字元線電壓VUX之電壓差(例如VREAD/2)。 於選擇記憶胞陣列MCA_sel中，連接於非選擇位元線BL_unsel與非選擇字元線WL_unsel之記憶胞MC成為非選擇記憶胞MC_unsel。對非選擇記憶胞陣列MCA_unsel施加非選擇位元線電壓VUB與非選擇字元線電壓VUX之電壓差。再者，於非選擇位元線電壓VUB與非選擇字元線電壓VUX之電壓差約為0 V之情形時，基本不存在流經非選擇記憶胞MC_unsel之電流，從而能夠抑制無用之消耗電流。另一方面，非選擇位元線電壓VUB與非選擇字元線電壓VUX之電壓差亦可以某種程度產生作為絕對值。其原因在於，在此情形時，能夠將要施加至半選擇記憶胞MC_semiunsel之電壓差抑制為VRED/2以下。 圖2之最上段以外之記憶胞陣列MCA成為非選擇記憶胞陣列MCA_unsel。於非選擇記憶胞陣列MCA_unsel中，全部記憶胞MC成為浮動狀態。多工器MUX_BL2_1〜MUX_BL2_n、MUX_BL3_1〜MUX_BL3_n、MUX_BL4_1〜MUX_BL4_n、…MUX_BLm_1〜MUX_BLm_n並未將非選擇記憶胞陣列MCA_unsel之全部位元線BL連接於位元線通路。多工器MUX_WL2_1〜MUX_WL2_n、MUX_WL3_1〜MUX_WL3_n、MUX_WL4_1〜MUX_WL4_n、…MUX_WLm_1〜MUX_WLm_n並未將非選擇記憶胞陣列MCA_unsel之全部字元線WL連接於字元線通路。藉此，該等非選擇記憶胞MC_unsel成為電性浮動狀態。然而，於結束讀取動作或寫入動作時，非選擇記憶胞陣列MCA_unsel內之位元線BL及字元線WL全部回至非選擇狀態後設為浮動狀態。因此，非選擇記憶胞陣列MCA_unsel內之位元線BL及字元線WL全部成為接近VUB或VUX之電位狀態。 再者，能夠藉由變更要輸入至多工器MUX_BL1_1〜MUX_BLm_n、MUX_WL1_1〜MUX_WLm_n之位址而選擇不同之記憶胞MC、不同之記憶胞陣列MCA、不同之記憶體組BNK。 圖3係表示資料讀取動作中之選擇記憶胞、電容元件及其周邊之等效電路圖。 選擇記憶胞MC_sel連接於選擇位元線BL_sel與選擇字元線WL_sel之間。於選擇位元線BL_sel施加有選擇位元線電壓VREAD作為胞電壓Vcell。於非選擇位元線BL_unsel施加有非選擇位元線電壓VUB。於選擇字元線WL_sel施加有選擇字元線電壓VLOW。 選擇位元線BL_sel與和其相鄰之非選擇位元線BL_unsel之間之寄生電容係CBL_sel_unsel。選擇位元線BL_sel整體之電容係CBL_sel。電容CBL_sel包含選擇位元線BL_sel本身之配線電容、選擇位元線BL_sel與其他相鄰之配線或基礎配線(未圖示)之寄生電容等。 選擇字元線WL_sel整體之電容係CWL_sel。電容CWL_sel包含選擇字元線WL_sel本身之配線電容、選擇字元線WL_sel與其他相鄰之配線或基礎配線(未圖示)之寄生電容等。 電容元件CAP連接於非選擇位元線BL_unsel與選擇字元線WL_sel之間。如上所述，電容元件CAP之電容Ccap設定為滿足式1。 此處，假定雜訊1進入至非選擇位元線BL_unsel。雜訊1例如係藉由其他記憶體組BNK之動作或周邊電路PC之動作等而產生之電壓。雜訊1係自非選擇位元線BL_unsel經由寄生電容CBL_sel_unsel而傳輸至選擇位元線BL_sel。若將雜訊1之大小設為Vnoise1，則雜訊1以大致(CBL_sel_unsel/CBL_sel)×Vnoise1之大小傳輸至選擇位元線BL_sel。將傳輸至選擇位元線BL_sel之雜訊設為雜訊2。即，雜訊2之大小成為大致(CBL_sel_unsel/CBL_sel)×Vnoise1。 另一方面，根據本實施形態，電容元件CAP連接於非選擇位元線BL_unsel與選擇字元線WL_sel之間。因此，雜訊1自非選擇位元線BL_unsel經由電容元件CAP亦傳輸至選擇字元線WL_sel。此時，雜訊1以大致(Ccap/CWL_sel)×Vnoisel之大小傳輸至選擇位元線BL_sel。將傳輸至選擇字元線WL_sel之雜訊設為雜訊3。即，雜訊3之大小成為大致(Ccap/CWL_sel)×Vnoise1。 若將電容元件CAP設定為滿足式1，則雜訊2之大小(CBL_sel_unsel/CBL_sel)×Vnoise1與雜訊3之大小(Ccap/CWL_sel)×Vnoise1大致相等。即，大致相等之雜訊傳輸至選擇位元線BL_sel與選擇字元線WL_sel。又，雜訊2及雜訊3係自同一雜訊1產生之雜訊，故而大致同時被傳輸至選擇位元線BL_sel及選擇字元線WL_sel。藉此，大致相等大小之雜訊2及雜訊3大致同時被施加至選擇位元線BL_sel與選擇字元線WL_sel，故而雜訊2與雜訊3於選擇記憶胞MC_sel中被消除。即，要施加至選擇記憶胞MC_sel之電壓不依存於雜訊1，而成為選擇位元線電壓VREAD或讀取資料之電壓。 例如，圖4(a)係表示於本實施形態之記憶體晶片1之資料讀取動作中要施加至選擇記憶胞MC_sel之胞電壓Vcell與時間之關係的曲線圖。如圖4(a)所示，本實施形態之記憶體晶片1中，即便雜訊1進入至非選擇位元線BL_unsel，要施加至選擇記憶胞MC_sel之胞電壓Vcell中亦基本不包含雜訊成分。其原因在於，雜訊2與雜訊3大致同時被傳輸至選擇位元線BL_sel與選擇字元線WL_sel，於選擇記憶胞MC_sel中被消除。 於假設未設置圖3之電容元件CAP之情形時，雜訊2被傳輸至選擇位元線BL_sel，但雜訊3不被傳輸至選擇字元線WL_sel。圖4(b)係表示無電容元件CAP之記憶體晶片之胞電壓Vcell與時間之關係之曲線圖。由於雜訊3未被傳輸至選擇字元線WL_sel，故而僅選擇位元線BL_sel上升與雜訊2相當之程度，而選擇字元線WL_sel則維持為選擇字元線電壓VLOW。因此，如圖4(b)所示，雜訊2未被消除，而直接被施加於胞電壓Vcell。讀出放大器SA於產生雜訊2之雜訊期間Tnoise中，無法準確地讀取資料。因此，於雜訊期間Tnoise之期間，讀出放大器SA必須待機。例如，雜訊期間Tnoise為數100 ns〜2 ms。另一方面，讀出放大器SA檢測資料之讀出期間為300 ns〜400 ns。如此，雜訊期間Tnoise係與讀出期間相稱之期間或其以上之期間。因此，於未設置電容元件CAP之情形時，資料檢測時間變長。 相對於此，根據本實施形態，電容元件CAP將大致相等之雜訊2、雜訊3分別大致同時傳輸至選擇位元線BL_sel、選擇字元線WL_sel，於選擇記憶胞MC_sel中消除雜訊2及雜訊3。藉此，即便雜訊1進入非選擇位元線BL_unsel，讀出放大器SA亦能夠準確地檢測選擇記憶胞MC__sel之資料，並且能夠縮短資料檢測時間。 再者，雜訊2與雜訊3之電壓較佳為相等，但亦可某種程度地不同。即，即便式1不成立，只要雜訊2因雜訊3而受到某種程度之抑制即可。於此情形時，只要雜訊2變得足夠小，讀出放大器SA便能夠準確地檢測選擇記憶胞MC_sel之資料，並且能夠縮短資料檢測時間。 (變化例) 電容元件CAP亦可為第1節點N1與第2節點N2之間之寄生電容。於此情形時，節點N1之配線(非選擇BL電壓產生電路GEN_BL_unsel與多工器MUX_BL0之間之配線)與第2節點N2之配線(選擇WL電壓產生電路GEN_WL_sel與多工器MUX_WL0之間之配線)只要設置成隔開特定間隔以特定距離大致平行地延伸即可。上述特定間隔及上述特定距離會因層間絕緣膜之材質、第1節點N1之配線或第2節點N2之配線之材質、電容Ccap之大小等而不同，故而無法一概指定。由於電容元件CAP係第1節點N1與第2節點N2之間之寄生電容，故而能夠省略電容元件CAP之配置面積。因此，有助於記憶體晶片1之小型化。 (第2實施形態) 圖5係表示第2實施形態之記憶體組BNK、行解碼器CD及列解碼器RD之更詳細之構成例之方塊圖。 於第1實施形態中，電容元件CAP連接於第1節點N1與第2節點N2之間。相對於此，於第2實施形態中，電容元件CAP連接於第3節點N3與第4節點N4之間。第3節點N3位於作為第1電源電路之選擇BL電壓產生電路GEN_BL_sel與作為第1解碼器之多工器MUX_BL0之間之連接配線，可為該連接配線上之任意位置。第4節點N4位於作為第4電源電路之非選擇WL電壓產生電路GEN_WL_unsel與作為第2解碼器之多工器MUX_WL0之間之連接配線，可為該連接配線上之任意位置。第2實施形態之其他構成可與第1實施形態之對應構成相同。又，第2實施形態之資料讀取動作可與第1實施形態之資料讀取動作相同。 藉此，即便於相鄰字元線WL間之寄生電容較大之情形時，當雜訊進入至與選擇字元線WL_sel相鄰之非選擇字元線WL_unsel時，該雜訊亦會大致同時被傳輸至選擇字元線WL_sel與選擇位元線BL_sel。其結果為，於選擇記憶胞MC_sel中，雜訊被消除。即，於第2實施形態中，即便於雜訊進入至非選擇字元線WL_unsel側之情形時，讀出放大器SA亦能夠準確地檢測選擇記憶胞MC_sel之資料，並且能夠縮短資料檢測時間。 又，將電容元件CAP之電容設為Ccap，將選擇位元線BL_sel之電容設為CBL_sel。又，將選擇字元線WL_sel與和其相鄰之非選擇字元線WL_unsel之間之電容設為CWL_sel_unsel，將選擇字元線WL_sel之電容設為CWL_sel。於此情形時，電容Ccap與電容CBL_sel之比(Ccap/CBL_sel)和電容CWL_sel_unsel與電容CWL_sel之比(CWL_sel_unsel/CWL_sel)大致相等。 Ccap/CBL_sel＝CWL_sel_unsel/CWL_sel (式2) 將電容元件CAP之電容Ccap設定成滿足式2。藉此，即便雜訊進入至非選擇字元線WL_unsel，亦會有大致相等之雜訊被傳輸至選擇位元線BL_sel與選擇字元線WL_sel。藉此，大致相等大小之雜訊大致同時被施加至選擇位元線BL_sel與選擇字元線WL_sel。因此，第2實施形態亦能夠獲得與第1實施形態相同之效果。 進而，亦可將第1實施形態及第2實施形態組合。即，亦可於節點N1與節點N2之間以及節點N3與節點N4之間之各者設置電容元件CAP。圖6係表示將第1實施形態及第2實施形態組合而成之實施形態之圖。藉此，即便雜訊進入至非選擇位元線BL_unsel及非選擇字元線WL_unsel之兩者，亦能夠消除該等雜訊。即，圖6所示之實施形態能夠獲得第1實施形態與第2實施形態兩者之效果。 (第3實施形態) 圖7係表示第3實施形態之記憶體晶片之構成例之方塊圖。記憶體晶片1進而具備雜訊產生部100，該雜訊產生部100連接於作為第2電源電壓之非選擇BL電壓產生電路GEN_BL_unsel，且將雜訊電壓施加至非選擇位元線BL_unsel。第3實施形態之其他構成可與第1實施形態之對應構成相同。 於半導體晶片之製程(前步驟)結束之階段進行試驗，於該試驗時使用雜訊產生部100。於試驗中，雜訊產生部100將雜訊施加至非選擇位元線BL_unsel或非選擇字元線WL_unsel。 例如，如第1實施形態般於第1節點N1與第2節點N2之間設置有電容元件CAP之情形時，於資料讀取動作之測試中，雜訊產生部100對非選擇位元線BL_unsel施加雜訊。此時，以讀出放大器SA之資料檢測時間變得極短之方式進行電容元件CAP之微調。藉此，能夠使電容元件CAP最佳化。 又，例如，如第2實施形態般於第3節點N3與第4節點N4之間設置有電容元件CAP之情形時，於資料讀取動作之測試中，雜訊產生部100對非選擇字元線WL_unsel施加雜訊。此時，以讀出放大器SA之資料檢測時間變得極短之方式進行電容元件CAP之微調。藉此，能夠使電容元件CAP最佳化。 其後，半導體晶片被切割，單片化成記憶體晶片1。記憶體晶片1於安裝基板上積層、封裝。藉此，完成半導體記憶裝置。 根據第3實施形態，於半導體晶片之預處理步驟之階段，能夠使電容元件CAP之電容Ccap大致最佳。又，第3實施形態亦能夠獲得第1或第2實施形態之效果。 對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並未意欲限定發明之範圍。該等實施形態能夠以其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍及主旨中，同樣地包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案] 本申請案享有以日本專利申請案2017-164763號(申請日：2017年8月29日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請而包含基礎申請案之全部內容。
1 記憶體晶片 100 雜訊產生部 BL 位元線 BL_sel 選擇位元線 BL_unsel 非選擇位元線 BNK 記憶體組 CAP 電容元件 CBL_sel 電容 CBL_sel_unsel 電容 CD 行解碼器 CWL_sel 電容 GEN 電壓產生電路 GEN_BL_sel 選擇BL電壓產生電路 GEN_BL_unsel 非選擇BL電壓產生電路 GEN_WL_sel 選擇WL電壓產生電路 GEN_WL_unsel 非選擇WL電壓產生電路 MC 記憶胞 MC_sel 選擇記憶胞 MC_semiunsel 半選擇記憶胞 MC_unsel 非選擇記憶胞 MCA 記憶胞陣列 MCA_sel 選擇記憶胞陣列 MCA_unsel 非選擇記憶胞陣列 MUX_BL0 多工器 MUX_BL1_1〜MUX_BLm_n 多工器 MUX_WL0 多工器 MUX_WL1_1～MUX_WLm_n 多工器 N1 第1節點 N2 第2節點 N3 第3節點 N4 第4節點 P_BL_sel 選擇位元線通路 P_BL_unsel 非選擇位元線通路 PC 周邊電路 P_WL_sel 選擇字元線通路 P_WL_unsel 非選擇字元線通路 RD 列解碼器 RWB 讀寫緩衝器 SA 讀出放大器 Vcell 胞電壓 VLOW 選擇字元線電壓 VREAD 選擇位元線電壓 VUB 非選擇位元線電壓 VUX 非選擇字元線電壓 WL 字元線 WL_sel 選擇字元線 WL_unsel 非選擇字元線
圖1係表示第1實施形態之半導體記憶裝置之構成例之方塊圖。 圖2係表示記憶體組BNK、行解碼器及列解碼器之更詳細之構成例之方塊圖。 圖3係表示資料讀取動作中之選擇記憶胞、電容元件及其周邊之等效電路圖。 圖4(a)及(b)係表示於資料讀取動作中要施加至選擇記憶胞之胞電壓與時間之關係之曲線圖。 圖5係表示第2實施形態之記憶體組BNK、行解碼器CD及列解碼器RD之更詳細之構成例之方塊圖。 圖6係表示將第1實施形態及第2實施形態組合而成之實施形態之圖。 圖7係表示第3實施形態之記憶體晶片之構成例之方塊圖。