TWI650767B - 半導體記憶裝置 - Google Patents

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Abstract

半導體記憶裝置具備記憶胞陣列、複數條位元線、及複數條字元線。解碼器具有第1多工器及第2多工器。第1多工器具有第1n型電晶體、及第1p型電晶體。第1n型電晶體係連接於第1位元線，可將用以寫入第1邏輯之第1電壓或不用於寫入資料之非選擇電壓施加於第1位元線。第1p型電晶體係連接於第1位元線，可將用以寫入第2邏輯之第2電壓或非選擇電壓施加於第1位元線。第2多工器係連接於第1多工器與感測放大器之間，將第1電壓或非選擇電壓向第1n型電晶體傳輸，且將第2電壓或非選擇電壓向第1p型電晶體傳輸。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
近年來，伴隨半導體記憶裝置之微細化，相鄰位元線間之間隔變得極窄。若位元線間之間隔變窄，則必須使選擇位元線之解碼器之配置面積亦隨之變小。故而，解碼器中，期待亦使將位元線選擇性地連接於感測放大器之多工器之配置面積變小。
實施形態係提供一種設置於位元線與感測放大器之間且具備配置面積較小之多工器之半導體記憶裝置。 本實施形態之半導體記憶裝置具備記憶胞陣列。複數條位元線係連接於記憶胞陣列。複數條字元線係連接於記憶胞陣列。感測放大器係經由複數條位元線，從記憶胞陣列之記憶胞中將資料讀出，或者將資料寫入該記憶胞。解碼器將從複數條位元線之中選擇之第1位元線連接於感測放大器。解碼器具備第1多工器、及第2多工器。第1多工器具有第1n型電晶體、及第1p型電晶體。第1n型電晶體係連接於複數條位元線中之第1位元線，可將用以寫入第1邏輯之第1電壓或不用於寫入資料之非選擇電壓施加於第1位元線。第1p型電晶體係連接於第1位元線，可將用以寫入第2邏輯之第2電壓或非選擇電壓施加於第1位元線。第2多工器係連接於第1多工器與感測放大器之間，將第1電壓或非選擇電壓向第1n型電晶體傳輸，且將第2電壓或非選擇電壓向第1p型電晶體傳輸。
相關申請案 本申請享有以日本專利申請2017-159591號(申請日：2017年8月22日)作為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。 圖1係表示本實施形態之半導體記憶裝置之構成例之方塊圖。半導體記憶裝置1可為例如DRAM(dynamic random access memory，動態隨機存取記憶體)等揮發性記憶體、NAND型EEPROM(Electrically Erasable and Programmable Read-OnIy-Memory、電可擦編程只讀記憶體)、ReRAM(Resistive random access memory，電阻式隨機存取記憶體)、MRAM(Magnetic Random Access Memory，磁阻式隨機存取記憶體)等非揮發性記憶體。又，半導體記憶裝置1既可為例如1個記憶體晶片，亦可為包含複數個記憶體晶片之DIMM(Dual Inline Memory Module，雙直列記憶體模組)之類模組。 圖1所示之半導體記憶裝置1係作為例如1個記憶體晶片而構成。 半導體記憶裝置1以下稱為記憶體晶片1。記憶體晶片1具備記憶胞陣列MCA、行解碼器CD、列解碼器RD、感測放大器SA、讀取-寫入緩衝器RWB、及周邊電路PC。 記憶胞陣列MCA具備例如矩陣狀二維配置之複數個記憶胞MC。記憶胞MC係例如ReRAM。記憶胞MC配置於例如位元線BL與字元線WL之交點。即，記憶胞陣列MCA係所謂之交叉點型記憶胞陣列。當從半導體基板之上方或側方觀察時，位元線BL與字元線WL大致正交。複數條位元線BL係連接於記憶胞陣列MCA之各個記憶胞MC之一端。複數條字元線WL係連接於記憶胞陣列MCA之各個記憶胞MC之一端。記憶胞陣列MCA於1個晶片內分割為複數個記憶體庫BNK，且每一記憶體庫BNK中設置有感測放大器SA、資料鎖存器DL、及位址鎖存器AL等。 感測放大器SA經由例如位元線BL連接於記憶胞MC，且經由位元線BL將寫入電壓(例如，VDD、VSS)或讀出電壓施加至記憶胞MC。感測放大器SA通過將寫入電壓施加至記憶胞MC而將資料寫入至記憶胞MC，或者，通過將讀出電壓施加至記憶胞MC而從記憶胞MC中將資料讀出。 讀取-寫入緩衝器RWB係將由感測放大器SA檢測之資料或位址暫時地保持於每一頁面中，或者將寫入至記憶胞陣列MCA之資料或位址暫時地保持於每一頁面中。 列解碼器RD及行解碼器CD基於記憶體庫位址或頁面位址，對記憶胞陣列MCA進行存取，對字元線WL或位元線BL施加寫入電壓或讀出電壓。列解碼器RD對從複數條字元線WL之中選擇之選擇字元線施加寫入電壓或讀出電壓。行解碼器CD將從複數條位元線BL之中選擇之選擇位元線(第1位元線)連接於感測放大器SA。感測放大器SA對選擇位元線施加寫入電壓或讀出電壓。 藉此，記憶體晶片1可對於記憶胞MC內所需之記憶胞MC寫入資料，或者從所需之記憶胞MC讀出資料。 周邊電路PC雖未圖示，但具有例如電壓產生器、讀取-寫入引擎、位址控制器、指令控制器、及輸入輸出電路等。 電壓產生器產生資料讀出動作及資料寫入動作所需之字元線WL之電壓或位元線BL之電壓。 讀取-寫入引擎按照指令及位址，以將資料寫入至記憶體庫BNK內所需之記憶胞MC之方式，控制行解碼器CD及列解碼器RD，或者將資料從記憶體庫BNK中所需之記憶胞MC讀出。 讀取-寫入引擎將讀出資料向輸入輸出電路之DQ緩衝器傳送。 位址控制器接收行位址及列位址等，將該等位址解碼。指令控制器接收表示資料讀出動作及資料寫入動作等各種動作之指令，且將該等指令向讀取-寫入引擎傳送。 輸入輸出電路(IO)從CA端子CA中擷取指令及位址，且將指令向指令控制器傳送，將位址向位址控制器傳送。指令可為指示寫入動作之寫入指令，亦可為指示讀出動作之讀出指令。位址可為表示記憶胞陣列MCA之任一個記憶體庫BNK之記憶體庫位址、及表示記憶體庫BNK中之讀出或寫入對象之頁面或記憶胞MC之位址。於複數個記憶體庫BNK構成1個記憶體庫群組之情形時，位址亦可為記憶體庫群組之位址。 又，輸入輸出電路從DQ端子擷取寫入資料，且將寫入資料向讀取-寫入緩衝器RWB傳送。或者，輸入輸出電路接收保持於資料鎖存器DL中之讀出資料，且將該讀出資料從DQ端子中輸出。 於記憶體晶片1之外部，亦可以設置控制複數個記憶體晶片1整體之存儲控制器(未圖示)。 圖2係表示行解碼器CD、感測放大器SA、及位元線BL之構成例之方塊圖。行解碼器CD具有第1多工器MUX1_1〜MUX1_4、及第2多工器MUX2。 於圖2中，第1多工器MUX1_1係對應於4根位元線BL0〜BL3設置，第1多工器MUX1_2係對應於4根位元線BL4〜BL7設置，第1多工器MUX1_3係對應於4根位元線BL8〜BL11設置，第1多工器MUX1_4係對應於4根位元線BL12〜BL15設置。即，第1多工器MUX1_1〜MUX1_4分別設置於每4根位元線BL。然而，第1多工器MUX1_1〜MUX1_4亦可分別對應於任意數量之位元線BL設置。 又，於圖2中，第2多工器MUX2係對應於4個第1多工器MUX1_1〜MUX1_4設置。然而，第2多工器MUX2亦可對應於任意數量之第1多工器MUX1_m(m為任意數之自然數)設置。 第1及第2多工器MUX1_1〜MUX1_4、MUX2於1次寫入動作或讀出動作中，從位元線BL0〜BL15中選擇1個選擇位元線(BL0〜BL15之任一個)連接於感測放大器SA。感測放大器SA為了對於選擇位元線寫入資料而施加寫入電壓，或者為了從選擇位元線中讀出資料而施加讀出電壓。圖2所示之多工器及感測放大器之單元亦可於圖1之行解碼器CD及感測放大器SA內設置複數個。 圖3係表示第1多工器及第2多工器之構成例之電路圖。 第1多工器MUX1_1〜MUX1_4具有包含分別與位元線BL0〜BL15對應之第1n型電晶體N1及第1p型電晶體P1之CMOS(Complementlly Metal Oxide Semiconductor，互補金屬氧化物半導體)對。即，第1多工器MUX1_1〜MUX1_4分別具有與對應之位元線BL之數量相同之CMOS對。本實施形態中，例如第1多工器MUX1_1〜MUX1_4分別各具有4個CMOS對。 第1多工器MUX1_1中之4個第1n型電晶體N1之一端共通地連接於與第1多工器MUX1_1對應之電壓線VBLL1，且其另一端連接於各個位元線BL0〜BL3。第1多工器MUX1_1中之4個第1p型電晶體P1之一端共通地連接於與第1多工器MUX1_1對應之電壓線VBLH1，其另一端連接於各個位元線BL0〜BL3。 第1多工器MUX1_2中之4個第1n型電晶體N1之一端共通地連接於與第1多工器MUX1_2對應之電壓線VBLL2，且其另一端連接於各個位元線BL4〜BL7。第1多工器MUX1_2中之4個第1p型電晶體P1之一端共通地連接於與第1多工器MUX1_2對應之電壓線VBLH2，且其另一端連接於各個位元線BL4〜BL7。 第1多工器MUX1_3中之4個第1n型電晶體N1之一端共通地連接於與第1多工器MUX1_3對應之電壓線VBLL3，且其另一端連接於各個位元線BL8〜BL11。第1多工器MUX1_3中之4個第1p型電晶體P1之一端共通地連接於與第1多工器MUX1_3對應之電壓線VBLH3，且其另一端連接於各個位元線BL8〜BL11。 第1多工器MUX1_4中之4個第1n型電晶體N1之一端共通地連接於與第1多工器MUX1_4對應之電壓線VBLL4，且其另一端連接於各個位元線BL12〜BL15。第1多工器MUX1_4中之4個第1p型電晶體P1之一端共通地連接於與第1多工器MUX1_4對應之電壓線VBLH4，且其另一端連接於各個位元線BL12〜BL15。 第2多工器MUX2具有包含分別與電壓線VBLL1〜VBLL4對應之第2n型電晶體N2及第3n型電晶體N3之n型MOS對。即，第2多工器MUX2具有與對應之電壓線VBLL1〜VBLL4之數量相同之n型MOS對。本實施形態中，例如第2多工器MUX2各具有4個n型MOS對。第2多工器MUX2中之4個第2n型電晶體N2之一端共通地連接於感測放大器SA，且其另一端連接於各個電壓線VBLL1〜VBLL4。第2多工器MUX2中之4個第3n型電晶體N3之一端共通地連接於非選擇電壓產生部VBLUGEN，且其另一端連接於各個電壓線VBLL1〜VBLL4。 又，第2多工器MUX2具有包含分別與電壓線VBLH1〜VBLH4對應之第2p型電晶體P2及第3p型電晶體P3之p型MOS對。即，第2多工器MUX2具有與對應之電壓線VBLH1〜VBLH4之數量相同之p型MOS對。本實施形態中，例如第2多工器MUX2各具有4個p型MOS對。第2多工器MUX2中之4個第2p型電晶體P2之一端共通地連接於感測放大器SA，且其另一端連接於各個電壓線VBLH1〜VBLH4。第2多工器MUX2中之4個第3p型電晶體P3之一端共通地連接於非選擇電壓產生部VBLUGEN，且其另一端連接於各個電壓線VBLH1〜VBLH4。 圖4係表示與位元線BL0對應之第1多工器MUX1_1之CMOS對、以及第2多工器MUX2之n型MOS對及p型MOS對之構成之電路圖。與其他位元線BL1〜BL15各自對應之構成如圖3所示，與對應於位元線BL0之構成相同。因此，此處，說明與位元線BL0對應之第1多工器MUX1_1及第2多工器MUX2之部分構成，而對於與其他位元線BL1〜BL15對應之構成省略其說明。再者，讀出動作中使用之電壓設定為寫入動作中使用之接地電壓VSS與電源電壓VDD之間之電壓，且從感測放大器SA輸出。因此，以下，對於具有相對較大的電壓範圍之寫入電壓進行說明。又，以下為方便起見，有時將電壓線VBLL1之電壓稱為位元線電壓VBLL，將電壓線VBLH1之電壓稱為位元線電壓VBLH。 第1多工器MUX1_1之CMOS對具有第1n型電晶體N1、及第1p型電晶體P1。第1n型電晶體N1係例如n型MOSFET(MOS Field Effect Transistor，MOS場效電晶體)，且連接於位元線BL0與節點NN1之間。對節點NN1施加低電壓側位元線電壓VBLL。位元線電壓VBLL係作為寫入第1邏輯(例如，資料"0”)之第1電壓之接地電壓VSS(例如，0V)、或者不用於寫入資料之非選擇電壓VBLU。非選擇電壓VBLU係對於選擇位元線以外之不執行資料寫入之非選擇位元線施加之電壓，且設定為與非選擇字元線WL之電壓大致相等。藉此，連接於非選擇位元線與非選擇字元線之間之非選擇記憶胞MC不太會被施加電壓差，從而幾乎不使非選擇記憶胞MC之資料劣化(不干擾)。 非選擇電壓VBLU係接地電壓VSS與作為第2電壓之電源電壓VDD之間之中間電壓，例如若將接地電壓VSS設為0V，則為0.2VDD〜0.8VDD之電壓。非選擇電壓VBLU係由非選擇電壓產生部VBLUGEN產生。非選擇電壓產生部VBLUGEN可裝配於周邊電路PC內，或者亦可設置於記憶體晶片1之外部。 第1p型電晶體P1例如為p型MOSFET，且連接於位元線BL0與節點NP1之間。對節點NP1施加高電壓側位元線電壓VBLH。位元線電壓VBLH係作為寫入第2邏輯(例如，資料"1")之第2電壓之電源電壓VDD、或非選擇電壓VBLU。 第1n型電晶體N1及第1p型電晶體P1各自之閘極電極連接於周邊電路PC之讀取-寫入引擎、位址控制器、指令控制器。於資料寫入動作中，對第1n型電晶體N1之閘極電極與第1p型電晶體P1之閘極電極輸入互補性邏輯。因此，於資料寫入動作中，第1n型電晶體N1與第1p型電晶體P1互補地動作。即，於第1n型電晶體N1接通狀態(導通狀態)時，第1p型電晶體P1為斷開狀態(非導通狀態)，相反地，於第1p型電晶體P1為接通狀態時，第1n型電晶體N1為斷開狀態。因此，於位元線BL0經由第1n型電晶體N1連接於節點NN1之情形時，位元線BL0之電壓可作為位元線電壓VBLL成為接地電壓VSS、或非選擇電壓VBLU。於位元線BL0經由第1p型電晶體P1連接於節點NP1之情形時，位元線BL0之電壓可作為位元線電壓VBLH成為電源電壓VDD、或非選擇電壓VBLU。 第2多工器MUX2具有第2n型電晶體N2、第3n型電晶體N3、第2p型電晶體P2、及第3p型電晶體P3。n型MOS對之第2及第3n型電晶體N2、N3係例如n型MOSFET。p型MOS對之第2及第3p型電晶體P2、P3係例如p型MOSFET。 第2n型電晶體N2係連接於第1n型電晶體N1與感測放大器SA之間，將來自感測放大器SA之感測放大器電壓SAout經由節點NN1向第1n型電晶體N1傳輸。感測放大器電壓SAout於資料寫入動作中，可能成為寫入第1邏輯之接地電壓VSS或寫入第2邏輯之電源電壓VDD，但於第2n型電晶體N2為接通狀態之情形時，感測放大器電壓SAout被設定為接地電壓VSS。 第3n型電晶體N3係連接於第1n型電晶體N1與非選擇電壓產生部VBLUGEN之間，將來自非選擇電壓產生部VBLUGEN之非選擇電壓VBLU經由節點NN1向第1n型電晶體N1傳輸。 第2n型電晶體N2及第3n型電晶體N3各自之閘極電極連接於周邊電路PC之讀取-寫入引擎、位址控制器、及指令控制器。於資料寫入動作中，第2n型電晶體N2之閘極電極與第3n型電晶體N3之閘極電極中被輸入互補性邏輯。因此，於資料寫入動作中，第2n型電晶體N2與第3n型電晶體N3互補地動作。即，於第2n型電晶體N2為接通狀態時，第3n型電晶體N3為斷開狀態，相反地，於第3n型電晶體N3為接通狀態時，第2n型電晶體N2為斷開狀態。如上所述，於第2n型電晶體N2為接通狀態時，感測放大器電壓SAout被設定為接地電壓VSS。因此，於節點NN1經由第2n型電晶體N2連接於感測放大器SA之情形時，節點NN1之電壓作為位元線電壓VBLL成為接地電壓VSS。另一方面，於節點NN1經由第3n型電晶體N3連接於節點NN1之情形時，節點NN1之電壓作為位元線電壓VBLL成為非選擇電壓VBLU。 換言之，第1及第2n型電晶體N1、N2係串聯地連接於位元線BL0與感測放大器SA之間，將接地電壓(低位準電壓)VSS作為位元線電壓VBLL向位元線BL0傳輸。第1及第3n型電晶體N1、N3係串聯地連接於位元線BL0與非選擇電壓產生部VBLUGEN之間，將非選擇電壓VBLU作為位元線電壓VBLL向位元線BL0傳輸。 第2p型電晶體P2係連接於第1p型電晶體P1與感測放大器SA之間，將來自感測放大器SA之感測放大器電壓SAout經由節點NP1向第1p型電晶體P1傳輸。感測放大器電壓SAout於資料寫入動作中，可成為寫入第1邏輯之接地電壓VSS或寫入第2邏輯之電源電壓VDD，但於第2p型電晶體P2為接通狀態之情形時，感測放大器電壓SAout被設定為電源電壓VDD。 第3p型電晶體P3係連接於第1p型電晶體P1與非選擇電壓產生部VBLUGEN之間，將來自非選擇電壓產生部VBLUGEN之非選擇電壓VBLU經由節點NP1向第1p型電晶體P1傳輸。 第2p型電晶體P2及第3p型電晶體P3各自之閘極電極係連接於周邊電路PC之讀取-寫入引擎、位址控制器、指令控制器。於資料寫入動作中，第2p型電晶體P2之閘極電極與第3p型電晶體P3之閘極電極中被輸入互補性邏輯。因此，於資料寫入動作中，第2p型電晶體P2與第3p型電晶體P3互補地動作。即，於第2p型電晶體P2為接通狀態時，第3p型電晶體P3為斷開狀態，相反地，於第3p型電晶體P3為接通狀態時，第2p型電晶體P2為斷開狀態。如上所述，於第2p型電晶體P2為接通狀態時，感測放大器電壓SAout被設定為電源電壓VDD。因此，於節點NP1經由第2p型電晶體P2連接於感測放大器SA之情形時，節點NP1之電壓作為位元線電壓VBLH成為電源電壓VDD。另一方面，於節點NP1經由第3p型電晶體P3連接於節點NP1之情形時，節點NP1之電壓作為位元線電壓VBLH成為非選擇電壓VBLU。 換言之，第1及第2p型電晶體P1、P2係串聯地連接於位元線BL0與感測放大器SA之間，將電源電壓(高位準電壓)VDD作為位元線電壓VBLH向位元線VBLH傳輸。第1及第3p型電晶體P1、P3係串聯地連接於位元線BL0與非選擇電壓產生部VBLUGEN之間，將非選擇電壓VBLU作為位元線電壓VBLH向位元線BL0傳輸。 以上構成進而換言之，第1及第2n型電晶體N1、N2於位元線BL0與感測放大器SA之間，與第1及第2p型電晶體P1、P2並聯地連接，可將接地電壓VSS或電源電壓VDD向位元線BL0施加。第1及第3n型電晶體N1、N3於位元線BL0與非選擇電壓產生部VBLUGEN之間，與第1及第3p型電晶體P1、P3並聯地連接，可將非選擇電壓VBLU向位元線BL0施加。 以此方式，將第2多工器MUX2連接於第1多工器MUX1_1與感測放大器SA之間，將接地電壓VSS或非選擇電壓VBLU作為位元線電壓VBLL向第1n型電晶體N1傳輸，或者將電源電壓VDD或非選擇電壓VBLU作為位元線電壓VBLH向第1p型電晶體P1傳輸。又，第1多工器MUSX1_1將來自第2多工器MUX2之位元線電壓VBLL經由第1n型電晶體N1施加至位元線BL0，或者將來自第2多工器MUX2之位元線電壓VBLH經由第1p型電晶體P1施加至位元線BL0。 與其他位元線BL1〜BL15對應之第1多工器MUX1_1~MUX1_4中之CMOS對、以及第2多工器MUX2中之n型MOS對及p型MOS對之基本構成及功能亦相同。 (資料寫入動作) 繼而，參照圖3及圖5，說明本實施形態之記憶體晶片1之資料寫入動作。圖5係與圖3同樣地表示第1多工器及第2多工器之構成例之電路圖。但係，圖3中表示第1邏輯之寫入動作，而圖5中表示第2邏輯之寫入動作。 於某一寫入動作中，設為位元線BL0為選擇位元線。此時，其他位元線BL1〜BL15成為非選擇位元線。 (第1邏輯之寫入) 於第1邏輯之寫入中，第1多工器MUX1_1〜MUX1_4將用以寫入第1邏輯之接地電壓VSS從感測放大器SA施加至選擇位元線BL0，且將非選擇電壓VBLU從非選擇電壓產生部VBLUGEN施加至非選擇位元線BL1〜BL15。 為將接地電壓VSS施加至選擇位元線BL0，第1多工器MUX1_1將位元線電壓VBLL1連接於選擇位元線BL0。因此，與選擇位元線BL0對應之第1n型電晶體N1成為接通狀態，與選擇位元線BL0對應之第1p型電晶體P1成為斷開狀態(參照箭頭A1)。 此時，第2多工器MUX2將與位元線電壓VBLL1對應之第2n型電晶體N2設為接通狀態，將與位元線電壓VBLL1對應之第3n型電晶體N3設為斷開狀態。藉此，第2多工器MUX2將來自感測放大器SA之接地電壓VSS施加至位元線電壓VBLL1 (參照箭頭A2)。 另一方面，與選擇位元線BL0相同地，為了對屬於第1多工器MUX1_1之其他非選擇位元線BL1〜BL3施加非選擇電壓VBLU，第1多工器MUX1_1將位元線電壓VBLH1連接於非選擇位元線BL1〜BL3。因此，與非選擇位元線BL1〜BL3對應之3個第1p型電晶體P1成為接通狀態，與非選擇位元線BL1〜BL3對應之3個第1n型電晶體N1成為斷開狀態(參照箭頭A3)。 此時，第2多工器MUX2將與位元線電壓VBLL1對應之第3p型電晶體P3設為接通狀態，將第2p型電晶體P2設為斷開狀態(參照箭頭A4)。藉此，第2多工器MUX2將來自非選擇電壓產生部VBLUGEN之非選擇電壓VBLU施加至位元線電壓VBLH1。 第1多工器MUX1_2〜MUX1_4接收與第1多工器MUX1_1共用之位址，同樣地進行動作。因此，與位元線BL4〜BL7對應之CMOS對之動作和與位元線BL0〜BL3對應之CMOS對之動作相同。與位元線BL8〜BL11對應之CMOS對之動作亦和與位元線BL0〜BL3對應之CMOS對之動作相同。與位元線BL12〜BL15對應之CMOS對之動作亦和與位元線BL0〜BL3對應之CMOS對之動作相同。換言之，與位元線BL0、BL4、BL8、BL12對應之CMOS對之動作相同。與位元線BL1、BL5、BL9、BL13對應之CMOS對之動作相同。與位元線BL2、BL6、BL10、BL14對應之CMOS對之動作相同。與位元線BL3、BL7、BL11、BL15對應之CMOS對之動作相同。 例如，於上述例中，與選擇位元線BL0及非選擇位元線BL4、BL8、BL12對應之第1n型電晶體N1為接通狀態，第1p型電晶體P1為斷開狀態。與其他非選擇位元線BL1〜BL3、BL5〜BL7、BL9〜BL11、BL13〜BL15對應之第1n型電晶體N1為斷開狀態，第1p型電晶體P1為接通狀態。 此處，第1多工器MUX1_2〜MUX1_4中之非選擇位元線BL1〜BL3、BL5〜BL7、BL9〜BL11、BL13〜BL15係與第1多工器MUX1_1中之非選擇位元線BL1〜BL3相同地連接於高電壓側之各個位元線電壓VBLH2〜VBLH4。因此，第2多工器MUX2與位元線電壓VBLL1相同地對位元線電壓VBLH2〜VBLH4施加非選擇電壓VBLU即可。即，第2多工器MUX2與對應於位元線電壓VBLH1之p型CMOS對相同地將與位元線電壓VBLH2〜VBLH4對應之第3p型電晶體P3設為接通狀態，且將第2p型電晶體P2設為斷開狀態即可。 然而，位元線BL4、BL8、BL12無論是否為非選擇位元線，均與選擇位元線BL0相同地連接於低位準側之位元線電壓VBLL2〜VBLL4。因此，第2多工器MUX2必須將非選擇電壓VBLU施加至位元線電壓VBLL2〜VBLL4，而非施加至位元線電壓VBLL1(接地電壓VSS)。 藉此，第2多工器MUX2將與位元線電壓VBLL2〜VBLL4對應之第3n型電晶體N3設為接通狀態，將與位元線電壓VBLL2〜VBLL4對應之第2n型電晶體N2設為斷開狀態(參照箭頭A5)。藉此，第2多工器MUX2對位元線電壓VBLL2〜VBLL4施加來自非選擇電壓產生部VBLUGEN之非選擇電壓VBLU。 以此方式，第1多工器MUX1_1〜MUX1_4同樣地動作。另一方面，第2多工器MUX2僅將與連接於選擇位元線BL0之第1多工器MUX1_1對應之位元線電壓VBLL1作為來自感測放大器SA之寫入電壓設為接地電壓VSS，且將與其他非選擇位元線BL1〜BL15對應之位元線電壓VBLH1〜VBLH4、VBLL2〜VBLL4設為來自非選擇電壓產生部VBLUGEN之非選擇電壓VBLU。 (第2邏輯之寫入) 於第2邏輯之寫入中，第1多工器MUX1_1〜MUX1_4將用以寫入第2邏輯之電源電壓VDD從感測放大器SA施加至選擇位元線BL0，且將非選擇電壓VBLU從非選擇電壓產生部VBLUGEN施加至非選擇位元線BL1〜BL15。 為將電源電壓VDD施加至選擇位元線BL0，第1多工器MUX1_1將位元線電壓VBLH1連接於選擇位元線BL0。因此，與選擇位元線BL0對應之第1p型電晶體P1成為接通狀態，且與選擇位元線BL0對應之第1n型電晶體N1成為斷開狀態(參照箭頭A11)。 此時，第2多工器MUX2將與位元線電壓VBLH1對應之第2p型電晶體P2設為接通狀態，將與位元線電壓VBLH1對應之第3p型電晶體P3設為斷開狀態。藉此，第2多工器MUX2將來自感測放大器SA之電源電壓VDD施加至位元線電壓VBLH1 (參照箭頭A12)。 另一方面，為了與選擇位元線BL0相同地將非選擇電壓VBLU施加至屬於第1多工器MUX1_1之非選擇位元線BL1〜BL3，第1多工器MUX1_1將位元線電壓VBLL1連接於非選擇位元線BL1〜BL3。因此，與非選擇位元線BL1〜BL3對應之3個第1n型電晶體N1成為接通狀態，與非選擇位元線BL1〜BL3對應之3個第1p型電晶體P1成為斷開狀態(參照箭頭A13)。 此時，第2多工器MUX2將與位元線電壓VBLL1對應之第3n型電晶體N3設為接通狀態，將第2n型電晶體N2設為斷開狀態(參照箭頭A14)。藉此，第2多工器MUX2將來自非選擇電壓產生部VBLUGEN之非選擇電壓VBLU施加至位元線電壓VBLL1。 如上所述，第1多工器MUX1_2〜MUX1_4接收與第1多工器MUX1_1共用之位址，相同地進行動作。例如，上述例中，與選擇位元線BL0及非選擇位元線BL4、BL8、BL12對應之第1p型電晶體P1為接通狀態，第1n型電晶體N1為斷開狀態。與其他非選擇位元線BL1〜BL3、BL5〜BL7、BL9〜BL11、BL13〜BL15對應之第1p型電晶體P1為斷開狀態，第1n型電晶體N1為接通狀態。 此處，第1多工器MUX1_2〜MUX1_4中之非選擇位元線BL1〜BL3、BL5〜BL7、BL9〜BL11、BL13〜BL15與第1多工器MUX1_1中之非選擇位元線BL1〜BL3相同地連接於低電壓側之位元線電壓VBLL2〜VBLL4各者。因此，第2多工器MUX2與位元線電壓VBLL1相同地，對位元線電壓VBLL2〜VBLL4施加非選擇電壓VBLU即可。即，第2多工器MUX2與對應於位元線電壓VBLL1之n型CMOS對相同地，將與位元線電壓VBLL2〜VBLL4對應之第3n型電晶體P3設為接通狀態，將第2p型電晶體P2設為斷開狀態即可。 然而，位元線BL4、BL8、BL12無論是否為非選擇位元線，均與選擇位元線BL0相同地連接於高位準側之位元線電壓VBLH2〜VBLH4。因此，第2多工器MUX2必須對位元線電壓VBLH2〜VBLH4施加與位元線電壓VBLH1(電源電壓VDD)不同之非選擇電壓VBLU。 藉此，第2多工器MUX2將與位元線電壓VBLH2〜VBLH4對應之第3p型電晶體P3設為接通狀態，將第2p型電晶體P2設為斷開狀態(參照箭頭A15)。藉此，第2多工器MUX2對位元線電壓VBLH2〜VBLH4施加來自非選擇電壓產生部VBLUGEN之非選擇電壓VBLU。 以此方式，第1多工器MUX1_1〜MUX1_4相同地進行動作。另一方面，第2多工器MUX2僅將與連接於選擇位元線BL0之第1多工器MUX1_1對應之位元線電壓VBLH1作為來自感測放大器SA之寫入電壓設為電源電壓VDD，將與其他非選擇位元線BL1〜BL15對應之位元線電壓VBLH1〜VBLH4、VBLL2〜VBLL4設為來自非選擇電壓產生部VBLUGEN之非選擇電壓VBLU。 如以上所述，行解碼器CD能夠對選擇位元線BL0施加寫入電壓(VSS或VDD)。另一方面，列解碼器RD對選擇字元線WL施加任意之寫入電壓。藉此，在不干擾非選擇記憶胞之情況下，能夠對選擇記憶胞MC施加電壓差，將所需之邏輯之資料寫入至選擇記憶胞MC。當然，選擇位元線可為位元線BL0〜BL15之任意位元線。 於本實施形態之記憶體晶片1中，第1多工器MUX1_1〜MUX1_4相對於各個位元線BL各具有1個CMOS對。即，第1多工器MUX1_1〜MUX1_4相對於各位元線BL，設置與位元線電壓VBLL、VBLH分別對應之2個電晶體N1、P1即可。如此一來，能夠將第1多工器MUX1_1~MUX1_4設為簡單構成之原因在於，第2多工器MUX2可對於位元線電壓VBLL、VBLH兩者施加非選擇電壓VBLU。例如，於如圖3所示位元線電壓VBLL1傳輸接地電壓VSS之情形時，位元線電壓VBLH1可傳輸非選擇電壓VBLU。於如圖5所示地位元線電壓VBLH1傳輸接地電壓VDD之情形時，位元線電壓VBLL1可傳輸非選擇電壓VBLU。藉此，第1多工器MUX1_1〜MUX1_4不必與第2多工器MUX2分開地輸入非選擇電壓VBLU。 若第1多工器MUX1_1〜MUX1_4與第2多工器MUX2分開地輸入非選擇電壓VBLU，則第1多工器MUX1_1〜MUX1_4不僅需要CMOS對，而且需要用以切換非選擇電壓VBLU之電晶體。於此情形時，第1多工器MUX1_1〜MUX1_4相對於各位元線BL0〜BL15將具有至少3個電晶體。如上所述，相鄰之位元線間之間隔隨著元件之微細化而變得極窄，而且位元線之根數亦較多。因此，若設置於各位元線BL之電晶體之數量增多，則第1多工器MUX1_1~MUX1_4之配置面積增大，阻礙微細化。 相對於此，於本實施形態之記憶體晶片1中，與位元線BL0〜BL15直接連接之第1多工器MUX1_1〜MUX1_4於每一位元線BL中僅含有最少數量(即2個)之電晶體N1、P1。因此，本實施形態之第1多工器MUX1_1〜MUX1_4之配置面積較小，不易阻礙記憶體晶片1之微細化。其結果，本實施形態之記憶體晶片1可將位元線BL與感測放大器SA之間之多工器之配置面積縮小。 又，位元線BL0〜BL15有時共通地連接於構成第1多工器MUX1_1〜MUX1_4之電晶體之汲極。於此情形時，至少3個電晶體沿著各個位元線BL0〜BL15串聯配置。 於此情形時，位元線BL0〜BL15之長度變長，招致位元線之寄生電容增大。 與此相對，於本實施形態之記憶體晶片1中，相對於位元線BL0〜BL15僅配置最少數量(即2個)之電晶體N1、P1。因此，即便該等電晶體N1、P1沿著各個位元線BL0〜BL15串聯配置，位元線BL0〜BL15之長度亦不會過長。又，因連接於位元線BL0〜BL15之電晶體數減少，故而可極力地將位元線BL0〜BL15之寄生電容減小。此情形可帶來寫入動作及讀出動作之高速化。 (VSS、VDD、VBLU之考察) 繼而，對於VSS、VDD、VBLU之大小之條件進行說明。 若將作為第2電壓之高位準電源電壓VDD設為上限，則n型電晶體N1〜N3僅能傳輸VDD-Vtn以下之電壓。Vtn係n型電晶體N1〜N3之閾值電壓。其原因在於，若將超過VDD-Vtn之電壓施加至汲極，則導致n型電晶體N1〜N3成為斷開狀態。 若將作為第1電壓之低位準電源電壓VSS設為下限，則p型電晶體P1〜P3僅能傳輸VSS＋|Vtp|以上之電壓。Vtp係P型電晶體P1〜P3之閾值電壓。其原因在於，若將低於VSS＋|Vtp|之電壓施加至汲極，則導致p型電晶體P1〜P3成為斷開狀態。 因此，於將相對較低之接地電壓VSS施加至位元線BL之情形時，較佳為使n型電晶體N1〜N3通過。另一方面，於將相對較高之電源電壓VDD施加至位元線BL之情形時，較佳為使P型電晶體P1〜P3通過。 又，非選擇電壓VBLU必須滿足下式1。 VSS＋|Vtp|＜VBLU＜VDD－Vtn　　(式1) 於圖3中，非選擇位元線BL1〜BL3、BL5〜BL7、BL9〜BL11、BL13〜BL15經由第3p型電晶體P3及第1p型電晶體P1接收非選擇電壓VBLU。另一方面，於圖5中，各第1多工器MUX1_2〜MUX1_4中與選擇位元線BL0對應之非選擇位元線BL4、BL8、BL12經由第3p型電晶體P3及第1p型電晶體P1接收非選擇電壓VBLU。即，當對選擇位元線BL0施加接地電壓VSS時，非選擇電壓VBLU經由p型電晶體P1、P3施加至非選擇位元線。當對選擇位元線BL0施加電源電壓VDD時，非選擇電壓VBLU經由p型電晶體P1、P3施加至位元線。 無論通過p型電晶體P1、P3施加之非選擇電壓VBLU，抑或通過n型電晶體N1、N3施加之非選擇電壓VBLU，均必須滿足上述式1。 此處，非選擇電壓VBLU存在為抑制對非選擇記憶胞之干擾，而考慮非選擇字元線之電壓，與接地電壓VSS(例如0 V)和電源電壓VDD之中間值(例如0.5 VDD)偏離地設定之情形。例如，存在非選擇電壓VBLU設定為0.2 VDD〜0.8 VDD之情形。 若非選擇電壓VBLU為0.8 VDD未超過VDD-Vtn，則存在n型電晶體N3、N1到達0.8 VDD之前成為斷開狀態之可能性。於此情形時，圖5之非選擇位元線BL1〜BL3、BL5〜BL7、BL9〜BL11、BL13〜BL15因經由n型電晶體N3、N1而不會上升至0.8 VDD。藉此，存在非選擇位元線與非選擇字元線之間產生電壓差，從而對於非選擇記憶胞產生干擾之可能性。 若非選擇電壓VBLU為0.2 VDD低於VSS＋|Vtp|，則存在p型電晶體P3、P1到達0.2 VDD之前成為斷開狀態之可能性。於此情形時，圖3之非選擇位元線BL1〜BL3、BL5〜BL7、BL9〜BL11、BL13〜BL15因經由p型電晶體P3、P1而不會下降至0.2 VDD。藉此，存在非選擇位元線與非選擇字元線之間產生電壓差，從而對於非選擇記憶胞產生干擾之可能性。 因此，為避免非選擇記憶胞MC之資料劣化，較佳為非選擇電壓VBLU滿足上述式1。可通過非選擇電壓VBLU滿足式1，而抑制非選擇記憶胞MC之資料劣化(干擾)。 對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提示，並非旨在限定發明之範圍。該等新穎之實施形態能夠以其它各種方式實施，可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
A1〜A5‧‧‧箭頭
BL、BL0〜BL15‧‧‧位元線
BNK‧‧‧記憶體庫
CD‧‧‧行解碼器
DQ‧‧‧端子
MC‧‧‧記憶胞
MCA‧‧‧記憶胞陣列
MUX1_1〜MUX1_m‧‧‧第1多工器
MUX2‧‧‧第2多工器
N1‧‧‧第1n型電晶體
N2‧‧‧第2n型電晶體
N3‧‧‧第3n型電晶體
SAout‧‧‧感測放大器電壓
SA‧‧‧感測放大器
P1‧‧‧第1p型電晶體
P2‧‧‧第2p型電晶體
P3‧‧‧第3p型電晶體
PC‧‧‧周邊電路
RD‧‧‧列解碼器
RWB‧‧‧讀取-寫入緩衝器
VBLH1〜4、VBLL1〜4‧‧‧電壓線
VBLUGEN‧‧‧非選擇電壓產生部
VBLU‧‧‧非選擇電壓
VDD‧‧‧電源電壓
VSS‧‧‧接地電壓
WL‧‧‧字元線
圖1係表示本實施形態之半導體記憶裝置之構成例之方塊圖。 圖2係表示行解碼器、感測放大器、及位元線之構成例之方塊圖。 圖3係表示第1多工器及第2多工器之構成例之電路圖。 圖4係表示與位元線對應之第1多工器之CMOS對、以及第2多工器之n型MOS對及p型MOS對之構成之電路圖。 圖5係表示第1多工器及第2多工器之構成例之電路圖。

Claims (8)

  1. 一種半導體記憶裝置，其具備： 記憶胞陣列； 複數條位元線，其等連接於上述記憶胞陣列； 複數條字元線，其等連接於上述記憶胞陣列； 感測放大器，其經由上述複數條位元線從上述記憶胞陣列之記憶胞將資料讀出，或者將資料寫入該記憶胞；及 解碼器，其將從上述複數條位元線之中選擇之第1位元線連接於上述感測放大器； 上述解碼器具有： 第1多工器，其包括第1n型電晶體，該第1n型電晶體連接於上述複數條位元線中之第1位元線，可將用以寫入第1邏輯之第1電壓或不用於寫入資料之非選擇電壓施加於上述第1位元線；及第1p型電晶體，該第1p型電晶體連接於上述第1位元線，可將用以寫入第2邏輯之第2電壓或上述非選擇電壓施加於上述第1位元線；及 第2多工器，其連接於上述第1多工器與上述感測放大器之間，將上述第1電壓或上述非選擇電壓向上述第1n型電晶體傳輸，且將上述第2電壓或上述非選擇電壓向上述第1p型電晶體傳輸。
  2. 如請求項1之半導體記憶裝置，其中上述第2多工器具有： 第2n型電晶體，其連接於上述第1n型電晶體與上述感測放大器之間，將上述第1電壓向上述第1n型電晶體傳輸； 第2p型電晶體，其連接於上述第1p型電晶體與上述感測放大器之間，將上述第2電壓向上述第1p型電晶體傳輸； 第3n型電晶體，其連接於上述第1n型電晶體，將上述非選擇電壓向上述第1n型電晶體傳輸；及 第3p型電晶體，其連接於上述第1p型電晶體，將上述非選擇電壓向上述第1p型電晶體傳輸。
  3. 如請求項1之半導體記憶裝置，其中於資料寫入動作中， 上述第1n型電晶體與上述第1p型電晶體互補地動作， 上述第2n型電晶體與上述第3n型電晶體互補地動作，且 上述第2p型電晶體與上述第3p型電晶體互補地動作。
  4. 如請求項2之半導體記憶裝置，其中於資料寫入動作中， 上述第1n型電晶體與上述第1p型電晶體互補地動作， 上述第2n型電晶體與上述第3n型電晶體互補地動作，且 上述第2p型電晶體與上述第3p型電晶體互補地動作。
  5. 如請求項1至4中任一項之半導體記憶裝置，其中上述非選擇電壓係上述第1電壓與上述第2電壓之間之電壓。
  6. 如請求項2至4中任一項之半導體記憶裝置，其中將上述第1電壓設為低位準電源電壓VSS，將上述第2電壓設為高位準電源電壓VDD，將上述第1〜第3n型電晶體之閾值電壓設為Vtn，且將上述第1〜第3p型電晶體之閾值電壓設為Vtp時，上述非選擇電壓VBLU滿足下述式1： VSS＋|Vtp|＜VBLU＜VDD－Vtn (式1)。
  7. 如請求項2至4中任一項之半導體記憶裝置，其中上述第1及第2n型電晶體係串聯連接於上述第1位元線與上述感測放大器之間， 上述第1及第3n型電晶體係串聯連接於上述第1位元線與產生上述非選擇電壓之非選擇電壓產生部之間， 上述第1及第2p型電晶體係串聯連接於上述第1位元線與上述感測放大器之間， 上述第1及第3p型電晶體係串聯連接於上述第1位元線與上述非選擇電壓產生部之間。
  8. 如請求項7之半導體記憶裝置，其中上述第1及第2n型電晶體於上述第1位元線與上述感測放大器之間，與上述第1及第2p型電晶體並聯連接，且 上述第1及第3n型電晶體於上述第1位元線與上述非選擇電壓產生部之間，與上述第1及第3p型電晶體並聯連接。
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