CN112542195B - 减小非易失性闪存芯片面积的电路及非易失性闪存芯片 - Google Patents

Abstract

本发明公开了一种减小非易失性闪存芯片面积的电路及非易失性闪存芯片，在不改变灵敏放大器个数的前提下，减少数据编程单元，将128个数据编程单元改为32个数据编程单元，减小灵敏放大器和数据编程单元模块的总面积；对于16Mbit串行NOR Flash芯片来说，本技术方案可以减小1.2%～2.5%的芯片面积，如果对于8Mbit串行NOR Flash来说，本技术方案可以减小2%～4%的芯片面积，降低了芯片在晶圆制造端的成本，提升了芯片的成本优势。

Description

减小非易失性闪存芯片面积的电路及非易失性闪存芯片

技术领域

本发明涉及非易失性闪存技术领域，尤其涉及的是一种减小非易失性闪存芯片面积的电路及非易失性闪存芯片。

背景技术

芯片的晶圆面积是芯片成本的重要组成部分之一，减小芯片面积通常有两种方式：一是晶圆制造厂先进工艺的迭代，将芯片的特征尺寸逐渐做小从而将芯片面积做小；二是芯片设计公司采用更优的架构设计或者电路将芯片面积做小；第二点也往往是各家芯片设计公司相互竞争的主要方面。

图1和图2是存储容量为16Mbit串行NOR Flash芯片的主要模块对应的版图示意图和实际版图。从图1可以看出，NOR Flash芯片的主要模块分为存储区域、外围读写擦控制电路+IO接口、灵敏放大器+数据编程单元三个部分。

通常，NOR Flash存储区域内存储单元的设计部分大都是晶圆制造厂提供的存储单元特征尺寸和设计规则，如果芯片设计公司更改此区域内的特征尺寸和设计规则，存储单元的读写擦性能可能和晶圆厂的预期不一样，从而可能导致存储器芯片的读写擦性能不好，为了存储器芯片的高可靠性，大部分芯片设计公司都遵循晶圆厂提供的存储单元特征尺寸和设计规则，故在相同工艺节点上，各芯片设计公司设计的NOR Flash芯片在存储区域部分所消耗的芯片面积相近。

NOR Flash主要模块的第二部分是外围控制电路和IO接口电路部分，外围控制电路决定了对NOR Flash存储单元的读写擦所需要的电荷泵性能，控制状态切换的逻辑数字状态机，SRAM等，这一块面积占芯片整体面积的比例较大，尤其是对于中低容量的NORFlash芯片来说，这个比重往往可以达到30%或以上，如何做到具有相同甚至更优性能的前提下花费芯片面积更小是各芯片设计公司争相缩小的方向。

NOR Flash主要模块的第三部分是灵敏放大器和数据编程单元，通常灵敏放大器的个数决定了数据读取的最高速度，在对数据读取速度要求较高的NOR Flash产品上，通常大部分NOR Flash芯片设计公司都采用128个灵敏放大器的结构，为了复用数据读取和编程的数据总线，即使芯片编程能力只能同时编程32bit（因为编程1个bit所需要的存储单元编程电流大约100uA，如果同时编程128bit，芯片的存储单元编程电流为12.8mA，再换算成芯片电源端的电流，芯片编程128bit需要的电源电流大概需要50mA～80mA，这将对向NORFlash提供电源的电源芯片是一个非常巨大的挑战，编程时电源消耗的最大电流通常在25mA），与之一一对应的数据编程单元数量也为128个，灵敏放大器和数据编程单元部分的示意图如图3所示，在中低容量NOR Flash芯片中，128个灵敏放大器和数据编程单元往往可以占到芯片面积的5%～10%，在成本十分重要的存储器芯片领域是十分重要的一个模块。所以，如何减小灵敏放大器和数据编程单元这一部分的面积，对于减小芯片面积起到非常重要的作用。

因此，现有的技术还有待于改进和发展。

发明内容

本发明的目的在于提供一种减小非易失性闪存芯片面积的电路及非易失性闪存芯片，可以减小灵敏放大器和数据编程单元这一部分的面积。

本发明的技术方案如下：一种减小非易失性闪存芯片面积的电路，其中，包括若干个灵敏放大器、若干个数据编程单元和4选1开关电路，每个灵敏放大器通过4选1开关电路与一个数据编程单元连接，一个数据编程单元通过4选1开关电路同时与4个灵敏放大器连接，所述4选1开关电路与数据编程单元的数据输出端连接，4选1开关电路与灵敏放大器的数据输入端连接，每个灵敏放大器与NOR Flash芯片内对应的一根位线连接：将需要所要编程的数据输入到数据编程单元，通过4选1开关电路将数据编程单元所要编程的数据输入到对应的灵敏放大器，最后输入至NOR Flash芯片内对应的位线。

所述的减小非易失性闪存芯片面积的电路，其中，所述灵敏放大器设置128个，数据编程单元设置32个，一个数据编程单元同时与4个灵敏放大器连接。

所述的减小非易失性闪存芯片面积的电路，其中，所述128个灵敏放大器按序号顺序均分为四组，每次从一组中顺序抽出一个序号的灵敏放大器，从四组中抽出的四个灵敏放大器同时与对应序号的一个数据编程单元通过4选1开关电路连接。

所述的减小非易失性闪存芯片面积的电路，其中，所述4选1开关电路采用由地址A3和A2控制的4选1开关电路。

所述的减小非易失性闪存芯片面积的电路，其中，所述4选1开关电路与灵敏放大器的数据输出端连接，4选1开关电路与数据编程单元的数据输入端连接；灵敏放大器从NORFlash芯片内对应的位线读出数据后经过4选1开关电路输出到对应的数据编程单元，实现数据输出。

一种非易失性闪存芯片，其中，包括如上述任一所述的减小非易失性闪存芯片面积的电路。

本发明的有益效果：本发明通过提供一种减小非易失性闪存芯片面积的电路及非易失性闪存芯片，在不改变灵敏放大器个数的前提下，减少数据编程单元，将128个数据编程单元改为32个数据编程单元，减小灵敏放大器和数据编程单元模块的总面积；对于16Mbit 串行NOR Flash芯片来说，本技术方案可以减小1.2%～2.5%的芯片面积，如果对于8Mbit 串行NOR Flash来说，本技术方案可以减小2%～4%的芯片面积，降低了芯片在晶圆制造端的成本，提升了芯片的成本优势。

附图说明

图1是现有技术中16Mbit 串行NOR Flash芯片的主要模块对应版图示意图。

图2是现有技术中16Mbit 串行NOR Flash芯片版图的主要模块。

图3是现有技术中NOR Flash的灵敏放大器和数据编程单元对应版图示意图。

图4是本发明中减小非易失性闪存芯片面积的电路的示意图。

图5是本发明中减小非易失性闪存芯片面积的电路通过4选1开关电路同时控制数据输出选通的示意图。

具体实施方式

下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

如图4所示，一种减小非易失性闪存芯片面积的电路，包括若干个灵敏放大器、若干个数据编程单元和4选1开关电路，每个灵敏放大器通过4选1开关电路与一个数据编程单元连接，一个数据编程单元通过4选1开关电路同时与4个灵敏放大器连接，所述4选1开关电路与数据编程单元的数据输出端连接，4选1开关电路与灵敏放大器的数据输入端连接，每个灵敏放大器与NOR Flash芯片内对应的一根位线连接：将需要所要编程的数据输入到数据编程单元，通过4选1开关电路将数据编程单元所要编程的数据输入到对应的灵敏放大器，最后输入至NOR Flash芯片内对应的位线。

在某些具体实施例中，所述灵敏放大器设置128个，数据编程单元设置32个，一个数据编程单元同时与4个灵敏放大器连接。

为了保证芯片编程时电源消耗的最大电流保持在合适范围内（通常在25mA），芯片编程能力一般只能同时编程32bit，为了使电路的版图连线尽可能小，以降低电路所占面积，所述128个灵敏放大器按序号顺序均分为四组，每次从一组中顺序抽出一个序号的灵敏放大器，从四组中抽出的四个灵敏放大器同时与对应序号的一个数据编程单元通过4选1开关电路连接：如0号数据编程单元与0号灵敏放大器、32号灵敏放大器、64号灵敏放大器、96号灵敏放大器通过通过4选1开关电路连接，1号数据编程单元与1号灵敏放大器、33号灵敏放大器、65号灵敏放大器、97号灵敏放大器通过通过4选1开关电路连接......30号数据编程单元与30号灵敏放大器、62号灵敏放大器、94号灵敏放大器、126号灵敏放大器通过通过4选1开关电路连接，31号数据编程单元与31号灵敏放大器、63号灵敏放大器、95号灵敏放大器、127号灵敏放大器通过通过4选1开关电路连接。

在某些具体实施例中，所述4选1开关电路采用由地址A3和A2控制的4选1开关电路,因为灵敏放大器是128个，这128个灵敏放大器可以同时读出128bit数据，也即是16个byte，因为要转成32bit数据总线，即4个byte，这里就需要做一个16byte转4byte的开关电路进行切换，16byte数据包含了地址位是A3A2A1A0，4byte数据包含了地址位是A1A0，那么16byte转成4byte就需要分四步转，分别是A3A2=00，A3A2=01，A3A2=10和A3A2=11。

本技术方案中，在不改变灵敏放大器个数的前提下，减少数据编程单元，将128个数据编程单元改为32个数据编程单元，减小灵敏放大器和数据编程单元模块的总面积。对于16Mbit 串行NOR Flash芯片来说，本技术方案可以减小1.2%～2.5%的芯片面积，如果对于8Mbit 串行NOR Flash来说，本技术方案可以减小2%～4%的芯片面积，降低了芯片在晶圆制造端的成本，提升了芯片的成本优势。

本发明将数据编程单元数量从128个缩减到32个，对应增加了32根编程输入数据总线，灵敏放大器编排的序号相应做了调整，通过4选1开关选择将所要编程的数据输入到对应的BL；相较于减少的96个数据编程单元来说，增加的32根编程输入数据总线和4选1开关电路所增加的芯片面积占比非常小，基本可忽略不计。

在某些具体实施例中，如图5所示，所述4选1开关电路与灵敏放大器的数据输出端连接，4选1开关电路与数据编程单元的数据输入端连接；灵敏放大器从NOR Flash芯片内对应的位线读出数据后经过4选1开关电路输出到对应的数据编程单元，实现数据输出。

本技术方案中，为了进一步减小芯片面积，将由地址A3和A2控制的4选1开关电路同时控制数据输出的选通，这样总的数据总线就变为了32+32=64根，相较于传统做法少了50%的数据总线，少了75%的数据编程单元，仅仅增加了一个由地址A3和A2控制的4选1开关电路。

从图4和图5可以看出，本技术方案提出的减小NOR Flash芯片面积的方法对减小NOR Flash的芯片面积十分有效，对于中低容量的NOR Flash减小的芯片面积比例十分可观，可实施性强。

本技术方案还保护一种非易失性闪存芯片，包括如上述所述的减小非易失性闪存芯片面积的电路。

在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (4)

1.一种减小非易失性闪存芯片面积的电路，其特征在于，包括若干个灵敏放大器、若干个数据编程单元和4选1开关电路，每个灵敏放大器通过4选1开关电路与一个数据编程单元连接，一个数据编程单元通过4选1开关电路同时与4个灵敏放大器连接，所述4选1开关电路与数据编程单元的数据输出端连接，4选1开关电路与灵敏放大器的数据输入端连接，每个灵敏放大器与NOR Flash芯片内对应的一根位线连接：将需要所要编程的数据输入到数据编程单元，通过4选1开关电路将数据编程单元所要编程的数据输入到对应的灵敏放大器，最后输入至NOR Flash芯片内对应的位线；

所述灵敏放大器设置128个，数据编程单元设置32个，一个数据编程单元同时与4个灵敏放大器连接；所述128个灵敏放大器按序号顺序均分为四组，每次从一组中顺序抽出一个序号的灵敏放大器，从四组中抽出的四个灵敏放大器同时与对应序号的一个数据编程单元通过4选1开关电路连接。

2.根据权利要求1所述的减小非易失性闪存芯片面积的电路，其特征在于，所述4选1开关电路采用由地址A3和A2控制的4选1开关电路。

3.根据权利要求1所述的减小非易失性闪存芯片面积的电路，其特征在于，所述4选1开关电路与灵敏放大器的数据输出端连接，4选1开关电路与数据编程单元的数据输入端连接；灵敏放大器从NOR Flash芯片内对应的位线读出数据后经过4选1开关电路输出到对应的数据编程单元，实现数据输出。

4.一种非易失性闪存芯片，其特征在于，包括如权利要求1至3任一所述的减小非易失性闪存芯片面积的电路。

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