CN1090859C - 具有同时异步读写的缓冲器 - Google Patents

Abstract

本发明涉及通信中的数据码数调整装置中使用的缓冲器器件，特别是指用单端口RAM小块的组合代替双端口RAM构成具有同时异步读写的缓冲器，包括存储器、比较器和译码器，其特征在于还设有M个选择器、与门和2M个三态门，其中译码器是读地址高Ah位译码器和写地址高Ah位译码器，选择器是2选1选择器，存储器由M个单端口RAM小块组成。由它组成码速调整模块更能与其它模块有机结合，用于数据传输系统，可降低系统成本。

Description

具有同时异步读写的缓冲器

本发明涉及通信中的数据码速调整装置中使用的缓冲器器件，特别是指用单端口RAM小块的组合代替双端口RAM构成具有同时异步读写的缓冲器。

在数据传输中经常会用到数据码速调整模块，该模块电路实现时，由具有同时异步读写FIFO(先进先出存储器)功能的缓冲器和其相关的时钟、控制电路构成(见图1)，缓冲器具有FIFO功能，而且可同时异步读写。该缓冲器可用现成的FIFO(先进先出存储器)器件或者用双端口存储器来实现，用双端口存储器实现时，还要增加读写地址产生电路和读写控制电路，其中写控制电路控制输入数据的写入格式，读控制电路控制输出数据的读出格式。

目前，内部具有同时异步读写FIFO(先进先出存储器)或双端口存储器的PLD(可编程器件)比较少，要大量生产具有同时异步读写的缓冲器有困难。

本发明的目的是设计一具有同时异步读写的缓冲器，它用单端口存储器(只有一个地址和数据端口，简称RAM)及一些逻辑器件组合而成，用它替代双端口存储器组成能同时异步读写功能的缓冲器。

本发明的目的是这样实现的。单端口RAM只有一个地址、一个数据口，不能同时进行读和写操作，将多个单端口RAM小块组合起来，分别读写不同的RAM小块(写入某一RAM小块，读取另一RAM小块)即不在同一RAM小块上同时进行读和写操作，实现对不同RAM小块实现同时异步读写的操作。本发明具有同时异步读写的缓冲器由存储器、比较器、译码器、与门、M个选择器和2M个三态门组成，其中，译码器是读地址高Ah位译码器和写地址高Ah位译码器，选择器是2选1选择器，存储器由M个单端口RAM小块组成；写地址总线AW中低AI位连接选择器的“1”端，读地址总线AR中低AI位连接选择器的“0”端，写地址总线AW中高Ah位接写地址高Ah译码器的输入端，其M个译码输出端分别接M个选择器的控制端和M个三态门的控制端，M个选择器的输出端对接M个RAM小块的地址输入端；写地址高Ah位译码器的M个译码输出端分别接M个与门的输入端，与门的另一输入端与写/读信号连接，与门的输出端接RAM小块写/读控制端；读地址总线AR中高Ah位接读地址高Ah位译码器的输入端，其M个译码输出端分别与M个三态门的控制端连接，M个三态门的输入端对应与M个RAM小块的数据端连接，三态门的输出至读取数据总线DR；写入数据总线DW与M个三态门的输入端连接，M个三态门和输出端对应与M个RAM小块的数据端连接；写地址总线AW中高Ah位接比较器的P输入端，读地址总线AR中高Ah位接比较器的Q输入端，比较器的输出接写冲突指示。这样利用单端口RAM小块及一些逻辑器件的组合就构成了能同时异步读写的缓冲器，解决了缺少双端口存储器生产缓冲器的矛盾。

下面结合附图及实施例对本发明进一步描述。

图1、现有码速调整模块。

图2、本发明的缓冲器构成示意图。

图3、实施例缓冲器的端口图。

本发明的缓冲器称为模拟双端口RAM缓冲器。一种具有同时异步读写的缓冲器，包括存储器1、比较器2和译码器3，其特征在于还设有M个选择器4、与门5和2M个三态门6，其中译码器3是读地址高Ah位译码器和写地下高Ah位译码器，选择器4是2选1选择器，存储器1由M个单端口RAM小块组成；写地址总线AW中低AI位连接选择器4的“1”，读地址总线AR中低AI位连接选择4器的“0”端，写地址总线AW中高Ah位接写地址高Ah译码器3的输入端，其M个译码输出端分别接M个选择器4的控制端和M个三态门6的控制端，M个选择器4的输出端对接M个RAM小块的地址输入端；写地址高Ah位译码器3的M个译码输出端分别接M个与门5的输入端，与门5的另一端入端与写/读信号连接，与门5的输出端接RAM小块写/读控制端；读地址总线AR中高Ah位接读地址高Ah译码器3的输入端，其M个译码输出端分别与M个三态门6的控制端连接，M个三态门6的输入端对应与M个RAM小块的数据端连接，三态门6的输出至读取数据总线DR；写入数据总线DW与M个三态门3的输入端连接，M个三态门3的输出端对应与M个RAM小块的数据端连接；写地址总线AW中高Ah位接比较器2的P输入端，读地址总线AR中高Ah位接比较器2的Q输入端，比较器2的输出接读写冲突指示。

缓冲器实现同时读写的过程如下：

首先说明写操作过程，写端通过写地址总线AW输入写地址，通过写入数据总线DW输入写数据，读写信号线W/ R为高电平表示要进行某个存储单元的写操作。写地址总线AW的高Ah位作为选择信号，选择某个RAM小块进行写操作。假设写地址总线AW的高Ah位的值为P(0≤P≤2^Ah-1，M＝2^Ah)，经过写端的高Ah位译码器3输出唯一的一个高电平，写选择线选中第P#RAM小块，也就是根据高电平的写选择线，打开P#RAM小块对应的读写控制与门5使P#RAM小块读写信号线为高电平，表示进行写操作状态，同时高电平的写选择线通过P#RAM小块对应的选择器4选择与其“1”端相连接的写地址总线AW的低A1位作为P#RAM小块的输入写地址，另外高电平的写选择线还打开P#RAM小块对应的数据输入三态门6使写入数据总线DW上的数据作为P#RAM小块的输入写数据，这样就将写入数据总线DW上的数据写入到P#RAM小块相应的地址单元中(该地址单元由前所述的写地址总线AW的低A1位决定)。其它的RAM小块，由于写端高Ah位译码器3输出的相对应的写选择线为低电平，对应的RAM小块读写信号线为低电平则处于读状态，所以就不能进行这种写操作。这样就完成了对该模拟双端口RAM缓冲器的某个存储单元的写操作。

再说明读操作过程，读端通过读地址总线AR输入读地址，表示进行某个存储单元的读操作。读地址总线AR的高Ah位作为选择信号，选择某个RAM小块进行读操作。假设读地址总线AR的高Ah位的值为Q(0≤Q≤2^Ah-1)，经过读端的高Ah位译码器3输出唯一的一个高电平的读选择线选中第Q#RAM小块，又因为Q#RAM小块的对应的写选择线为低电平(假设当前读写高Ah位不相等，P≠Q)，该Q#RAM小块对应的选择器4选择与其“0”端相连接的读地址总线AR的低A1位作为Q#RAM小块的输入读地址，同时Q#RAM小块对应的读写控制与门(5)关闭，使Q#RAM小块读写信号线为低电平，表示进行读操作，该Q#RAM小块数据端口就输出读地址总线AR的低A1位地址线对应存储单元的数据，而且根据高电平读选择线还打开Q#RAM小块相对应的数据输出三态门6，将读出的数据送到读取数据总线DR上。其它的RAM小块，读端的高Ah位译码器3输出的相对应的读选择线为低电平，对应的数据输出三态门6关闭，其输出的数据不能输出到读取数据总线DR上，所以就不能进行这种读操作。这样就完成了对该模拟双端口RAM缓冲器的某个存在存储单元的读操作。

可以看出，只要当前时刻读写操作不选择到同一个RAM小块(也就是不同时读写同一个RAM小块)，即写、读地址总线高Ah位的值不相等(P≠Q)，就能保证该模拟双端口RAM缓冲器进行正常的同时异步读写操作。如果同时读写同一个RAM小块(P＝Q)，通过比较器2输出读写冲突指示，表示读写不正常。

这样利用RAM小块及一些逻辑器件的组合就构成了能同时异步读写的缓冲器。

本发明的缓冲器的外围增加由计数器组成的读地址产生电路和写地址产生电路，且写地址总线AW与写地址输出端连接，读地址总线AR与读地址输出端连接，构成一数据码速调整模块电路，用于数据传输(通信)。

Claims (2)

1、一种具有同时异步读写的缓冲器，包括存储器(1)、比较器(2)和译码器(3)，其特征在于还设有M个选择器(4)、与门(5)和2M个三态门(6)，其中译码器3是读地址高Ah位译码器和写地址高Ah位译码器，选择器(4)是2选1选择器，存储器(1)由M个单端口RAM小块组成；写地址总线AW中低AI位连接选择器(4)的“1”端，读地址总线AR中低AI位连接选择器(4)的“0”端，写地址总线AW中高Ah位接写地址高Ah译码器(3)的输入端，其M个译码输出端分别接M个选择器(4)的控制端和M个三态门(6)的控制端，M个选择器(4)的输出端对接M个RAM小块的地址输入端；写地址高Ah位译码器(3)的M个译码输出端分别接M个与门(5)的输入端，与门(5)的另一输入端与写/读信号连接，与门(5)的输出端接RAM小块写/读控制端；读地址总线AR中高Ah位接读地址高Ah位译码器(3)的输入端，其M个译码输出端分别与M个三态门(6)的控制端连接，M个三态门(6)的输入端对应与M个RAM小块的数据端连接，三态门(6)的输出至读取数据总线DR；写入数据总线DW与M个三态门(3)的输入端连接，M个三态门(3)的输出端对应与M个RAM小块的数据端连接；写地址总线AW中高Ah位接比较器(2)的P输入端，读地址总线AR中高Ah位接比较器(2)的Q输入端，比较器(2)的输出接读写冲突指示。

2、按权利要求1所述的缓冲器的应用，其特征在于缓冲器外围增加由计数器组成的读地址产生电路和写地址产生电路，且写地址总线AW与写地址输出端连接，读地址总AR与读地址输出端连接，构成一数据码速调整模块电路。

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