CN112687305A

CN112687305A - 一种数据存储电路

Info

Publication number: CN112687305A
Application number: CN202110008038.3A
Authority: CN
Inventors: 李华伟
Original assignee: Chipsbank Technologies Shenzhen Co ltd
Current assignee: Chipsbank Technologies Shenzhen Co ltd
Priority date: 2021-01-05
Filing date: 2021-01-05
Publication date: 2021-04-20
Anticipated expiration: 2041-01-05

Abstract

本发明实施例提供了一种数据存储电路，用于实现静态随机存取存储器功能，降低存储器电路功耗。本发明实施例中的数据存储电路包括：第一级锁存器电路、第二级锁存器电路及状态控制电路，第二级锁存器电路分别与第一级锁存器电路及状态控制电路连接；其中，第一级锁存器电路中包含一组并联的锁存器组成的存储单元，第二级锁存器电路中包含多组并联的锁存器组成的多个存储单元，每一个存储单元包含的数量相同的独立锁存器；第一级锁存器电路根据输入信号在存储写入的目标数据；状态控制电路用于根据控制信号选择第二级锁存器电路中的某一个存储单元作为目标存储单元；第一级锁存器电路还用于根据控制信号将目标数据写入目标存储单元。

Description

一种数据存储电路

技术领域

本发明涉及数据存储技术领域，尤其涉及一种数据存储电路。

背景技术

静态随机存取存储器(Static Random-Access Memory，SRAM)是随机存取存储器的一种。所谓的“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。

现有的SRAM电路通常通过SRAM编译器来产生对应规格的电路，但是现有SRAM编译器通常适配通用规格，深度和宽度值通常是2的幂次方数值，例如SRAM 32*512，而且宽度数值不会太大(一般不超过512位)，无法满足数据位宽又非常大的非常规存储需求，例如SRAM16*2049、SRAM 7*1024，数据深度较浅而数据位宽很大，适用性不好。

为了解决以上任一问题，提出了一种数据存储电路。

发明内容

本发明实施例提供了一种数据存储电路，用于实现静态随机存取存储器功能，降低存储器电路功耗。

本发明实施例提供了一种数据存储电路，可包括：

第一级锁存器电路、第二级锁存器电路及状态控制电路，所述第二级锁存器电路分别与所述第一级锁存器电路及所述状态控制电路连接；

其中，所述第一级锁存器电路中包含一组并联的锁存器组成的存储单元，所述第二级锁存器电路中包含多组并联的锁存器组成的多个存储单元，每一个存储单元包含的数量相同的独立锁存器；

所述第一级锁存器电路根据输入信号在存储写入的目标数据；

所述状态控制电路用于根据控制信号选择所述第二级锁存器电路中的某一个存储单元作为目标存储单元；

所述第一级锁存器电路还用于根据控制信号将所述目标数据写入所述目标存储单元。

可选的，作为一种可能的实施方式，本发明实施例中的数据存储电路中，所述状态控制电路还用于根据控制信号选择所述第二级锁存器电路中的某一个存储单元作为目标读取单元；

所述第二级锁存器电路还用于根据控制信号对所述目标读取单元中的数据进行输出操作。

可选的，作为一种可能的实施方式，本发明实施例中的数据存储电路中，所述状态控制电路还用于根据控制信号选择启动所述存储单元的全部或部分锁存器。

可选的，作为一种可能的实施方式，本发明实施例中的数据存储电路中，所述状态控制电路为译码电路。

可选的，作为一种可能的实施方式，本发明实施例中的数据存储电路，还可以包括第一级锁存器门控电路，与所述第一级锁存器电路连接，用于控制所述第一级锁存器电路的存储单元中的锁存器的状态，并更新锁存器中的数据。

可选的，作为一种可能的实施方式，本发明实施例中的数据存储电路，还可以包括第二级锁存器门控电路，与所述第二级锁存器电路连接，用于控制所述第二级锁存器电路的存储单元中的锁存器的状态，并更新锁存器中的数据。

可选的，作为一种可能的实施方式，本发明实施例中的第一级锁存器门控电路与所述第二级锁存器门控电路并联连接。

可选的，作为一种可能的实施方式，本发明实施例中的数据存储电路，还可以包括复位电路，复位电路与存储单元中的锁存器的清零引脚连接，用于根据控制信号控制所述第一级锁存器电路、第二级锁存器电路进行复位。

从以上技术方案可以看出，本发明实施例具有以下优点：

本发明实施例中的数据存储电路包含第一级锁存器电路、第二级锁存器电路及状态控制电路，第一级锁存器电路中包含一组并联的锁存器组成的存储单元，所述第二级锁存器电路中包含多组并联的锁存器组成的多个存储单元，存储单元中的独立锁存器的数量可以根据实际需求进行调整，提高了数据存储电路的适应性；而且存在输入信号时，只需要翻转第一级锁存器电路及第二级锁存器中选中的目标存储单元对应的电路，第二级锁存器电路中其余未选中的存储单元可以不处于启动上电状态，降低电路功耗。

附图说明

图1为本发明实施例中一种数据存储电路的一个实施例示意图；

图2为本发明实施例中一种数据存储电路的另一个实施例示意图；

图3为本发明实施例中一种数据存储电路的一个具体应用实施例示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

本发明实施例涉及锁存器(Latch)，其中，独立的锁存器是数字逻辑电路中很重要的一种基本电路，常见的锁存器包括三个端口：数据输入口、数据输出口、使能端。当使能端为第一预设电平(高电平或低电平)时，输入口的数据直接送到输出口，此时输入输出口可以看成是直接连通的；当使能端为第二预设电平(低电平或高电平)时，输出口的数据保持之前的数据不变，无论输入口的数据怎么变化，输出都保持不变，就是把原来的状态锁存下来了。

为了便于理解，下面对本发明实施例中的数据存储电路进行描述，请参阅图1，本发明实施例中一种数据存储电路可包括：

第一级锁存器电路10、第二级锁存器电路20及状态控制电路30，所述第二级锁存器电路20分别与所述第一级锁存器电路10及所述状态控制电路30连接。

其中，第一级锁存器电路中包含一组并联的锁存器组成的存储单元，存储单元中的独立锁存器的数量可以根据实际需求进行调整，例如，可以设置2048个独立锁存器将使能端并联组成一个存储单元。第二级锁存器电路中包含多组并联的锁存器组成的多个存储单元，每一个存储单元包含的数量相同的独立锁存器，例如可以设置8个存储单元，每个存储单元包含2048个独立锁存器。

当需要写入数据时，第一级锁存器电路可以根据输入信号在存储写入的目标数据，其中输入信号可以是基于时钟变化的电平信号，也可以是其它电信号，具体此处不做限定。

状态控制电路用于根据控制信号选择第二级锁存器电路中的某一个存储单元作为目标存储单元。可选的，第二级锁存器电路中其余未选中的存储单元可以不处于启动上电状态，降低电路功耗。

在选定第二级锁存器电路中的目标存储单元之后，第一级锁存器电路还用于根据控制信号将所述目标数据写入目标存储单元。

在上述实施例的基础上，状态控制电路还可以用于根据控制信号选择所述第二级锁存器电路中的某一个存储单元作为目标读取单元，进一步的，第二级锁存器电路还可以用于根据控制信号对所述目标读取单元中的数据进行输出操作。

可选的，作为一种可能的实施方式，本发明实施例中的状态控制电路还可以用于根据控制信号选择启动所述存储单元的全部或部分锁存器。例如，当存储单元包含2048个独立锁存器时，可以根据控制信号选择启动1024个独立锁存器。

可选的，作为一种可能的实施方式，本发明实施例中的状态控制电路为译码电路。具体的译码电路可以是继电器译码电路、BCD译码驱动器电路、IO接口地址译码电路等，具体此处不做限定。

在上述实施例的基础上，为了提高第一级锁存器电路中每个存储单元中的独立锁存器的控制效率，请参阅图2，可以将每个存储单元中的独立锁存器的使能端并联组成第一级锁存器门控电路40，用于控制所述第一级锁存器电路的存储单元中的锁存器的状态，当控制锁存器处于使能状态时，可以更新锁存器中的数据。

在上述实施例的基础上，为了提高第二级锁存器电路中每个存储单元中的独立锁存器的控制效率，请参阅图2，可以将每个存储单元中的独立锁存器的使能端并联组成第二级锁存器门控电路50，用于控制第二级锁存器电路的存储单元中的锁存器的状态，当控制锁存器处于使能状态时，可以更新锁存器中的数据。

在上述实施例的基础上，为了提高每个存储单元中的独立锁存器的控制效率，第一级锁存器门控电路可以与所述第二级锁存器门控电路并联连接，采用统一的控制信号进行控制。

在上述实施例的基础上，本发明实施例中的数据存储电路还可以设置复位电路，复位电路与存储单元中的锁存器的清零引脚连接，用于根据控制信号控制所述第一级锁存器电路、第二级锁存器电路进行复位。

为了便于理解，请参阅图3，下面将结合具体的应用实施例对本发明实施例中的数据存储电路进行描述。

示例性的，图3所示的数据存储电路可包含两级latch(锁存器)电路，可以采用门控锁存器，第一级latch电路可以包含2048个latch，第一级latch电路是低通电路，即在时钟的低电平阶段选通数据，存入第一级latch电路；第二级latch电路可以包含多组类似第一级latch的电路，第二级latch电路采用时钟高电平选通，外加一组简单的译码电路，用于选通放入第二级latch中的哪一组。

例如要实现一个8*2048的存储单元，第一级latch共有2048个latch，在时钟低电平同时获取2048个数据，然后在时钟高电平将这2048个数据放入第二级latch电路的8组电路的某一组内。

以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims

1.一种数据存储电路，其特征在于，包括第一级锁存器电路、第二级锁存器电路及状态控制电路，所述第二级锁存器电路分别与所述第一级锁存器电路及所述状态控制电路连接；

2.根据权利要求1所述的数据存储电路，其特征在于，所述状态控制电路还用于根据控制信号选择所述第二级锁存器电路中的某一个存储单元作为目标读取单元；

3.根据权利要求2所述的数据存储电路，其特征在于，所述状态控制电路还用于根据控制信号选择启动所述存储单元的全部或部分锁存器。

4.根据权利要求1至3中任一项所述的数据存储电路，其特征在于，所述状态控制电路为译码电路。

5.根据权利要求4所述的数据存储电路，其特征在于，还包括：

第一级锁存器门控电路，与所述第一级锁存器电路连接，用于控制所述第一级锁存器电路的存储单元中的锁存器的状态，并更新锁存器中的数据。

6.根据权利要求5所述的数据存储电路，其特征在于，还包括：

第二级锁存器门控电路，与所述第二级锁存器电路连接，用于控制所述第二级锁存器电路的存储单元中的锁存器的状态，并更新锁存器中的数据。

7.根据权利要求6所述的数据存储电路，其特征在于，第一级锁存器门控电路与所述第二级锁存器门控电路并联连接。

8.根据权利要求6所述的数据存储电路，其特征在于，还包括复位电路，复位电路与存储单元中的锁存器的清零引脚连接，用于根据控制信号控制所述第一级锁存器电路、第二级锁存器电路进行复位。