CN111079167A - 一种通过cpld实现的硬件电路加密装置 - Google Patents

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Abstract

一种通过CPLD实现的硬件电路加密装置，目的是为了解决商务网关硬件电路主板体积增大、成本高的问题。本发明的译码模块包括二四译码器和三八译码器，用于对输入地址进行地址译码；密数写入模块包括五个D触发器、两个或门、以及与非门，两个或门用于接收控制信号，其输出作为第一个、第二个D触发器的触发信号，第一个D触发器的输出作为第二个D触发器的输入，第二个D触发器的输出作为剩余三个D触发器的输入；通讯管道控制模块包括D触发器、一个二输入或门、四个三输入或门、以及一个四输入与门，二输入或门用于接收控制信号，其输出作为D触发器的输入，D触发器的输出作为三输入或门的输入，三输入或门的输出作为四输入与门的输入。

Description

一种通过CPLD实现的硬件电路加密装置
技术领域
本发明的涉及硬件设备的加密技术。
背景技术
在一卡通商务网关的应用中，商务网关硬件电路极其复杂，主板控制需要大量的逻辑电路。商务网关的主板采用双CPU控制系统，双CPU各自完成重要的功能同时，还要共享存储单元和显示电路，同时还要通过公共存储器交换数据，因此控制逻辑非常复杂。为了完成复杂的控制，必须要设计大量的地址译码电路，总线切换控制电路，以及其它加密保护逻辑等等，不仅增大了主板体积，还增加了成本。
发明内容
本发明的目的是为了解决商务网关硬件电路保密部分结构复杂，导致主板体积增大、成本增加的问题，提供一种通过CPLD实现的硬件电路加密装置。
本发明所述的一种通过CPLD实现的硬件电路加密装置，适用于CPLD，所述装置包括如下模块：
译码模块，所述译码模块为采用二四译码器和三八译码器实现的门电路译码器，用于对输入地址MA23、MA22、MA3、MA2、MA1进行地址译码；
密数写入模块，包括D触发器U1、D触发器U2、D触发器U3、D触发器U4、D触发器U5、两个或门、以及与非门；其中一个或门的两个输入端分别用于接收写控制信号和使能信号CS_INIT，输出端连接D触发器U1的触发信号输入端；另一个或门的两个输入端分别用于接收读控制信号和使能信号CS_INIT，输出端连接D触发器U2的触发信号输入端；所述D触发器U1的四个D输入端D0、D1、D2和D3分别作为所述密数写入模块的四个IO端口MD0、MD1、MD2和MD3，D触发器U1的四个输出端Q0、Q1、Q2和Q3分别连接D触发器U2的四个D输入端D0、D1、D2和D3，D触发器U2的输出端Q0、Q1和Q2分别连接D触发器U3的D输入端、D触发器U4的D输入端和D触发器U5的D输入端，D触发器U2的输出端Q3同时连接D触发器U3、D触发器U4和D触发器U5的触发信号输入端；D触发器U3、D触发器U4、和D触发器U5的复位引脚均用于接收复位信号，D触发器U3的输出端连接与非门的高电平有效输入端，D触发器U4和D触发器U5的输出端连接与非门的两个低电平有效输入端；
通讯管道控制模块，包括D触发器U6、一个二输入或门、四个三输入或门、以及一个四输入与门，其中，二输入或门的两个输入端分别用于接收使能信号CS_485和写控制信号，该二输入或门的输出端连接D触发器U6的触发信号输入端，D触发器U6的四个D输入端D0、D1、D2和D3分别用于接收四个IO端口MD0、MD1、MD2和MD3输入的信号，D触发器U6的四个输出端Q0、Q1、Q2和Q3分别连接四个三输入或门的第一个输入端，四个三输入或门的第二个输入端分别用于接收四个RDXI信号,四个三输入或门的第三个输入端均用于接收密数写入模块中与非门的输出信号,四个三输入或门的输出端分别连接四输入与门的四个输入端。
可选地，所述的译码模块具体包括与门、或门、二四译码器和三八译码器；所述与门的两个输入端分别用于接收读控制信号和写控制信号，与门的输出端连接或门的一个输入端，所述或门的另一个输入端用于接收复位信号，或门的输出端同时连接二四译码器的使能信号输入端和三八译码器的一个使能信号输入端；所述二四译码器的两个译码信号输入端分别用于接收地址MA22和MA23，二四译码器的第四个输出端连接三八译码器的另一个使能信号输入端，所述三八译码器的第三个使能信号输入端用于接收复位信号；三八译码器的三个译码信号输入端分别用于接收地址MA3、MA2和MA1，三八译码器的第一个输出端用于输出使能信号CS_INIT，三八译码器的第四个输出端用于输出使能信号CS_485。
本发明所述的硬件电路加密装置由嵌入在CPLD中的计算机程序实现，可以使用XC95144XL上的116个IO端口，双CPU系统的所有总线及IO都连到了CPLD芯片电路上，通过统一编程实现复杂的逻辑控制。为了实现对本芯片内部逻辑的保密控制，实现外来程序无法控制整个产品，本发明借助于CPLD固有的IO端口，在逻辑设计中增加了本发明所提供的加密装置，配合相应的软件程序来控制所述加密装置的读写时序，实现对硬件电路的加密保护。
本发明具有以下优点：
1，不占用额外资源，成本低，效率高，充分利用CPLD极强的可塑性，不额外增加端口，不影响主控逻辑的工作，充分发挥了CPLD的特性，充分利用了CPLD的可用资源。
2，加密效果好，隐蔽性强。本发明要求在固定的地址上，按固定的操作方式操作，最终达到目标状态。配合复杂隐蔽的程序设计来通过控制通讯线路，所以加密非常隐蔽，效果好，不宜引起破解者的关注。
本发明适用于各类使用可编程控制器的硬件设计中，在不增加成本、不占用额外资源的情况下，对硬件电路进行加密，对保护产权很用好处。
附图说明
图1是本发明具体实施方式一的译码模块的电路结构示意图；
图2是本发明具体实施方式一的密数写入模块的电路结构示意图；
图3是本发明具体实施方式一的通讯管道控制模块的电路结构示意图；
图4是本发明具体实施方式二的加密方法的流程示意图。
具体实施方式
具体实施方式一：结合图1至图3说明本实施方式。本实施方式所述的一种通过CPLD实现的硬件电路加密装置，适用于CPLD，所述装置包括译码模块、密数写入模块和通讯管道控制模块。
如图1所示，所述译码模块为采用二四译码器和三八译码器实现的门电路译码器，用于对输入地址MA23、MA22、MA3、MA2、MA1进行地址译码；所述的译码模块具体包括与门、或门、二四译码器和三八译码器；所述与门的两个输入端分别用于接收读控制信号和写控制信号，与门的输出端连接或门的一个输入端，所述或门的另一个输入端用于接收复位信号，或门的输出端同时连接二四译码器的使能信号输入端和三八译码器的一个使能信号输入端；所述二四译码器的两个译码信号输入端分别用于接收地址MA22和MA23，二四译码器的第四个输出端连接三八译码器的另一个使能信号输入端，所述三八译码器的第三个使能信号输入端用于接收复位信号；三八译码器的三个译码信号输入端分别用于接收地址MA3、MA2和MA1，三八译码器的第一个输出端用于输出使能信号CS_INIT，三八译码器的第四个输出端用于输出使能信号CS_485。
上述门电路译码器能够对输入地址MA23、MA22、MA3、MA2、及MA1的输入信号进行地址译码。当且仅当输入信号为MA23＝1、MA22＝1、MA3＝0、MA2＝0、MA1＝0时，才能够得到实际地址0CXXX0h或0CXXX1h，此时，控制使能信号CS_INIT由高电平变成低电平，表示地址使能有效；当且仅当输入信号为MA23＝1、MA22＝1、MA3＝1、MA2＝0、MA1＝0时，才能够得到实际地址0CXXX8h或0CXXX9h，此时，控制使能信号CS_485由高电平变成低电平，表示地址使能有效。地址0CXXX0h或0CXXX1h用于解密时序地址。地址0CXXX8h或0CXXX9h是通讯管道选择地址。
如图2所示，所述密数写入模块包括D触发器U1、D触发器U2、D触发器U3、D触发器U4、D触发器U5、两个或门、以及与非门；其中一个或门的两个输入端分别用于接收写控制信号和使能信号CS_INIT，输出端连接D触发器U1的触发信号输入端；另一个或门的两个输入端分别用于接收读控制信号和使能信号CS_INIT，输出端连接D触发器U2的触发信号输入端；所述D触发器U1的四个D输入端D0、D1、D2和D3分别作为所述密数写入模块的四个IO端口MD0、MD1、MD2和MD3，D触发器U1的四个输出端Q0、Q1、Q2和Q3分别连接D触发器U2的四个D输入端D0、D1、D2和D3，D触发器U2的输出端Q0、Q1和Q2分别连接D触发器U3的D输入端、D触发器U4的D输入端和D触发器U5的D输入端，D触发器U2的输出端Q3同时连接D触发器U3、D触发器U4和D触发器U5的触发信号输入端；D触发器U3、D触发器U4、和D触发器U5的复位引脚均用于接收复位信号，D触发器U3的输出端连接与非门的高电平有效输入端，D触发器U4和D触发器U5的输出端连接与非门的两个低电平有效输入端。
密数写入主要通过图2所示的逻辑电路实现，图2占用地址0CXXX0h或0CXXX1h，逻辑图中的逻辑单元由多个D触发器组成。控制过程分为两步，第一步，预置数据1到IO端口MD0上、预置数据0到IO端口MD1上、预置数据0到IO端口MD2上、预置数据1到IO端口MD3上，然后经过向已占用地址0CXXX0h或0CXXX1h先写入再读出的动作后，数据MD0、MD1、MD2、MD3可通过两级D触发器锁存到图2中的U2输出端上；第二步，变换MD3的值，即预置数据0到IO端口MD3上，然后再经过向已占用地址0CXXX0h或0CXXX1h先写入再读出的动作后，可使数据001b(由于最后一级只通过3bit数据，所以此处为001b)通过最后一级D触发器U3，最终在密数写入模块输出端得到目的状态，即INIT_OE(初始值＝1)等于0。INIT_OE＝0，可以用于下一级电路的开关使用。密数写入模块的控制时序参见下表，其中，操作次序0为初始状态。
表1控制时序表
操作次序 MD0 MD1 MD3 MD3 R/W INIT_OE
0 1 1 1 1 1 1
1 1 0 0 1 W 1
2 1 0 0 1 R 1
3 1 0 0 0 W 1
4 1 0 0 0 R 0
如图3所示，所述通讯管道控制模块包括D触发器U6、一个二输入或门、四个三输入或门、以及一个四输入与门，其中，二输入或门的两个输入端分别用于接收使能信号CS_485和写控制信号，该二输入或门的输出端连接D触发器U6的触发信号输入端，D触发器U6的四个D输入端D0、D1、D2和D3分别用于接收四个IO端口MD0、MD1、MD2和MD3输入的信号，D触发器U6的四个输出端Q0、Q1、Q2和Q3分别连接四个三输入或门的第一个输入端，四个三输入或门的第二个输入端分别用于接收四个RDXI信号,四个三输入或门的第三个输入端均用于接收密数写入模块中与非门的输出信号,四个三输入或门的输出端分别连接四输入与门的四个输入端。
在通讯管道控制过程中，当密数写入模块正确打开后，会得到稳定的状态INIT_OE＝0,之后，可以通过向地址0CXX8h或0CXX9h写入对应的通道控制位的数值来选择某一路管道的信号通过，管道的选择要遵循同时只能打开1路通讯管道的原则，即，控制数据为4个BIT位,只能有一个BIT位为0，其它3个BIT位应为1。本实施方式中，通讯管道共有4个，当MD0＝0、MD1＝1、MD1＝1、MD1＝1时，可以保证RXDi_1接通RXDo,当MD0＝1、MD1＝0、MD1＝1、MD1＝1时，可以保证RXDi_2接通RXDo,当MD0＝1、MD1＝1、MD1＝0、MD1＝1时，可以保证RXDi_3接通RXDo,当MD0＝1、MD1＝1、MD1＝1、MD1＝0时，可以保证RXDi_4接通RXDo。MD0、MD1、MD2和MD3要保证只有1位等于0即可打开一个通道。
商务网关硬件电路极的主板控制非常复杂，需要大约200个门电路、大约30个触发和驱动电路，累计大约需要40-50个集成电路才能完成，为了降低成本，减小主板体积，为了高质量完成产品设计的需要，本实施方式借助可编程控制器(简称CPLD)电路实现上述功能，具体使用的是XILINX的XC95144XL(117可编程的IO端口，3200个门单元)，双CPU系统的所有总线及IO都连到了CPLD芯片电路上，通过统一编程实现复杂的逻辑控制，不仅减小了主板体积，还降低了成本。
具体实施方式二：结合图1至图4说明本实施方式。为了实现对CPLD芯片内部逻辑的保密控制，使外来程序无法控制整个产品，本实施方式提供了一种与上述加密装置相配合的加密方法，所述加密方法由嵌入在CPU内的计算机程序实现。
如图4所示，所述加密方法包括以下步骤：
当使能信号CS_INIT由高电平变为低电平时，预置数据1到IO端口MD0上、预置数据0到IO端口MD1上、预置数据0到IO端口MD2上、预置数据1到IO端口MD3上；
向已占用地址0CXXX0h或0CXXX1h写入数据；
从已占用地址0CXXX0h或0CXXX1h读出数据；
预置数据1到IO端口MD0上、预置数据0到IO端口MD1上、预置数据0到IO端口MD2上、预置数据0到IO端口MD3上；
向已占用地址0CXXX0h或0CXXX1h写入数据；
从已占用地址0CXXX0h或0CXXX1h读出数据；
其中，所述地址0CXXX0h和0CXXX1h对应的输入地址为：
MA23＝1，MA22＝1，MA3＝0，MA2＝0，MA1＝0。
上述加密方法通过设置的数据触发锁存逻辑，将正确的密数001b逐步写入到最终的门电路的输入端。被写入的数据同时携带下一层逻辑的时钟信号，最终达到将数值001b写入到最后的门电路的输入端，使最终的输出信号由原始值1变成值0，值1能够关闭下一级逻辑电路，值0则能够打开下一级逻辑电路。
上述加密方法嵌入在两个CPU中的一个，用于控制密数写入模块的控制时序，通过固有的读写时序打开部分逻辑电路，只有固有时序正确了，才能使加密装置的通讯功能被打通，才能使整个产品的通讯功能得以实现，否则，整个产品的通讯管路就会断开，通讯功能无法实现，所以外来程序难以控制加密装置。

Claims (2)

1.一种通过CPLD实现的硬件电路加密装置，适用于CPLD，其特征在于：所述装置包括如下模块：
译码模块，所述译码模块为采用二四译码器和三八译码器实现的门电路译码器，用于对输入地址MA23、MA22、MA3、MA2、MA1进行地址译码；
密数写入模块，包括D触发器U1、D触发器U2、D触发器U3、D触发器U4、D触发器U5、两个或门、以及与非门；其中一个或门的两个输入端分别用于接收写控制信号和使能信号CS_INIT，输出端连接D触发器U1的触发信号输入端；另一个或门的两个输入端分别用于接收读控制信号和使能信号CS_INIT，输出端连接D触发器U2的触发信号输入端；所述D触发器U1的四个D输入端D0、D1、D2和D3分别作为所述密数写入模块的四个IO端口MD0、MD1、MD2和MD3，D触发器U1的四个输出端Q0、Q1、Q2和Q3分别连接D触发器U2的四个D输入端D0、D1、D2和D3，D触发器U2的输出端Q0、Q1和Q2分别连接D触发器U3的D输入端、D触发器U4的D输入端和D触发器U5的D输入端，D触发器U2的输出端Q3同时连接D触发器U3、D触发器U4和D触发器U5的触发信号输入端；D触发器U3、D触发器U4、和D触发器U5的复位引脚均用于接收复位信号，D触发器U3的输出端连接与非门的高电平有效输入端，D触发器U4和D触发器U5的输出端连接与非门的两个低电平有效输入端；
通讯管道控制模块，包括D触发器U6、一个二输入或门、四个三输入或门、以及一个四输入与门，其中，二输入或门的两个输入端分别用于接收使能信号CS_485和写控制信号，该二输入或门的输出端连接D触发器U6的触发信号输入端，D触发器U6的四个D输入端D0、D1、D2和D3分别用于接收四个IO端口MD0、MD1、MD2和MD3输入的信号，D触发器U6的四个输出端Q0、Q1、Q2和Q3分别连接四个三输入或门的第一个输入端，四个三输入或门的第二个输入端分别用于接收四个RDXI信号,四个三输入或门的第三个输入端均用于接收密数写入模块中与非门的输出信号,四个三输入或门的输出端分别连接四输入与门的四个输入端。
2.根据权利要求1所述的一种通过CPLD实现的硬件电路加密装置，其特征在于：所述的译码模块具体包括与门、或门、二四译码器和三八译码器；所述与门的两个输入端分别用于接收读控制信号和写控制信号，与门的输出端连接或门的一个输入端，所述或门的另一个输入端用于接收复位信号，或门的输出端同时连接二四译码器的使能信号输入端和三八译码器的一个使能信号输入端；所述二四译码器的两个译码信号输入端分别用于接收地址MA22和MA23，二四译码器的第四个输出端连接三八译码器的另一个使能信号输入端，所述三八译码器的第三个使能信号输入端用于接收复位信号；三八译码器的三个译码信号输入端分别用于接收地址MA3、MA2和MA1，三八译码器的第一个输出端用于输出使能信号CS_INIT，三八译码器的第四个输出端用于输出使能信号CS_485。
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