JPWO2009037770A1 - メモリ回路およびメモリ回路のデータ書き込み・読み出し方法 - Google Patents

Abstract

メモリ回路が、各々が入力されたデータがクロック信号のタイミングで書き込まれこれを保持する第１ラッチ回路および第２のラッチ回路と、ライトイネーブル信号が書き込み可を示す状態の際に前記第１のラッチ回路および第２のラッチ回路にデータを入力するデータ入力回路と、ライトイネーブル信号が書き込み不可を示す状態の際に前記第２のラッチ回路の保持データを前記第１のラッチ回路に入力するライトバック回路とよりなり、第２のラッチ回路は第１のラッチ回路に比してノイズに対する耐性が高められた構成とされてなる。

Description

本発明はメモリ回路およびメモリ回路のデータ書き込み・読み出し方法に係り、特にノイズに対する耐性を高めることが可能な構成のメモリ回路およびメモリ回路のデータ書き込み・読み出し方法に関する。

情報処理装置に使用される、いわゆるレジスタファイルと称されるメモリ等、高信頼性及び高性能が要求されるメモリに使用されるメモリ回路では、α線、中性子線等による保持データの変化、いわゆるソフトエラーに対する耐性が要求される。

図１にこのようなメモリ回路に使用されるラッチ回路の例を示す。

図１に示すラッチ回路では、クロック端子Ｃｋに入力するクロック信号（Ｃｌｏｃｋ）のクロックタイミング毎に、データ端子Ｄａｔａに入力するデータ（Ｗｒｉｔｅ Ｄａｔａ）が書き込まれ、次のクロックタイミングで新たなデータが書き込まれるまで保持され、出力端子から読出データ（Ｒｅａｄ）として読み出される。

このようなラッチ回路では、α線、中性子線等の影響により、その内部に保持されたデータが一時的に変化する場合があることが知られている。このようにα線、中性子線等の影響によって生ずる保持データの変化をソフトエラーと称する。

ソフトエラーによる、メモリ回路の保持データの信頼性の低下を防ぐため、例えば図２に示すごとくの回路構成をとることが考えられる。

図２のメモリ回路では図示の如く、図１とともに上述したラッチ回路が３個並列に接続され、それらの出力端子に３個のＡＮＤ回路が接続され、更にこれらのＡＮＤ回路の出力端子にＯＲ回路が接続されている。

図２のメモリ回路において、後段の３個のＡＮＤ回路とＯR回路とでいわゆる多数決回路が構成されている。

図２メモリの回路では、３個並列接続されたラッチ回路の保持データのいずれかがソフトエラー等により異なる状態となった場合、各ラッチ回路の保持データ"１"または"０"のうち多数を占める方の値が多数決回路の出力としてＯＲ回路の出力端子から得られる。

したがって、仮にソフトエラーの発生により３個のラッチ回路の保持データのうち一個のラッチ回路の保持データのみが変化したとしても、それ以外の２個のラッチ回路保持データが多数決回路の出力として得られる。したがって、ソフトエラーに対する耐性を向上させることが可能である。

また、図１に示す如くのラッチ回路によるメモリ回路に容量負荷を接続することで、ソフトエラーに対する耐性を向上させることも考えられる。

このように、メモリ回路に容量負荷を接続することによってラッチ回路の保持データの安定性を向上させることが可能であり、ソフトエラーに対する耐性を向上し得る。

しかしながら、図２の回路構成のメモリ回路の場合、図１の回路構成のメモリ回路に比してラッチ回路を３個使用するため、該当する半導体集積回路装置の実装面積が増大する。また、ラッチ回路からデータを読み出す際にＡＮＤ回路およびＯＲ回路を介するため、その分データ遅延が生ずるという問題が想定される。

また、上記の如くラッチ回路に容量負荷を接続する回路構成の場合、保持データの安定性が向上する反面、保持データを反転させるのに必要な時間が増大しその分データ遅延が増加するという問題が想定される。
特開平６−２３７１５１号公報

本発明は上記問題点に鑑みてなされたものであり、半導体集積回路装置の実装面積の増大或いはデータ遅延の増加を極力回避した上でソフトエラー耐性等、ノイズに対する耐性を効果的に向上し得るメモリ回路およびメモリ回路のデータ書き込み・読み出し方法を提供することを目的とする。

上記目的の達成のため本発明では、各々入力されたデータがクロック信号のタイミングで書き込まれこれを保持する第１ラッチ回路および第２のラッチ回路と、ライトイネーブル信号が書き込み可を示す状態の際に前記第１のラッチ回路および第２のラッチ回路に書き込みデータを入力するデータ入力回路と、ライトイネーブル信号が書き込み不可を示す状態の際に前記第２のラッチ回路の保持データを前記第１のラッチ回路に入力するライトバック回路とよりなり、前記第２のラッチ回路を前記第１のラッチ回路に比してノイズに対する耐性が高められた構成とした。

この構成によれば、書き込みデータは第１のラッチ回路および第２のラッチ回路の双方に書き込まれ、その後、第２のラッチ回路の保持データにより第１のラッチ回路の保持データが上書きされる。

ここで第２のラッチ回路は第１のラッチ回路に比してノイズに対する耐性が高められた構成とされている。したがってノイズの影響で第１のラッチ回路の保持データの変化が生ずるような場合でも、第２のラッチ回路ではこのような保持データの変化が生じにくい。

したがってノイズの影響による保持データの変化が第１のラッチ回路に生じても第２のラッチ回路には生じない可能性が高く、その場合、上記の如く第２のラッチ回路の保持データによって第１のラッチ回路の保持データを上書きすることで、第１のラッチ回路の保持データを修正することが可能となる。

また、第２のラッチ回路のノイズに対する耐性向上のために例えば容量負荷を設けた場合、結果的に動作遅延につながることが考えられる。しかしながら当該メモリ回路からデータを読み出す際に第１のラッチ回路の保持データを読み出すようにすることによって、少なくともメモリ回路の基本的な動作であるデータの書き込みおよび読み出しの各々に際し、当該容量負荷の接続による動作遅延の影響が及ばないようにすることが出来る。

したがってデータ遅延の増加を生ずることなくソフトエラー等、ノイズの影響による保持データの変化に対する耐性を向上させることが可能である。

また必要とされるラッチ回路の数を２個に抑えることが可能となり、半導体集積回路装置の実装面積の増大を最小限に押さえることが出来る。

本発明によれば、動作遅延の増大を招くことなく、また半導体集積回路装置の実装面積の増大を最小限に抑えた上で、メモリ回路におけるソフトエラー等、ノイズによる保持データの変化に対する耐性を向上させることが可能となる。

メモリ回路を構成するラッチ回路を示す図である。 ソフトエラー等、ノイズによる保持データの変化に対する耐性を向上させた構成のメモリ回路の一例の回路図である。 本発明の一実施例によるメモリ回路の回路図である。 図３に示されるα線対策ラッチ回路の内部の回路構成例を示す回路図である。 図３に示される本発明の一実施例によるメモリ回路の動作を説明するためのタイムチャートである。 本発明の実施例によるメモリ回路を適用し得る情報処理システムの構成例を示すブロック図である。

符号の説明

１０ データ読出ラッチ回路（第１のラッチ回路）
２０ α線対策ラッチ回路（第２のラッチ回路）
３１ ＡＮＤ回路（データ入力回路）
３２ ＡＮＤ回路（ライトバック回路）
３３ ＯＲ回路（データ入力回路、ライトバック回路）

以下、本発明の実施例の構成につき、図とともに説明する
図３は本発明の一実施例によるメモリ回路の回路図である。

図３のメモリ回路は、当該メモリ回路からデータが読み出される際、メモリ回路に保持された保持データが読み出されるデータ読出ラッチ回路１０，ソフトエラー等、ノイズによる保持データの変化に対する耐性を高める機能を提供するα線対策ラッチ回路２０，これらラッチ回路１０，２０に書き込むデータを当該ラッチ回路１０，２０に入力するためのＡＮＤ回路３１およびＯＲ回路３３、更にこのＯＲ回路３３とともにα線対策ラッチ回路２０の保持データを双方のラッチ回路１０，２０に入力するためのＡＮＤ回路３２を含む。

図３の構成において、ＡＮＤ回路３１の一の入力端子にはライトイネーブル信号（Ｗｒｉｔｅ Ｅｎａｂｌｅ）が入力し、ＡＮＤ回路３１の他の入力端子には当該メモリ回路に書き込むべきデータ（Ｗｒｉｔｅ Ｄａｔａ）が入力する。

またＡＮＤ回路３２の一の入力端子には、上記ライトイネーブル信号が反転した信号が入力する。

また、ＡＮＤ回路３１，３２のそれぞれの出力端子は、ＯＲ回路３３のそれぞれの入力端子に接続されている。

そして、データ読出ラッチ回路１０およびα線対策ラッチ回路２０のそれぞれのクロック端子Ｃ１，Ｃ２にはクロック信号（Ｃｌｏｃｋ）が入力し、データ読出ラッチ回路１０およびα線対策ラッチ回路２０のそれぞれのデータ入力端子Ｄ１，Ｄ２にはＯＲ回路３３の出力端子が接続される。データ読出ラッチ回路１０の出力端子Ｏ１からは、当該メモリ回路の外部に対しその保持データが読み出され読み出しデータ（Ｒｅａｄ）として出力される。α線対策ラッチ回路２０の出力端子Ｏ２は、ＡＮＤ回路３２の他の入力端子に接続されている。

図４は、図３に示される、α線対策ラッチ回路２０の内部回路構成例を示す回路図である。

α線対策ラッチ回路２０のクロック端子Ｃ２には、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１よりなるインバータ回路Ｉ１の入力端子が接続される。また、α線対策ラッチ回路２０のデータ入力端子Ｄ２には、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２よりなるインバータ回路Ｉ２の入力端子が接続されている。

α線対策ラッチ回路２０のクロック端子Ｃ２は、ＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタＮ６よりなるゲート回路Ｇ１の反転入力端子に接続される。また、インバータ回路Ｉ１の出力端子は、ゲート回路Ｇ１の非反転制御入力端子に接続される。さらに、インバータ回路Ｉ２の出力端子がゲート回路Ｇ１のデータ入力端子に接続されている。

そして、ゲート回路Ｇ１の出力端子は、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３よりなるインバータ回路Ｉ３の入力端子に接続される。また、インバータ回路Ｉ３の出力端子は、ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４よりなるインバータ回路Ｉ４の入力端子に接続される。さらに、インバータ回路Ｉ４の出力端子は、ＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ５よりなるインバータ回路Ｉ５の入力端子に接続されている。

更にゲート回路Ｇ１の出力端子、インバータ回路Ｉ３の入力端子、インバータ回路Ｉ４の出力端子およびインバータ回路Ｉ５の入力端子相互の接続点Ｘ１には、その両端が接地されたＰＭＯＳトランジスタＰ７よりなる容量負荷が接続されている
また、インバータ回路Ｉ５の出力端子が、α線対策ラッチ回路２０の出力端子Ｏ２に接続されている。

以下、このような回路構成を有するα線対策ラッチ回路２０の動作について説明する。

クロック端子Ｃ２に入力されるクロック信号がハイレベルの場合、即ちデータの書き込みが指示されていない場合、インバータ回路Ｉ１の出力はローレベルとなる。そして、ゲート回路Ｇ１の反転入力端子にはハイレベルの信号が、同じくゲート回路Ｇ１の非反転制御入力端子にはローレベルの信号が印加され、その結果ゲート回路Ｇ１は閉状態となる。したがって、この場合データ入力端子Ｄ２に入力したデータはインバータ回路Ｉ２以降、ゲート回路Ｇ１によって遮断される。よって、α線対策ラッチ回路２０へのデータの書き込みはなされない。

他方、クロック端子Ｃ２に入力されるクロック信号がローレベルの場合、即ちデータの書き込みが指示されている場合、インバータ回路Ｉ１の出力はハイレベルとなる。これにより、ゲート回路Ｇ１の反転入力端子にはローレベルの信号が、また非反転制御入力端子にはハイレベルの信号が印加される。その結果ゲート回路Ｇ１は開状態となる。したがって、この場合データ入力端子Ｄ２に入力されたデータはインバータ回路Ｉ２以降、ゲート回路Ｇ１を通過し、インバータ回路Ｉ３に保持される。このようにして、α線対策ラッチ回路２０へのデータの書き込みがなされる。

具体的には、例えばα線対策ラッチ回路２０のデータ入力端子Ｄ２に入力したデータが"１"の場合、インバータＩ２でこのデータが反転されて"０"となり、これがそのままゲート回路Ｇ１を通過し、インバータ回路Ｉ３で再度反転されて"１"に戻され保持される。

インバータ回路Ｉ４は、インバータ回路Ｉ３に保持されたデータをインバータ回路Ｉ３の入力端子にフィードバックするための回路であり、インバータ回路Ｉ３の保持データを反転させる。インバータ回路I４により反転されたデータは、更にインバータＩ５により反転された上で、α線対策ラッチ回路２０の出力端子Ｏ２から出力される。

上記の例では、インバータ回路Ｉ３の保持データが"１"の場合、保持データがフィードバック用のインバータ回路Ｉ４で反転されて"０"となり、出力用のインバータＩ５で更に反転され"１"に戻された上で、出力端子Ｏ２から出力される。

同様に、データ入力端子Ｄ２に入力したデータが"０"の場合、インバータＩ２でこれが反転されて"１"となり、これがそのままゲート回路Ｇ１を通過する。そして、ゲート回路G1を通過したデータが、インバータ回路Ｉ３で反転されて"０"に戻され保持される。このインバータ回路Ｉ３の保持データ"０"は、フィードバック用のインバータ回路Ｉ４で反転されて"１"となり、出力用のインバータＩ５で更に反転され"０"に戻された上で出力端子Ｏ２から出力される。

ここで、α線対策ラッチ回路２０では、ソフトエラー等、ノイズによる保持データの変化に対する耐性を向上させる目的で、容量負荷Ｃ１が接続されている。

このため、容量負荷Ｃ１が接続された、ゲート回路Ｇ１の出力端子、インバータ回路Ｉ３の入力端子およびインバータ回路Ｉ４の出力端子相互の接続点Ｘ１のレベルを反転させるためには容量負荷に対する充放電を要するため、接続点のレベルは容易に変化し得ない。したがって、α線対策ラッチ回路２０における保持データは容易に変化せず、保持データの安定性が向上し、もってソフトエラー等、ノイズによる保持データの変化に対する耐性を向上させることが出来る。

尚、本実施形態によるメモリ回路のデータ読出ラッチ回路１０は、基本的には図４のα線対策ラッチ回路２０と同様の回路構成を有し、α線対策ラッチ回路２０と同様の動作によりデータの書き込みおよび読み出しを行う。

但し、データ読出ラッチ回路１０にはソフトエラー等、ノイズによる保持データの変化に対する耐性を向上させるための容量負荷Ｃ１は含まれない。その結果、データ読出ラッチ回路１０においては、保持データを形成する信号レベルを反転させるために容量負荷Ｃ１の充放電を要することが無く、もって容量負荷Ｃ１の充放電動作による動作遅延を生ずることがない。

また、データ読出ラッチ回路１０におけるデータの書き込み、読み出し動作は、データ読出ラッチ回路１０と並列に接続されているα線対策ラッチ回路２０におけるデータの書き込み、読み出し動作とは別個独立して行われる。したがって、α線対策ラッチ回路２０における容量負荷の設置により、データ読み出しラッチ回路１０におけるデータの書き込み、読み出し動作が直接影響を受けることはなく、容量負荷攝津による動作遅延が生ずることは考えられない。

尚、α線対策ラッチ回路２０に接続される容量負荷Ｃ１は、図４に示される単独のＰＭＯＳトランジスタＰ７に限られず、α線対策ラッチ回路２０に含まれる各インバータ回路Ｉ１〜Ｉ５と同様の相補型ＭＯＳトランジスタ回路で構成するようにしてもよい。

次に図５のタイムチャートとともに、図３に示した構成を有する本実施例によるメモリ回路の動作について説明する。

図５中、時刻ｔ１以前の時点では図示の如く、図５（ｂ）のライトイネーブル信号のレベルがハイ、図５（ｃ）のライトイネーブル信号（Ｗｒｉｔｅ Ｅｎａｂｌｅ）の反転信号のレベルがローとなっており、書き込み可を示す状態とされている。また、この時点では、図５（ｄ）の、メモリ回路に書き込まれるべく入力されているデータ（Ｗｒｉｔｅ Ｄａｔａ）（以下単に「書き込みデータ」と称する）のレベルがローとなっており、即ちデータ"０"が入力されている。

その結果、ＡＮＤ回路３１の一の入力端子には、ライトイネーブル信号としてハイレベルが印加され、ＡＮＤ回路３１の他の入力端子に印加される書き込みデータを出力端子へと通過させる。図５の例の場合、書き込みデータは "０"でありローレベルであるため、ＡＮＤ回路３１の出力はローとなる。

また、ＡＮＤ回路３２の一の入力端子には、ライトイネーブル信号が反転された信号としてローレベルが入力されるため、ＡＮＤ回路３２の他の入力端子に入力する信号、即ちα線対策ラッチ回路２０の出力がＡＮＤ回路３２で遮断される。したがって、ＡＮＤ回路３２の出力はローとなる。

その結果、ＯＲ回路３３の他の入力端子には、ＡＮＤ回路３２の出力として、α線対策ラッチ回路の出力によらずローレベルが印加されるため、ＯＲ回路３３の他の入力端子に印加されるＡＮＤ回路３１の出力、即ち書き込みデータが通過する。図５のｔ１以前の場合、書き込みデータは"０"であるため、ＯＲ回路３３の出力は書き込みデータ "０"を示すローレベルとなる。

この書き込みデータ "０"を示すローレベルが、双方のラッチ回路１０，２０のそれぞれのデータ入力端子Ｄ１，Ｄ２に印加され、即ちデータ"０"が入力される。

そして、時刻ｔ１で図５（ａ）のクロック信号のレベルがローとなり、各ラッチ回路１０，２０に対しデータの書き込みを指示する状態になると、これを受けて双方のラッチ回路１０，２０では、それぞれのデータ入力端子Ｄ１，Ｄ２に印加されている書き込みデータ"０"を示すローレベルを取り込む。即ち、ラッチ回路１０，２０の各々には、書き込みデータ"０"が書き込まれて保持される。

その結果、データ読出ラッチ回路１０からの出力、即ち出力端子Ｏ１の値は、図５（ｆ）に読出データ（Ｒｅａｄ）として示されるごとく、書き込みデータと同様の"０"、即ちローレベルとなる。

同様にα線対策ラッチ回路２０の出力端子Ｏ２からの出力値は、図５（ｅ）にライトバック用のデータ（Ｗｒｉｔｅ Ｂａｃｋ）として示されるごとく、書き込みデータと同様の"０"、即ちローレベルとなる。

尚、ライトバック用のデータとは後述の如く、図５（ｂ）のライトイネーブル信号および図５（ｃ）のライトイネーブル信号を反転した信号が書き込み不可を示す状態の場合に、書き込みデータを再度各ラッチ回路１０，２０に上書きするためのデータである。

上記の如く、α線対策ラッチ回路２０は、図４に示す容量負荷Ｃ１の接続によってソフトエラー等、ノイズによる保持データの変化に対する耐性が向上された構成を有する。そのため、ソフトエラー等、ノイズによる保持データの変化が読出ラッチ回路１０に生じた場合でも、α線対策ラッチ回路２０には保持データの変化が極力生じないような構成とされている。

その結果、保持データの変化が読出ラッチ回路１０に生じたが、α線対策ラッチ回路２０には生じなかった場合、α線対策ラッチ回路２０の保持データがライトバック用のデータとして読出ラッチ回路１０に上書きされ、読出ラッチ回路１０の保持データが修正され得る。

図５の説明に戻り、その後、時刻ｔ２以前の時点において図５（ｂ）のライトイネーブル信号がローとなり、図５（ｃ）のライトイネーブル信号を反転した信号がハイとなり、書き込み不可を示す状態となると、ＡＮＤ回路３１の一の入力端子にはライトイネーブル信号としてローレベルが印加され、AND回路３１の他の入力端子に入力する信号、即ち書き込みデータがＡＮＤ回路３１で遮断される。その結果、ＡＮＤ回路３１の出力はローとなる。

その結果、ＯＲ回路３３の一の入力端子にはＡＮＤ回路３１の出力としてローレベルが印加され、ＯＲ回路３３の他の入力端子に印加される信号を通過させる。

他方、ＡＮＤ回路３２の一の入力端子には、ライトイネーブル信号を反転した信号としてハイレベルが印加されるため、ＡＮＤ回路３２の他の入力端子に印加されているα線対策ラッチ回路２０の出力信号、即ちライトバック用のデータがそのままＡＮＤ回路３２を通過する。図５のｔ２以前の状態では、ライトバック用のデータは"０" であるため、ＡＮＤ回路３２の出力はローレベルとなり、この信号がＯＲ回路３３の他の入力端子に印加されてＯＲ回路３３を通過する。

ここで、ＯＲ回路の他の入力端子に印加される信号のレベルはライトバック用のデータ"０"を示すローレベルであるため、ローレベルの信号がＯＲ回路３３を通過して出力される。その結果、ライトバック用のデータ"０"が各ラッチ回路１０，２０に上書き、即ちライトバックされることになる。

このように、本実施例によるメモリ回路によれば、時刻ｔ１で書き込みデータが各ラッチ回路１０，２０に書き込まれた後、クロック信号（Ｃｌｏｃｋ）の次のクロックタイミングである時刻ｔ２において、ライトイネーブル信号およびライトイネーブル信号を反転させた信号が書き込み不可を示す状態であれば、α線対策ラッチ回路２０の保持データがライトバック用のデータとしてデータ読み出しラッチ回路１０に上書きされるのである。

したがって、時刻ｔ１で書き込みデータが各ラッチ回路１０，２０に書き込まれた後、時刻ｔ２迄の間にソフトエラー等、ノイズによる保持データの変化が読出ラッチ回路１０に生じた場合、α線対策ラッチ回路２０の保持データがライトバック用のデータとして読出ラッチ回路１０に上書きされる。これにより、保持データの変化により誤った値となっていた読出ラッチ回路１０の保持データが修正され、正しい保持データを有するように自動的に補正される。

図５の例の場合、時刻ｔ１で書き込みデータ"０"が各ラッチ回路１０，２０に書き込まれた後、時刻ｔ２迄の間にソフトエラー等、ノイズによる保持データの変化が読出ラッチ回路１０に生じた場合には、α線対策ラッチ回路２０の保持データ"０"がライトバック用のデータとして読出ラッチ回路１０に上書きされる。これにより、誤った値、即ち"１"となっていた読出ラッチ回路１０の保持データが修正され、正しい保持データ"０"を有するように補正される。

尚、図５に示した例は書き込みデータが"０"の場合であるが、書き込みデータが"１"の場合にも同様の動作がなされる。すなわち、時刻ｔ１で書き込みデータ"１"が各ラッチ回路１０，２０に書き込まれ、その後時刻ｔ２にてα線対策ラッチ回路２０の保持データ "１"がライトバック用のデータとして各ラッチ回路１０，２０に上書きされる。

その結果、この場合も上記同様に、時刻ｔ１で書き込みデータ"１"が各ラッチ回路１０，２０に書き込まれた後、時刻ｔ２迄の間にソフトエラー等、ノイズによる保持データの変化が読出ラッチ回路１０に生じた場合には、α線対策ラッチ回路２０の保持データ"１"がライトバック用のデータとして読出ラッチ回路１０に上書きされる。これにより、誤った値、即ち"０"となっていた読出ラッチ回路１０の保持データが修正され、正しい保持データ"１"を有するように補正される。

このように、本実施例によるメモリ回路は、図３に示されるように、読出ラッチ回路１０とα線対策ラッチ回路２０とを別個に設けている。その結果、例えば図２のように多数決回路を利用した構成では、データを読み出す際にＡＮＤ回路およびＯＲ回路を介してデータを得るためデータ遅延が生ずるのに対し、図3の本実施例によるメモリ回路ではデータを読み出す際にＡＮＤ回路、ＯＲ回路等を介さずに読出ラッチ回路１０から直接保持データを得るため、このようなデータ遅延を回避し得る。

また、図２に示す多数決回路を利用した構成では３個のラッチ回路が必要であるのに対し、図3に示す本実施例によるメモリ回路では読出ラッチ回路１０およびα線対策ラッチ回路２０の２個で済み、実装サイズの縮小及び低消費電力化が図れる。

本発明の実施例によるメモリ回路は、例えばコンピュータを利用した情報処理システムにおいてソフトエラーレート（SER）が大きいと想定される部分に適用することが可能である。

その結果、情報処理システムにおいて、ラッチ回路、ＡＮＤ回路、ＯＲ回路等を極力減らすことで、それらを構成するゲート数を極力減らして実装面積の縮小及び低消費電力化を図った上で、メモリの保持データの信頼性を効果的に向上させることが可能となる。

図６は本発明の実施例によるメモリ回路の適用例としての、コンピュータを利用した情報処理システムの一例のブロック図を示す。

図６のシステムでは、多数のＣＰＵがシステムコントロールユニットＳＣ、クロスバースイッチユニットＸＢ等を介してネットワーク接続され、互いに連携して所定の情報処理を実行する構成とされている。

このような構成を有する情報処理システムにおいて、上記システムコントロールユニットＳＣ、クロスバースイッチユニットＸＢ等に上述の本発明の実施例によるメモリ回路を適用することにより、ラッチ回路、ＡＮＤ回路、ＯＲ回路等を極力減らすことでそれらを構成するゲート数を極力減らして実装面積の縮小及び低消費電力化を図った上で、メモリの保持データの信頼性を効果的に向上させることが可能となる。

尚、図３に示されるデータ読み出しラッチ回路１０が第１のラッチ回路に対応し、α線対策ラッチ回路２０が第２のラッチ回路に対応し、ＡＮＤ回路３１およびＯＲ回路３３がデータ入力回路に対応し、ＡＮＤ回路３２およびＯＲ回路３３がライトバック回路に対応する。

Claims (8)

1. 各々入力されたデータがクロック信号のタイミングで書き込まれ、書き込まれたデータを保持する第１ラッチ回路および第２のラッチ回路と、
   ライトイネーブル信号が書き込み可を示す状態の際に、前記第１のラッチ回路および第２のラッチ回路に書き込みデータを入力するデータ入力回路と、
   ライトイネーブル信号が書き込み不可を示す状態の際に、前記第２のラッチ回路の保持データを前記第１のラッチ回路に入力するライトバック回路とを有し、
   前記第２のラッチ回路は前記第１のラッチ回路に比してノイズに対する耐性が高められた構成とされてなるメモリ回路。
2. 前記第１のラッチ回路の保持データが、当該メモリ回路の読出データとして出力される構成とされてなる請求項１に記載のメモリ回路。
3. 前記第２のラッチ回路のノイズに対する耐性が高められた構成は、第２のラッチ回路に容量負荷が接続された構成よりなる請求項１に記載のメモリ回路。
4. 前記容量負荷は、単独または相補型のトランジスタの構成よりなる請求項３に記載のメモリ回路。
5. 前記第２のラッチ回路は、クロック信号のタイミングで入力データを通過させるゲート回路と、
   前記ゲート回路の出力端子に接続され、ゲート回路の出力信号を保持する保持回路と、
   前記保持回路の出力端子に接続され、当該保持回路に保持されたデータを前記ゲート回路の出力端子に結合するフィードバック回路とを有し、
   前記容量負荷は、前記ゲート回路の出力端子、前記保持回路の入力端子および前記フィードバック回路の出力端子の相互接続点に接続されてなる請求項３に記載のメモリ回路。
6. 各々入力したデータがクロック信号のタイミングで書き込まれ、書き込まれたデータを保持する第１ラッチ回路および第２のラッチ回路と、ライトイネーブル信号が書き込み可を示す状態の際に前記第１のラッチ回路および第２のラッチ回路に書き込みデータを入力するデータ入力回路と、ライトイネーブル信号が書き込み不可を示す状態の際に前記第２のラッチ回路の保持データを前記第１のラッチ回路に入力するライトバック回路とを有し、前記第２のラッチ回路は前記第１のラッチ回路に比してノイズに対する耐性が高められた構成とされてなるメモリ回路に対し、
   前記ライトイネーブル信号を書き込み可を示す状態とし、且つクロック信号を書き込みを指示する状態とすることで、第１のラッチ回路および第２のラッチ回路の双方に書き込みデータを書き込むデータ書き込み段階と、
   前記ライトイネーブル信号を書き込み不可を示す状態とし、且つクロック信号を書き込みを指示する状態とすることで、第２のラッチ回路の保持データを第１のラッチ回路に書き込むライトバック段階とを有する、メモリ回路のデータ書き込み・読み出し方法。
7. 更に前記第１のラッチ回路の保持データを読み出して外部に出力する段階を有する、請求項６に記載のメモリ回路のデータ書き込み・読み出し方法。
8. データが入力する第１の入力端と、データを出力する第１の出力端とを備え、前記第１の入力端から入力するデータを保持する、第１ラッチ回路と、
   データが入力する第２の入力端と、データを出力する第２の出力端とを備え、前記第２の入力端から入力するデータを保持する、容量負荷が接続された第２ラッチ回路と、
   ライトイネーブル信号が書き込み可を示すときに、書き込みデータを前記第１の入力端及び前記第２の入力端に対して出力すると共に、前記ライトイネーブル信号が書き込み不可を示すときに、前記第２の出力端から出力されるデータを前記第１の入力端及び前記第２の入力端に対して出力するデータ入力回路と、を備えることを特徴とするメモリ回路。

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