KR20130105100A

KR20130105100A - 키퍼 회로 및 이를 포함하는 전자 장치

Info

Publication number: KR20130105100A
Application number: KR1020120027242A
Authority: KR
Inventors: 김민수
Original assignee: 삼성전자주식회사
Priority date: 2012-03-16
Filing date: 2012-03-16
Publication date: 2013-09-25
Also published as: US20130241616A1

Abstract

키퍼 회로는 이벨류에이션 상태에서 입력 데이터에 따라 결정되는 출력 데이터를 각각 래치하는 제1래치와 제2래치를 포함한다. 하이-임피이던스 상태에서, 상기 제2래치는 상기 제1래치의 출력 데이터를 이용하여 상기 제2래치의 출력 데이터를 유지한다.

Description

키퍼 회로 및 이를 포함하는 전자 장치{KEEPER CIRCUIT AND ELECTRONIC DEVICE HAVING THE SAME}

본 발명의 개념에 따른 실시 예는 키퍼 회로에 관한 것으로, 특히 인터커넥션 전선(interconnection wire)의 길이가 길어져서 상기 전선이 커플링 노이즈 (coupling noise)에 노출되더라도 상기 커플링 노이즈에 의해 저장된 데이터가 왜곡되지 않는 키퍼 회로 및 이를 포함하는 전자 장치에 관한 것이다.

고속으로 동작하는 칩(chip)을 설계하기 위해, 고속으로 동작하는 래치 (latch) 또는 플립-플롭(flip-flop)의 설계는 필수적이다.

상기 래치 또는 상기 플립-플롭을 포함하는 저장 장치(storage device)는 클락 신호의 사이클 시간(cycle time)에 따라 특정한 로직(logic) 값을 저장해야 한다. 상기 저장 장치의 래치 노드는 용량성 부하(capacitance load)로 구성될 수 있지만, 상기 래치 노드 또는 상기 용량성 부하는 외부 노이즈에 취약하다.

따라서, 상기 래치 노드의 로직 값을 유지하기 위해, 인버터 래치(inverter latch)가 래치 노드에 접속된다. 그러나, 상기 인버터 래치가 상기 래치 노드에 접속되더라도, 상기 래치 노드의 인터커넥션 전선의 길이가 길어지면, 상기 래치 노드는 외부의 커플링 노이즈에 영향을 받을 수 있다. 이에 따라, 상기 저장 장치에 저장된 로직 값이 왜곡 또는 변경될 수 있다.

본 발명이 이루고자 하는 기술적인 과제는 인터커넥션 전선의 길이가 길어져 상기 전선이 커플링 노이즈에 노출되더라도, 상기 커플링 노이즈에 의해 저장된 데이터가 왜곡되지 않는 키퍼 회로 및 이를 포함하는 전자 장치를 제공하는 것이다.

본 발명의 실시 예에 따른 키퍼 회로는 이벨류에이션(evaluation) 상태에서 입력 데이터에 따라 결정되는 출력 데이터를 각각 래치하는 제1래치와 제2래치를 포함하여, 하이-임피이던스(high-impedance) 상태에서 상기 제2래치는 상기 제1래치의 출력 데이터를 이용하여 상기 제2래치의 출력 데이터를 유지한다.

상기 키퍼 회로는 상기 제2래치의 상기 출력 데이터에 응답하여 구동되는 부하를 더 포함한다.

상기 제1래치는 상기 이벨류에이션 상태에서 상기 입력 데이터를 반전시키는 제1인버터와, 상기 제1인버터의 출력 노드에 접속된 제2인버터와, 상기 제2인버터의 출력 노드와 상기 제1인버터의 상기 출력 노드 사이에 접속된 제3인버터를 포함한다.

상기 제2래치는 상기 이벨류에이션 상태에서 상기 입력 데이터를 반전시키는 제4인버터와, 상기 제2인버터의 상기 출력 노드와 상기 제4인버터의 출력 노드 사이에 접속된 제5인버터를 포함한다.

상기 제3인버터와 상기 제5인버터는 상기 이벨류에이션 상태에서 디스에이블되고, 상기 하이-임피이던스 상태에서 인에이블된다.

실시 예에 따라, 상기 제1래치는 상기 입력 데이터와 클락 신호에 기초하여 래치 노드 데이터를 결정하는 제1인버터와, 상기 래치 노드 데이터를 반전시키는 제2인버터와, 상기 제2인버터의 출력 신호와 상기 클락 신호에 기초하여 상기 래치 노드 데이터를 래치하는 제3인버터를 포함한다.

실시 예에 따라, 상기 제2래치는 상기 입력 데이터와 상기 클락 신호에 기초하여 상기 제2래치의 상기 출력 데이터를 결정하는 제4인버터와, 상기 제2인버터의 출력 신호와 상기 클락 신호에 기초하여 상기 제2래치의 상기 출력 데이터를 래치하는 제5인버터를 포함한다.

상기 이벨류에이션 상태에서 상기 제1인버터와 상기 제4인버터는 인에이블되고 상기 제3인버터와 상기 제5인버터는 디스에이블된다. 상기 하이-임피이던스 상태에 상기 제1인버터와 상기 제4인버터는 디스에이블되고 상기 제3인버터와 상기 제5인버터는 인에이블된다.

본 발명의 실시 예에 따른 전자 장치는 키퍼 회로를 포함하는 프로세서와, 인터페이스 컨트롤 블록을 통하여 상기 프로세서에 접속된 무선 네트워크 인터페이스를 포함한다.

상기 키퍼 회로는 이벨류에이션 상태에서 입력 데이터에 따라 결정되는 출력 데이터를 각각 래치하는 제1래치와 제2래치를 포함하여, 하이-임피이던스 상태에서 상기 제2래치는 상기 제1래치의 출력 데이터를 이용하여 상기 제2래치의 출력 데이터를 유지한다.

상기 프로세서는 클락 신호와 데이터에 기초하여 상기 입력 데이터의 로직 레벨을 결정하는 다이나믹 로직 회로를 더 포함한다.

상기 전자 장치는 시스템-온 칩(system on chip) 또는 컴퓨팅 시스템으로 구현될 수 있다.

본 발명의 실시 예에 따른 키퍼 회로는 인터커넥션 전선의 길이가 길어져 상기 전선이 커플링 노이즈에 노출되더라도, 상기 커플링 노이즈에 의해 저장된 데이터가 왜곡되는 것을 방지할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 키퍼 회로의 블록도를 나타낸다.
도 2는 도 1의 키퍼 회로의 일 실시 예를 나타낸다.
도 3은 도 1의 키퍼 회로의 다른 실시 예를 나타낸다.
도 4a부터 도 4d는 도 2 또는 도 3에 도시된 3-상태 로직 게이트의 실시 예들을 나타낸다.
도 5는 도 1의 키퍼 회로의 또 다른 실시 예를 나타낸다.
도 6은 본 발명의 다른 실시 예에 따른 키퍼 회로를 포함하는 데이터 처리 회로의 블록도를 나타낸다.
도 7은 도 6에 도시된 데이터 처리 회로의 일 실시 예를 나타내는 회로도이다.
도 8부터 도 12는 도 6 또는 도 7에 도시된 다이나믹 로직 회로의 실시 예들을 나타낸다.
도 13은 본 발명의 실시 예에 따른 키퍼 회로를 포함하는 전자 장치의 블록도를 나타낸다.
도 14는 본 발명의 실시 예에 따른 키퍼 회로의 동작을 설명하기 위한 플로우차트이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.

도 1은 본 발명의 일 실시 예에 따른 키퍼 회로의 블록도를 나타낸다.

도 1을 참조하면, 키퍼 회로(keeper circuit; 10)는 제1래치(latch; 20), 제2래치(30), 및 인버터(40)를 포함한다.

키퍼 회로(10)는 래치(latch) 회로, 플립-플롭(flip-flop), 또는 레지스터 (register)와 같이 데이터를 저장할 수 있는 회로에 사용될 수 있다.

제1래치(20)는 이벨류에이션(evaluation) 상태에서 입력 데이터(DIN)에 따라 결정되는 출력 데이터, 예컨대 래치 노드 데이터를 래치 또는 출력한다.

제2래치(30)는 상기 이벨류에이션 상태에서 입력 데이터(DIN)에 따라 결정되는 출력 데이터(DOUT), 예컨대 래치 노드 데이터를 래치 또는 출력한다.

제1래치(20)는 하이-임피이던스(high-impedance) 상태에서 제1래치(20)의 래치 노드 데이터를 유지한다.

제2래치(30)는 상기 하이-임피이던스 상태에서 제1래치(20)의 출력 데이터, 예컨대 출력 단자(Q)를 통하여 출력되는 데이터를 이용하여 제2래치(30)의 출력 데이터(DOUT)를 유지한다.

인버터(40)는 클락 신호(CLK)를 반전시켜 반전 클락 신호(CLKB)를 출력한다.

이벨류에이션 상태(EVS)는 클락 신호(CLK)가 하이 레벨(high level)일 때를 의미하고, 하이-임피이던스 상태(HIS)는 클락 신호(CLK)가 로우 레벨(low level)일 때를 의미한다. 인버터(40)의 지연(delay)을 고려하지 않으면, 클락 신호(CLK)와 반전 클락 신호(CLKB)는 서로 상보적인 신호들이다.

키퍼 회로(10)는 제2래치(30)의 출력 데이터(DOUT)에 응답하여 구동되는 부하(50)를 더 포함할 수 있다. 예컨대, 부하(51)는 버스(bus) 또는 다른 로직 회로일 수 있다.

도 1에서는 인버터(40)가 각 래치(20과 30)의 외부에 구현된 예를 도시하나, 실시 예에 따라 인버터(40)는 각 래치(20과 30)의 내부에 별개로 구현될 수도 있다.

도 2는 도 1의 키퍼 회로의 일 실시 예를 나타낸다.

도 1과 도 2를 참조하면, 키퍼 회로(10A)는 제1래치(20A), 제2래치(30A), 및 인터버(40)를 포함한다.

이벨류에이션 상태(EVS)에서 각 3-상태 로직 게이트(three-state logic gate; G1과 G4)는 인에이블되고 각 3-상태 로직 게이트(G3과 G5)는 디스에이블된다.

제1로직 게이트(G1)는 하이 레벨을 갖는 클락 신호(CLK)와 로우 레벨을 갖는 반전 클락 신호(CLKB)에 응답하여 입력 데이터(DIN)를 반전시키고, 인버터(G2)는 래치 노드 데이터(ZZ)를 반전시키고, 제4로직 게이트(G4)는 하이 레벨을 갖는 클락 신호(CLK)와 로우 레벨을 갖는 반전 클락 신호(CLKB)에 응답하여 입력 데이터 (DIN)를 반전시킨다.

하이-임피이던스 상태(EVS)에서 각 3-상태 로직 게이트(G1과 G4)는 디스에이블되고 각 3-상태 로직 게이트(G3과 G5)는 인에이블된다. 따라서, 각 3-상태 로직 게이트(G3과 G5)는 인버터(G2)의 출력 데이터를 반전시킨다.

예컨대, 이벨류에이션 상태(EVS)에서 입력 데이터(DIN)가 하이 레벨일 때, 각 로직 게이트(G1와 G4)의 출력 데이터(ZZ와 DOUT)는 로우 레벨이고, 인버터(G2)의 출력 데이터는 하이 레벨이다.

하이-임피이던스 상태(EVS)에서 각 3-상태 로직 게이트(G3과 G5)는 로우 레벨을 갖는 각 데이터를 출력한다(ZZ와 DOUT).

하이-임피이던스 상태(EVS)에서, 제1래치(20A)는 제1로직 게이트(G1)의 출력 데이터(ZZ)를 래치하고, 제2래치(30A)는 제1로직 게이트(G1)의 출력 데이터(ZZ)를 이용하여 제2래치(30A)의 출력 데이터(DOUT)를 유지한다.

따라서, 제2래치(30A)의 출력 노드 또는 상기 출력 노드에 접속된 인터커넥션 전선으로 강한 노이즈(또는 강한 커플링 노이즈)가 입력되더라도, 출력 데이터 (DOUT)는 상기 노이즈(또는 강한 커플링 노이즈)의 영향을 잠시 받을 뿐이고, 제2래치(30A)는 제1로직 게이트(G1)의 출력 데이터(ZZ)에 따라 제2래치(30A)의 출력 데이터(DOUT)를 유지할 수 있는 효과가 있다.

도 3은 도 1의 키퍼 회로의 다른 실시 예를 나타낸다.

도 2와 도 3을 참조하면, 각 3-상태 로직 게이트(G3'과 G5')가 인버터로 대체된 것을 제외하면, 도 2의 키퍼 회로(10A)의 동작과 도 3의 키퍼 회로(10B)의 동작은 실질적으로 동일하다.

이벨류에이션 상태(EVS), 예컨대 클락 신호(CLK)가 하이 레벨이고 반전 클락 신호(CLKB)가 로우 레벨에서 입력 데이터(DIN)가 하이 레벨일 때, 각 로직 게이트 (G1와 G4)의 출력 데이터(ZZ와 DOUT)는 로우 레벨이고, 인버터(G2)의 출력 데이터는 하이 레벨이고, 각 인버터(G3'와 G5')의 출력 데이터는 로우 레벨이다.

하이-임피이던스 상태(EVS), 예컨대 클락 신호(CLK)가 로우 레벨이고 반전 클락 신호(CLKB)가 하이 레벨일 때, 각 인버터(G3'와 G5')의 출력 데이터는 로우 레벨을 유지한다.

상술한 바와 같이, 제2래치(30A)의 출력 노드 또는 상기 출력 노드에 접속된 인터커넥션 전선으로 강한 노이즈(또는 강한 커플링 노이즈)가 입력되더라도, 출력 데이터(DOUT)는 상기 노이즈의 영향을 잠시 받을 뿐이고, 제2래치(30A)는 제1로직 게이트(G1)의 출력 데이터(ZZ)에 따라 제2래치(30A)의 출력 데이터(DOUT)를 유지할 수 있는 효과가 있다.

도 4a부터 도 4d는 도 2 또는 도 3에 도시된 3-상태 로직 게이트의 실시 예들을 나타낸다.

도 4a를 참조하면, 입력 데이터(DIN)는 각 MOS 트랜지스터(P1과 N2)의 게이트로 입력되고, 반전 클락 신호(CLKB)는 MOS 트랜지스터(P2)의 게이트로 입력되고,클락 신호(CLK)는 MOS 트랜지스터(N1)의 게이트로 입력된다.

도 4b를 참조하면, 입력 데이터(DIN)는 각 MOS 트랜지스터(P2과 N1)의 게이트로 입력되고, 반전 클락 신호(CLKB)는 MOS 트랜지스터(P1)의 게이트로 입력되고,클락 신호(CLK)는 MOS 트랜지스터(N2)의 게이트로 입력된다.

도 4c를 참조하면, 입력 데이터(DIN)는 각 MOS 트랜지스터(P1과 N1)의 게이트로 입력되고, 반전 클락 신호(CLKB)는 MOS 트랜지스터(P2)의 게이트로 입력되고,클락 신호(CLK)는 MOS 트랜지스터(N2)의 게이트로 입력된다.

도 4d를 참조하면, 입력 데이터(DIN)는 각 MOS 트랜지스터(P2과 N2)의 게이트로 입력되고, 반전 클락 신호(CLKB)는 MOS 트랜지스터(P1)의 게이트로 입력되고,클락 신호(CLK)는 MOS 트랜지스터(N1)의 게이트로 입력된다.

도 4a부터 도 4d를 참조하면, 이벨류에이션 상태에서, 각 3-상태 로직 게이트는 인버터로서 동작한다.

하이-임피이던스 상태에서, 상기 각 3-상태 로직 게이트의 출력 노드의 데이터(ZZ)는 플로팅(floating) 된다.

도 5는 도 1의 키퍼 회로의 또 다른 실시 예를 나타낸다.

도 5를 참조하면, 키퍼 회로(10C)는 각 로직 게이트(G1-1, G2, 및 G3-1)를 포함하는 제1래치(20C)와, 각 로직 게이트(G4-1과 G5-1)를 포함하는 제2래치(30C)를 포함한다.

이벨류에이션 상태에서, 각 래치(20C와 30C)는 입력 데이터(DIN)에 따라 결정되는 출력 데이터(ZZ와 DOUT)를 각각 래치한다.

하이-임피이던스 상태에서, 제2래치(30C)는 제1래치(20C)의 출력 데이터, 예컨대 인버터(G2)의 출력 데이터를 이용하여 제2래치(30C)의 출력 데이터(DOUT)를 유지한다.

제1로직 게이트(G1-1)는 전원 전압(VDD)을 수신하는 전원 노드와 접지 사이에 직렬로 접속된 MOS 트랜지스터들(P11, P12, N12와 N11)을 포함한다. 예컨대, 제1로직 게이트(G1-1)는 트라이-스테이트 인버터의 기능을 수행할 수 있다. 이벨류에이션 상태에서, 제1로직 게이트(G1-1)는 입력 데이터(DIN)를 반전시키는 인버터의 기능을 수행한다.

제2로직 게이트(G2)는 인버터로 구현될 수 있다.

제3로직 게이트(G3-1)는 상기 전원 노드와 상기 접지 사이에 직렬로 접속된 MOS 트랜지스터들(P14, P15, N15와 N14)을 포함한다. 예컨대, 제3로직 게이트(G3-1)는 트라이-스테이트 인버터의 기능을 수행할 수 있다. 하이-임피이던스 상태에서, 제3로직 게이트(G3-1)는 제2인버터(G2)의 출력 데이터를 반전시키는 인버터의 기능을 수행한다.

제4로직 게이트(G4-1)는 트랜지스터들(P11과 P12)의 공통 노드와 트랜지스터들(N12과 N11)의 공통 노드 사이에서 직렬로 접속된 트랜지스터들(P13과 N13)을 포함한다. 이벨류에이션 상태에서, 제4로직 게이트(G4-1)는 입력 데이터(DIN)를 반전시키는 인버터의 기능을 수행한다.

제5로직 게이트(G5-1)는 트랜지스터들(P14과 P15)의 공통 노드와 트랜지스터들(N15과 N14)의 공통 노드 사이에서 직렬로 접속된 트랜지스터들(P16과 N16)을 포함한다. 하이-임피이던스 상태에서, 제5로직 게이트(G5-1)는 제2인버터(G2)의 출력 데이터를 반전시키는 인버터의 기능을 수행한다.

이벨류에이션 상태에서, 입력 데이터(DIN)가 하이 레벨일 때, 각 로직 게이트(G1-1과 G4-1)의 출력 데이터(ZZ와 ZOUT)는 로우 레벨이고, 인버터(G2)의 출력 데이터는 하이 레벨이다. 이때, 각 로직 게이트(G3-1과 G5-1)는 디스에이블 된다.

하이 임피이던스 상태에서, 각 로직 게이트(G1-1과 G4-1)는 디스에이블 되고, 각 로직 게이트(G3-1과 G5-1)는 인에이블 된다. 따라서, 로직 게이트(G3-1)가 동작함에 따라 출력 데이터(ZZ)는 로우 레벨을 유지하고, 로직 게이트(G5-1)가 동작함에 따라 출력 데이터(DOUT)는 로우 레벨을 유지한다.

이벨류에이션 상태에서, 입력 데이터(DIN)가 로우 레벨일 때, 각 로직 게이트(G1-1과 G4-1)의 출력 데이터(ZZ와 ZOUT)는 하이 레벨이고, 인버터(G2)의 출력 데이터는 로우 레벨이다. 이때, 각 로직 게이트(G3-1과 G5-1)는 디스에이블 된다.

하이 임피이던스 상태에서, 각 로직 게이트(G1-1과 G4-1)는 디스에이블 되고, 각 로직 게이트(G3-1과 G5-1)는 인에이블 된다. 따라서, 로직 게이트(G3-1)가 동작함에 따라 출력 데이터(ZZ)는 하이 레벨을 유지하고, 로직 게이트(G5-1)가 동작함에 따라 출력 데이터(DOUT)는 하이 레벨을 유지한다.

도 6은 본 발명의 다른 실시 예에 따른 키퍼 회로를 포함하는 데이터 처리 회로의 블록도를 나타낸다.

도 6을 참조하면, 데이터 처리 회로(100)는 동적 로직 회로(110)와 키퍼 회로(10D)를 포함한다. 실시 예에 따라 데이터 처리 회로(100)는 제2래치(30D)의 출력 데이터(DOUT)에 따라 구동(driving)되는 부하(load; 50)를 더 포함할 수 있다.

데이터 처리 회로(100)는 집적 회로 또는 시스템 온 칩(system on chip(SoC)으로 구현될 수 있다.

클락 로직(clocked logic) 회로로도 불리는 동적 로직(dynamic logic) 회로 (110)는 클락 신호(CLK)와 데이터(D)에 기초하여 입력 데이터(DIN)의 로직 레벨을 결정할 수 있다.

동적 로직 회로(110)는 도미노(domino) 로직 회로 또는 세미-다이나믹 플립-플롭(semi-dynamic flip-flop)일 수 있다.

이벨류에이션 상태에서, 각 래치(20D와 30D)는 입력 데이터(DIN)에 따라 결정되는 출력 데이터(ZZ와 DOUT)를 각각 래치한다.

하이-임피이던스 상태에서, 제2래치(30D)는 제1래치(20D)의 출력 데이터를 이용하여 제2래치(30D)의 출력 데이터(DOUT)를 유지한다.

도 7은 도 6에 도시된 데이터 처리 회로의 일 실시 예를 나타내는 회로도이다. 도 6과 도 7을 참조하면, 제1래치(20D)는 로직 게이트들(G11, G12, 및 G13)을 포함하고, 제2래치(30D)는 로직 게이트들(G14와 G15)을 포함한다.

제1로직 게이트(G11)는 전원 전압(VDD)을 수신하는 전원 노드와 접지 사이에 직렬로 접속된 MOS 트랜지스터들(P32, N34와 N32)을 포함한다.

제2로직 게이트(G12)는 인버터로 구현될 수 있다.

제3로직 게이트(G13)는 상기 전원 노드와 트랜지스터들(N34와 N32)의 공통 노드 사이에 직렬로 접속된 MOS 트랜지스터들(P33, P35, 및 N36)을 포함한다.

제4로직 게이트(G14)는 상기 전원 노드와 상기 접지 사이에 직렬로 접속된 MOS 트랜지스터들(P31, N33와 N31)을 포함한다.

제5로직 게이트(G15)는 트랜지스터들(P33과 P35)의 공통 노드와 트랜지스터들(N33과 N31)의 공통 노드 사이에서 직렬로 접속된 트랜지스터들(P34과 N35)을 포함한다.

이벨류에이션 상태(EVS)에서 입력 데이터(DIN)가 하이 레벨일 때(즉, T1 구간 동안), 각 트랜지스터(P31, P32, 및 P33)는 턴-오프 되고 각 트랜지스터 (N31~N34)는 턴-온 된다. 따라서, 각 로직 게이트(G11과 G14)의 출력 데이터(ZZ와 ZOUT)는 로우 레벨이다.

인버터(G2)의 출력 데이터는 하이 레벨이므로, 각 트랜지스터(P34와 P35)는 턴-오프 되고, 각 트랜지스터(N35와 N36)는 턴-온 된다. 따라서, 각 출력 데이터 (ZZ와 ZOUT)는 로우 레벨을 유지한다.

하이-임피이던스 상태(HIS)에서 입력 데이터(DIN)가 하이 레벨일 때(즉, T2 구간 동안), 각 트랜지스터(N33과 N34)가 턴-오프 되더라도 각 트랜지스터(N31, N32, N35, 및 N36)는 턴-온 상태를 유지하므로, 각 출력 데이터(ZZ와 ZOUT)는 로우 레벨을 유지한다.

상술한 바와 같이, 제2래치(30D)의 제5로직 게이트(G15)의 트랜지스터(N35)는 인버터(G12)의 출력 데이터에 기초하여 턴-온 되므로, 제2래치(30D)는 로우 레벨을 갖는 출력 데이터(DOUT)를 유지할 수 있다.

이벨류에이션 상태(EVS)에서 입력 데이터(DIN)가 로우 레벨일 때(즉, T3 구간 동안), 각 트랜지스터(N31, N32, 및 P33)는 턴-오프 되고 각 트랜지스터(P31, P32, N33, 및 N34)는 턴-온 된다. 따라서, 각 로직 게이트(G11과 G14)의 출력 데이터(ZZ와 ZOUT)는 하이 레벨이다.

인버터(G2)의 출력 데이터는 로우 레벨이므로, 각 트랜지스터(N35와 N36)는 턴-오프 된다. 이때, 트랜지스터(P33)는 턴-오프 상태를 유지한다.

하이-임피이던스 상태(HIS)에서 입력 데이터(DIN)가 로우 레벨일 때(즉, T4 구간 동안), 트랜지스터(P33)는 턴-온 된다. 따라서, 각 트랜지스터(P33, P34, 및 P35)는 턴-온 되므로, 각 출력 데이터(ZZ와 ZOUT)는 하이 레벨을 유지한다.

상술한 바와 같이, 제2래치(30D)의 제5로직 게이트(G15)의 트랜지스터(P34)는 인버터(G12)의 출력 데이터에 따라 턴-온 되므로, 제2래치(30D)는 하이 레벨을 갖는 출력 데이터(DOUT)를 유지할 수 있다.

도 8부터 도 12는 도 6 또는 도 7에 도시된 다이나믹 로직 회로의 실시 예들을 나타낸다.

도 8에 도시된 다이나믹 로직 회로(110A)는 도미노 로직 회로의 일 예이다.

클락 신호(CLK)가 로우 레벨 일 때, 즉 프리차지 단계(precharge phase)에서 다이나믹 노드의 데이터(DIN)는 하이 레벨이다. 그러나, 클락 신호(CLK)가 하이 레벨 일 때, 즉 이벨류에이션 단계(evaluation phase)에서 다이나믹 노드의 데이터 (DIN)는 하이 레벨이다. 데이터(D)에 따라 상기 다이나믹 노드의 데이터가 결정된다. 예컨대, 데이터(D)가 로우 레벨일 때, 데이터(DIN)는 하이 레벨을 유지하고, 데이터(D)가 하이 레벨일 때, 데이터(DIN)는 로우 레벨로 천이한다(transit or change).

도 9부터 도 12에 도시된 각 다이나믹 로직 회로(110B, 110C, 110D, 또는 110E)는 세미-다이나믹 플립-플롭의 예를 나타낸다.

각 다이나믹 로직 회로(110B, 110C, 110D, 또는 110E)는 클락 신호(CLK)를 이용하여 펄스 신호를 생성하고, 클락 신호들(CLK와 CLKB), 상기 펄스 신호, 및 데이터(D)를 이용하여 입력 데이터(DIN)의 로직 레벨을 결정할 수 있다.

도 7의 키퍼 회로(10D)는 다이나믹 로직 회로(110B, 110C, 110D, 또는 110E)와 함께 사용될 수 있다. 다이나믹 로직 회로(110B, 110C, 110D, 또는 110E)는 도 6 또는 도 7에 도시된 다이나믹 로직 회로(110)의 동작을 설명하기 위한 실시 예이므로, 도 7의 키퍼 회로(10D)는 클락 신호(CLK)와 데이터(D)를 이용하여 입력 데이터(DIN)의 로직 레벨을 결정할 수 있는 모든 다이나믹 로직 회로(110)와 함께 사용될 수 있다.

도 13은 본 발명의 실시 예에 따른 키퍼 회로를 포함하는 전자 장치의 블록도를 나타낸다.

컴퓨터 플랫폼(200)은 컴퓨팅 시스템과 같은 전자 장치에 사용될 수 있다.

상기 전자 장치는 PC(personal computer) 또는 휴대용 장치(portable device)일 수 있다. 상기 휴대용 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.

컴퓨터 플랫폼(200)이라고도 불리는 전자 장치는 프로세서(또는 CPU(central processing unit); 210), 인터페이스 컨트롤 블록(230), 메모리(240), 및 무선 네트워크 인터페이스(250)를 포함한다. 상기 전자 장치는 시스템 온 칩으로 구현될 수 있다.

하나 또는 그 이상의 코어를 포함하는 프로세서(210)는 적어도 하나의 키퍼 회로(10, 10A, 10B, 10C, 또는 10D; 총괄적으로 10)를 포함한다.

프로세서(210)는 도 6 또는 도 7의 데이터 처리 회로(100)를 포함할 수 있다.

프로세서(210)는 인터페이스 컨트롤 블록(230)을 통하여 메모리(240), 또는 무선 네트워크 인터페이스(250)와 통신할 수 있다.

인터페이스 컨트롤 블록(230)은 다양한 인터페이스 제어 기능들을 수행할 수 있는 하나 또는 그 이상의 회로 블록들을 포함한다. 상기 제어 기능들은 메모리 액세스 제어, 그래픽 제어, 입출력 인터페이스 제어, 또는 무선 네트워크 액세스 제어, 등을 포함한다.

상기 회로 블록들 각각은 별도의 독립적인 칩으로 구현되거나, 프로세서 (210)의 일부로서 구현되거나, 또는 프로세서(210)에 구현될 수 있다.

메모리(240)는 인터페이스 컨트롤 블록(230)을 통하여 프로세서(210)와 데이터를 주거나 받을 수 있다.

무선 네트워크 인터페이스(250)는 안테나(ANT)를 통하여 전자 장치(200)를 무선 네트워크, 예컨대 이동 통신 네트워크 또는 무선 LAN(local area network)에 접속시킬 수 있다.

도 14는 본 발명의 실시 예에 따른 키퍼 회로의 동작을 설명하기 위한 플로우차트이다.

도 1부터 도 14를 참조하면, 이벨류에이션 상태에서, 제1래치(20)와 제2래치 (30) 각각은 입력 데이터(DIN)에 따라 결정되는 출력 데이터 각각을 병렬적으로 래치한다(S10).

하이-임피이던스 상태에서, 제2래치(30)는 제1래치(20)의 출력 데이터를 이용하여 제2래치(30)의 출력 데이터(DOUT)를 유지한다(S20).

본 명세서에서 Pi는 PMOS 트랜지스터를 의미하고, Nj은 NMOS 트랜지스터를 의미한다. 이때, i와 j는 자연수이다.

상술한 바와 같이, 본 발명의 실시 예에 따른 키퍼 회로는 데이터를 래치하기 위한 모든 디지털 회로 또는 상기 디지털 회로를 포함하는 모든 전자 장치에 사용될 수 있다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10, 10A, 10B, 10C, 10D; 키퍼 회로
20, 20A, 20B, 20C, 및 20D; 제1래치 회로
30, 30A, 30B, 30C, 및 30D; 제2래치 회로
100; 데이터 처리 회로
110; 다이나믹 로직 회로
200; 전자 장치
210; 프로세서
220; 레지스터 파일
230; 인터페이스 컨트롤 블록
240; 메모리
250; 무선 네트워크 인터페이스

Claims

이벨류에이션(evaluation) 상태에서, 입력 데이터에 따라 결정되는 출력 데이터를 각각 래치하는 제1래치와 제2래치를 포함하여,
하이-임피이던스(high-impedance) 상태에서, 상기 제2래치는 상기 제1래치의 출력 데이터를 이용하여 상기 제2래치의 출력 데이터를 유지하는 키퍼 회로.
제1항에 있어서,
상기 제2래치의 상기 출력 데이터에 응답하여 구동되는 부하를 더 포함하는 키퍼 회로.
제1항에 있어서,
상기 제1래치는,
상기 이벨류에이션 상태에서, 상기 입력 데이터를 반전시키는 제1인버터;
상기 제1인버터의 출력 노드에 접속된 제2인버터;
상기 제2인버터의 출력 노드와 상기 제1인버터의 상기 출력 노드 사이에 접속된 제3인버터를 포함하며,
상기 제2래치는,
상기 이벨류에이션 상태에서, 상기 입력 데이터를 반전시키는 제4인버터; 및
상기 제2인버터의 상기 출력 노드와 상기 제4인버터의 출력 노드 사이에 접속된 제5인버터를 포함하는 키퍼 회로.
제3항에 있어서, 상기 제3인버터와 상기 제5인버터는,
상기 이벨류에이션 상태에서 디스에이블되고,
상기 하이-임피이던스 상태에서 인에이블되는 키퍼 회로.
제1항에 있어서, 상기 제1래치는,
상기 입력 데이터와 클락 신호에 기초하여 래치 노드 데이터를 결정하는 제1인버터;
상기 래치 노드 데이터를 반전시키는 제2인버터; 및
상기 제2인버터의 출력 신호와 상기 클락 신호에 기초하여 상기 래치 노드 데이터를 래치하는 제3인버터를 포함하는 키퍼 회로.
제5항에 있어서, 상기 제2래치는,
상기 입력 데이터와 상기 클락 신호에 기초하여 상기 제2래치의 상기 출력 데이터를 결정하는 제4인버터; 및
상기 제2인버터의 출력 신호와 상기 클락 신호에 기초하여 상기 제2래치의 상기 출력 데이터를 래치하는 제5인버터를 포함하는 키퍼 회로.
제6항에 있어서,
상기 이벨류에이션 상태에서 상기 제1인버터와 상기 제4인버터는 인에이블되고 상기 제3인버터와 상기 제5인버터는 디스에이블되고,
상기 하이-임피이던스 상태에 상기 제1인버터와 상기 제4인버터는 디스에이블되고 상기 제3인버터와 상기 제5인버터는 인에이블되는 키퍼 회로.
키퍼 회로를 포함하는 프로세서; 및
인터페이스 컨트롤 블록을 통하여 상기 프로세서에 접속되는 무선 네트워크 인터페이스를 포함하며,
상기 키퍼 회로는,
이벨류에이션 상태에서, 입력 데이터에 따라 결정되는 출력 데이터를 각각 래치하는 제1래치와 제2래치를 포함하여,
하이-임피이던스 상태에서, 상기 제2래치는 상기 제1래치의 출력 데이터를 이용하여 상기 제2래치의 출력 데이터를 유지하는 전자 장치.
제8항에 있어서, 상기 프로세서는,
클락 신호와 데이터에 기초하여 상기 입력 데이터의 로직 레벨을 결정하는 동적 로직 회로를 더 포함하는 전자 장치.
제8항에 있어서, 상기 전자 장치는 시스템-온 칩(system on chip) 또는 컴퓨팅 시스템 (computing system)인 전자 장치.