KR101929942B1 - 클락-지연 도미노 로직 회로 - Google Patents

클락-지연 도미노 로직 회로 Download PDF

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Abstract

클락 지연 도미노 로직 회로는 프리차지 동작 동안 제어 단자로 입력되는 클락 신호에 응답하여 다이나믹 노드를 프리차지 전압으로 프리차지하는 프리차지 회로와, 이벨류에이션 동작 동안 입력 데이터 신호들에 응답하여 상기 다이나믹 노드의 로직 레벨을 결정하는 로직 네트워크와, 상기 제어 단자와 상기 다이나믹 노드 사이에 접속된 전하 저장 회로를 포함한다.

Description

클락-지연 도미노 로직 회로{CLOCK-DELAY DOMINO LOGIC CIRCUIT}
본 발명의 개념에 따른 실시 예는 반도체 로직 회로에 관한 것으로, 특히 노이즈 보상 스킴(noise compensation scheme)을 갖는 클락 지연 도미노 로직 회로에 관한 것이다.
고성능 모바일 CPU(central processing unit)에 대한 요구가 점점 증가함에 따라, 상기 CPU 내부에서 고속으로 동작할 수 있는 디지털 회로의 중요성이 점점 커지고 있다.
상기 디지털 회로로서 도미노 로직이 사용되고 있다. 상기 도미노 로직은 PMOS 트랜지스터들 또는 NMOS 트랜지스터들에 기초한 동적 로직 기술들(dynamic logic techniques)의 CMOS-기반 진화(CMOS-based evolution)이다.
상기 도미노 로직은 캐스케이드(cascade) 접속된 스테이지들(stages)을 포함하며, 상기 스테이지들 사이에는 클락 신호를 지연시키기 위한 지연 회로를 포함한다. 이러한 구조를 갖는 노미노 로직을 클락-지연 도미노 로직이라 한다.
상기 스테이지들 각각의 다이나믹 노드(dynamic node)의 신호는 커플링 노이즈(coupling noise)에 취약하다. 이를 해결하기 위해, 상기 다이나믹 노드에 저역 통과 필터 커패시터가 사용되나, 상기 커패시터는 커플링 노이즈를 효과적으로 제거할 수 없다.
본 발명이 이루고자 하는 기술적인 과제는 로직 게이트의 다이나믹 노드에 영향을 줄 수 있는 커플링 노이즈의 영향을 효과적으로 보상 또는 제거할 수 있는 새로운 구조를 갖는 클락-지연 도미노 로직 회로와 이를 포함하는 장치를 제공하는 것이다.
본 발명의 일 실시 예에 따른 클락 지연 도미노 로직 회로는 프리차지 동작 동안 제1제어 단자로 입력되는 제1클락 신호에 응답하여 제1다이나믹 노드를 프리차지 전압으로 프리차지하는 제1프리차지 회로와, 이벨류에이션 동작 동안 제1입력 데이터 신호들에 응답하여 상기 제1다이나믹 노드의 로직 레벨을 결정하는 제1로직 네트워크와, 상기 제1제어 단자와 상기 제1다이나믹 노드 사이에 접속된 제1저장 회로를 포함한다.
실시 예에 따라 상기 클락 지연 도미노 로직 회로는 상기 제1클락 신호를 지연시키는 지연 회로와, 상기 프리차지 동작 동안 제2제어 단자로 입력되는 상기 지연 회로의 출력 신호에 응답하여 제2다이나믹 노드를 상기 프리차지 전압으로 프리차지하는 제2프리차지 회로와, 상기 이벨류에이션 동작 동안 제2입력 데이터 신호들에 응답하여 상기 제2다이나믹 노드의 로직 레벨을 결정하는 제2로직 네트워크와, 상기 제2제어 단자와 상기 제2다이나믹 노드 사이에 접속된 제2저장 회로를 더 포함하며, 상기 제2입력 데이터 신호들 중의 어느 하나는 상기 제1다이나믹 노드의 상기 로직 레벨에 대응되는 신호일 수 있다.
상기 제1저장 회로와 상기 제2저장 회로 각각은 커패시터일 수 있다.
상기 제1저장 회로와 상기 제2저장 회로 각각은 PMOS 커패시터와 NMOS 커패시터 중에서 적어도 하나를 포함할 수 있다.
상기 제1로직 네트워크와 상기 제2로직 네트워크 각각은 AND 게이트, OR 게이트, NAND 게이트 또는 NOR 게이트일 수 있다.
다른 실시 예에 따라 상기 클락 지연 도미노 로직 회로는 상기 제1클락 신호를 지연시키는 지연 회로와, 상기 지연 회로의 출력 신호에 응답하여 상기 제1다이나믹 노드의 상기 로직 레벨을 래치하는 에지 트리거 회로를 더 포함한다.
본 발명의 다른 실시 예에 따른 캐스케이드 접속된 로직 게이트들을 포함하는 클락 지연 도미노 로직 회로에서, 상기 로직 게이트들 중의 현재 로직 게이트는 프리차지 동작 동안 제어 단자로 입력되는 클락 신호에 응답하여 제1다이나믹 노드를 프리차지 전압으로 프리차지하는 제1프리차지 회로와, 이벨류에이션 동작 동안 제1입력 데이터 신호들에 응답하여 상기 제1다이나믹 노드의 로직 레벨을 결정하는 제1로직 네트워크와, 상기 클락 신호를 지연시키는 제1지연 회로와, 상기 제1지연 회로의 출력 단자와 상기 제1다이나믹 노드 사이에 접속된 제1저장 회로를 포함한다.
상기 현재 로직 게이트의 다음 로직 게이트는 상기 프리차지 동작 동안 상기 제1지연 회로로부터 출력된 지연 클락 신호에 응답하여 제2다이나믹 노드를 상기 프리차지 전압으로 프리차지하는 제2프리차지 회로와, 상기 이벨류에이션 동작 동안 제2입력 데이터 신호들에 응답하여 상기 제2다이나믹 노드의 로직 레벨을 결정하는 제2로직 네트워크와, 상기 지연 클락 신호를 지연시키는 제2지연 회로와, 상기 제2지연 회로의 출력 단자와 상기 제2다이나믹 노드 사이에 접속된 제2저장 회로를 포함한다.
본 발명의 실시 예에 따른 클락-지연 도미노 로직 회로는 프리차지 회로의 제어 단자와 다이나믹 노드 사이에 접속된 저장 회로에 저장된 전하들을 이용하여 상기 다이나믹 노드의 전압을 보상할 수 있는 효과가 있다.
따라서, 상기 다이나믹 노드의 전압 변동에 따라 발생하는 상기 클락-지연 도미노 로직 회로의 오동작을 방지할 수 있는 효과가 있다.
또한, 상기 클락-지연 도미노 로직 회로는 상기 다이나믹 노드의 오동작을 방지하기 위한 키퍼(keeper) 회로를 포함하지 않아도 된다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 클락-지연 도미노 로직 회로의 블록도를 나타내다.
도 2는 본 발명의 다른 실시 예에 따른 클락-지연 도미노 로직 회로의 블록도를 나타내다.
도 3은 본 발명의 또 다른 실시 예에 따른 클락-지연 도미노 로직 회로의 블록도를 나타내다.
도 4는 본 발명의 또 다른 실시 예에 따른 클락-지연 도미노 로직 회로의 블록도를 나타내다.
도 5는 종래의 로직 게이트의 회로도를 나타낸다.
도 6은 저역 통과 필터 커패시터를 포함하는 종래의 로직 게이트의 회로도를 나타낸다.
도 7은 본 발명의 실시 예에 따른 저장 회로를 포함하는 로직 게이트의 회로도를 나타내다.
도 8은 도 5, 도 6, 및 도 7 각각에 도시된 다이나믹 노드의 신호의 파형도를 나타낸다.
도 9는 본 발명의 또 다른 실시 예에 따른 클락-지연 도미노 로직 회로의 블록도를 나타내다.
도 10은 본 발명의 실시 예에 따른 클락-지연 도미노 로직 회로를 포함하는 전자 장치의 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 클락-지연 도미노 로직 회로의 블록도를 나타내다.
도 1을 참조하면, 클락-지연 도미노 로직 회로(10A)는 로직 게이트들(또는 로직 스테이지들(logic stages); 10-1~10-n), 및 지연 회로들(12-1~12-m)을 포함한다. 이때, n과 m은 자연수이다. 클락-지연 도미노 로직 회로(10A)는 다이나믹 로직 회로의 일 예이다.
제1로직 게이트(10-1)는 제1프리차지 회로(P1), 제1로직 네트워크(LN1), 제1이벨류에이션 회로(N1), 및 제1저장 회로(또는 전하 저장 회로; CC1)를 포함한다.
제1프리차지 회로(P1)는 제어 단자로 입력되는 클락 신호(CLK)에 응답하여 전원 전압(Vdd)을 공급하는 노드와 제1다이나믹 노드(DN1) 사이의 접속을 제어한다. 예컨대, 제1프리차지 회로(P1)는 클락 신호(CLK)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 PMOS 트랜지스터로 구현될 수 있다.
제1로직 네트워크(LN1)는 제1입력 신호들에 기초하여 제1다이나믹 노드(DN1)의 로직 레벨을 결정할 수 있다.
제1이벨류에이션 회로(N1)는 제어 단자로 입력되는 클락 신호(CLK)에 응답하여 제1로직 네트워크(LN1)와 접지(Vss) 사이의 접속을 제어한다. 예컨대, 제1이벨류에이션 회로(N1)는 클락 신호(CLK)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 NMOS 트랜지스터로 구현될 수 있다.
제1저장 회로(CC1)는 제1프리차지 회로(P1)의 제어 단자와 제1다이나믹 노드 (DN1) 사이에 접속된다. 제1저장 회로(CC1)는 전하들을 저장할 수 있다. 제1저장 회로(CC1)는 제1다이나믹 노드(DN1)의 노이즈 또는 노이즈의 영향을 제거할 수 있고, 제1다이나믹 노드(DN1)의 전압을 전원 전압(Vdd) 이상으로 부스팅할 수 있다.
클락 신호(CLK)가 제1레벨, 예컨대 로우 레벨일 때, 제1프리차지 회로(P1)는 클락 신호(CLK)에 응답하여 프리차지 전압, 예컨대 전원 전압(Vdd)을 제1다이나믹 노드(DN1)로 공급한다. 이때, 이벨류에이션 회로(N1)는 디스에이블된다.
프리차지 동작(precharge phase 또는 precharge operation; PRE) 동안, 클락 신호(CLK)는 제1레벨을 유지한다.
그러나, 클락 신호(CLK)가 제2레벨, 예컨대 하이 레벨일 때, 제1이벨류에이션 회로(N1)는 클락 신호(CLK)에 응답하여 인에이블되고 제1프리차지 회로(P1)는 디스에이블된다. 따라서, 제1로직 네트워크(LN1)는 제1입력 신호들 각각의 레벨에 기초하여 제1다이나믹 노드(DN1)의 로직 레벨을 결정할 수 있다.
이벨류에이션 동작(evaluation phase 또는 evaluation operation; EVA) 동안, 클락 신호(CLK)는 제2레벨을 유지한다.
제1지연 회로(12-1)는 클락 신호(CLK)를 지연시켜 제1지연 클락 신호(CLK1)를 출력한다.
제2로직 게이트(10-2)는 제2프리차지 회로(P2), 제2로직 네트워크(LN2), 제2이벨류에이션 회로(N2), 및 제2저장 회로(CC2)를 포함한다.
제2프리차지 회로(P2)는 제어 단자로 입력되는 제1지연 클락 신호(CLK1)에 응답하여 전원 전압(Vdd)을 공급하는 노드와 제2다이나믹 노드(DN2) 사이의 접속을 제어한다. 예컨대, 제2프리차지 회로(P2)는 제1지연 클락 신호(CLK1)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 PMOS 트랜지스터로 구현될 수 있다.
제2로직 네트워크(LN2)는 제2입력 신호들에 기초하여 제2다이나믹 노드(DN2)의 로직 레벨을 결정할 수 있다. 상기 제2입력 신호들 중에서 어느 하나는 제1다이나믹 노드(DN1)의 로직 레벨에 대응하는 신호일 수 있다.
제2이벨류에이션 회로(N2)는 제어 단자로 입력되는 제1지연 클락 신호(CLK1)에 응답하여 제2로직 네트워크(LN2)와 접지(Vss) 사이의 접속을 제어한다. 예컨대, 제2이벨류에이션 회로(N2)는 제1지연 클락 신호(CLK1)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 NMOS 트랜지스터로 구현될 수 있다.
제2저장 회로(CC2)는 제2프리차지 회로(P2)의 제어 단자와 제2다이나믹 노드 (DN2) 사이에 접속된다. 제2저장 회로(CC2)는 전하들을 저장할 수 있다. 제2저장 회로(CC2)는 제2다이나믹 노드(DN2)의 노이즈를 제거할 수 있고, 제2다이나믹 노드 (DN2)의 전압을 전원 전압(Vdd) 이상으로 부스팅할 수 있다.
프리차지 동작(PRE) 동안, 제2프리차지 회로(P2)는 제1레벨을 갖는 제1지연 클락 신호(CLK1)에 응답하여 전원 전압(Vdd)을 제2다이나믹 노드(DN2)로 공급한다.
그러나, 이벨류에이션 동작(EVA) 동안, 제2이벨류에이션 회로(N2)는 제2레벨을 갖는 제1지연 클락 신호(CLK1)에 응답하여 인에이블된다. 따라서, 제2로직 네트워크(LN2)는 제2입력 신호들 각각의 레벨에 기초하여 제2다이나믹 노드(DN2)의 로직 레벨을 결정할 수 있다.
제n로직 게이트(10-n)는 제n프리차지 회로(Pn), 제2로직 네트워크(LNn), 제n이벨류에이션 회로(Nn), 및 제n저장 회로(CCn)를 포함한다.
제m지연 회로(12-m)는 제(m-1) 지연 회로의 출력 신호를 지연시켜 제m지연 클락 신호(CLKm)를 출력한다.
프리차지 동작(PRE) 동안, 제n프리차지 회로(Pn)는 제1레벨을 갖는 제m지연 클락 신호(CLKm)에 응답하여 전원 전압(Vdd)을 제n다이나믹 노드(DNn)로 공급한다.
그러나, 이벨류에이션 동작(EVA) 동안, 제n이벨류에이션 회로(Nn)는 제2레벨을 갖는 제m지연 클락 신호(CLKm)에 응답하여 인에이블된다. 따라서, 제m로직 네트워크 (LNm)는 제m입력 신호들 각각의 레벨에 기초하여 제m다이나믹 노드(DNm)의 로직 레벨을 결정할 수 있다.
도 2는 본 발명의 다른 실시 예에 따른 클락-지연 도미노 로직 회로의 블록도를 나타내다.
각 저장 회로(CC1~CCn)를 제외하면, 도 1의 클락-지연 도미노 로직 회로 (10A)의 구조와 도 2의 클락-지연 도미노 로직 회로(10B)의 구조는 실질적으로 동일하다.
각 저장 회로(CC1~CCn)는 PMOS 트랜지스터를 이용한 커패시터(이하, "PMOS 커패시터"라 한다)로 구현될 수 있다.
실시 예에 따라, 각 저장 회로(CC1~CCn)는 NMOS 트랜지스터를 이용한 커패시터(이하, "NMOS 커패시터"라 한다)로 구현될 수 있다.
도 3은 본 발명의 또 다른 실시 예에 따른 클락-지연 도미노 로직 회로의 블록도를 나타내다.
각 저장 회로(CC1~CCn)를 제외하면, 도 1의 클락-지연 도미노 로직 회로 (10A)의 구조와 도 3의 클락-지연 도미노 로직 회로(10C)의 구조는 실질적으로 동일하다.
각 저장 회로(CC1~CCn)는 PMOS 커패시터와 NMOS 커패시터를 포함한다.
PMOS 커패시터의 게이트와 NMOS 커패시터의 게이트 각각으로 대응되는 클락 신호(CLK, CLK1~CLKm)가 입력된다.
도 4는 본 발명의 또 다른 실시 예에 따른 클락-지연 도미노 로직 회로의 블록도를 나타내다.
지연 회로(14)와 에지 트리거 회로(edge-triggered circuit; 16)를 제외하면, 도 1의 클락-지연 도미노 로직 회로(10A)의 구조와 도 4의 클락-지연 도미노 로직 회로(10D)의 구조는 실질적으로 동일하다.
지연 회로(14)는 제m지연 회로(12-m)의 출력 신호를 지연시킨다.
에지 트리거 회로(16)는 지연 회로(14)의 출력 신호(CLKd)에 응답하여 제n다이나믹 노드(DNn)의 로직 레벨을 래치할 수 있다.
에지 트리거 회로(16)는 래치 또는 플립-플롭으로 구현될 수 있다.
도 5는 종래의 로직 게이트의 회로도를 나타낸다.
도 5를 참조하면, 프리차지 동작 동안, 프리차지 회로(M0)는 전원 전압(Vdd)을 다이나믹 노드(DN0)로 공급한다.
이벨류에이션 동작 동안, 이벨류에이션 회로 (M1)는 인에이블된다. 따라서, 상기 이벨류에이션 동작 동안, 종래의 로직 네트워크(LN)는 입력 데이터 신호들 (A0, A1, A2, 및 A3)을 OR 연산하고, 다이나믹 노드(DN0)를 통하여 OR 연산 결과를 출력한다.
이벨류에이션 동작 동안에 입력 데이터 신호들(A0, A1, A2, 및 A3)이 모두 로우 레벨이면, 다이나믹 노드(DN0)는 플로팅(floating) 상태가 된다. 따라서, 다이나믹 노드(DN0)는 커플링 노이즈에 취약해 진다.
또한, 데이터 신호들(A0, A1, A2, 및 A3)이 모두 로우 레벨일 때, 클락 신호 (CLK)가 로우 레벨로부터 하이 레벨로 천이(transit or change)할 때 생성된 커플링 노이즈로 인하여, 데이터 신호들(A0, A1, A2, 및 A3) 중에서 적어도 하나가 로우 레벨로부터 하이 레벨로 천이하면, 다이나믹 노드(DN0)에 충전된 전하들은 이벨류에이션 회로(M1)를 통하여 접지(Vss)로 방전된다.
만일, 다이나믹 노드(DN0)에 충전된 전하들이 방전되어 다이나믹 노드(DN0)의 전압이 하이 레벨로부터 로우 레벨로 천이하면, 로직 게이트(20)를 포함하는 클락-지연 도미노 로직 회로는 오동작한다.
도 6은 저역 통과 필터 커패시터를 포함하는 종래의 로직 게이트의 회로도를 나타낸다.
다이나믹 노드(DN0)와 접지(Vss) 사이에 접속된 저역 통과 커패시터(LPFC)를 제외하면, 도 5의 로직 게이트(20)의 구조와 도 6의 로직 게이트(22)의 구조는 실질적으로 동일하다. 도 6의 로직 게이트(22)는 다이나믹 노드(DN0)의 커플링 노이즈를 어느 정도 상쇄시킬 수는 있으나, 커플링 노이즈 상쇄 효과가 크지 않다.
도 7은 본 발명의 실시 예에 따른 저장 회로를 포함하는 로직 게이트의 회로도를 나타내다.
도 4의 로직 게이트(24)는 도 1부터 도 4를 참조하여 설명한 바와 같이, 프라차지 회로(M0)의 제어 단자와 다이나믹 노드(DN0) 사이에 접속된 저장 회로(CC)를 포함한다. 로직 게이트(24)는 저장 회로(CC)에 충전된 전하들을 이용하여 다이나믹 노드(DN0)의 커플링 노이즈를 제거 또는 보상할 수 있다.
상술한 바와 같이, 저장 회로(CC)는 프라차지 회로(M0)의 제어 단자와 다이나믹 노드(DN0) 사이에 접속되는 PMOS 커패시터와 NMOS 커패시터 중에서 적어도 하나를 포함할 수 있다.
도 8은 도 5, 도 6, 및 도 7 각각에 도시된 다이나믹 노드의 신호의 파형도를 나타낸다.
도 5부터 도 8을 참조하면, 파형들(CV20, CV22, 및 CV 24)은, 데이터 신호들 (A0, A1, A2, 및 A3)이 모두 로우 레벨이고 클락 신호(CLK)가 로우 레벨로부터 하이 레벨로 천이할 때, 다이나믹 노드(DN0)의 전압 파형들을 나타낸다.
CV20은 도 5의 로직 게이트(20)의 다이나믹 노드(DN0)의 전압(VDN0)의 파형을 나타내고, CV22는 도 6 로직 게이트(22)의 다이나믹 노드(DN0)의 전압(VDN0)의 파형을 나타내고, CV24는 도 7의 로직 게이트(24)의 다이나믹 노드(DN0)의 전압 (VDN0)의 파형을 나타낸다. 이때, 도 6의 저역 통과 커패시터(LPFC)의 총 커패시턴스와 도 7의 저장 회로(CC)의 총 커패시턴스는 동일하다.
특정 시점에서 CV20의 차이와 CV22의 차이는 29mV이고, 다른 특정 시점에서 CV20의 차이와 CV24의 차이는 117mV이다.
저장 회로(CC)를 포함하는 로직 게이트(24)의 전압 보상 효과는 저역 통과 커패시터(LPFC)를 포함하는 로직 게이트(22)의 전압 보상 효과보다 약 4배 정도 크다. 상술한 바와 같이, 저장 회로(CC)는 다이나믹 노드로 효율적으로 전하들을 공급할 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 클락-지연 도미노 로직 회로의 블록도를 나타내다.
클락 지연 도미노 로직 회로(10E)는 캐스케이드 접속된 로직 게이트들(10-1'~10-n'), 및 지연 회로들(12-1~12-(m+1))을 포함한다.
로직 게이트들(10-2A~10-nA) 중의 현재 로직 게이트(예컨대, 10-2')는 지연 회로(12-1), 프리차지 회로(P2), 로직 네트워크(LN2), 이벨류에이션 회로(N2), 및 저장 회로(CC1')를 포함한다.
지연 회로(12-1)는 클락 신호(CLK)를 지연시킨다.
프리차지 동작 동안, 프리차지 회로(P2)는 제어 단자로 입력되는 지연 회로(12-1)로부터 출력된 지연 클락 신호(CLK1)에 응답하여 현재 다이나믹 노드 (DN2)를 프리차지 전압(Vdd)으로 프리차지한다.
이벨류에이션 동작 동안, 이벨류에이션 회로(N2)는 인에이블된다. 따라서, 상기 이벨류에이션 동작 동안, 로직 네트워크(LN2)는 입력 데이터 신호들에 응답하여 현재 다이나믹 노드(ND2)의 로직 레벨을 결정한다.
저장 회로(CC1')는 로직 게이트들(10-2'~10-n') 중의 이전 로직 게이트(10-1')의 이전 다이나믹 노드(DN1)와 프리차지 회로(P2)의 제어 단자 사이에 접속된다.
달리 표현하면, 제1로직 게이트(10-1')는 제2로직 게이트(10-2')로 공급되는 제1지연 클락 신호(CLK1)를 이용하여 저장 회로(CC1')의 전하들을 보상할 수 있다.
제n로직 게이트(10-n')의 저장 회로(CCn')는 제n프리차지 회로(Pn)와 지연 회로(12-(m+1))의 출력 단자 사이에 접속된다. 제n로직 게이트(10-n')는 지연 회로 (12-(m+1))로부터 출력된 지연 클락 신호(CLK(m+1))를 이용하여 저장 회로(CCn')의 전하들을 보상한다.
도 7에서는 설명의 편의를 위해 로직 게이트(24)의 로직 네트워크(LN)가 OR 게이트로 도시되었다.
그러나, 각 실시 예에 따른 클락 지연 도미노 로직 회로(10A~10E)에 포함된 로직 네트워크는 AND 게이트, OR 게이트, NAND 게이트 또는 NOR 게이트로 구현될 수 있다.
또한, 로직 네트워크는 각각이 입력 데이터 신호들 각각에 응답하여 게이팅되며 병렬 및/또는 직렬로 접속된 MOS 트랜지스터들, 예컨대 PMOS 트랜지스터들 또는 NMOS 트랜지스터들을 포함할 수 있다.
본 발명의 실시 예에 따른 클락 지연 도미노 로직 회로는 ALU(arithmetic logic unit), CPU(central processing unit), 프로세서(processor), 또는 시스템 온 칩(system on chip) 등과 같은 모든 디지털 집적 회로에 구현될 수 있다.
도 10은 본 발명의 실시 예에 따른 클락-지연 도미노 로직 회로를 포함하는 전자 장치의 블록도를 나타낸다.
컴퓨터 플랫폼(200)은 컴퓨팅 시스템과 같은 전자 장치에 사용될 수 있다.
상기 전자 장치는 PC(personal computer)와 휴대용 장치(portable device)를 포함한다. 상기 휴대용 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
컴퓨터 플랫폼(200) 또는 전자 장치는 프로세서(또는 CPU(central processing unit); 210), 인터페이스 컨트롤 블록(230), 메모리 (240), 및 무선 네트워크 인터페이스(250)를 포함한다. 컴퓨터 플랫폼(200) 또는 전자 장치는 SoC (system on chip)로 구현될 수 있다.
하나 또는 그 이상의 코어를 포함하는 프로세서(210)는 하나 또는 그 이상의 레지스터 파일(220)을 포함하고, 레지스터 파일(220)은 클락 지연 도미노 로직 회로(10A, 10B, 10C, 10D 또는 10E; 총괄적으로 10)를 포함한다.
프로세서(210)는 인터페이스 컨트롤 블록(230)을 통하여 메모리(240), 또는 무선 네트워크 인터페이스(250)와 통신할 수 있다.
인터페이스 컨트롤 블록(230)은 다양한 인터페이스 제어 기능들을 수행할 수 있는 하나 또는 그 이상의 회로 블록들을 포함한다. 상기 제어 기능들은 메모리 액세스 제어, 그래픽 제어, 입출력 인터페이스 제어, 또는 무선 네트워크 액세스 제어, 등을 포함한다.
상기 회로 블록들 각각은 별도의 독립적인 칩으로 구현되거나, 프로세서 (210)의 일부로서 구현되거나, 또는 프로세서(210)에 구현될 수 있다.
메모리(240)는 인터페이스 컨트롤 블록(230)을 통하여 프로세서(210)와 데이터를 주거나 받을 수 있다. 메모리(240)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다.
무선 네트워크 인터페이스(250)는 안테나(ANT)를 통하여 전자 장치(200)를 무선 네트워크, 예컨대 이동 통신 네트워크 또는 무선 LAN에 접속시킬 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10A~10E; 클락-지연 도미로 로직 회로
P1~Pn; 프리차지 회로
LN1~LNn; 로직 네트워크
12-1~12-m; 지연 회로
CC1~CCn; 저장 회로
16; 에지 트리거 장치
200; 전자 장치
210; 프로세서
220; 레지스터 파일
230; 인터페이스 컨트롤 블록
240; 메모리
250; 무선 네트워크 인터페이스

Claims (10)

  1. 프리차지 동작 동안, 제1제어 단자로 입력되는 제1클락 신호에 응답하여 제1다이나믹 노드를 프리차지 전압으로 프리차지하는 제1프리차지 회로;
    이벨류에이션 동작 동안, 제1입력 데이터 신호들에 응답하여 상기 제1다이나믹 노드의 로직 레벨을 결정하는 제1로직 네트워크; 및
    상기 제1제어 단자와 상기 제1다이나믹 노드 사이에 접속된 제1저장 회로를 포함하고,
    상기 제1클락 신호는 상기 제1프리차지 회로의 상기 제1제어 단자로 입력되는 동시에 상기 제1저장 회로로 공급되는 클락 지연 도미노 로직 회로.
  2. 제1항에 있어서,
    상기 제1클락 신호를 지연시키는 지연 회로;
    상기 프리차지 동작 동안, 제2제어 단자로 입력되는 상기 지연 회로의 출력 신호에 응답하여 제2다이나믹 노드를 상기 프리차지 전압으로 프리차지하는 제2프리차지 회로;
    상기 이벨류에이션 동작 동안, 제2입력 데이터 신호들에 응답하여 상기 제2다이나믹 노드의 로직 레벨을 결정하는 제2로직 네트워크; 및
    상기 제2제어 단자와 상기 제2다이나믹 노드 사이에 접속된 제2저장 회로를 더 포함하며,
    상기 제2입력 데이터 신호들 중의 어느 하나는 상기 제1다이나믹 노드의 상기 로직 레벨에 대응되는 신호인 클락 지연 도미노 로직 회로.
  3. 제2항에 있어서,
    상기 제1저장 회로와 상기 제2저장 회로 각각은 커패시터인 클락 지연 도미노 로직 회로.
  4. 제2항에 있어서,
    상기 제1저장 회로와 상기 제2저장 회로 각각은 PMOS 커패시터와 NMOS 커패시터 중에서 적어도 하나를 포함하는 클락 지연 도미노 로직 회로.
  5. 제2항에 있어서,
    상기 제1로직 네트워크와 상기 제2로직 네트워크 각각은,
    AND 게이트, OR 게이트, NAND 게이트 또는 NOR 게이트인 클락 지연 도미노 로직 회로.
  6. 제1항에 있어서,
    상기 제1클락 신호를 지연시키는 지연 회로; 및
    상기 지연 회로의 출력 신호에 응답하여 상기 제1다이나믹 노드의 상기 로직 레벨을 래치하는 에지 트리거 회로(edge-triggered circuit)를 더 포함하는 클락 지연 도미노 로직 회로.
  7. 캐스케이드(cascade) 접속된 로직 게이트들을 포함하는 클락 지연 도미노 로직 회로에 있어서,
    상기 로직 게이트들 중의 현재 로직 게이트는,
    프리차지 동작 동안, 제어 단자로 입력되는 클락 신호에 응답하여 제1다이나믹 노드를 프리차지 전압으로 프리차지하는 제1프리차지 회로;
    이벨류에이션 동작 동안, 제1입력 데이터 신호들에 응답하여 상기 제1다이나믹 노드의 로직 레벨을 결정하는 제1로직 네트워크;
    상기 클락 신호를 지연시키는 제1지연 회로; 및
    상기 제1지연 회로의 출력 단자와 상기 제1다이나믹 노드 사이에 접속된 제1저장 회로를 포함하고,
    상기 현재 로직 게이트의 다음 로직 게이트는,
    상기 프리차지 동작 동안, 상기 제1지연 회로로부터 출력된 지연 클락 신호에 응답하여 제2다이나믹 노드를 상기 프리차지 전압으로 프리차지하는 제2프리차지 회로;
    상기 이벨류에이션 동작 동안, 제2입력 데이터 신호들에 응답하여 상기 제2다이나믹 노드의 로직 레벨을 결정하는 제2로직 네트워크;
    상기 지연 클락 신호를 지연시키는 제2지연 회로; 및
    상기 제2지연 회로의 출력 단자와 상기 제2다이나믹 노드 사이에 접속된 제2저장 회로를 포함하는 클락 지연 도미노 로직 회로.
  8. 삭제
  9. 제7항에 있어서,
    상기 제1저장 회로는 커패시터인 클락 지연 도미노 로직 회로.
  10. 제7항에 있어서,
    상기 제1저장 회로는 PMOS 커패시터와 NMOS 커패시터 중에서 적어도 하나를 포함하는 클락 지연 도미노 로직 회로.
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