JPH0233215A

JPH0233215A - ラッチ回路

Info

Publication number: JPH0233215A
Application number: JP63183919A
Authority: JP
Inventors: Masahiro Sueda; 雅博末田; Hiroshi Yoshikawa; 浩吉川; Hirotaka Yada; 裕貴矢田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-07-22
Filing date: 1988-07-22
Publication date: 1990-02-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野従来の技術　　　　　　　（第３〜５図）発明が解決し
ようとする課題課題を解決するための手段作用実施例本発明の一実施例　　　（第１．２図）発明の効果〔概要〕ラッチ回路に関し、安定したラッチ動作が得られるラッチ回路を提供するこ
とを目的とし、第１の論理ゲートの論理出力と第２の論理ゲートの論理
出力とに基づいて非反転論理出力および反転論理出力を
出力する第３の論理ゲートと、該第３の論理ゲートの非
反転論理出力および反転論理出力の双方を、前記第２の
論理ゲートにフィードバックする一対のフィードバック
ループと、を備えたランチ回路において、前記一対のフ
ィードバックループと第２の論理ゲートとの間に、前記
非反転論理出力および反転論理の２つのレベル関係のみ
を受けて動作する差動部を介在させて構成している。

〔産業上の利用分野〕

本発明は、ラッチ回路に関し、特に、α線等のノイズに
よる誤動作を防止したラッチ回路の改良に関する。

一般に、デジタル装置では、データを一時的に保持する
ためのラッチ回路が用いられる。特に、コンピュータ等
の演算処理を実行するものなどでは、例えば、ビットデ
ータのタイミングを一致させるのに多用される。

〔従来例〕

この種のラッチ回路としては、例えば、第３図に示すよ
うなものがあり、このラッチ回路では、反転および非反
転出力を生じるオアゲートＧ　１゜Ｇ２と、アントゲ−
）Ｇ３とを有している。Ｇ１にはデータＤとクロックＣ
Ｌが入力されており、ＣＬのＨレベルからＬレベルへの
立下がりでＤがランチ回路に取り込まれる。また、Ｇ２
には、反転クロックＣＬが入力されるとともに、前記Ｇ
３の出力がホールドループＨＬを介して入力されている
。そして、Ｇｌ、Ｇ２の非反転出力は、Ｇ３に入力され
、Ｇ１．Ｇ２の反転出力はランチ回路の反転出力Ｑとな
り、Ｇ３の出力がラッチ回路の非反転出力Ｑとなってい
る。

このように構成された従来のラッチ回路の動作は以下の
如（行われる。すなわち、ＣＬがＨからＬへと変化する
と、このときのＤのレベル（Ｈ若しくはＬ）がラッチ回
路に取り込まれ、したがって、Ｇの反転出力がし、非反
転出力がＨとなる。

このとき、ラッチ回路の反転出力Ｑは、Ｇ１の反転出力
がＬでかつ、Ｇ２の反転出力もしなのでＬとなり、また
、このときの０３の出力（すなわち、ラッチ回路の非反
転出力Ｑ）は、Ｇ３の２つの入力が共にＨ（Ｇｌ、Ｇ２
の非反転出力のレベル）なので、Ｈとなっている。次い
で、ＣＬがＬからＨへと復帰した場合で、ＤがまだＨの
ままのときは、ＨＬを介してＧ２に入力されるＧ３出力
がＨであるので、Ｇｌ、Ｇ２の出力に変化はなく、ラッ
チ回路の出力Ｑ、　　Ｑはそのままの状態を保つ。

すなわち、ラッチ状態。

その後、ＣＬがＨからＬへと再び立下がったときに、Ｄ
がＬレベルであれば、このＬレベルがラッチ回路に取り
込まれ、ラッチ回路の出力Ｑ、　　Ｑのレベルがそれぞ
れ反転されるとともに、この出力Ｑ、　Ｑのレベルを保
持すべ（ラッチ状態に入る。

このようにしてＣＬの立下がり時におけるＤのレベルが
次回のＣＬの立下がりまで保持されるといったラッチ動
作が得られる。

しかし、従来のこの種のラッチ回路にあっては、ラッチ
のためのフィードバックを１つのホールドループＨＬに
よって行う構成であったため、α線等によるノイズの影
響を受けて誤動作しやすいといった不具合があった。す
なわち、回路基板にα線が照射されると、基板中でホー
ルとエレクトロン対が発生し、その中のエレクトロンに
よって回路中の電位レベル（Ｈレベル）が−時的にＬレ
ベル方向に引き下げられてしまい、例えば、上記電位レ
ベルがＨＬＯものであるとき、ＨＬの電位がＬレベル方
向に引き下げられてしまうと、ホールドループの状態が
ＨからＬへと反転してしまい、ラッチ回路は不本意にそ
の内容を反転させてしまう。なお、α線等によるノイズ
は、Ｌレベルの電位に対しては通常影響を及ぼさない。

すなわち、ＬレベルをＨレベルに引き上げるようなこと
はしない。このようなα線による障害は、特に、近時の
微細化された集積回路上のラッチ回路に発生しやすく、
有効な対策が必要とされている。

そこで本出願人は先に特開昭６２−２２２７１１号公報
に記載のラッチ回路を出願している。第４．５図は先願
のラッチ回路を示す図である。第４図において、ＨＬＩ
はラッチ回路の非反転出力Ｑを０２側にフィードバック
する第１のフィードバックループであり、これは、従来
のＨＬと同様なものである。先願のものでは、上記ＨＬ
Ｉに加えて、さらに、ランチ回路の反転出力ＱをＧ２に
フィードバンクする第２のフィードバックループＨＬ２
を備えている。ＨＬＩ、ＨＬ２と０２との接続は、第５
図の如く示される。第５図において、Ｇ６．Ｇ７．Ｇ８
は差動回路を構成するトランジスタであり、これらのＱ
６〜Ｑ８から構成された差動回路はＧ２をなしている。

なお、Ｑｌ、Ｇ２゜Ｇ３のトランジスタから構成された
差動回路はＧ１をなし、また、Ｇ３のコレクタとＧ８の
コレクタを配線Ａで接続してＧ３を構成している。なお
、ＶｃＣ，Ｖ□は各々電源、Ｑはラッチ回路の非反転出
力、Ｑはランチ回路の反転出力、Ｄはデータ、Ｃはクロ
ック（ＣＬ）　、Ｃは反転クロック（ＣＬ）である。

このような構成によれば、Ｑからのホールドループ（Ｈ
ＬＩ）に加えて、Ｑからのホールドループ（ＨＬ２）を
形成し、これらＨＬＩ、ＨＬ２を差動回路を構成するＧ
２の入力に接続しているので、仮に、ホールドループに
α線等によるノイズが印加されても、一方のホールドル
ープは正しくＬレベルを維持しているので、このレベル
を維持しているホールドループ電位と、α線の影響を受
けてＬレベル方向に引き下げられた他方のホールドルー
プ電位との電位差を差動回路（Ｇ２）で検出することに
より、α線等によるノイズを印加された場合でも、正し
いラッチ動作を保つことができる。

〔発明が解決しようとする課題〕

ところで、上述の先願に係るラッチ回路にあっては、フ
ィードバックループを相補的に構成して、α線の影響を
受けた場合に、ループ間の電位差から正しいラッチ状態
を得ようとする点では優れたものであるが、誤動作を完
全になくすといった観点からみると次のよ、うにするの
が好ましいことが判明した。すなわち、第５図において
、差動回路であるＧ２の入力には、ＨＬＩ、ＨＬ２に加
えて、反転クロックＣも印加されており、ＨＬ２の電位
に対して、ＨＬＩおよびＣの電位間との差動をとってい
る。したがって、ＣのＨレベルおよびＬレベルが正確な
ものであれば、意図した回路動作を得られるものの、例
えば、Ｃに“Ｈ’　、ＨＬ２にも“Ｈ′が印加される状
態（データ読み込み状態）において、ＣのレベルがＩ（
Ｌ２の“Ｈ“　レベルより少し高くなった場合、ラッチ
に°Ｈ′が保持できない、といった非常に不安定でα線
などのノイズに対するマージンの少ない回路動作となり
、結局、Ｃの品質によってはラッチ回路の誤動作を招来
する恐れがあった。したがって、回路動作の安定化とい
った面で改善の余地がある。

そこで本発明は、クロック信号のレベルに正確さを要求
せずとも、安定したラッチ動作が得られるラッチ回路を
提供することを目的としている。

〔課題を解決するための手段〕

本発明では、上記目的を達成するために、第１の論理ゲ
ートの論理出力と第２の論理ゲートの論理出力とに基づ
いて非反転論理出力および反転論理出力を出力する第３
の論理ゲートと、該第３の論理ゲートの非反転論理出力
および反転論理出力の双方を、前記第２の論理ゲートに
フィードバックする一対のフィードバックループと、を
備えたラッチ回路において、前記一対のフィードバック
ループと第２の論理ゲートとの間に、前記非反転論理出
力および反転論理の２つのレベル関係のみを受けて動作
する差動部を介在させて構成している。

〔作用〕

本発明によれば、一対のフィードバックループを介して
伝えられた反転および非反転論理出力のみのレベル関係
によって動作する差動部が備えられ、誤差動部を含んで
フィードバックループを完結させている。したがって、
上記差動部は、他の信号（例えばクロック信号）等の関
与を受けずに、純粋に反転および非反転論理出力のレベ
ル関係によってその差動出力を決定し、この出力を第２
の論理ゲートに伝えているので、仮に、一対のフィード
バックループにα線等によるノイズが印加されても、こ
の影響からラッチの反転を防ぐことができるとともに、
他の信号（例えば、クロック信号）等に若干のレベル変
動があった場合でも、上記ラッチの反転防止を行うこと
ができ、結局、回路動作の安定化を図ることができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１．２図は本発明に係るラッチ回路の一実施例を示す
図であり、第１図はその概念的な構成図、第２図はその
具体的な構成図である。

まず、構成を説明する。第１図において、１はラッチ回
路であり、ラッチ回路１は第１の回路２および第２の回
路３を有し、第１の回路２は、第１の論理ゲートＧ１１
および第３の論理ゲートＧ１３を含んでいる。また、第
２の回路３は、第２の論理ゲートＧ１２を備えるととも
に、差動部ＤＥＦを備えている。第１の回路２にはデー
タＤおよびクロックＣＬが入力されるとともに、第２の
回路３の出力■が入力されており、第１の回路２からは
ラッチ回路１の反転論理出力Ｑおよび非反転論理出力Ｑ
が取り出されている。これらのＱ、Ｑは一対のフィード
バックループＨＬＩＩ、ＨＬ１２を介して第２の回路３
内の差動部ＤＥＦに伝えられ、差動部ＤＥＦはＱ、　Ｑ
のレベル関係に応じた差動信号５ＤＥＦを第２の論理ゲ
ー）０１２に加える。第２の論理ゲートＧ１２にはＳ　
ＤＥＦが入力されるとともに、反転クロックＣＬが入力
されており、これらのオア論理をとった結果を信号■と
して第１の回路２に出力している。なお、信号■はＧｌ
ｌの出力を示す。

このような構成において、ＣＬがＨからＬレベルに立下
がると、そのときのＤのレベルがラッチ回路１内部に取
り込まれる。すなわち、今、ＤのレベルをＨレベルとす
ると、このＨレベルは信号■としてＧ１３に加えられる
。このとき、反転クロックＣＬは、ＬからＨレベルへと
立上がっているから、０１２からの信号■はＨレベルで
あり、Ｇ１３の２つの入力は共にＨ，Ｈとなり、０１３
の反転出力ＱはＬレベル、非反転出力ＱはＨレベルとな
る。

そして、このＱ＝Ｌ、Ｑ＝ＨはＨＬ１２、ＨＬＩＩを介
して差動部ＤＥＦにフィードバックされ、５Ｉｌｔｒ＝
Ｈレベルとなる。すなわち、信号■はＨレベルに保持さ
れることとなり、ＣＬがＨレベルに復帰した後も、ＨＬ
１２、ＨＬＩＩの電位は上記Ｑ＝Ｌ、Ｑ＝Ｈを保持して
ラッチ状態に入る。したがって、ＣＬがＨからＬレベル
に立下がって、そのときのＤのレベルがラッチされた後
ＣＬがＨに復帰している間にＤのレベルが反転しても、
ラッチ回路１の出力Ｑ、　Ｑは何ら変化しない、そして
、次のＣＬの立下がりで仮に、ＤがＬレベルとなってい
たならば、ラッチ回路１はこのＬレベルをラッチして、
各々Ｑ＝ＨＳＱ＝Ｌへと先のラッチ状態に対して反転の
レベルをとらせる。

ここで、ＨＬＩＩ、ＨＬ１２に対してα線等によるノイ
ズが印加された場合を考える。この場合、前述したよう
にＨレベルが影響を受けてＬレベル方向にそのレベルを
低下させるような現象を呈する。

このとき、一般のＥＣＬ回路は、入力信号電位とＶｒｅ
ｆ　　（基準電圧）との電位差を検出して動作する為、
α線による影響を受けた“Ｈ′　レベルがＶｒｅｆより
低くなればラッチの誤動作を生じるが、本実施例ではＨ
ＬＩＩの電位とその逆相の信号であるＨＬ１２の電位と
の間の差動を検出して動作するため、“Ｈ゛　レベルが
α線の影響により　“Ｌｏ　レベル以下にならないとラ
ッチは誤動作を生じない。

この為α線等によるノイズに対する動作マージンが大幅
に向上する。しかも、本実施例では、差動部ＤＥＦの人
力に、ＨＬＩＩ、ＨＬ１２のみを接続しており、他の信
号（例えばＣＬ）は接続していない。このため、差動部
ＤＥＦの差動動作は、ＨＬｌｌ、　　ＨＬ１２によって
伝えられた電位（すなわち、Ｑ、Ｑのレベル）のみによ
って行われ、ＣＬのレベル品質の影響を受けることはな
い。したがって、ＣＬのＨおよびＬレベルは、通常の論
理回路に要求されるレベル品質を満たしていればよい。

このように、本実施例では、α線等によるノイズの印加
がＨＬＩＩ、ＨＬ１２になされた場合でも、正しいラッ
チ動作を行い得るとともに、この動作はＣＬのレベル品
質の影響を受けることなく行うことができる。したがっ
て、動作安定性を格段に向上させたラッチ回路が実現で
きる。

第２図は第１図に対応する具体的な構成図であり、第１
の論理ゲートＧ１１は、トランジスタＱ１１゜Ｑ１２、
Ｑ１３を含んで構成され、第２の論理ゲートＧ１２は、
トランジスタＱ１４．　　Ｑ１５．　　Ｑ１６を含んで
構成され、第３の論理ゲートＧ１３はトランジスタＱ１
７．　　ＱｌＢ、　Ｑ１９を含んで構成されている。ま
た、差動部ＤＥＦは、トランジスタＱ２０．　　Ｑ２１
を含んで構成されている。なお、トランジスタＱ２２は
、差動部ＤＥＦのエミッタフォロワ出力用であり、Ｑ２
２のエミッタからはＳ　Ｉｌｌ！Ｆが取り出される。ま
た、トランジスタＱ２３、Ｑ２４は第１の論理ゲートＧ
ｌｌのエミッタフォロワ出力用であり、Ｑ２３のエミッ
タからはランチ回路１の反転出力Ｑが、Ｑ２４のエミッ
タからは非反転出力Ｑが各々取り出され、これらのＱ、
　Ｑの電位レベルはＩ（Ｌｌｌ、　ＨＬ１２を介して差
動部ＤＥＦの入力に伝えられる（フィードバックされる
）。なお、■。６、■。ｌ　、ＶＥＥ２はそれぞれ電源
（但し、Ｖｔｔ＋　＜　ＶＥＥＲ＜　ＶＣＣ）、Ｌ３は
Ｑ１６、Ｑ１９を定電流動作させるための参照電圧、■
□、は第１の論理ゲー）０１１の基準電圧、Ｒ１゜〜Ｒ
ｚｚは抵抗である。

このような構成において、ＣＬがＨからＬへと立下がる
と同時にＣＬはＬからＨへと立上がり、このため、Ｑ１
４、Ｑ１５がオンし、Ｑ２２がオフしてＳ　ＤＥＦがＬ
レベルとなる。Ｑ１７は５ＤＥＦ＝Ｌを受けてオフとな
り、これにより、Ｑ１Ｂオフ、Ｑ１９オンとなり、０１
１の動作が許容される。このとき、ＣＬはしてあるから
、ＤのレベルとＶ　ＲＥＦのレベルとの関係でＧｌｌの
動作が決定される。例えば、ＤがＨレベルであれば、Ｑ
１２がオン、Ｑ１３がオフし、これらのＱ１２．　　Ｑ
１３のコレクタ電位を受けてＱ２３オフ、Ｑ２４オンし
、それぞれＱ＝Ｌ、Ｑ＝Ｈレベルとなる。すなわち、Ｄ
＝Ｈに対してＱ＝Ｌ。

Ｑ＝Ｈとなる。これらの互＝Ｌ、Ｑ＝ＨはＨＬＩＩ。

ＨＬ１２を介して差動部ＤＥＦに伝えられる。ＣＬがｒ
（に復帰したとすると、ＣＬはＬに復帰し、これにより
、Ｑ１４、Ｑ１５オフとなって、Ｑ１６がオンし、差動
部ＤＥＦの動作が許容される。ＤＥＦには既にＱ＝Ｌ、
Ｑ＝Ｈが入力されているので、ＤＥＦは、これらのＱ、
　Ｑのレベル関係のみに基づいて差動動作を行い、仮に
ＨＬＩＩ、ＨＬ４２にα線によるノイズが印加されてい
た場合でも、正しい差動動作をすることができる。また
、ＣＬのレベルは差動動作に関与していないので、これ
の影響（すなわち、レベル品質）を受けることはない。

そして、ＤＥＦの出力、すなわち、Ｓ　ＤＥＦはＨレベ
ルとなり、この５ＤＥＦ＝Ｈを受けてＱ１７、ＱｌＢが
オンし、Ｑ１９がオフしてＧｌｌの作動が停止させられ
るとともに、ＱｌＢのオンにより、Ｑ２３がオフし、Ｑ
＝Ｌ固定となる。このとき、Ｑ２４は作動を停止したＣ
、１１のＱ１３コレクタ電位（Ｈレベル）を受けてオン
し、Ｑ＝Ｈ固定としている。すなわち、次回のＣＬ立下
がり（ＣＬ立上がり）までＱ＝Ｌ。

Ｑ＝Ｈがう・ンチされることとなる。

このように、第２図の構成においては、ＨＬＩＩ。

ＨＬ１２にα線によるノイズが印加されても、正しいラ
ッチ動作を維持できるとともに、ＣＬのレベル品質の影
響も受けないから、回路動作を安定化させることができ
る。すなわち、ＣＬのレベルに正確さを要求せずとも、
安定したラッチ動作を得ることができる。

〔発明の効果〕

本発明によれば、クロック信号のレベルに正確さを要求
せずとも、安定したラッチ動作が得られるラッチ回路を
実現することができる。

【図面の簡単な説明】

第１．２図は本発明に係るラッチ回路の一実施例を示す
図であり、第１図はその概念的な構成図、第２図はその具体的な構成図、第３図は従来例を示すその概念的な構成図、第４．５図
は先願に係るラッチ回路を示す図であり、第４図はその概念的な構成図、第５図はその具体的な構成図である。Ｇｌｌ・・・・・・第１の論理ゲート、Ｇ１２・・・・
・・第２の論理ゲート、０１３・・・・・・第３の論理
ゲート、ＨＬＩＩ、ＨＬ１２・・・・・・フィードバッ
クループ（一対のフィードバックループ）ＤＥＦ・・・・・・差動部。代理　大　弁理士　　井　桁　貞一−、ニア’＄１Ｌ従、釆唐ｔロトホ亨イの存茨舎的Ｕヂ乃べ図Ｍ＃　ｔ　
；　ｆホ３う１．＋回足にの梃釣り構成因第４図

Claims

【特許請求の範囲】第１の論理ゲートの論理出力と第２の論理ゲートの論理
出力とに基づいて非反転論理出力および反転論理出力を
出力する第３の論理ゲートと、該第３の論理ゲートの非
反転論理出力および反転論理出力の双方を、前記第２の
論理ゲートにフィードバックする一対のフィードバック
ループと、を備えたラッチ回路において、前記一対のフィードバックループと第２の論理ゲートと
の間に、前記非反転論理出力および反転論理の２つのレベル関係
のみを受けて動作する差動部を介在させたことを特徴と
するラッチ回路。