CN109508303A - 一种用于并行数据存储的超导高速缓冲存储器 - Google Patents

一种用于并行数据存储的超导高速缓冲存储器 Download PDF

Info

Publication number
CN109508303A
CN109508303A CN201811156556.4A CN201811156556A CN109508303A CN 109508303 A CN109508303 A CN 109508303A CN 201811156556 A CN201811156556 A CN 201811156556A CN 109508303 A CN109508303 A CN 109508303A
Authority
CN
China
Prior art keywords
signal
write
address
clock
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811156556.4A
Other languages
English (en)
Other versions
CN109508303B (zh
Inventor
许婉宁
任洁
应利良
王镇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Institute of Microsystem and Information Technology of CAS
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN201811156556.4A priority Critical patent/CN109508303B/zh
Publication of CN109508303A publication Critical patent/CN109508303A/zh
Application granted granted Critical
Publication of CN109508303B publication Critical patent/CN109508303B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明提供一种用于并行数据存储的超导高速缓冲存储器，包括M个并行的N位存储单元，用于存储N位数据，并在清除操作期间，基于清除控制信号清除指定清除位的数据；在写入操作期间，基于写入控制信号将输入数据写入指定写入位；清除写入地址译码器，连接N位存储单元，用于在清除操作期间产生清除控制信号，在写入操作期间产生输入、写入控制信号；数据输入缓冲门，连接清除写入地址译码器和N位存储单元，基于输入控制信号，将暂存的输入数据输出至N位存储单元；数据输出地址译码器，用于在读出操作期间产生读出控制信号；数据输出控制门，连接数据输出地址译码器和N位存储单元，用于在读出操作期间，基于读出控制信号读出指定读出位的数据。

Description

一种用于并行数据存储的超导高速缓冲存储器
技术领域
本发明涉及超导电路设计领域，特别是涉及一种用于并行数据存储的超导高速缓冲存储器。
背景技术
超导单磁通量子(single flux quantum，SFQ)电路，包含超导快速单磁通量子(rapid single flux quantum，RSFQ)、低压超导快速单磁通量子(low voltage-rapidsingle flux quantum，LV-RSFQ)、节能超导快速单磁通量子(energy-efficient rapidsingle flux quantum，ERSFQ)、互向量子逻辑(reciprocal quantum logic，RQL)、绝热量子通量参数(adiabatic quantum flux parametron，AQFP)等利用SFQ为数据载体的超导集成电路，由于其速度和功耗等性能指标都远远优于半导体CMOS电路，因而成为下一代高性能计算所需数字电路技术的有力备选方案。
众所周知，在冯诺依曼架构下要实现高性能计算，除了CPU，最重要的部分就是存储器。考虑到CPU和存储器，特别是和高速缓冲存储器(Cache)之间的高速数据交换，超导数字计算技术中的存储器就需要能在超导CPU所在低温温区(4K之下)稳定地工作。
目前实现低温存储器的主流方案有三种：第一种就是采用CMOS存储电路，但是由于CMOS电路的信号形式为伏级电平，而超导CPU采用的SFQ电路的信号形式为微伏级的脉冲，所以需要引入具有极高放大倍数和极大带宽的接口电路以实现二者之间的数据交换，设计难度非常大；第二种采用的是超导体/铁磁体/超导体约瑟夫森结(SFS)作为单个0/1信号的存储元件，具有高的集成度和较小的面积，但是目前这种存储电路的研究还只局限在对单个结的研究，离实际存储器的规模还有一定距离；第三种是采用与CPU形式一致的SFQ电路来做存储器。
采用SFQ电路作存储器时，由于超导CPU通常都是采用并行数据架构，所以需要额外的并行-串行数据转换电路(parallel to serial converter，PSC)方可实现超导CPU和存储器之间的数据交换，而PSC电路不仅增加了超导电路设计的复杂性，还消耗了片上电路资源。
因此，如何提供一种有效的用于并行数据存储的超导高速缓冲存储器是本领域技术人员迫切需要解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种用于并行数据存储的超导高速缓冲存储器，用于解决现有采用SFQ电路作超导存储器时，PSC电路导致超导电路设计的复杂性增加和片上电路资源消耗的问题。
为实现上述目的及其他相关目的，本发明提供一种用于并行数据存储的超导高速缓冲存储器，所述超导高速缓冲存储器包括：
存储阵列，包括M个并行设置的N位存储单元，用于存储N位数据，并在清除操作期间，基于清除控制信号，清除所述N位存储单元中指定清除位中存储的数据；在写入操作期间，基于写入控制信号，将输入数据写入所述N位存储单元中的指定写入位；其中，M为不小于2的整数，N为不小于1的整数；
清除写入地址译码器，连接于M个所述N位存储单元，用于在清除操作期间，基于时钟信号、清除信号和清除地址信号，产生所述清除控制信号以输出；在写入操作期间，基于时钟信号、写入信号和写入地址信号，产生输入控制信号和所述写入控制信号以输出；
数据输入缓冲门，连接于所述清除写入地址译码器和M个所述N位存储单元之间，用于对所述输入数据进行暂存，并基于所述输入控制信号，将所述输入数据输出至所述N位存储单元；
数据输出地址译码器，用于在读出操作期间，基于时钟信号、读出信号和读出地址信号，产生所述读出控制信号以输出；
数据输出控制门，连接于所述数据输出地址译码器和M个所述N位存储单元，用于在读出操作期间，基于所述读出控制信号，读出所述N位存储单元中指定读出位中存储的数据。
可选地，所述N位存储单元包括：
N个串行设置的触发器，用于存储N位数据；
时钟输入器，连接于N个所述触发器，用于在清除操作期间、写入操作期间或读出操作期间，将所述时钟信号分别输入至N个所述触发器；
选择处理器，连接于第一个所述触发器和第N个所述触发器之间，并与N个所述触发器构成一移位回路，以基于所述时钟信号进行移位操作；在清除操作期间，基于所述清除控制信号，从N个所述触发器中选出与所述指定清除位对应的指定清除触发器，并在下一次移位操作时，清除所述指定清除触发器中存储的数据；在写入操作期间，基于所述写入控制信号，从N个所述触发器中选出与所述指定写入位对应的指定写入触发器，并在下一次移位操作时，将所述输入数据写入所述指定写入触发器。
可选地，所述选择处理器包括：连接于第N个所述触发器的非破坏读出逻辑门，及连接于所述非破坏读出逻辑门和第一个所述触发器之间的汇流缓冲逻辑门。
可选地，所述超导高速缓冲存储器还包括：一时钟信号控制单元，连接于所述时钟输入器，用于在清除操作期间、写入操作期间或读出操作期间，将所述时钟信号输入至所述时钟输入器；并在清除操作结束后、写入操作结束后或读出操作结束后，产生一时钟控制信号，以控制所述时钟输入器进行清零操作。
可选地，所述时钟信号控制单元包括：
输入控制器，连接于所述时钟输入器，用于在清除操作期间、写入操作期间或读出操作期间，将所述时钟信号输入至所述时钟输入器；
时钟个数检测器，连接于所述输入控制器和所述时钟输入器之间，用于在清除操作期间、写入操作期间或读出操作期间，对输入至所述时钟输入器的所述时钟信号的个数进行检测，并在所述时钟信号的输入个数达到N个时，产生所述时钟控制信号。
可选地，所述时钟个数检测器包括：j个串行设置的分频时序逻辑门，其中第一个至第j个所述分频时序逻辑门的有效输出端根据(N-1)所对应的二进制数的低位数据至高位数据进行设置，并且在所述分频时序逻辑门的有效输出端为低位输出端时，对此所述分频时序逻辑门增设一复位反馈回路，以使此所述分频时序逻辑门复位至初始状态；其中j为(N-1)所对应的二进制位数。
可选地，所述清除写入地址译码器包括：
清除/写入地址选择单元，包括N条清除/写入地址选择通路，用于在清除操作期间，基于所述清除地址信号，从N条所述清除/写入地址选择通路中选出与所述清除地址信号对应的一条清除/写入地址选择通路，以作为预清除地址通路，并通过所述预清除地址通路输出所述时钟信号；在写入操作期间，基于所述写入地址信号，从N条所述清除/写入地址选择通路中选出与所述写入地址信号对应的一条清除/写入地址选择通路，以作为预写入地址通路，并通过所述预写入地址通路输出所述时钟信号；其中，N＝2i，i为所述清除地址信号的二进制位数或所述写入地址信号的二进制位数，且为不小于1的整数；
清除/写入时钟个数检测单元，包括N个并行设置的清除/写入时钟检测器，与N条所述清除/写入地址选择通路一一对应连接，以分别对所述时钟信号的1至N个输入个数进行检测；在清除操作期间，与所述预清除地址通路连接的所述清除/写入时钟检测器对所述时钟信号的输入个数进行检测，当所述时钟信号的输入个数与所述清除地址信号对应的十进制数字相等时，产生一预清除控制信号以输出；在写入操作期间，与所述预写入地址通路连接的所述清除/写入时钟检测器对所述时钟信号的输入个数进行检测，当所述时钟信号的输入个数与所述写入地址信号对应的十进制数字相等时，产生一预写入控制信号以输出；
清除/写入控制信号产生单元，连接于N个所述清除/写入时钟检测器，用于在清除操作期间，基于所述预清除控制信号，产生所述清除控制信号；在写入操作期间，基于所述预写入控制信号，产生所述输入控制信号和所述写入控制信号；
清除/写入信号单元，连接于所述清除/写入地址选择单元，用于在清除操作期间或写入操作期间，基于所述清除信号或所述写入信号，将所述时钟信号输入至所述清除/写入地址选择单元中。
可选地，所述清除/写入地址选择单元包括：呈i级满二叉树状排布的(2i+1-2)个清除/写入地址分配器，并且每一级的连接节点处均设置有清除/写入连接器，第一级中所述清除/写入地址分配器的个数为2个，并且通过一个所述清除/写入连接器连接，以形成N条清除/写入地址选择通路；其中，第1级至第i级中所述清除/写入地址分配器分别对应输入所述清除地址信号或所述写入地址信号的高位地址数据至低位地址数据，并且同一级中相邻所述清除/写入地址分配器输入对应地址数据及其反相数据。
可选地，所述清除/写入时钟检测器包括：a个串行设置的分频时序逻辑门，其中第一个至第a个所述分频时序逻辑门的有效输出端根据(b-1)所对应的二进制数的低位数据至高位数据进行设置，并且在所述分频时序逻辑门的有效输出端为低位输出端时，对此所述分频时序逻辑门增设一复位反馈回路，以使此所述分频时序逻辑门复位至初始状态；其中a为(b-1)所对应的二进制位数，b为所述时钟信号的待检测输入个数，且介于1和N之间。
可选地，所述清除/写入控制信号产生单元包括：
输入控制信号产生器，连接于所述清除/写入时钟个数检测单元和所述数据输入缓冲门之间，用于在写入操作期间，对所述预写入控制信号进行处理，以产生所述输入控制信号；
清除/写入控制信号产生器，连接于所述清除/写入时钟个数检测单元和所述N位存储单元之间，用于在清除操作期间，对所述预清除控制信号进行处理，以产生所述清除控制信号；在写入操作期间，对所述预写入控制信号进行处理，以产生所述写入控制信号。
可选地，所述清除/写入控制信号产生单元还包括：清除/写入控制信号无效器，连接于所述清楚/写入时钟个数检测单元和所述N位存储单元之间，用于在清除操作期间，对所述预清除控制信号进行处理，以在下一个时钟信号到来时产生一清除无效信号，使所述清除控制信号无效；在写入操作期间，对所述预写入控制信号进行处理，以在下一个时钟信号到来时产生一写入无效信号，使所述写入控制信号无效。
可选地，所述清除/写入控制信号无效器包括：连接于所述清楚/写入时钟个数检测单元的延时器，及连接于所述延时器和所述N位存储单元之间的汇流缓冲逻辑门。
可选地，当所述输入控制信号产生器为延时器时，所述输入控制信号产生器与所述清除/写入控制信号无效器共用同一延时器。
可选地，所述数据输入缓冲门包括：M个并行设置的数据暂存单元，用于对所述输入数据进行暂存，并基于所述输入控制信号，将所述输入数据输出至M个所述N位存储单元中。
可选地，所述数据输出地址译码器包括：
读出地址选择单元，包括N条读出地址选择通路，用于在读出操作期间，基于所述读出地址信号，从N条所述读出地址选择通路中选出与所述读出地址信号对应的一条读出地址选择通路，以作为预读出地址通路，并通过所述预读出地址通路输出所述时钟信号；其中，N＝2i，i为所述读出地址信号的二进制位数，且为不小于1的整数；
读出时钟个数检测单元，包括N个并行设置的读出时钟检测器，与N条所述读出地址选择通路一一对应连接，以分别对所述时钟信号的1至N个输入个数进行检测；在读出操作期间，与所述预读出地址通路连接的所述读出时钟检测器对所述时钟信号的输入个数进行检测，当所述时钟信号的输入个数与所述读出地址信号对应的十进制数字相等时，产生所述读出控制信号以输出；
读出信号单元，连接于所述读出地址选择单元，用于在读出操作期间，基于所述读出信号，将所述时钟信号输入至所述读出地址选择单元中。
可选地，所述数据输出地址译码器还包括：一读出控制信号无效单元，连接于N个所述读出时钟检测器和所述数据输出控制门之间，用于在读出操作期间，对所述读出控制信号进行处理，以在下一个时钟信号到来时产生一读出无效信号，使所述读出控制信号无效。
可选地，所述读出控制信号无效单元包括：连接于N个所述读出时钟检测器的延时器，及连接于所述延时器和所述数据输出控制门之间的汇流缓冲逻辑门。
可选地，所述读出地址选择单元包括：呈i级满二叉树状排布的(2i+1-2)个读出地址分配器，并且每一级的连接节点处均设置有读出连接器，第一级中所述读出地址分配器的个数为2个，并且通过一个所述读出连接器连接，以形成N条读出地址选择通路；其中，第1级至第i级中所述读出地址分配器分别对应输入所述读出地址信号的高位地址数据至低位地址数据，并且同一级中相邻所述读出地址分配器输入对应地址数据及其反相数据。
可选地，所述读出时钟检测器包括：a个串行设置的分频时序逻辑门，其中第一个至第a个所述分频时序逻辑门的有效输出端根据(b-1)所对应的二进制数的低位数据至高位数据进行设置，并且在所述分频时序逻辑门的有效输出端为低位输出端时，对此所述分频时序逻辑门增设一复位反馈回路，以使此所述分频时序逻辑门复位至初始状态；其中a为(b-1)所对应的二进制位数，b为所述时钟信号的待检测输入个数，且介于1和N之间。
可选地，所述复位反馈回路包括：连接于反馈输入端和反馈输出端之间的汇流缓冲逻辑门和分流逻辑门，其中，所述汇流缓冲逻辑门连接于反馈输入端，所述分流逻辑门连接于所述汇流缓冲逻辑门和反馈输出端之间。
可选地，所述数据输出控制门包括：M个并行设置的数据读出单元，用于在读出操作期间，基于所述读出控制信号，读出所述N位存储单元中指定读出位中存储的数据。
如上所述，本发明的一种用于并行数据存储的超导高速缓冲存储器，具有以下有益效果：本发明所述超导高速缓冲存储器，通过对所述存储阵列、所述清除写入地址译码器、所述数据输入缓冲门、所述数据输出地址译码器和所述数据输出控制门的设计，实现在与超导CPU配合进行超导电路设计时，无需额外的PSC电路进行串并转换，即可对并行数据进行存储，有效降低了超导电路设计的复杂性，并在一定程度上缩短了存取时间，同时也减小了片上硬件资源的消耗，缩小了版图面积。
附图说明
图1显示为D触发器的结构示意图。
图2显示为D触发器的状态转换图。
图3显示为非破坏读出逻辑门的结构示意图。
图4显示为非破坏读出逻辑门的状态转换图。
图5显示为汇流缓冲逻辑门的结构示意图。
图6显示分频时序逻辑门的结构示意图。
图7显示为分频时序逻辑门的状态转换图。
图8显示为分流逻辑门的结构示意图。
图9显示为本发明所述存储器的结构示意图。
图10显示为N位存储单元的结构示意图。
图11显示为时钟信号控制单元的结构示意图。
图12显示为清除写入地址译码器的结构示意图。
图13显示为清除/写入地址选择单元的结构示意图。
图14显示为部分清除/写入时钟检测器的结构示意图。
图15显示为数据输入缓冲门的结构示意图。
图16显示为数据输出地址译码器的结构示意图。
图17显示为读出地址选择单元的结构示意图。
图18显示为数据输出控制门的结构示意图。
图19显示为地址信号为100时清除操作、写入操作各信号的时序图。
图20显示为地址信号为100时读出操作各信号的时序图。
元件标号说明
10 存储阵列
11 N位存储单元
111 触发器
112 时钟输入器
113 选择处理器
20 清除写入地址译码器
21 清除/写入地址选择单元
211 清除/写入地址分配器
212 清除/写入连接器
22 清除/写入时钟个数检测单元
221 清除/写入时钟检测器
23 清除/写入控制信号产生单元
231 输入控制信号产生器
232 清除/写入控制信号产生器
233 清除/写入控制信号无效器
24 清除/写入信号单元
30 数据输入缓冲门
31 数据暂存单元
40 数据输出地址译码器
41 读出地址选择单元
411 读出地址分配器
412 读出连接器
42 读出时钟个数检测单元
421 读出时钟检测器
43 读出信号单元
44 读出控制信号无效单元
50 数据输出控制门
51 数据读出单元
60 时钟信号控制单元
61 输入控制器
62 时钟个数检测器
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图20。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1至图8所示，在对本实施例所述用于并行数据存储的超导高速缓冲存储器进行介绍之前，先对本实施例所用到的超导领域的器件结构进行简单说明。
D触发器具有存储数据和传输数据的功能，其结构如图1所示，其中AI端为所述D触发器的数据输入端(单磁通电压脉冲)，TO端为所述D触发器的数据输出端，TI端为所述D触发器的时钟信号(CLK)输入端。如图2所示，当AI端有数据输入(单磁通电压脉冲)，TI端无输入时，TO端不产生输出，电路状态由0变为1(存储一个单磁通量子，即逻辑“1”)；当AI端无数据输入，TI端也无输入时，TO端不产生输出，电路状态仍然保持在0(存储逻辑“0”)；当TI端产生输入，若电路状态为0，则TO不产生输出(将数据0往下传)，若电路状态为1，TO产生输出(单磁通电压脉冲，将数据1往下传)。需要注意的是，无论之前电路状态为何，TI端有输入之后，电路状态都会回到“0”。
非破坏读出逻辑门(NDRO)的结构如图3所示，其中TI端为所述非破坏读出逻辑门(NDRO)的数据输入端，TO端为所述非破坏读出逻辑门(NDRO)的数据输出端，RI端为所述非破坏读出逻辑门(NDRO)的第一控制端，SI端为所述非破坏读出逻辑门(NDRO)的第二控制端，以实现通过RI端和SI端的信号控制电路状态，最终实现对输出的控制。如图4所示，无论当前电路状态为“0”还是“1”，当SI端有输入时，电路状态都会转换到“1”；而当RI端有输入时，电路状态都会转换到“0”；当电路状态为“0”时，若TI端有输入，TO端不产生输出(输出逻辑“0”)；当电路状态为“1”时，若TI端有输入，TO端产生输出。需要注意的是，由于TO端的输出不影响电路状态，故此单元具有非破坏读出的特性。
汇流缓冲逻辑门(CB)的结构如图5所示，其中TI1端为所述汇流缓冲逻辑门(CB)的第一数据输入端，TI2端为所述汇流缓冲逻辑门(CB)的第二输入端，TO端为所述汇流缓冲逻辑门(CB)的输出端。所述汇流缓冲逻辑门(CB)用于将TI1端的输入数据与TI2端的输入数据进行逻辑“或”，最终得到TO端的输出。需要注意的是，由于此单元不包含电路状态的状态，属于非时序逻辑门。
分频时序逻辑门(TFF)的结构如图6所示，其中TI为所述分频时序逻辑门(TFF)的数据输入端，TO1为所述分频时序逻辑门(TFF)的第一输出端，TO2为所述分频时序逻辑门(TFF)的第二输出端。如图7所示，当TI端每输入一个信号(单磁通电压脉冲)，电路状态就翻转一次；当电路状态由“1”翻转为“0”时，TO1端产生输出；反之，当电路状态由“0”翻转为“1”时，TO2端产生输出，由此实现分频。需要注意的是，在本实施例中，为了便于说明，将TO1端(即第一输出端)也称为低位输出端，TO2端(即第二输出端)也称为高位输出端。
分流逻辑门(splitter)的结构如图8所示，其中TI为所述分流逻辑门(splitter)的数据输入端，TO1为所述分流逻辑门(splitter)的第一输出端，TO2为所述分流逻辑门(splitter)的第二输出端。所述分流逻辑门(splitter)用于将AI端的输入数据分流成TO1端和TO2端的输出数据，其中TO1端和TO2端的信号与TI端的信号完全相同。需要注意的是，由于此单元不包含电路状态的状态，属于非时序逻辑门。
特别需要注意的是，所述D触发器、所述非破坏读出逻辑门(NDRO)、所述汇流缓冲逻辑门(CB)、所述分频时序逻辑门(TFF)及所述分流逻辑门(splitter)均为超导领域的现有电路结构，且都是由约瑟夫森结和电感构成；而约瑟夫森结和电感的排列和数量不同，其所构成电路的功能也不同。
如图9所示，本实施例提供一种用于并行数据存储的超导高速缓冲存储器，所述超导高速缓冲存储器包括：
存储阵列10，包括M个并行设置的N位存储单元11，用于存储N位数据，并在清除操作期间，基于清除控制信号(E_C)，清除所述N位存储单元11中指定清除位中存储的数据；在写入操作期间，基于写入控制信号(W_C)，将输入数据写入所述N位存储单元11中的指定写入位；其中，M为不小于2的整数，N为不小于1的整数；
清除写入地址译码器20，连接于M个所述N位存储单元11，用于在清除操作期间，基于时钟信号(CLK)、清除信号(E)和清除地址信号(Add_E)，产生所述清除控制信号(E_C)以输出；在写入操作期间，基于时钟信号(CLK)、写入信号(W)和写入地址信号(Add_W)，产生输入控制信号(input_C)和所述写入控制信号(W_C)以输出；
数据输入缓冲门30，连接于所述清除写入地址译码器20和M个所述N位存储单元11之间，用于对所述输入数据进行暂存，并基于所述输入控制信号(input_C)，将所述输入数据输出至所述N位存储单元11；
数据输出地址译码器40，用于在读出操作期间，基于时钟信号(CLK)、读出信号(R)和读出地址信号(Add_R)，产生所述读出控制信号(R_C)以输出；
数据输出控制门50，连接于所述数据输出地址译码器40和M个所述N位存储单元11，用于在读出操作期间，基于所述读出控制信号(R_C)，读出所述N位存储单元11中指定读出位中存储的数据。
作为示例，如图10所示，所述N位存储单元11包括：
N个串行设置的触发器111，用于存储N位数据；
时钟输入器112，连接于N个所述触发器111，用于在清除操作期间、写入操作期间或读出操作期间，将所述时钟信号(CLK)分别输入至N个所述触发器111；
选择处理器113，连接于第一个所述触发器111和第N个所述触发器111之间，并与N个所述触发器111构成一移位回路，以基于所述时钟信号(CLK)进行移位操作；在清除操作期间，基于所述清除控制信号(E_C)，从N个所述触发器111中选出与所述指定清除位对应的指定清除触发器，并在下一次移位操作时，清除所述指定清除触发器中存储的数据；在写入操作期间，基于所述写入控制信号(W_C)，从N个所述触发器111中选出与所述指定写入位对应的指定写入触发器，并在下一次移位操作时，将所述输入数据写入所述指定写入触发器。
具体的，所述触发器111包括D触发器、RS触发器或B触发器中的一种；可选地，在本实施例中，所述触发器111为D触发器；其中后(N-1)个所述D触发器的AI端与前(N-1)个所述D触发器的TO端一一对应连接，第一个所述D触发器的AI端与所述选择处理器113的输出端连接，第N个所述D触发器的TO端与所述选择处理器113的输入端连接，N个所述D触发器的TI端均与所述时钟输入器112的输出端连接。在N个所述D触发器与所述选择处理器113构成的移位回路导通时，每当所述D触发器的TI端有所述时钟信号(CLK)输入时，所述D触发器就会将其内存储的数据往后传输，进行一次移位操作。
具体的，所述时钟输入器112为一非破坏读出逻辑门(NDRO)；其中所述非破坏读出逻辑门(NDRO)的TI端与所述时钟信号控制单元60中输入控制器61的输出端连接，所述非破坏读出逻辑门(NDRO)的TO端分别连接于N个所述D触发器的TI端，所述非破坏读出逻辑门(NDRO)的SI端接入时钟输入使能信号(CLK_EN)，所述非破坏读出逻辑门(NDRO)的RI端与所述时钟信号控制单元60中时钟个数检测器62的输出端连接。在所述时钟输入使能信号(CLK_EN)有效时，所述非破坏读出逻辑门(NDRO)将TI端输入的所述时钟信号(CLK)输出至N个所述D触发器中；在所述时钟控制信号(CLK_C)有效时，所述非破坏读出逻辑门(NDRO)不产生输出。
具体的，如图10所示，所述选择处理器113包括：连接于第N个所述触发器的非破坏读出逻辑门(NDRO)，及连接于所述非破坏读出逻辑门(NDRO)和第一个所述触发器111之间的汇流缓冲逻辑门(CB)；其中所述非破坏读出逻辑门(NDRO)的TI端连接于第N个所述D触发器的TO端，所述非破坏读出逻辑门(NDRO)的TO端连接于所述汇流缓冲逻辑门(CB)的TI1端，所述非破坏读出逻辑门(NDRO)的SI端连接于所述清除写入地址译码器20中清除/写入控制信号无效器233的输出端，所述非破坏读出逻辑门(NDRO)的RI端连接于所述清除写入地址译码器20中清除/写入控制信号产生器的输出端，所述汇流缓冲逻辑门(CB)的TI2端接入输入数据，所述汇流缓冲逻辑门(CB)的TO端连接于第一个所述D触发器的AI端。在清除无效信号(E_EN)或写入无效信号(W_EN)有效时，N个所述触发器111、所述非破坏读出逻辑门(NDRO)及所述汇流缓冲逻辑门(CB)所构成的移位回路导通；在清除控制信号(E_C)或写入控制信号(W_C)有效时，N个所述D触发器、所述非破坏读出逻辑门(NDRO)及所述汇流缓冲逻辑门(CB)所构成的移位回路关断。
作为示例，如图9和图10所示，所述超导高速缓冲存储器还包括：一时钟信号控制单元60，连接于所述时钟输入器112，用于在清除操作期间、写入操作期间或读出操作期间，将所述时钟信号(CLK)输入至所述时钟输入器112；并在清除操作结束后、写入操作结束后或读出操作结束后，产生一时钟控制信号(CLK_C)，以控制所述时钟输入器112进行清零操作。
具体的，如图11所示，所述时钟信号控制单元60包括：
输入控制器61，连接于所述时钟输入器112，用于在清除操作期间、写入操作期间或读出操作期间，将所述时钟信号(CLK)输入至所述时钟输入器112；
时钟个数检测器62，连接于所述输入控制器61和所述时钟输入器112之间，用于在清除操作期间、写入操作期间或读出操作期间，对输入至所述时钟输入器112的所述时钟信号(CLK)的个数进行检测，并在所述时钟信号(CLK)的输入个数达到N个时，产生所述时钟控制信号(CLK_C)。
其中，所述输入控制器61为一非破坏读出逻辑门(NDRO)，所述非破坏读出逻辑门(NDRO)的TI端接入所述时钟信号(CLK)，所述非破坏读出逻辑门(NDRO)的TO端连接于所述时钟输入器112的输入端，所述非破坏读出逻辑门(NDRO)的SI端接入时钟输入使能信号(CLK_EN)，所述非破坏读出逻辑门(NDRO)的RI端接入清零信号(Clear)。在所述时钟输入使能信号(CLK_EN)有效时，所述非破坏读出逻辑门(NDRO)将所述时钟信号(CLK)分别输出至所述时钟输入器112中及所述时钟个数检测器62中；在清零信号(Clear)有效时，所述非破坏读出逻辑门(NDRO)则不产生输出。
其中，所述时钟个数检测器62包括：j个串行设置的分频时序逻辑门(TFF)，其中第一个至第j个所述分频时序逻辑门(TFF)的有效输出端根据(N-1)所对应的二进制数的低位数据至高位数据进行设置，并且在所述分频时序逻辑门(TFF)的有效输出端为低位输出端时，对此所述分频时序逻辑门(TFF)增设一复位反馈回路，以使此所述分频时序逻辑门(TFF)复位至初始状态；其中j为(N-1)所对应的二进制位数。所述复位反馈回路包括：连接于反馈输入端和反馈输出端之间的汇流缓冲逻辑门(CB)和分流逻辑门(splitter)，其中，所述汇流缓冲逻辑门(CB)连接于反馈输入端，所述分流逻辑门(splitter)连接于所述汇流缓冲逻辑门(CB)和反馈输出端之间。本实施例通过利用分频时序逻辑门(TFF)的TI端有输入时，不同电路状态的翻转使得不同的输出端产生输出，以此实现对所述时钟信号的输入个数进行检测。
如N为8，即所述时钟信号(CLK)的待检测输入个数为8个时，j为(8-1)所对应的二进制111的位数，即j为3；此时所述时钟个数检测器62包括3个分频时序逻辑门(TFF)，并且由于(N-1)所对应二进制数的低位数据至高位数据为111，故3个分频时序逻辑门的有效输出端均为高位输出端(即TO2端)，更由于3个所述分频时序逻辑门(TFF)的有效输出端均为高位输出端，故无需增设复位反馈回路；也就是说，N为8时所对应的时钟个数检测器62包括：第一分频时序逻辑门(TFF1)、第二分频时序逻辑门(TFF2)及第三分频时序逻辑门(TFF3)，其中第一分频时序逻辑门(TFF1)的TI端作为所述时钟个数检测器62的输入端，第一分频时序逻辑门(TFF1)的TO1端闲置，第一分频时序逻辑门(TFF1)的TO2端连接于第二分频时序逻辑门(TFF2)的TI端，第二分频时序逻辑门(TFF2)的TO1端闲置，第二分频时序逻辑门(TFF2)的TO2端连接于第三分频时序逻辑门(TFF3)的TI端，第三分频时序逻辑门(TFF3)的TO1端闲置，第三分频时序逻辑门(TFF3)的TO2端作为所述时钟个数检测器62的输出端。
再如N为3，即所述时钟信号(CLK)的待检测输入个数为3个时，j为(3-1)所对应的二进制10的位数，即j为2；此时所述时钟个数检测器62包括2个分频时序逻辑门(TFF)，并且由于(3-1)所对应二进制数的低位数据至高位数据为01，故第一分频时序逻辑门(TFF1)的有效输出端为低位输出端，第二分频时序逻辑门(TFF2)的有效输出端为高位输出端，更由于第一分频时序逻辑门(TFF1)的有效输出端为低位输出端，故需要对第一分频时序逻辑门增设一复位反馈回路；也就是说，N为3时所对应的时钟个数检测器62包括：第一分频时序逻辑门(TFF1)、第二分频时序逻辑门(TFF2)、及由汇流缓冲逻辑门(CB)和分流逻辑门(splitter)构成的复位反馈回路，其中第一分频时序逻辑门(TFF1)的TO1端连接于第二分频时序逻辑门(TFF2)的TI端，第一分频时序逻辑门(TFF1)的TO2端闲置，第二分频时序逻辑门(TFF2)的TO1端闲置，第二分频时序逻辑门(TFF2)的TO2端作为所述时钟个数检测器62的输出端，同时连接于分流逻辑门(splitter)的TI端，分流逻辑门(splitter)的任一输出端连接于汇流缓冲逻辑门(CB)的TI1端，分流逻辑门(splitter)的另一输出端闲置，汇流缓冲逻辑门(CB)的TI2端作为所述时钟个数检测器62的输入端，汇流缓冲逻辑门(CB)的TO端连接于所述第一分频时序逻辑门(TFF1)的TI端。
需要注意的是，当N为1，即所述时钟信号(CLK)的待检测输入个数为1个时，j为0所对应的二进制位数，此时j为1，故所述时钟个数检测器62包括1个分频时序逻辑门(TFF)，并且所述分频时序逻辑门的TO1端为输出端(针对1至8个不同输入个数的所述时钟个数检测器62的具体结构还可以参阅图14)。
作为示例，如图12所示，所述清除写入地址译码器20包括：
清除/写入地址选择单元21，包括N条清除/写入地址选择通路，用于在清除操作期间，基于所述清除地址信号(Add_E：S1至Sn)，从N条所述清除/写入地址选择通路中选出与所述清除地址信号对应的一条清除/写入地址选择通路，以作为预清除地址通路，并通过所述预清除地址通路输出所述时钟信号(CLK)；在写入操作期间，基于所述写入地址信号(Add_W：S1至Sn)，从N条所述清除/写入地址选择通路中选出与所述写入地址信号对应的一条清除/写入地址选择通路，以作为预写入地址通路，并通过所述预写入地址通路输出所述时钟信号(CLK)；其中，N＝2i，i为所述清除地址信号的二进制位数或所述写入地址信号的二进制位数，且为不小于1的整数；
清除/写入时钟个数检测单元22，包括N个并行设置的清除/写入时钟检测器221，与N条所述清除/写入地址选择通路一一对应连接，以分别对所述时钟信号的1至N个输入个数进行检测；在清除操作期间，与所述预清除地址通路连接的所述清除/写入时钟检测器对所述时钟信号的输入个数进行检测，当所述时钟信号(CLK)的输入个数与所述清除地址信号对应的十进制数字相等时，产生一预清除控制信号(E_YC)以输出；在写入操作期间，与所述预写入地址通路连接的所述清除/写入时钟检测器对所述时钟信号(CLK)的输入个数进行检测，当所述时钟信号的输入个数与所述写入地址信号对应的十进制数字相等时，产生一预写入控制信号(W_YC)以输出；
清除/写入控制信号产生单元23，连接于N个所述清除/写入时钟检测器221，用于在清除操作期间，基于所述预清除控制信号(E_YC)，产生所述清除控制信号(E_C)；在写入操作期间，基于所述预写入控制信号(W_YC)，产生所述输入控制信号(input_C)和所述写入控制信号(W_C)；
清除/写入信号单元24，连接于所述清除/写入地址选择单元21，用于在清除操作期间或写入操作期间，基于所述清除信号(E)或所述写入信号(W)，将所述时钟信号(CLK)输入至所述清除/写入地址选择单元21中。
具体的，如图13所示，所述清除/写入地址选择单元21包括：呈i级满二叉树状排布的(2i+1-2)个清除/写入地址分配器211，并且每一级的连接节点处均设置有清除/写入连接器212，第一级中所述清除/写入地址分配器211的个数为2个，并且通过一个所述清除/写入连接器212连接，以形成N条清除/写入地址选择通路；其中，第1级至第i级中所述清除/写入地址分配器211分别对应输入所述清除地址信号或所述写入地址信号的高位地址数据至低位地址数据，并且同一级中相邻所述清除/写入地址分配器211输入对应地址数据及其反相数据。
其中，所述清除/写入地址分配器211为一非破坏读出逻辑门(NDRO)，并且所述非破坏读出逻辑门(NDRO)的TI端连接于前一所述连接节点处的清除/写入连接器的输出端，所述非破坏读出逻辑门(NDRO)的TO端连接于后一所述连接节点处的清除/写入连接器的输入端，所述非破坏读出逻辑门(NDRO)的SI端接入对应地址数据或其反相数据，所述非破坏读出逻辑门(NDRO)的RI端接入清零信号(Clear)；所述清除/写入连接器为一分流逻辑门(splliter)，用以对其TI端的信号进行分流后输出至对应非破坏读出逻辑门(NDRO)中。通过本实施例所述清除/写入地址选择单元21的设置，实现在所述清除地址信号或所述写入地址信号的控制下，N条所述清除/写入地址选择通路中每次仅有一条与该地址信号对应的通路导通。
具体的，所述清除/写入时钟检测器221包括：a个串行设置的分频时序逻辑门(TFF)，其中第一个至第a个所述分频时序逻辑门(TFF)的有效输出端根据(b-1)所对应的二进制数的低位数据至高位数据进行设置，并且在所述分频时序逻辑门(TFF)的有效输出端为低位输出端时，对此所述分频时序逻辑门(TFF)增设一复位反馈回路，以使此所述分频时序逻辑门(TFF)复位至初始状态；其中a为(b-1)所对应的二进制位数，b为所述时钟信号的待检测输入个数，且介于1和N之间(包括1和N)。所述复位反馈回路包括：连接于反馈输入端和反馈输出端之间的汇流缓冲逻辑门(CB)和分流逻辑门(splliter)，其中，所述汇流缓冲逻辑门(CB)连接于反馈输入端，所述分流逻辑门(splliter)连接于所述汇流缓冲逻辑门(CB)和反馈输出端之间。本实施例通过设置N个不同所述清除/写入时钟检测器221，并利用分频时序逻辑门(TFF)的TI端有输入时，不同电路状态的翻转使得不同的输出端产生输出，以实现分别对所述时钟信号的1至N个输入个数进行检测；如图14所示，给出了N为1至8时对应的所述清除/写入时钟检测器221的结构，以实现对所述时钟信号(CLK)的1至8个输入个数进行检测。
具体的，如图12所示，所述清除/写入控制信号产生单元23包括：
输入控制信号产生器231，连接于所述清除/写入时钟个数检测单元22和所述数据输入缓冲门30之间，用于在写入操作期间，对所述预写入控制信号(W_YC)进行处理，以产生所述输入控制信号(input_C)；
清除/写入控制信号产生器232，连接于所述清除/写入时钟个数检测单元22和所述N位存储单元111之间，用于在清除操作期间，对所述预清除控制信号(E_YC)进行处理，以产生所述清除控制信号(E_C)；在写入操作期间，对所述预写入控制信号(W_YC)进行处理，以产生所述写入控制信号(W_C)。
其中，所述输入控制信号产生器231为一延时器，通过对所述预写入控制信号(W_YC)进行延时处理，产生所述输入控制信号(input_C)。
其中，所述清除/写入控制信号产生器232为一汇流缓冲逻辑门(CB)，所述汇流缓冲逻辑门(CB)的TI1端连接于N个所述清除/写入时钟检测器221的输出端，所述汇流缓冲逻辑门(CB)的TI2端接入清零信号(Clear)，所述汇流缓冲逻辑门(CB)的TO端连接于所述N位存储单元11中的所述选择处理器113。在N个所述清除/写入时钟检测器221中任一个有输出时，所述汇流缓冲逻辑门(CB)产生输出，即输出所述清除控制信号(E_C)或所述写入控制信号(W_C)。
具体的，如图12所示，所述清除/写入控制信号产生单元23还包括：清除/写入控制信号无效器233，连接于所述清除/写入时钟个数检测单元22和所述N位存储单元111之间，用于在清除操作期间，对所述预清除控制信号(E_YC)进行处理，以在下一个时钟信号到来时产生一清除无效信号(E_EN)，使所述清除控制信号(E_C)无效；在写入操作期间，对所述预写入控制信号(W_YC)进行处理，以在下一个时钟信号到来时产生一写入无效信号(W_EN)，使所述写入控制信号(W_C)无效。
其中，所述清除/写入控制信号无效器233包括：连接于所述清除/写入时钟个数检测单元22的延时器，及连接于所述延时器和所述N位存储单元之间的汇流缓冲逻辑门(CB)；其中所述延时器的输入端同时连接于N个所述清除/写入时钟检测器221的输出端，所述延时器的输出端连接于所述汇流缓冲逻辑门(CB)的TI1端，所述汇流缓冲逻辑门(CB)的TI2端接入清除信号(E)或写入信号(W)，所述汇流缓冲逻辑门(CB)的TO端作为输出端。当所述输入控制信号产生器231为延时器时，所述输入控制信号产生器231与所述清除/写入控制信号无效器233共用同一延时器。在所述清除控制信号(E_C)或写入控制信号(W_C)产生之后，所述延时器对所述预清除控制信号(E_YC)或所述预写入控制信号(W_YC)进行延时，并通过所述汇流缓冲逻辑门(CB)将延时信号与所述清除信号(E)或所述写入信号(W)进行逻辑或运算，以在下一时钟信号到来时，产生清除无效信号(E_EN)或写入无效信号(W_EN)，以使所述清除控制信号(E_C)或所述写入控制信号(W_C)无效。
具体的，所述清除/写入信号单元24为一非破坏读出逻辑门(NDRO)，所述非破坏读出逻辑门(NDRO)的TI端接入所述时钟信号(CLK)，所述非破坏读出逻辑门(NDRO)的TO端连接于所述清除/写入地址选择单元21的输入端，所述非破坏读出逻辑门(NDRO)的SI端连接于所述清除信号(E)或所述写入信号(W)，所述非破坏读出逻辑门(NDRO)的RI端连接于所述N个所述清除/写入时钟检测器的输出端。在所述清除信号(E)有效或所述写入信号(W)有效时，即清除操作期间或写入操作期间，所述非破坏读出逻辑门(NDRO)将输入端的所述时钟信号(CLK)输出至所述清除/写入地址选择单元21中。
作为示例，如图15所示，所述数据输入缓冲门30包括：M个并行设置的数据暂存单元31，用于对所述输入数据(D1至Dm)进行暂存，并基于所述输入控制信号(input_C)，将所述输入数据(D1至Dm)输出至M个所述N位存储单元111中。
具体的，所述数据暂存单元31为一非破坏读出逻辑门(NDRO)，所述非破坏读出逻辑门(NDRO)的SI端为所述输入数据(D1至Dm)的输入端，所述非破坏读出逻辑门(NDRO)的TO端连接于所述N位存储单元11中的所述选择处理器113，所述非破坏读出逻辑门(NDRO)的TI端接入所述输入控制信号(input_C)，所述非破坏读出逻辑门(NDRO)的RI端接入清零信号(Clear)。所述输入数据(D1至Dm)被暂存在所述非破坏读出逻辑门(NDRO)中，在所述输入控制信号(input_C)有效时，所述非破坏读出逻辑门(NDRO)将所述输入数据(D1至Dm)输出至对应所述N位存储单元11中。
作为示例，如图16所示，所述数据输出地址译码器40包括：
读出地址选择单元41，包括N条读出地址选择通路，用于在读出操作期间，基于所述读出地址信号(Add_R：S1至Sn)，从N条所述读出地址选择通路中选出与所述读出地址信号对应的一条读出地址选择通路，以作为预读出地址通路，并通过所述预读出地址通路输出所述时钟信号(CLK)；其中，N＝2i，i为所述读出地址信号的二进制位数，且为不小于1的整数；
读出时钟个数检测单元42，包括N个并行设置的读出时钟检测器421，与N条所述读出地址选择通路一一对应连接，以分别对所述时钟信号的1至N个输入个数进行检测；在读出操作期间，与所述预读出地址通路连接的所述读出时钟检测器对所述时钟信号(CLK)的输入个数进行检测，当所述时钟信号(CLK)的输入个数与所述读出地址信号对应的十进制数字相等时，产生所述读出控制信号(R_C)以输出；
读出信号单元43，连接于所述读出地址选择单元41，用于在读出操作期间，基于所述读出信号(R)，将所述时钟信号(CLK)输入至所述读出地址选择单元41中。
具体的，如图17所示，所述读出地址选择单元41包括：呈i级满二叉树状排布的(2i +1-2)个读出地址分配器411，并且每一级的连接节点处均设置有读出连接器412，第一级中所述读出地址分配器411的个数为2个，并且通过一个所述读出连接器412连接，以形成N条读出地址选择通路；其中，第1级至第i级中所述读出地址分配器411分别对应输入所述读出地址信号的高位地址数据至低位地址数据，并且同一级中相邻所述读出地址分配器411输入对应地址数据及其反相数据。
其中，所述读出地址分配器411为一非破坏读出逻辑门(NDRO)，并且所述非破坏读出逻辑门(NDRO)的TI端连接于前一所述连接节点处的读出连接器的输出端，所述非破坏读出逻辑门(NDRO)的TO端连接于后一所述连接节点处的读出连接器的输入端，所述非破坏读出逻辑门(NDRO)的SI端接入对应地址数据或其反相数据，所述非破坏读出逻辑门(NDRO)的RI端接入清零信号(Clear)；所述读出连接器为一分流逻辑门(splliter)，用以对TI端的信号进行分流后输出至对应非破坏读出逻辑门(NDRO)中。通过本实施例所述读出地址选择单元41的设置，实现在所述读出地址信号(Add_R)的控制下，N条所述读出地址选择通路中每次仅有一条与该地址信号对应的通路导通。
具体的，所述读出时钟检测器421包括：a个串行设置的分频时序逻辑门(TFF)，其中第一个至第a个所述分频时序逻辑门(TFF)的有效输出端根据(b-1)所对应的二进制数的低位数据至高位数据进行设置，并且在所述分频时序逻辑门(TFF)的有效输出端为低位输出端时，对此所述分频时序逻辑门(TFF)增设一复位反馈回路，以使此所述分频时序逻辑门(TFF)复位至初始状态；其中a为(b-1)所对应的二进制位数，b为所述时钟信号的待检测输入个数，且介于1和N之间(包括1和N)。所述复位反馈回路包括：连接于反馈输入端和反馈输出端之间的汇流缓冲逻辑门(CB)和分流逻辑门(splliter)，其中，所述汇流缓冲逻辑门(CB)连接于反馈输入端，所述分流逻辑门(splliter)连接于所述汇流缓冲逻辑门(CB)和反馈输出端之间。本实施例通过设置N个不同所述读出时钟检测器421，并利用分频时序逻辑门(TFF)的TI端有输入时，不同电路状态的翻转使得不同的输出端产生输出，以实现分别对所述时钟信号的1至N个输入个数进行检测(具体结构可以参阅图14)。
具体的，所述读出信号单元43一非破坏读出逻辑门(NDRO)，所述非破坏读出逻辑门(NDRO)的TI端接入所述时钟信号(CLK)，所述非破坏读出逻辑门(NDRO)的TO端连接于所述读出地址选择单元41的输入端，所述非破坏读出逻辑门(NDRO)的SI端连接于所述读出信号(R)，所述非破坏读出逻辑门(NDRO)的RI端连接于所述N个所述读出时钟检测器的输出端。在所述读出信号(R)有效时，即读出操作期间，所述非破坏读出逻辑门(NDRO)将输入端的所述时钟信号(CLK)输出至所述读出地址选择单元41中。
作为示例，如图16所示，所述数据输出地址译码器还包括：一读出控制信号无效单元44，连接于N个所述读出时钟检测器421和所述数据输出控制门50之间，用于在读出操作期间，对所述读出控制信号(R_C)进行处理，以在下一个时钟信号到来时产生一读出无效信号(R_E)，使所述读出控制信号(R_C)无效。
具体的，所述读出控制信号无效单元44包括：连接于N个所述读出时钟检测器421的延时器，及连接于所述延时器和所述数据输出控制门之间的汇流缓冲逻辑门(CB)；其中，所述延时器的输入端连接于N个所述读出时钟检测器421的输出端，所述延时器的输出端连接于所述汇流缓冲逻辑门(CB)的TI1端，所述汇流缓冲逻辑门(CB)的TI2端接入清零信号(Clear)，所述汇流缓冲逻辑门(CB)的TO端作为输出端。在所述读出控制信号(R_C)产生之后，所述延时器对所述读出控制信号(R_C)进行延时处理，并通过所述汇流缓冲逻辑门(CB)将延时信号与所述清零信号(Clear)进行逻辑或运算，以在下一个时钟信号到来时，产生读出无效信号(R_E)，以使所述读出控制信号(R_C)无效。
作为示例，如图18所示，所述数据输出控制门50包括：M个并行设置的数据读出单元51，用于在读出操作期间，基于所述读出控制信号(R_C)，读出所述N位存储单元11中指定读出位中存储的数据。
具体的，所述数据暂存单元51为一非破坏读出逻辑门(NDRO)，所述非破坏读出逻辑门(NDRO)的TI端连接于所述N位存储单元11，所述非破坏读出逻辑门(NDRO)的TO端作为输出端，所述非破坏读出逻辑门(NDRO)的SI端接入所述读出控制信号(R_C)，所述非破坏读出逻辑门(NDRO)的RI端接入清零信号(Clear)。在所述读出控制信号(R_C)有效时，所述非破坏读出逻辑门(NDRO)的TI端将从所述N位存储单元11中指定读出位中读出数据并输出。
下面请参阅图9至图20，以N等于8，i等于3为例，对本实施例一种用于并行数据存储的超导高速缓冲存储器的清除操作、写入操作、读出操作进行详细说明。其中，清除地址信号(Add_E)、写入地址信号(Add_W)、读出地址信号(Add_R)与N个所述D触发器及所述时钟信号的待检测输入个数的对应关系如下表1所示(本实施例以清除地址信号(Add_E)、写入地址信号(Add_W)、读出地址信号(Add_R)均为100为例进行说明)。
清除/写入/读出地址信号 D触发器 时钟信号的待检测个数
000 8 1
001 7 2
010 6 3
011 5 4
100 4 5
101 3 6
110 2 7
111 1 8
清除操作时，清除信号(E)有效，此时所述清除/写入控制信号无效器233输出清除无效信号(E_EN)至所述选择处理器113中的非破坏读出逻辑门(NDRO)，使所述选择处理器113中的非破坏读出逻辑门(NDRO)的电路状态为“1”，即N个所述D触发器、所述选择处理器113中的非破坏读出逻辑门(NDRO)、及所述选择处理器113中的汇流缓冲逻辑门(CB)构成的移位回路导通；等一个时钟周期后，所述时钟输入使能信号(CLK_EN)有效，以使所述输入控制器61的电路状态为“1”，所述时钟输入器112的电路状态也为“1”，此时所述时钟信号(CLK)开始输入至N个所述D触发器中，并且随着所述时钟信号(CLK)的输入，8个所述D触发器开始移位操作(一个时钟周期移位一次)，同时所述时钟个数检测器62开始对所述时钟信号(CLK)的输入个数进行检测；当第四个所述D触发器中存储的数据移位到第八个所述D触发器中时，所述清除/写入控制信号产生器232产生所述清除控制信号(E_C)，即所述清除控制信号(E_C)有效，此时所述选择处理器113中的非破坏读出逻辑门(NDRO)的电路状态为“0”，即N个所述D触发器、所述选择处理器113中的非破坏读出逻辑门(NDRO)、及所述选择处理器113中的汇流缓冲逻辑门(CB)构成的移位回路关断；在下一个时钟周期，所述清除/写入控制信号无效器233在清除信号(E)的作用下产生所述清除无效信号(E_EN)，使所述清除控制信号(E_C)无效，此时所述选择处理器113中的非破坏读出逻辑门(NDRO)的电路状态为“1”，即所述N个所述D触发器、所述选择处理器113中的非破坏读出逻辑门(NDRO)、及所述选择处理器113中的汇流缓冲逻辑门(CB)构成的移位回路恢复导通，并且N个所述D触发器随着所述时钟信号(CLK)的输入继续进行移位操作，此时移位到第一个所述D触发器的数据被清除；之后继续进行移位操作，直至所述时钟个数检测器62检测的所述时钟信号(CLK)的输入个数为8时，所述时钟个数检测器62产生时钟控制信号(CLK_C)，使所述时钟输入器112进行清零操作，即所述时钟输入器112不向N个所述D触发器输出所述时钟信号(CLK)，此时N个所述D触发器停止移位操作，从而实现对第四个所述D触发器中的数据进行清除操作。
其中，清除信号(E)有效时，所述清除/写入信号单元24的电路状态为“1”，以将所述时钟信号(CLK)输入至所述清除/写入地址选择单元21中；所述清除/写入地址选择单元21中N条所述清除/写入地址选择通路在所述清除地址信号(100)的控制下，只有一条与该地址对应的通路导通，并通过该条通路将所述时钟信号(CLK)输出至一所述清除/写入时钟检测器，该所述清除/写入时钟检测器用于检测所述时钟信号的5个输入个数，并在所述时钟信号的输入个数达到5个时，产生所述预清除控制信号(E_YC)，所述清除/写入控制信号产生器232将所述预清除控制信号(E_YC)和所述清零信号(Clear)进行逻辑或，产生所述清除控制信号(E_C)。
写入操作时，写入信号(W)有效，此时所述清除/写入控制信号无效器233输出写入无效信号(W_EN)至所述选择处理器113中的非破坏读出逻辑门(NDRO)，使所述选择处理器113中的非破坏读出逻辑门(NDRO)的电路状态为“1”，即N个所述D触发器、所述选择处理器113中的非破坏读出逻辑门(NDRO)、及所述选择处理器113中的汇流缓冲逻辑门(CB)构成的移位回路导通；等一个时钟周期后，所述时钟输入使能信号(CLK_EN)有效，以使所述输入控制器61的电路状态为“1”，所述时钟输入器112的电路状态也为“1”，此时所述时钟信号(CLK)开始输入至N个所述D触发器中，并且随着所述时钟信号(CLK)的输入，8个所述D触发器开始移位操作(一个时钟周期移位一次)，同时所述时钟个数检测器62开始对所述时钟信号(CLK)的输入个数进行检测；当第四个所述D触发器中存储的数据移位到第八个所述D触发器中时，所述清除/写入控制信号产生器232产生所述写入控制信号(W_C)，即所述写入控制信号(W_C)有效，此时所述选择处理器113中的非破坏读出逻辑门(NDRO)的电路状态为“0”，即N个所述D触发器、所述选择处理器113中的非破坏读出逻辑门(NDRO)、及所述选择处理器113中的汇流缓冲逻辑门(CB)构成的移位回路关断；在此前一时钟周期，所述输入控制信号产生器231输出所述输入控制信号(input_C)至所述数据输入缓冲门30，以将暂存在所述数据输入缓冲门30中的所述输入数据输出至所述选择处理器113中的汇流缓冲逻辑门(CB)中；在下一个时钟周期，所述清除/写入控制信号无效器233在写入信号(W)的作用下产生所述写入无效信号(W_EN)，使所述写入控制信号(W_C)无效，此时所述选择处理器113中的非破坏读出逻辑门(NDRO)的电路状态为“1”，即所述N个所述D触发器、所述选择处理器113中的非破坏读出逻辑门(NDRO)、及所述选择处理器113中的汇流缓冲逻辑门(CB)构成的移位回路恢复导通，并且N个所述D触发器随着所述时钟信号(CLK)的输入继续进行移位操作，此时移位到第一个所述D触发器的数据被清除，并将选择处理器113的汇流缓冲逻辑门(CB)中暂存的所述输入数据输入到被清除的第一个所述D触发器中；之后继续进行移位操作，直至所述时钟个数检测器62检测的所述时钟信号(CLK)的输入个数为8时，所述时钟个数检测器62产生时钟控制信号(CLK_C)，使所述时钟输入器112进行清零操作，即所述时钟输入器112不向N个所述D触发器输出所述时钟信号(CLK)，此时N个所述D触发器停止移位操作，从而实现对第四个所述D触发器进行写入操作。
其中，写入信号(W)有效时，所述清除/写入信号单元24的电路状态为“1”，以将所述时钟信号(CLK)输入至所述清除/写入地址选择单元21中；所述清除/写入地址选择单元21中N条所述清除/写入地址选择通路在所述写入地址信号(100)的控制下，只有一条与该地址对应的通路导通，并通过该条通路将所述时钟信号(CLK)输出至一所述清除/写入时钟检测器，该所述清除/写入时钟检测器用于检测所述时钟信号的5个输入个数，并在所述时钟信号的输入个数达到5个时，产生所述预写入控制信号(W_YC)，所述输入控制信号产生器231将所述预写入控制信号(W_YC)进行延迟处理，产生所述输入控制信号(input_C)；同时所述清除/写入控制信号产生器232将所述预写入控制信号(W_YC)和所述清零信号(Clear)进行逻辑或，产生所述写入控制信号(W_C)。
读出操作时，对于所述N位存储单元来说，由于此时所述清除无效信号(E_EN)或写入无效信号(W_EN)有效，从而使所述选择处理器113中的非破坏读出逻辑门(NDRO)的电路状态为“1”，即N个所述D触发器、所述选择处理器113中的非破坏读出逻辑门(NDRO)、及所述选择处理器113中的汇流缓冲逻辑门(CB)构成的移位回路导通；等一个时钟周期后，所述时钟输入使能信号(CLK_EN)有效，以使所述输入控制器61的电路状态为“1”，所述时钟输入器112的电路状态也为“1”，此时所述时钟信号(CLK)开始输入至N个所述D触发器中，并且随着所述时钟信号(CLK)的输入，8个所述D触发器开始移位操作(一个时钟周期移位一次)，同时所述时钟个数检测器62开始对所述时钟信号(CLK)的输入个数进行检测；当第四个所述D触发器中存储的数据移位到第八个所述D触发器中时，对应所述读出时钟检测器421产生所述读出控制信号(R_C)，即所述读出控制信号(R_C)有效，所述数据输出控制门50在所述读出控制信号(R_C)的作用下，读出第四个所述D触发器中的数据；在下一个时钟周期，所述读出控制信号无效器44产生所述读出无效信号(R_E)，使所述读出控制信号(R_C)无效，所述数据输出控制门50不再读出数据；直至所述时钟个数检测器62检测的所述时钟信号(CLK)的输入个数为8时，所述时钟个数检测器62产生时钟控制信号(CLK_C)，使所述时钟输入器112进行清零操作，即所述时钟输入器112不向N个所述D触发器输出所述时钟信号(CLK)，此时N个所述D触发器停止移位操作，从而实现对第四个所述D触发器中的数据进行读出操作。
其中，读出信号(R)有效时，所述读出信号单元43的电路状态为“1”，以将所述时钟信号(CLK)输入至所述读出地址选择单元41中；所述读出地址选择单元41中N条所述读出地址选择通路在所述读出地址信号(100)的控制下，只有一条与该地址对应的通路导通，并通过该条通路将所述时钟信号(CLK)输出至一所述读出时钟检测器421，该所述读出时钟检测器421用于检测所述时钟信号的5个输入个数，并在所述时钟信号的输入个数达到5个时，产生所述读出控制信号(R_C)；同时所述读出控制信号无效单元44对所述读出控制信号(R_C)进行延时处理后，对所述延时信号和所述清零信号(Clear)进行逻辑或，产生所述读出无效信号(R_E)
需要注意的是，考虑到清除/写入时钟检测器无法对第0个时钟脉冲进行检测，所以在实际应用时，时钟输入使能信号(CLK_EN)比清除信号(E)、写入信号(W)及读出信号(R)晚一个周期，故“清除操作”、“写入操作”及“读出操作”均消耗九个时钟周期。
综上所述，本发明所述超导高速缓冲存储器，通过对所述存储阵列、所述清除写入地址译码器、所述数据输入缓冲门、所述数据输出地址译码器和所述数据输出控制门的设计，实现在与超导CPU配合进行超导电路设计时，无需额外的PSC电路进行串并转换，即可对并行数据进行存储，有效降低了超导电路设计的复杂性，并在一定程度上缩短了存取时间，同时也减小了片上硬件资源的消耗，缩小了版图面积。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (21)

1.一种用于并行数据存储的超导高速缓冲存储器，其特征在于，所述超导高速缓冲存储器包括：
存储阵列，包括M个并行设置的N位存储单元，用于存储N位数据，并在清除操作期间，基于清除控制信号，清除所述N位存储单元中指定清除位中存储的数据；在写入操作期间，基于写入控制信号，将输入数据写入所述N位存储单元中的指定写入位；其中，M为不小于2的整数，N为不小于1的整数；
清除写入地址译码器，连接于M个所述N位存储单元，用于在清除操作期间，基于时钟信号、清除信号和清除地址信号，产生所述清除控制信号以输出；在写入操作期间，基于时钟信号、写入信号和写入地址信号，产生输入控制信号和所述写入控制信号以输出；
数据输入缓冲门，连接于所述清除写入地址译码器和M个所述N位存储单元之间，用于对所述输入数据进行暂存，并基于所述输入控制信号，将所述输入数据输出至所述N位存储单元；
数据输出地址译码器，用于在读出操作期间，基于时钟信号、读出信号和读出地址信号，产生所述读出控制信号以输出；
数据输出控制门，连接于所述数据输出地址译码器和M个所述N位存储单元，用于在读出操作期间，基于所述读出控制信号，读出所述N位存储单元中指定读出位中存储的数据。
2.根据权利要求1所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述N位存储单元包括：
N个串行设置的触发器，用于存储N位数据；
时钟输入器，连接于N个所述触发器，用于在清除操作期间、写入操作期间或读出操作期间，将所述时钟信号分别输入至N个所述触发器；
选择处理器，连接于第一个所述触发器和第N个所述触发器之间，并与N个所述触发器构成一移位回路，以基于所述时钟信号进行移位操作；在清除操作期间，基于所述清除控制信号，从N个所述触发器中选出与所述指定清除位对应的指定清除触发器，并在下一次移位操作时，清除所述指定清除触发器中存储的数据；在写入操作期间，基于所述写入控制信号，从N个所述触发器中选出与所述指定写入位对应的指定写入触发器，并在下一次移位操作时，将所述输入数据写入所述指定写入触发器。
3.根据权利要求2所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述选择处理器包括：连接于第N个所述触发器的非破坏读出逻辑门，及连接于所述非破坏读出逻辑门和第一个所述触发器之间的汇流缓冲逻辑门。
4.根据权利要求2所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述超导高速缓冲存储器还包括：一时钟信号控制单元，连接于所述时钟输入器，用于在清除操作期间、写入操作期间或读出操作期间，将所述时钟信号输入至所述时钟输入器；并在清除操作结束后、写入操作结束后或读出操作结束后，产生一时钟控制信号，以控制所述时钟输入器进行清零操作。
5.根据权利要求4所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述时钟信号控制单元包括：
输入控制器，连接于所述时钟输入器，用于在清除操作期间、写入操作期间或读出操作期间，将所述时钟信号输入至所述时钟输入器；
时钟个数检测器，连接于所述输入控制器和所述时钟输入器之间，用于在清除操作期间、写入操作期间或读出操作期间，对输入至所述时钟输入器的所述时钟信号的个数进行检测，并在所述时钟信号的输入个数达到N个时，产生所述时钟控制信号。
6.根据权利要求5所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述时钟个数检测器包括：j个串行设置的分频时序逻辑门，其中第一个至第j个所述分频时序逻辑门的有效输出端根据(N-1)所对应的二进制数的低位数据至高位数据进行设置，并且在所述分频时序逻辑门的有效输出端为低位输出端时，对此所述分频时序逻辑门增设一复位反馈回路，以使此所述分频时序逻辑门复位至初始状态；其中j为(N-1)所对应的二进制位数。
7.根据权利要求1所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述清除写入地址译码器包括：
清除/写入地址选择单元，包括N条清除/写入地址选择通路，用于在清除操作期间，基于所述清除地址信号，从N条所述清除/写入地址选择通路中选出与所述清除地址信号对应的一条清除/写入地址选择通路，以作为预清除地址通路，并通过所述预清除地址通路输出所述时钟信号；在写入操作期间，基于所述写入地址信号，从N条所述清除/写入地址选择通路中选出与所述写入地址信号对应的一条清除/写入地址选择通路，以作为预写入地址通路，并通过所述预写入地址通路输出所述时钟信号；其中，N＝2i，i为所述清除地址信号的二进制位数或所述写入地址信号的二进制位数，且为不小于1的整数；
清除/写入时钟个数检测单元，包括N个并行设置的清除/写入时钟检测器，与N条所述清除/写入地址选择通路一一对应连接，以分别对所述时钟信号的1至N个输入个数进行检测；在清除操作期间，与所述预清除地址通路连接的所述清除/写入时钟检测器对所述时钟信号的输入个数进行检测，当所述时钟信号的输入个数与所述清除地址信号对应的十进制数字相等时，产生一预清除控制信号以输出；在写入操作期间，与所述预写入地址通路连接的所述清除/写入时钟检测器对所述时钟信号的输入个数进行检测，当所述时钟信号的输入个数与所述写入地址信号对应的十进制数字相等时，产生一预写入控制信号以输出；
清除/写入控制信号产生单元，连接于N个所述清除/写入时钟检测器，用于在清除操作期间，基于所述预清除控制信号，产生所述清除控制信号；在写入操作期间，基于所述预写入控制信号，产生所述输入控制信号和所述写入控制信号；
清除/写入信号单元，连接于所述清除/写入地址选择单元，用于在清除操作期间或写入操作期间，基于所述清除信号或所述写入信号，将所述时钟信号输入至所述清除/写入地址选择单元中。
8.根据权利要求7所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述清除/写入地址选择单元包括：呈i级满二叉树状排布的(2i+1-2)个清除/写入地址分配器，并且每一级的连接节点处均设置有清除/写入连接器，第一级中所述清除/写入地址分配器的个数为2个，并且通过一个所述清除/写入连接器连接，以形成N条清除/写入地址选择通路；其中，第1级至第i级中所述清除/写入地址分配器分别对应输入所述清除地址信号或所述写入地址信号的高位地址数据至低位地址数据，并且同一级中相邻所述清除/写入地址分配器输入对应地址数据及其反相数据。
9.根据权利要求7所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述清除/写入时钟检测器包括：a个串行设置的分频时序逻辑门，其中第一个至第a个所述分频时序逻辑门的有效输出端根据(b-1)所对应的二进制数的低位数据至高位数据进行设置，并且在所述分频时序逻辑门的有效输出端为低位输出端时，对此所述分频时序逻辑门增设一复位反馈回路，以使此所述分频时序逻辑门复位至初始状态；其中a为(b-1)所对应的二进制位数，b为所述时钟信号的待检测输入个数，且介于1和N之间。
10.根据权利要求7所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述清除/写入控制信号产生单元包括：
输入控制信号产生器，连接于所述清除/写入时钟个数检测单元和所述数据输入缓冲门之间，用于在写入操作期间，对所述预写入控制信号进行处理，以产生所述输入控制信号；
清除/写入控制信号产生器，连接于所述清除/写入时钟个数检测单元和所述N位存储单元之间，用于在清除操作期间，对所述预清除控制信号进行处理，以产生所述清除控制信号；在写入操作期间，对所述预写入控制信号进行处理，以产生所述写入控制信号。
11.根据权利要求10所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述清除/写入控制信号产生单元还包括：清除/写入控制信号无效器，连接于所述清楚/写入时钟个数检测单元和所述N位存储单元之间，用于在清除操作期间，对所述预清除控制信号进行处理，以在下一个时钟信号到来时产生一清除无效信号，使所述清除控制信号无效；在写入操作期间，对所述预写入控制信号进行处理，以在下一个时钟信号到来时产生一写入无效信号，使所述写入控制信号无效。
12.根据权利要求11所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述清除/写入控制信号无效器包括：连接于所述清楚/写入时钟个数检测单元的延时器，及连接于所述延时器和所述N位存储单元之间的汇流缓冲逻辑门。
13.根据权利要求12所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，当所述输入控制信号产生器为延时器时，所述输入控制信号产生器与所述清除/写入控制信号无效器共用同一延时器。
14.根据权利要求1所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述数据输入缓冲门包括：M个并行设置的数据暂存单元，用于对所述输入数据进行暂存，并基于所述输入控制信号，将所述输入数据输出至M个所述N位存储单元中。
15.根据权利要求1所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述数据输出地址译码器包括：
读出地址选择单元，包括N条读出地址选择通路，用于在读出操作期间，基于所述读出地址信号，从N条所述读出地址选择通路中选出与所述读出地址信号对应的一条读出地址选择通路，以作为预读出地址通路，并通过所述预读出地址通路输出所述时钟信号；其中，N＝2i，i为所述读出地址信号的二进制位数，且为不小于1的整数；
读出时钟个数检测单元，包括N个并行设置的读出时钟检测器，与N条所述读出地址选择通路一一对应连接，以分别对所述时钟信号的1至N个输入个数进行检测；在读出操作期间，与所述预读出地址通路连接的所述读出时钟检测器对所述时钟信号的输入个数进行检测，当所述时钟信号的输入个数与所述读出地址信号对应的十进制数字相等时，产生所述读出控制信号以输出；
读出信号单元，连接于所述读出地址选择单元，用于在读出操作期间，基于所述读出信号，将所述时钟信号输入至所述读出地址选择单元中。
16.根据权利要求15所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述数据输出地址译码器还包括：一读出控制信号无效单元，连接于N个所述读出时钟检测器和所述数据输出控制门之间，用于在读出操作期间，对所述读出控制信号进行处理，以在下一个时钟信号到来时产生一读出无效信号，使所述读出控制信号无效。
17.根据权利要求16所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述读出控制信号无效单元包括：连接于N个所述读出时钟检测器的延时器，及连接于所述延时器和所述数据输出控制门之间的汇流缓冲逻辑门。
18.根据权利要求15所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述读出地址选择单元包括：呈i级满二叉树状排布的(2i+1-2)个读出地址分配器，并且每一级的连接节点处均设置有读出连接器，第一级中所述读出地址分配器的个数为2个，并且通过一个所述读出连接器连接，以形成N条读出地址选择通路；其中，第1级至第i级中所述读出地址分配器分别对应输入所述读出地址信号的高位地址数据至低位地址数据，并且同一级中相邻所述读出地址分配器输入对应地址数据及其反相数据。
19.根据权利要求15所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述读出时钟检测器包括：a个串行设置的分频时序逻辑门，其中第一个至第a个所述分频时序逻辑门的有效输出端根据(b-1)所对应的二进制数的低位数据至高位数据进行设置，并且在所述分频时序逻辑门的有效输出端为低位输出端时，对此所述分频时序逻辑门增设一复位反馈回路，以使此所述分频时序逻辑门复位至初始状态；其中a为(b-1)所对应的二进制位数，b为所述时钟信号的待检测输入个数，且介于1和N之间。
20.根据权利要求6、9或19所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述复位反馈回路包括：连接于反馈输入端和反馈输出端之间的汇流缓冲逻辑门和分流逻辑门，其中，所述汇流缓冲逻辑门连接于反馈输入端，所述分流逻辑门连接于所述汇流缓冲逻辑门和反馈输出端之间。
21.根据权利要求1所述的用于并行数据存储的超导高速缓冲存储器，其特征在于，所述数据输出控制门包括：M个并行设置的数据读出单元，用于在读出操作期间，基于所述读出控制信号，读出所述N位存储单元中指定读出位中存储的数据。
CN201811156556.4A 2018-09-30 2018-09-30 一种用于并行数据存储的超导高速缓冲存储器 Active CN109508303B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811156556.4A CN109508303B (zh) 2018-09-30 2018-09-30 一种用于并行数据存储的超导高速缓冲存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811156556.4A CN109508303B (zh) 2018-09-30 2018-09-30 一种用于并行数据存储的超导高速缓冲存储器

Publications (2)

Publication Number Publication Date
CN109508303A true CN109508303A (zh) 2019-03-22
CN109508303B CN109508303B (zh) 2022-12-23

Family

ID=65746266

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811156556.4A Active CN109508303B (zh) 2018-09-30 2018-09-30 一种用于并行数据存储的超导高速缓冲存储器

Country Status (1)

Country Link
CN (1) CN109508303B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111049503A (zh) * 2019-12-19 2020-04-21 中国科学院计算技术研究所 一种超导触发器及其运行方法
CN111079167A (zh) * 2019-12-22 2020-04-28 哈尔滨新中新电子股份有限公司 一种通过cpld实现的硬件电路加密装置
CN111090893A (zh) * 2019-12-22 2020-05-01 哈尔滨新中新电子股份有限公司 一种硬件电路加密方法
CN111147045A (zh) * 2019-12-23 2020-05-12 中国科学院计算技术研究所 一种超导电路的清零方法及系统
CN111427810A (zh) * 2020-03-17 2020-07-17 中国科学院计算技术研究所 超导接口异步采集装置
CN111984058A (zh) * 2020-07-17 2020-11-24 中国科学院计算技术研究所 基于超导sfq电路的微处理器系统及其运算装置
CN112949229A (zh) * 2021-03-30 2021-06-11 中国科学院上海微系统与信息技术研究所 超导高速存储器
CN113361718A (zh) * 2021-06-22 2021-09-07 中国科学院计算技术研究所 超导译码器装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0416532A2 (en) * 1989-09-07 1991-03-13 Nec Corporation Semiconductor memory device associated with peripheral logic gates having a scan-path diagnostic mode of operation
JPH0594695A (ja) * 1990-04-10 1993-04-16 Hitachi Ltd 半導体記憶装置とキヤツシユメモリ
CN1116764A (zh) * 1994-07-06 1996-02-14 现代电子产业株式会社 先进先出缓冲存储器
US5629889A (en) * 1995-12-14 1997-05-13 Nec Research Institute, Inc. Superconducting fault-tolerant programmable memory cell incorporating Josephson junctions
CN1180900A (zh) * 1996-08-20 1998-05-06 索尼公司 同时输入和输出数据的双端的存储器
US6078517A (en) * 1998-12-04 2000-06-20 Trw Inc. Superconducting memory cell with directly-coupled readout
CN101164167A (zh) * 2005-04-22 2008-04-16 松下电器产业株式会社 存储装置及半导体集成电路
CN103345448A (zh) * 2013-07-10 2013-10-09 广西科技大学 寻址与存储一体化两读出一写入存储控制器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0416532A2 (en) * 1989-09-07 1991-03-13 Nec Corporation Semiconductor memory device associated with peripheral logic gates having a scan-path diagnostic mode of operation
JPH0594695A (ja) * 1990-04-10 1993-04-16 Hitachi Ltd 半導体記憶装置とキヤツシユメモリ
CN1116764A (zh) * 1994-07-06 1996-02-14 现代电子产业株式会社 先进先出缓冲存储器
US5629889A (en) * 1995-12-14 1997-05-13 Nec Research Institute, Inc. Superconducting fault-tolerant programmable memory cell incorporating Josephson junctions
CN1180900A (zh) * 1996-08-20 1998-05-06 索尼公司 同时输入和输出数据的双端的存储器
US6078517A (en) * 1998-12-04 2000-06-20 Trw Inc. Superconducting memory cell with directly-coupled readout
CN101164167A (zh) * 2005-04-22 2008-04-16 松下电器产业株式会社 存储装置及半导体集成电路
CN103345448A (zh) * 2013-07-10 2013-10-09 广西科技大学 寻址与存储一体化两读出一写入存储控制器

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
F. WANG等: "Study of fast data access based on hierarchical storage for EAST Tokamak", 《2016 IEEE-NPSS REAL TIME CONFERENCE (RT)》 *
丛高建等: "一种高速低功耗多端口寄存器堆的设计", 《半导体学报》 *
王江等: "基于无冲突地址生成的高性能FFT处理器设计", 《微电子学与计算机》 *

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111049503A (zh) * 2019-12-19 2020-04-21 中国科学院计算技术研究所 一种超导触发器及其运行方法
CN111049503B (zh) * 2019-12-19 2021-10-22 中国科学院计算技术研究所 一种超导触发器及其运行方法
CN111079167A (zh) * 2019-12-22 2020-04-28 哈尔滨新中新电子股份有限公司 一种通过cpld实现的硬件电路加密装置
CN111090893A (zh) * 2019-12-22 2020-05-01 哈尔滨新中新电子股份有限公司 一种硬件电路加密方法
CN111079167B (zh) * 2019-12-22 2023-06-16 哈尔滨新中新电子股份有限公司 一种通过cpld实现的硬件电路加密装置
CN111147045A (zh) * 2019-12-23 2020-05-12 中国科学院计算技术研究所 一种超导电路的清零方法及系统
CN111427810A (zh) * 2020-03-17 2020-07-17 中国科学院计算技术研究所 超导接口异步采集装置
CN111427810B (zh) * 2020-03-17 2021-10-15 中国科学院计算技术研究所 超导接口异步采集装置
CN111984058A (zh) * 2020-07-17 2020-11-24 中国科学院计算技术研究所 基于超导sfq电路的微处理器系统及其运算装置
CN111984058B (zh) * 2020-07-17 2023-04-25 中国科学院计算技术研究所 基于超导sfq电路的微处理器系统及其运算装置
CN112949229A (zh) * 2021-03-30 2021-06-11 中国科学院上海微系统与信息技术研究所 超导高速存储器
CN113361718A (zh) * 2021-06-22 2021-09-07 中国科学院计算技术研究所 超导译码器装置

Also Published As

Publication number Publication date
CN109508303B (zh) 2022-12-23

Similar Documents

Publication Publication Date Title
CN109508303A (zh) 一种用于并行数据存储的超导高速缓冲存储器
CA3103818C (en) Superconducting non-destructive readout circuits
JP6285054B2 (ja) 超伝導ゲートシステム
US7903456B2 (en) Superconducting circuit for high-speed lookup table
CN104571949B (zh) 基于忆阻器实现计算与存储融合的处理器及其操作方法
CA3101504C (en) Rql d flip-flops
CN101231877B (zh) 存取n端口存储器m个存储器地址的方法及n端口存储器
CN109687848B (zh) 一种逻辑功能可配置的可逆触发器及其配置方法
CN103325426B (zh) 基于ddr2sdram阵列分段存储的无缝采集方法
CN101626233A (zh) 电阻性超导异步双线逻辑通用型门电路
JP2020509524A (ja) 書き込みバイパス部を備えたメモリ回路
CN102508803A (zh) 一种矩阵转置存储控制器
JP2679994B2 (ja) ベクトル処理装置
CN108158577A (zh) 一种基于压缩感知的低功耗心电信号处理电路及其方法
CN106502580A (zh) 一种深存储器以及测量仪器
US5872731A (en) Multi-state Josephson memory
CN112949229A (zh) 超导高速存储器
CN106603442A (zh) 一种片上网络的跨时钟域高速数据通信接口电路
CN110032792A (zh) 一种超导数字电路设计方法
CN115907005A (zh) 一种基于片上网络的大规模全连接伊辛模型退火处理电路
WO2021077691A1 (zh) 低温存储单元及存储器件
CN203661035U (zh) 一种基于相变存储器的非易失性逻辑门电路
Silver et al. A new concept for ultra-low power and ultra-high clock rate circuits
CN104681092A (zh) 基于可编程存储单元的移位寄存器结构
CN201667647U (zh) 一种电阻性超导异步双线逻辑通用型门电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant