CN111427810B - 超导接口异步采集装置 - Google Patents

Abstract

本发明提供一种超导接口异步采集装置，该装置包括：RDFF、第一NDRO以及控制模块，其中RDFF包括：数据输入端，用于接收外部输入数据；时钟输入端，用于接收使能信号，RDFF根据使能信号控制RDFF的数据输出；以及数据输出端，用于将其输出信号输出至第一NDRO的数据输入端；第一NDRO包括：数据输入端，用于接收RDFF输出的数据；以及时钟输入端，用于接收第一时钟信号；其中第一NDRO基于使能信号和第一时钟信号将从RDFF所接收的数据进行输出；控制模块用于接收外部清零信号，并且根据外部清零信号和第一时钟信号生成控制信号，传输到RDFF的重置端。

Description

超导接口异步采集装置

技术领域

本发明涉及数据采集装置，特别涉及一种基于超导高速单磁通量子技术的超导接口异步采集装置。

背景技术

超导高速单磁通量子(RSFQ)电路技术及其低功耗衍生物有望成为具有超低功耗和超高速计算的下一代电子电路技术。基于RSFQ技术的电路不同于传统的半导体电路，前者使用脉冲传输表述信息，而后者则使用高低电平。RSFQ电路的有源器件为约瑟夫森结，无源器件为电感。而CMOS电路使用晶体管作为有源器件，电容作为无源器件。目前已经基于RSFQ技术设计了全新的超导器件，例如AND、XOR、NOT、confluence buffer(CB)、DFF和Splitter等，它们均由约瑟夫森结构成。其中对于1-2的Splitter，本文称为SPL。

在基于超导高速单磁通量子技术的计算机体系结构设计中，超导处理器等器件需要接受外部信号，且该外部信号只能是脉冲信号，因此可能会因为杂波问题导致接收到错误信号。杂波例如可以是规律的输入脉冲信号中一段不稳定的信号(例如外部信号前期不稳定或者中间受到干扰)，或者可以是在微处理器体系结构中，在流水线传输中由于数据不同时到达所引起的数据错误。由于RSFQ数字电路信号很弱(几十mV)且高频(单磁通量子电压脉冲一般为ps级)，杂波及干扰较多(常见的为几十ps的脉冲)。而在现有微处理器体系结构设计中，未有针对清理外部信号杂波问题的装置。

发明内容

本发明的目的是解决上述超导处理器等对外接口信号异步采集及其可靠性问题，针对上述杂波问题，本发明提出一种超导接口异步采集装置，包括：

RDFF、第一NDRO以及控制模块，其中

所述RDFF包括：数据输入端，用于接收外部输入数据；时钟输入端，用于接收使能信号，所述RDFF根据所述使能信号控制所述RDFF的数据输出；以及数据输出端，用于将其输出信号输出至所述第一NDRO的数据输入端；

所述第一NDRO包括：数据输入端，用于接收所述RDFF输出的数据；以及时钟输入端，用于接收第一时钟信号；其中所述第一NDRO基于所述使能信号和所述第一时钟信号将从所述RDFF所接收的数据进行输出；

所述控制模块用于接收外部清零信号，并且根据所述外部清零信号和所述第一时钟信号生成控制信号，传输到所述RDFF的重置端。

优选地，所述控制模块包括第二NDRO以及DFF，其中，

所述第二NDRO包括：数据输入端，用于接收所述外部清零信号；

时钟输入端，用于接收所述第一时钟信号；数据输出端，用于将其输出信号输出到所述DFF的数据输入端以及所述RDFF的重置端；其中，所述第二NDRO基于所述第一时钟信号以及所述外部清零信号控制所述第二NDRO的输出；

所述DFF包括：数据输入端，用于接收来自所述第二NDRO的输出信号；时钟输入端，用于接收第二时钟信号；以及数据输出端，用于将其输出信号输出到所述第二NDRO的重置端；其中所述DFF根据所述第二时钟信号以及所述数据输入端接收的信号控制所述DFF的数据输出。

优选地，还包括第一SPL，所述第一SPL包括：数据输入端，用于接收外部使能信号；以及两个数据输出端，用于将所述使能信号分别输出到所述RDFF的时钟输入端以及所述第一NDRO的所述重置端。

优选地，其中所述控制模块还包括第二SPL，所述第二SPL包括：数据输入端，用于接收所述第二NDRO的输出信号；以及两个数据输出端，用于将所述第二NDRO的输出信号分别输出到所述RDFF的重置端以及所述DFF的数据输入端。

优选地，其中所述控制模块生成的所述控制信号控制所述RDFF的清零。

优选地，其中所述DFF的输出信号控制所述第二NDRO的清零。

优选地，在所述外部清零信号周期中，在第一个第一时钟信号和第一个第二时钟信号的时间间隔期间，所述控制模块持续输出所述控制信号，对所述RDFF进行持续清零。

优选地，在所述使能信号周期中，所述第一NDRO，以所述第一时钟的频率持续产生输出。

优选地，所述外部清零信号在所述使能信号之前到达，所述第一时钟信号周期小于所述第二时钟信号周期，所述外部清零信号与所述第二时钟信号至少间隔1个所述第一时钟周期，所述使能信号与所述第二时钟信号至少间隔1个所述第一时钟周期。

本发明还提供一种用于所述超导接口异步采集装置的方法，所述方法包括：

(1)根据外部清零信号和第一时钟信号，控制模块生成控制信号，并传输到RDFF的重置端；

(2)所述RDFF接收到所述控制信号后，将其输出数据清零；

(3)第一NDRO的重置端和所述RDFF的时钟输入端接收使能信号，将所述第一NDRO清零，并经所述RDFF输出数据到所述第一NDRO的数据输入端。

本发明的基于超导高速单磁通量子技术的超导接口异步采集装置，可以清除杂波，保证异步信号采集的可靠性。例如可以清除规律的输入脉冲信号中一段不稳定的信号导致的杂波，或者可以清除在微处理器体系结构中的流水线传输中由于数据不同时到达所引起的数据错误所导致的杂波，其应用包括但不仅限于此。且其在现有的工艺上即可实现外部信号杂波清除功能，保证数据输入的可靠性。

附图说明

以下参照附图对本发明的内容作进一步说明，其中：

图1A-图1D示出用于本发明的RSFQ逻辑器件(SPL、DFF、RDFF和NDRO)的状态转换图；

图2示出本发明一个实施例的超导接口异步采集装置的逻辑框图；

图3示出本发明一个实施例的超导接口异步采集装置的示例波形演示图。

具体实施方式

为了使本发明的目的、技术方案以及优点更加清楚明白，下面结合附图通过具体实施例对本发明作进一步详细说明。

图1A-图1D示出用于本发明的RSFQ逻辑器件的状态转换图。在RSFQ电路中，最基本的器件是由约瑟夫森结构成的超导环。在超导RSFQ电路中，用来表示二元信息的不是通常数字电路中的直流电压，而是选择在超导RSFQ数字电路中两个相邻时钟脉冲之间有无数据SFQ脉冲来表示二元信息的逻辑值“1”和“0”，0状态为没有SFQ脉冲输入的状态，1状态为有SFQ脉冲输入的状态。

图1A为SPL器件的状态转换图，参照图1A，当SPL器件有脉冲输入时，会直接输出两个相同的脉冲，Out1和Out2。

图1B为DFF器件的状态转换图，参照图1B，假设初始状态为0状态，若此时没有SFQ脉冲输入，则器件保持0状态，在器件0状态下输入时钟信号Clk，则不会有SFQ脉冲输出；当DFF器件有SFQ脉冲输入时，DFF器件会由0状态变为1状态，此时输入的SFQ脉冲会储存在器件的量子环中，不会有SFQ脉冲输出，当时钟信号Clk到来之后，DFF器件会有SFQ脉冲输出，且器件状态由1状态变为0状态。假设初始状态为1状态，此时不论有无SFQ脉冲输入，器件都会保持1状态，在此状态下，当时钟信号Clk到来之后，DFF器件会有SFQ脉冲输出，且器件状态由1状态变为0状态。

图1C为RDFF器件的状态转换图，参照图1C，假设初始状态为0状态，若此时没有SFQ脉冲输入，则器件保持0状态，在器件0状态下输入时钟信号Clk，则不会有SFQ脉冲输出；当RDFF器件有SFQ脉冲输入时，RDFF器件会由0状态变为1状态，且此时不会有SFQ脉冲输出，当时钟信号Clk到来之后，RDFF器件会有SFQ脉冲输出，且器件状态由1状态变为0状态。假设初始状态为1状态，此时不论有无SFQ脉冲输入，器件都会保持1状态，在此状态下，当时钟信号Clk到来之后，RDFF器件会有SFQ脉冲输出，且器件状态由1状态变为0状态。当输入Reset(重置)信号之后，不论当前是什么状态，器件都会被清零，器件变为0状态。

图1D为NDRO器件的状态转换图，参照图1D，假设初始状态为0状态，若此时没有SFQ脉冲输入，则器件保持0状态，在器件0状态下输入时钟信号Clk，则不会有SFQ脉冲输出；当NDRO器件有SFQ脉冲输入时，NDRO器件会由0状态变为1状态，且此时不会有SFQ脉冲输出，当时钟信号Clk到来之后，NDRO器件会将SFQ脉冲输出，但器件状态不变(即保持1状态)，此时如果再有时钟信号到来，会有SFQ脉冲持续输出。假设初始状态为1状态，此时不论有无脉冲输入，器件都会保持1状态，在此状态下，当时钟信号Clk到来之后，NDRO器件会有SFQ脉冲输出，且器件状态不变(即保持1状态)，此时如果再有时钟信号到来，会有脉冲持续输出。当输入Reset(重置)信号之后，不论当前是什么状态，器件都会被清零，器件变为0状态。

图2是根据本发明一个实施例的超导接口异步采集装置的逻辑框图。该超导接口异步采集装置包括上述RSFQ逻辑器件SPL、RDFF、NDRO和DFF。概括来说，该装置包括清除模块1和控制模块2，其中：清除模块1包括第一SPL(SPL_1)、RDFF和第一NDRO(NDRO_1)，用于接收来自控制模块2的控制信号，并进行杂波清除以及控制产生持续的输出；控制模块2包括第二SPL(SPL_2)、DFF和第二NDRO(NDRO_2),用于接收外部清零信号(CLR信号)，并生成控制信号传输给清除模块1，以控制数据的清除。其中SPL_1的输入端口Din作为该装置的使能信号(EN信号)输入端，SPL_1的输出端口Dout1输出到NDRO_1的输入重置端口Rst，SPL_1的输出端口Dout2输出到RDFF的时钟输入端口clk；RDFF的输入端口Din作为该装置的外部数据(DIN)输入端口，用于接收外部输入数据，RDFF的输出端口Dout输出到NDRO_1的输入端口Din；NDRO_1的输出端口Dout作为该装置的数据输出(DOUT)端口；NDRO_2的输入端口Din作为该装置的外部清零信号(CLR信号)输入端口，NDRO_2的时钟输入clk为该装置的第一时钟(CLK1)输入端口，NDRO_2的数据输出端口Dout输出到SPL_2的输入端口Din；SPL_2的输出端口Dout1输出到RDFF的重置端口Rst，SPL_2的输出端口Dout2输出到DFF的输入端口Din；DFF的时钟输入端口clk作为该装置的第二时钟(CLK2)输入端口，DFF的输出端口Dout输出到NDRO_2的Rst端口。

根据该实施例，参照图2的超导接口异步采集装置逻辑框图，NDRO_2用于接收CLR信号，该信号为外部清零信号，并在第一时钟信号CLK1到达之后将CLR信号输出给SPL_2的Din端口，SPL_2在接收到信号后会形成两路相同的输出，一路经由SPL_2的Dout1端口输出到RDFF的重置(Rst)端口，一路经由SPL_2的Dout2输出到DFF的Din端口。RDFF的Rst端口在接收到信号后，使得RDFF清零，且在下一个时钟信号CLK1到达时，NDRO_2会产生持续的输出，保持对RDFF持续清0，直到第二时钟信号CLK2到达。DFF的Din端口在接收到信号之后不会立即输出，而是在时钟信号CLK2到达后，DFF将该信号输出到NDRO_2的Rst端，使得NDRO_2被清零，在下一次CLR信号到达之前，NDRO_2将不会再对RDFF进行清零。随后使能信号EN到达，RDFF将输入信号DIN输出到NDRO_1，在CLK1信号到达之后，在EN周期中，NDRO_1会以CLK1的频率，将输入信号DIN持续的输出。由以上分析可以看出，本发明的超导接口异步采集装置可以在CLR信号周期中，在第一个CLK1脉冲和第一个CLK2脉冲的时间间隔期间，由控制模块2持续输出清零信号，对清除模块1进行持续清零，即可以将输入信号中频率不稳定的杂波部分清除，同时在一个EN信号周期中，清除模块1可以以CLK1的频率持续产生输出，保证了数据输出的可靠性。而且在微处理器体系结构中，在流水线传输中，可以将先到达的信号清除，等最晚的信号到达之后，再将数据持续输出，可以保证数据输出的正确性以及可靠性。

基于本发明的超导接口异步采集装置的杂波清除的方法可以结合图2用以下步骤来描述：

步骤1：该超导接口异步采集装置的清零信号CLR到达，在CLK1信号到达后NDRO_2产生输出给SPL_2的Din端口，随后SPL_2产生输出给RDFF的Rst端口和DFF的Din端口。

步骤2：RDFF的Rst端口接收到信号后，RDFF数据清除。这使得之前的杂波信号被清除。

步骤3：CLK2信号到达，DFF产生输出给NDRO_2的Rst端口，使NDRO_2数据清零，在下一次CLR信号到达之前NDRO_2不再输出数据使RDFF清零。

步骤4：EN信号到达SPL_1的Din端口，随后SPL_1产生输出给NDRO_1的Rst端口和RDFF的clk端口。NDRO_1的Rst端口接收信号后NDRO_1清零。同时RDFF的clk端口接收到信号使RDFF输出数据到NDRO_1的输入端口Din。

步骤5：CLK1信号到达，NDRO_1持续产生输出。

为了保证该超导接口异步采集装置的正常工作，各个信号之间需要满足一定的时间限制，即CLR信号在EN信号之前到达，以避免RDFF还未清0，EN信号就已到达。同时CLK1周期小于CLK2周期，避免RDFF清0还未完成，CLK2信号提前到达使得NDRO_2清0，导致RDFF的数据清0无法完成。CLR信号与CLK2信号至少间隔1个CLK1周期，以避免CLK2信号先于CLK1信号达到，使得RDFF无法清0。EN信号与CLK2信号至少间隔1个CLK1周期，以防止NDRO_2在收到Rst信号前已输出，导致EN信号被清掉，数据无法输出。

本发明的超导接口异步采集装置可以清除规律的输入脉冲信号中一段不稳定的信号所导致的杂波。参照图3，图3是本发明一个实施例的超导接口异步采集装置的示例波形演示图，图中DIN为装置的输入信号，EN为装置的使能信号，CLR为装置的外部清零信号，CLK1、CLK2为装置的时钟信号，DOUT为装置的信号输出。由图中可以看出，DIN信号在初始时有一段频率不稳定的杂波信号，且由DOUT的波形可以看出，该杂波信号在使能信号EN输入之前已经被清除，且在一个使能信号EN周期中，可以产生持续的输出。由此可以看出，本发明的超导接口异步采集装置可以清除杂波，同时保证数据输出的可靠性。

本发明的超导接口异步采集装置可以清除在微处理器体系结构中的流水线传输中由于数据不同时到达所引起的数据错误而导致的杂波。由以上分析可以看出，该超导接口异步采集装置可以在一个EN信号周期中，接收上一个EN周期中CLK2信号之后的输入脉冲信号，并在EN信号到来之后，且在CLK1信号到达NDRO_1之后，持续输出脉冲信号。所以在微处理器体系结构中的流水线传输中，通过在体系结构设计中对流水线的设计，在最晚一路的信号到达之前，保持对RDFF持续清0的操作，等最晚的信号到达之后，输入时钟信号CLK2，控制消除对RDFF的清0，然后EN信号到达，使NDRO_1在下一个EN周期中，以CLK1的频率持续输出。解决了流水线传输中由于数据不同时到达所引起的数据错误而导致的杂波，同时可以保证异步信号采集的可靠性。

最后应该说明的是，以上实施例仅用以解释本发明的技术方案而非限制。尽管上文参照实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围中。

Claims (9)

1.一种超导接口异步采集装置，所述装置包括：RDFF、第一NDRO以及控制模块，其中

所述RDFF包括：数据输入端，用于接收外部输入数据；时钟输入端，用于接收使能信号，所述RDFF根据所述使能信号控制所述RDFF的数据输出；以及数据输出端，用于将其输出信号输出至所述第一NDRO的数据输入端；

所述第一NDRO包括：数据输入端，用于接收所述RDFF输出的数据；以及时钟输入端，用于接收第一时钟信号；其中所述第一NDRO基于所述使能信号和所述第一时钟信号将从所述RDFF所接收的数据进行输出；

所述控制模块用于接收外部清零信号，并且根据所述外部清零信号和所述第一时钟信号生成控制信号，传输到所述RDFF的重置端；

其中，所述控制模块包括第二NDRO以及DFF，其中，

所述第二NDRO包括：数据输入端，用于接收所述外部清零信号；时钟输入端，用于接收所述第一时钟信号；数据输出端，用于将其输出信号输出到所述DFF的数据输入端以及所述RDFF的重置端；其中，所述第二NDRO基于所述第一时钟信号以及所述外部清零信号控制所述第二NDRO的输出；

所述DFF包括：数据输入端，用于接收来自所述第二NDRO的输出信号；时钟输入端，用于接收第二时钟信号；以及数据输出端，用于将其输出信号输出到所述第二NDRO的重置端；其中所述DFF根据所述第二时钟信号以及所述数据输入端接收的信号控制所述DFF的数据输出。

2.根据权利要求1所述的超导接口异步采集装置，还包括第一SPL，所述第一SPL包括：数据输入端，用于接收外部使能信号；以及两个数据输出端，用于将所述使能信号分别输出到所述RDFF的时钟输入端以及所述第一NDRO的重置端。

3.根据权利要求1所述的超导接口异步采集装置，其中所述控制模块还包括第二SPL，所述第二SPL包括：数据输入端，用于接收所述第二NDRO的输出信号；以及两个数据输出端，用于将所述第二NDRO的输出信号分别输出到所述RDFF的重置端以及所述DFF的数据输入端。

4.根据权利要求1所述的超导接口异步采集装置，其中所述控制模块生成的所述控制信号控制所述RDFF的清零。

5.根据权利要求1所述的超导接口异步采集装置，其中所述DFF的输出信号控制所述第二NDRO的清零。

6.根据权利要求1所述的超导接口异步采集装置，在所述外部清零信号周期中，在第一个所述第一时钟信号和第一个所述第二时钟信号的时间间隔期间，所述控制模块持续输出所述控制信号，对所述RDFF进行持续清零。

7.根据权利要求1所述的超导接口异步采集装置，在所述使能信号周期中，所述第一NDRO，以所述第一时钟信号的频率持续产生输出。

8.根据权利要求1所述的超导接口异步采集装置，所述外部清零信号在所述使能信号之前到达，所述第一时钟信号周期小于所述第二时钟信号周期，所述外部清零信号与所述第二时钟信号至少间隔1个所述第一时钟信号周期，所述使能信号与所述第二时钟信号至少间隔1个所述第一时钟信号周期。

9.一种用于权利要求1-8中任一项所述超导接口异步采集装置的方法，所述方法包括：

(1)根据外部清零信号和第一时钟信号，控制模块生成控制信号，并传输到RDFF的重置端；

(2)所述RDFF接收到所述控制信号后，将其输出数据清零；

(3)第一NDRO的重置端和所述RDFF的时钟输入端接收使能信号，将所述第一NDRO清零，并经所述RDFF输出数据到所述第一NDRO的数据输入端。

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