CN111984058B - 基于超导sfq电路的微处理器系统及其运算装置 - Google Patents

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Abstract

提供一种基于超导SFQ电路的运算装置，包括：NDRO，包括用于接收解除阻塞信号的数据输入端，用于接收分布时钟信号的时钟输入端，用于接收阻塞信号的重置端，以及数据输出端；自时钟发生器，其接收来自NDRO数据输出端的信号，并输出自时钟信号；运算部件，包括数据输出端以及流水线冲刷信号输出端，运算部件由自时钟信号驱动对输入数据进行处理并进行数据输出；其中，当NDRO接收到阻塞信号时，控制自时钟发生器不输出自时钟信号，以及当NDRO接收到解除阻塞信号时，控制自时钟发生器输出自时钟信号；运算部件基于其预定指令输出流水线冲刷信号。

Description

基于超导SFQ电路的微处理器系统及其运算装置
技术领域
本发明涉及一种超导数字集成电路，尤其涉及一种基于超导SFQ电路的微处理器系统及其运算装置。
背景技术
数字电路技术的应用在现今社会中几乎随处可见，而性能、面积和功耗则是衡量数字电路优劣的三大指标。能够称之为好的数字电路势必具有较高的性能、较少的面积和较低的功耗。超导单磁通量子(Single-flux-quantum,SFQ)技术便是以其超高工作频率和超低功耗的特性被认为是下一代集成电路的替代技术之一，它的基本器件是约瑟夫森结(Josephson Junction)。约瑟夫森结的基本工作原理是约瑟夫森结的量子隧穿效应。将SFQ技术运用到数字电路领域主要是为了解决大数据中心和超级计算机功耗巨大的问题。
然而，虽然SFQ数字电路的速度很快，功耗很低，但是其芯片之中的内连线会占据很大的面积，而且连线延迟很大，所以中大规模超导数字集成电路将很难发挥SFQ技术的高频优势。因此超导数字集成电路设计者需要找到一种能够发挥其高频优势的同时又能减少连线复杂度的时序方式以及设计架构。
现有的常用时序方式可以分为两类：同步时序方式和异步时序方式。同步时序方式中包括并发流时序(concurrent flow clocking)、逆流时序(counter-flow clocking)和零偏移时序(zero-skew clocking)；异步时序主要包括数据驱动式的自时钟时序(DataDriven Self-Timed scheme,DDST)和双轨逻辑(dual rail logic)。
目前国际上主要的SFQ处理器都采取上述的时序方式，而且要么全部采取同步时序，如美国的FLUX-1，日本的CORE系列处理器。要么全部采取异步时序，如日本的SCRAM2。2019年由G.Krylov,E.G.Friedman等提出的全局异步，局部同步(Global AsynchronousLocal Synchronous,GALS)的策略，试图减少全局时钟带来的面积损耗，提高时序的兼容性，不失为一种新颖的策略。
同步时序方式的优点是它能够提高超导数字电路的工作频率，同步时序方式中的并发流时序方式甚至能够将流水线的粒度压缩到单元门级，从而使得超导数字电路的频率达到几十甚至上百GHz。但是为了全局达到同步，需要耗费大量的连线延迟来满足时序要求，另外，不同部件之间无法解耦合，不同部件之间的设计时序是相关的，因此同步时序方式在应对长距离的写回(Write Back)操作方面是相对比较困难的。
异步时序方式的优点是避免了复杂的时钟树的布置，但是它要求较为严格的握手协议。握手协议的复杂度是随着数字电路部件增多而增多的。
如果一个超导数字电路的架构完全采用同步时序方式或者是异步时序方式，很难解决微处理器中的一些问题。流水线冲刷带来的高昂代价是连线资源极为宝贵的SFQ电路的设计人员所难以接受的。另外，不同数字电路部件所追求的指标不一样，有的注重性能、速度，有的注重面积的开销等等，那么如果能够根据它们各自的要求选择合适的时序方式，将可以尽可能地发挥各个数字电路部件的优势。因此需要一种能够兼容各个时序方式的架构。
GALS架构扩展了SFQ电路的时序兼容性，在局部电路上可以采用任何同步时序方式，在全局电路上统一采用异步时序方式来进行组织。但是，GALS里头的异步握手协议并不完善。它只使用了单向的时钟信号线来作为握手信号，当驱动电路工作完毕后，将发送该时钟信号给后续电路。但后续电路不一定完成了它的任务，这样的话，高速的模块也许会源源不断地发送数据给较慢的模块，这样很容易因为速度不协调而产生数据冲突(高速的数据覆盖了低速的数据)。另外与GALS有关的文章中也没有提到如何解决数据相关和控制相关的问题。
发明内容
针对现有技术的上述缺陷，本发明提出了一种基于超导SFQ电路的运算装置，包括：
NDRO，包括用于接收解除阻塞信号的数据输入端，用于接收分布时钟信号的时钟输入端，用于接收阻塞信号的重置端，以及数据输出端；
自时钟发生器，其接收来自所述NDRO数据输出端的信号，并输出自时钟信号；
运算部件，包括数据输出端以及流水线冲刷信号输出端，所述运算部件由所述自时钟信号驱动对输入数据进行处理并进行数据输出；
其中，当所述NDRO接收到所述阻塞信号时，控制所述自时钟发生器不输出自时钟信号，以及当所述NDRO接收到所述解除阻塞信号时，控制所述自时钟发生器输出自时钟信号；
所述运算部件基于其预定指令输出流水线冲刷信号。
优选地，所述自时钟发生器包括至少一个频率控制器，所述频率控制器包括一个SPL，一个Delay以及一个CB，其中：
所述SPL包括用于接收所述分布时钟信号的数据输入端，第一数据输出端以及第二数据输出端；
所述Delay包括用于接收所述SPL第一数据输出端的信号的数据输入端，以及数据输出端；
所述CB包括用于接收所述SPL第二数据输出端的信号的第一数据输入端，第二数据输入端，以及用于输出所述自时钟信号的数据输出端，其中所述第二数据输入端用于接收所述Delay数据输出端的信号或者接收来自下一个频率控制器的CB的输出信号。
优选地，所述运算装置还包括使能单元，所述使能单元基于分布时钟信号以及元件选择信号控制所述运算部件的工作，所述使能单元包括：
缓存，包括多个RDFF，所述RDFF包括用于接收输入数据以及控制信号的数据输入端，用于接收所述自时钟信号的时钟输入端，用于将数据输出到所述运算部件的数据输出端，以及重置端；
其中，基于所述分布时钟信号以及所述元件选择信号产生重置信号，输入到所述RDFF的重置端，用于控制所述RDFF；
当所述元件选择信号无输入时，产生所述重置信号，当所述元件选择信号有输入时，不产生所述重置信号。
优选地，所述使能单元还包括：
非门，包括用于接收所述元件选择信号的数据输入端，用于接收所述分布时钟信号的时钟输入端，以及用于输出所述重置信号的数据输出端；
DFF，包括用于接收所述元件选择信号的数据输入端，用于接收所述分布时钟信号的时钟输入端，以及用于将数据输出到所述NDRO的时钟输入端的数据输出端。
本发明还提供一种基于超导SFQ电路的微处理器系统，包括：
根据上述基于超导SFQ电路的运算装置的第一运算装置和第二运算装置，以及第一分布式缓存和第二分布式缓存；
所述第一分布式缓存用于接收来自所述第一运算装置的输出数据，以及第一流水线冲刷信号，并在系统时钟的作用下输出第二分布时钟信号，第一数据输出以及第一解除阻塞信号，其中所述第一数据输出以及所述第二分布时钟信号输出到所述第二运算装置，所述第一解除阻塞信号输出到所述第一运算装置；
所述第二分布式缓存用于接收来自所述第二运算装置的输出数据，以及第二流水线冲刷信号，并在系统时钟的作用下输出第三分布时钟信号，第二数据输出以及第二解除阻塞信号，其中所述第二数据输出以及所述第三分布时钟信号输出到下一级的运算装置，所述第二解除阻塞信号输出到所述第二运算装置；
其中，所述第二运算装置基于其预定指令产生所述第一流水线冲刷信号，并将其输入到所述第一分布式缓存的第一流水线冲刷信号的输入端；
当所述第一流水线冲刷信号输入时，所述第一分布式缓存数据被清除，并且同时所述第一运算装置的第一阻塞信号输入，使得所述第一运算装置不输出数据；
所述第二流水线冲刷信号由下级运算装置产生。
优选地，其中，所述第一分布式缓存的第一流水线冲刷信号的输入端与所述第一运算装置的第一阻塞信号的输入端连接在一起，以及所述第二分布式缓存的第二流水线信号的输入端与所述第二运算装置的第二阻塞信号的输入端连接在一起。
优选地，其中，所述分布式缓存基于所述系统时钟和所述流水线冲刷信号通过逻辑组合电路输出第一控制信号以及第二控制信号，以控制数据的输出，所述分布式缓存包括：
RDFF，包括用于接收来自所述运算装置的输出数据的数据输入端，用于接收所述第一控制信号的时钟输入端，用于接收所述第二控制信号的重置端，以及用于将数据输出的数据输出端；
其中，当所述流水线冲刷信号有输入时，输出所述第二控制信号，所述RDFF被清除，当所述流水线冲刷信号没有输入时，输出所述第一控制信号，所述RDFF正常输出；
所述分布式缓存将所接收的系统时钟进行延时并输出分布时钟信号。
优选地，其中，所述分布式缓存还包括：
非门，其包括用于接收所述流水线冲刷信号的数据输入端，用于接收所述系统时钟的时钟输入端，以及用于输出所述第一控制信号的数据输出端；
DFF，其包括用于接收所述流水线冲刷信号的数据输入端，用于接收所述系统时钟的时钟输入端，以及用于输出所述第二控制信号的数据输出端。
优选地，其中所述分布式缓存还包括Delay，其包括用于接收所述系统时钟信号的数据输入端，以及用于输出所述分布时钟信号的数据输出端，所述Delay用于将系统时钟延时并输出。
优选地，其中，所述DFF输出所述解除阻塞信号。
优选地，其中，所述运算装置还包括使能单元，所述使能单元基于分布时钟信号以及元件选择信号控制运算部件的工作，所述使能单元包括：
缓存，包括多个RDFF，所述RDFF包括用于接收输入数据以及控制信号的数据输入端，用于接收自时钟信号的时钟输入端，用于将数据输出到所述运算部件的数据输出端，以及重置端；
其中，所述分布时钟信号以及所述元件选择信号通过逻辑组合电路产生重置信号，所述重置信号输入到所述RDFF的重置端，用于控制所述RDFF的清零；
当所述元件选择信号无输入时，产生所述重置信号，当所述元件选择信号有输入时，不产生所述重置信号。
优选地，其中，所述使能单元还包括：
非门，包括用于接收所述元件选择信号的数据输入端，用于接收所述分布时钟信号的时钟输入端，以及用于输出所述重置信号的数据输出端；
DFF，包括用于接收所述元件选择信号的数据输入端，用于接收所述分布时钟信号的时钟输入端，以及用于将数据输出到NDRO的时钟输入端的数据输出端。
在本发明中，各个运算装置的时钟是独立的，使得各个运算装置的时序可以不一致。各个运算装置运算的结果统一存放到分布式缓存中，使得只需要将分布式缓存的内容清空，即可实现流水线冲刷。运算装置运算的结果由系统时钟统一释放，可以免除运算装置之间复杂的握手协议，而代以统一的系统时钟控制。通过停止自时钟信号的产生来实现流水线的阻塞。针对流水线冲刷的分布式缓存设计，能够实现流水线冲刷。带使能单元的设计，可以减少动态功耗。本发明的基于超导SFQ电路的微处理器系统及其运算装置解决了SFQ电路中流水线冲刷和流水线阻塞代价过大，并且各个时序间无法兼容到一个SFQ电路上的问题。
附图说明
图1A-1H是现有技术的SFQ逻辑器件(SPL、DFF、RDFF、NDRO、CB、非门、JTL以及Delay)的结构和状态转换图；
图2是本发明一个实施例的微处理器系统的示意图；
图3是本发明一个实施例的运算装置的内部架构图；
图4根据本发明的一个实施例的自时钟发生器的原理图；
图5是根据本发明的一个实施例的分布式缓存的逻辑图；
图6是带使能单元的运算装置的内部架构图；
图7是根据本发明一个实施例的缓存的逻辑图。
具体实施方式
为了使本发明的目的、技术方案以及优点更加清楚明白，下面结合附图通过具体实施例对本发明作进一步详细说明。
在本发明中，涉及到现有技术的多种SFQ逻辑器件，在此对其状态转换以及功能进行简单说明。图1A-图1H示出用于本发明的SFQ逻辑器件的状态转换以及结构示意图。在SFQ电路中，用来表示二元信息的不是通常数字电路中的直流电压，而是选择在超导SFQ数字电路中两个相邻时钟脉冲之间有无数据SFQ脉冲来表示二元信息的逻辑值“1”和“0”，0状态为没有SFQ脉冲输入的状态，1状态为有SFQ脉冲输入的状态。
图1A为SPL器件的状态转换图，参照图1A，当SPL器件有脉冲输入时，会直接输出两个相同的SFQ脉冲，Out1和Out2。
图1B为DFF器件的状态转换图，参照图1B，假设初始状态为0状态，若此时没有SFQ脉冲输入，则器件保持0状态，在器件0状态下输入时钟信号Clk，则不会有SFQ脉冲输出；当DFF器件有SFQ脉冲输入时，DFF器件会由0状态变为1状态，此时输入的SFQ脉冲会储存在器件的量子环中，不会有SFQ脉冲输出；在DFF器件处于1状态时，当时钟信号Clk到来之后，DFF器件会有SFQ脉冲输出，且器件状态由1状态变为0状态。假设初始状态为1状态，此时不论有无SFQ脉冲输入，器件都会保持1状态，在此状态下，当时钟信号Clk到来之后，DFF器件会有SFQ脉冲输出，且器件状态由1状态变为0状态。
图1C为RDFF器件的状态转换图，参照图1C，假设初始状态为0状态，若此时没有SFQ脉冲输入，则器件保持0状态，在器件0状态下输入时钟信号Clk，则不会有SFQ脉冲输出；当RDFF器件有SFQ脉冲输入时，RDFF器件会由0状态变为1状态，且此时不会有SFQ脉冲输出；在RDFF器件为1状态时，当时钟信号Clk到来之后，RDFF器件会有SFQ脉冲输出，且器件状态由1状态变为0状态。假设初始状态为1状态，此时不论有无SFQ脉冲输入，器件都会保持1状态，在此状态下，当时钟信号Clk到来之后，RDFF器件会有SFQ脉冲输出，且器件状态由1状态变为0状态。当输入Reset(重置)信号之后，不论当前是什么状态，器件都会被清零，器件变为0状态。
图1D为NDRO器件的状态转换图，参照图1D，假设初始状态为0状态，若此时没有SFQ脉冲输入，则器件保持0状态，在器件0状态下输入时钟信号Clk，则不会有SFQ脉冲输出；当NDRO器件有SFQ脉冲输入时，NDRO器件会由0状态变为1状态，且此时不会有SFQ脉冲输出；在NDRO器件为1状态时，当时钟信号Clk到来之后，NDRO器件会将SFQ脉冲输出，但器件状态不变(即保持1状态)，此时如果再有时钟信号到来，会有SFQ脉冲持续输出。假设初始状态为1状态，此时不论有无脉冲输入，器件都会保持1状态，在此状态下，当时钟信号Clk到来之后，NDRO器件会有SFQ脉冲输出，且器件状态不变(即保持1状态)，此时如果再有时钟信号到来，会有脉冲持续输出。当输入Reset(重置)信号之后，不论当前是什么状态，器件都会被清零，器件变为0状态。
图1E为2CB(Confluence Buffer with 2input ports，在本发明中称为CB)的状态转移图，参照图1E，其功能是将两个输入端口的SFQ脉冲从同一个端口输出。dina和dinb两个是输入端口，dout为输出端口。当有一个SFQ脉冲输入到dina和dinb任意一个端口时，dout会将它们输入的SFQ脉冲输出。
图1F为非门(NOT门)的状态转换图，参照图1F，其功能是取反。din是输入端口，dout为输出端口，clk为时钟端口。当din输入无脉冲时，如果有clk到来，则输出一个SFQ脉冲；当din输入一个SFQ脉冲时，如果有clk到来，则不输出SFQ脉冲。
图1G为约瑟夫森结传输线(JTL)的状态转换图。JTL的功能是将din输入的SFQ脉冲从dout送出，且期间会经过一定时间的延时。图1H为由JTL构成的延迟器件(Delay)的结构示意图，参照图1H，Delay由N个JTL级联而成，其用于对输入信号进行一定时间的延迟并输出，N的数量可以根据自己需要的延迟来确定。
图2是本发明一个实施例的微处理器系统的示意图，本发明中的微处理器系统200不仅包括传统意义上的微处理器，还可以包括数字信号处理系统等。如图2所示，微处理器系统200包括运算装置201(也可以称为控制装置201，在本发明中两个术语可以互相替代使用)、分布式缓存202(DS_Buffer1)、运算装置203(也可以称为控制装置203)以及分布式缓存204(DS_Buffer2)。需要注意的是，在图2中所示出的运算装置以及分布式缓存的数量仅仅是示意性的，在实际情况中，可以根据需要应用更多或更少的运算装置以及分布式缓存的数量。
如图2所示，运算装置201接收第一分布时钟(distributed_clk1)、第一数据输入(data_in1)、第一控制信号(control_signal1)、第一阻塞信号(block1)以及第一解除阻塞信号(unblock1)，第一数据输入(data_in1)经运算装置201进行运算以后，被输出到分布式缓存202的数据输入端。分布式缓存202接收该数据用于在系统时钟(system_clock)以及第一流水线冲刷信号(pipeline_flush1)的控制下，产生第二分布时钟(distributed_clk2)、第一数据输出(data_out1)或第一解除阻塞信号(unblock1)。其中第一解除阻塞信号(unblock1)用于被输出到运算装置201中，控制运算装置201进行解除阻塞；第二分布时钟输出到运算装置203中，用于控制运算装置203的操作；第一数据输出(data_out1)作为运算装置203的数据输入(data_in2)(以下称为第二数据输入)。由此可以实现两个装置之间的互联。根据本发明的一个实施例，其中分布式缓存202的流水线冲刷信号(pipeline_flush1)(以下称为第一流水线冲刷信号)与运算装置201的阻塞信号(block1)(以下称为第一阻塞信号)连接到一起，由来自运算装置203的流水线冲刷信号(pipeline_flush1)控制。运算装置203以及分布式缓存204的数据输入输出情况和各个控制信号与运算装置201以及分布式缓存202基本相同，除了运算装置203输出第一流水线冲刷信号(pipeline_flush1)，以及输入到分布式缓存204的第二流水线冲刷信号(pipeline_flush2)与输入到运算装置203的第二阻塞信号(block2)连接到一起，由来自下一级的运算装置(未示出)输出的第二流水线冲刷信号(pipeline_flush2)控制。虽然本发明的图2的实施例中将流水线冲刷信号与阻塞信号连接到一起，但本发明不限于此，实际应用中可以根据需要选择其他的连接方式，只需保证流水线冲刷信号与阻塞信号同时到达即可。
该微处理器系统200主要通过分布式缓存和运算装置之间的分布时钟(distributed clock)以及运算装置内部的自时钟(self-clock)来实现系统正常有序地工作。分布时钟是互连的两个运算装置之间进行握手的信号，当系统时钟(system clock)到来时，负责发送分布时钟的分布式缓存会将其数据和分布时钟一起发送到接受分布时钟的运算装置中。接收到分布时钟的运算装置内部有一个自时钟发生器(Self-clockGenerator)，该发生器接收到分布时钟后，将产生适用于该运算装置的自时钟信号，驱动该运算装置内部的器件进行工作。下面将结合图3-图7介绍微处理器系统200的各个模块及其内部部件的原理。
图3是本发明一个实施例的运算装置的内部架构图。如图3所示，运算装置300包括NDRO 301、自时钟发生器302(Self_clock Generator)以及运算部件303。其中NDRO 301的时钟输入端用于接收分布时钟信号(distributed_clock)；NDRO 301的重置(reset)端用于接收阻塞(block)信号，其用于控制运算装置300的阻塞；NDRO 301的数据输入(din)端用于接收解除阻塞(unblock)信号以及初始化(initial)信号，其中，解除阻塞信号用于控制产生自时钟使运算装置300解除阻塞以恢复运算装置300的工作，初始化信号仅用于在系统初始状态时给出输入信号，使得运算装置300从初始状态工作；NDRO 301的数据输出端将分布时钟信号输出到自时钟发生器302的输入端。自时钟发生器302用于产生自时钟信号(self_clock)，并将该自时钟信号输出到运算部件303。运算部件303可以是系统中诸如加法器和乘法器等的内部运算器件，其在自时钟信号以及控制信号(control_signal)的控制下，对输入数据(data_in)进行运算并输出。另外，运算部件303也可以基于“分支跳转”或者“例外”发生等的情况，产生流水线冲刷信号(pipeline_flush)，并将该流水线冲刷信号输出到上一级的运算装置以及分布式缓存，用于控制上一级的运算装置以及分布式缓存，实现对上一级的流水线冲刷与阻塞。其中控制信号指的是系统中存在的一些区别于数据的控制信号，例如译码得到的一些控制信号，会输送到功能模块，对功能模块进行控制，使其做一些相应的操作，比如移位器移多少位，ALU做加法还是减法等。
如图3所示的运算装置300的内部架构，可以实现流水线的阻塞，具体地，当指令间出现数据相关需要阻塞运算装置300的时候，可以在该运算装置300的block信号线上输入一个SFQ脉冲，把NDRO 301中的SFQ脉冲清除掉。当下一次分布时钟到达的时候，由于NDRO301不在状态1，因此不会有SFQ脉冲输出到自时钟发生器302，自时钟信号就不会产生，运算部件303不会有数据输出，进而实现了运算装置300的阻塞。当指令间的数据相关性解除的时候，可以在被阻塞的运算装置300的unblock信号线上输入一个SFQ脉冲，NDRO 301因此回到状态1，当下一次分布时钟到达的时候，NDRO 301就会输出一个SFQ脉冲到自时钟发生器302，该运算装置300即可产生自时钟并恢复工作。
图4是根据本发明的一个实施例的自时钟发生器的原理图。自时钟发生器400的功能是产生运算装置所需要的特定数量和特定周期的SFQ脉冲。如图4所示，自时钟发生器400由两个频率控制器(frequency control)组成，每个频率控制器由SFQ逻辑器件SPL、Delay以及CB构成。如图4的示例，当输入分布时钟信号(distributed_clock)时，在经过SPL1后，会分为两个第一SFQ脉冲，其中一个第一SFQ脉冲会通过CB1直接输出，另一个第一SFQ脉冲通过Delay1延迟之后，生成第二SFQ脉冲，并输入到SPL2，随后，该第二SFQ脉冲分为两个相同的SFQ脉冲，其中一个第二SFQ脉冲经CB2以及CB1直接输出，另一个第二SFQ脉冲经Delay2延迟之后形成第三SFQ脉冲，该第三SFQ脉冲经CB2以及CB1输出。也就是说，在图4包括两个频率控制器的示例中，当在分布时钟(distributed_clock)端输入一个SFQ脉冲，则会在自时钟(self_clock)端得到3个SFQ脉冲。如果自时钟发生器由N个频率控制器串联构成，则能够产生N+1个SFQ脉冲。通过改变频率控制器中的延迟(delay)，就能够改变自时钟的频率。应当注意，在实际应用中，自时钟发生器中频率控制器的级联数量由流水线级数等因素所决定。
图5是根据本发明的一个实施例的分布式缓存的逻辑图。分布式缓存500的功能是将运算装置的运算结果暂存下来，等待系统时钟到来后，将运算结果输出到下一级运算装置。如图5所示，分布式缓存500包括非门501、DFF 502、Delay 504以及多个RDFF(503_0–503_3，在下文中统一称为503)，其中每个RDFF 503对应于一路数据输入线(图4中对应于data_in[0]-data_in[3])。其中，非门501的时钟输入端用于接收系统时钟(system_clk)，非门501的数据输入端用于接收来自下一级的运算装置的流水线冲刷信号(pipeline_flush)，非门501的数据输出端连接到RDFF 503的时钟输入端；DFF 502的时钟输入端用于接收系统时钟，DFF 502的数据输入端用于接收流水线冲刷信号，DFF 502的数据输出端连接到RDFF503的重置端并输出unblock信号，unblock信号用于对运算装置解除阻塞；RDFF503的输入端用于接收输入数据data_in[0]-data_in[3]，RDFF 503的输出端用于将数据输出到下一级的运算装置中；Delay 504的输入端用于接收系统时钟，对系统时钟进行延时以产生分布时钟，并输出到下一级的运算装置中，需要注意的是，在实际应用中，也可以采用其他的方式对系统时钟进行延时并输出分布时钟。
图5所示的分布式缓存是针对流水线冲刷设计的。在本发明的一个实施例中，图5中的流水线冲刷(pipeline_flush)信号与图3中的同级的运算装置的阻塞信号(block)是相同的信号，即在电路设计中，可以将该两个端口连接在一起(如图2中所示的第一流水线冲刷信号和第一阻塞信号连接在一起)，同时进行信号提供，以实现在流水线冲刷时系统会被阻塞一个时钟周期，但本发明不限于此。具体地，流水线冲刷信号到达分布式缓存500后会暂存在DFF 502中，此时由于阻塞信号(block)到来，同级的运算装置会被阻塞一个系统时钟周期，因此下一个系统时钟到来前，不会有新的运算结果输入分布式缓存500。而在阻塞期间，在系统时钟信号到达时，流水线冲刷信号会将原先的运算结果冲刷掉，然后在unblock信号线上输出一个SFQ脉冲，解除系统的阻塞状态，进而完成一次流水线冲刷。
具体来说，在分布式缓存500中，当没有流水线冲刷信号输入时，非门501在接收到时钟输入端输入的系统时钟后，会将数据输出到RDFF 503的时钟输入端；DFF 502的数据输出端没有脉冲输出，因此RDFF 503不会被重置；在有数据输入到RDFF 503的数据输入端时，数据会暂存在RDFF 503中，当系统时钟到来时，数据会从RDFF 503的数据输出端进行输出，此时unblock信号线没有输出，系统时钟经Delay 504延迟后在其输出端将分布时钟输出到下一级的运算装置中。当有流水线冲刷信号输入时，此时非门501由于在数据输入端有输入信号，其数据输出端没有信号输出，RDFF 503的时钟输入端没有信号，同时DFF 502的数据输出端会在系统时钟到来时，将信号输出到RDFF 503的重置(reset)端，将RDFF503中存在的数据清除；同时运算装置的阻塞信号输入，实现运算装置的阻塞，下一个系统时钟到来前，不会有新的运算结果输入到分布式缓存500。然后DFF 502会在unblock信号线上输出一个SFQ脉冲，解除运算装置的阻塞状态。
下面，将结合图2对流水线系统中数据处理以及流水线冲刷情况下的数据传输进行描述。在正常数据处理过程中，第一阻塞信号(block1)、第二阻塞信号(block2)、第一流水线冲刷信号(pipeline_flush1)以及第二流水线冲刷信号(pipeline_flush2)均没有数据输入，运算装置201不会被阻塞，运算装置201接收来自上一级的第一分布时钟(distributed_clk1)和第一数据输入(data_in1)以及外部输入的第一控制信号(control_signal1)，对数据进行处理之后，将数据输出到分布式缓存202；此时第一流水线冲刷信号(pipeline_flush1)没有数据输入，因此输入的数据会存储在分布式缓存202的RDFF中，等系统时钟(system_clock)到来时，分布式缓存202会输出第一数据输出(data_out1)，同时输出第二分布时钟(distributed_clk2)。下一级的运算装置203接收来自上一级的第二分布时钟(distributed_clk2)和第二数据输入(data_in2)以及外部输入的第二控制信号(control_signal2)，对数据进行处理之后，将数据输出到分布式缓存204；此时第二阻塞信号(block2)以及第二流水线冲刷信号(pipeline_flush2)没有数据输入，因此输入的数据会存储在分布式缓存204的RDFF中，等系统时钟(system_clock)到来时，分布式缓存204会输出第二数据输出(data_out2)，同时输出第三分布时钟(distributed_clk3)，用于对下一级的运算装置进行控制。
此时，如果有流水线冲刷信号到来，即由于“分支跳转”或者“例外”发生等的情况，由运算装置203的运算部件产生第一流水线冲刷信号(pipeline_flush1)，此时第一阻塞信号(block1)有数据输入，运算装置201接收到第一阻塞信号(block1)后，会对运算装置201中的NDRO中的数据清除，此时运算装置201被阻塞，不会有数据输出到分布式缓存202中，直到运算装置201接收到解除阻塞信号。同时分布式缓存202接收到第一流水线冲刷信号(pipeline_flush1)，在系统时钟到来时，会对分布式缓存202中RDFF中的数据进行清除，因此分布式缓存202不会有数据输出到运算装置203，同时分布式缓存202会将第一解除阻塞信号(unblock1)输出到运算装置201，将运算装置201的阻塞状态解除，在下一个系统时钟到来后，系统恢复正常的数据处理。
在实际的应用中，可能涉及到多级的流水线处理，由下级的运算装置产生流水线冲刷信号，对其上一级或上几级的运算装置以及分布式缓存控制，进行流水线的冲刷。实际应用中，可以根据系统的具体设计来确定需要流水线冲刷的级数。
根据本发明的一个实施例，运算装置还可以设置使能端口来控制其是否工作，以达到灵活控制以及节省功耗的目的，例如一个CPU往往有很多执行部件，在单发射流水线工作的时候，往往只有一个执行部件工作，其他执行部件不需要工作，这时候就需要一个使能端口来控制该执行部件是否工作，并且需要清除发送到该执行部件的数据。这种带使能端口的运算装置架构图如图6所示。
在图6中，带使能单元的运算装置600包括NDRO 601、自时钟发生器602、缓存(Buffer)604、非门605、DFF 606以及运算部件603。其与图3所示的运算装置类似，区别在于多了由非门605、DFF 606以及缓存604所构成的使能单元，该使能单元基于分布时钟信号以及元件选择信号控制运算部件603的工作。其中缓存604由RDFF构成(下面将参照图7进行详细说明)，非门605的数据输入端用于接收元件选择信号(element_sel)，非门605的时钟输入端用于接收分布时钟，非门605的数据输出端用于将重置信号607(rst)输出到缓存604的重置端。DFF 606的数据输入端用于接收元件选择信号；DFF 606的时钟输入端，用于接收分布时钟信号；以及DFF 606的输出端用于将数据输出到NDRO 601的时钟输入端。
根据本发明的一个实施例，缓存的结构如图7所示，其包括多个RDFF(701_0–701_3，在下文中统一称为701)，其功能是当自时钟(self_clk)输入到RDFF 701的时钟输入端时，RDFF 701中存放的数据会被输出；当重置信号(rst)输入时到RDFF 701的重置端时，RDFF 701中存放的SFQ数据会被清空。结合图6和图7，当元件选择端口有信号输入时，非门605的输出为0，即没有重置信号607(rst)，此时缓存604中的RDFF 701的重置端没有信号输入，当有自时钟信号时，会将输入数据以及控制信号输出到运算部件603，此时该运算装置600被选中，执行运算工作(即运算部件603执行运算)。当元件选择端口没有信号输入时，非门605有信号输出，即有重置信号607(rst)，此时缓存604中的RDFF 701的重置端有信号输入，RDFF 701中的数据被清除，因此不会有数据输出到运算部件603，此时运算装置600是不工作的(即运算部件603不执行运算)。由此可以实现节省功耗的目的。
相比于现有的高速单磁通量子数字电路时序技术，本发明的分布式自时钟方式有如下优点：由于每个运算装置内部均由各自的自时钟来驱动，因此运算装置可以是任何时序，包括同步时序和异步时序，这适合模块的复用，减轻设计的成本；由于每个运算装置内部是由各自的自时钟来驱动，因而，当不需要这个运算装置工作的时候，可以控制自时钟发生器不产生自时钟，从而达到阻塞电路和实现带使能端口的运算装置的目的，带使能端的电路可以在不需要工作的时候停止工作，进而减少系统的动态功耗；每一级流水线的数据均存放在分布式缓存中，因此进行流水线冲刷的代价相比于全流水的方式有所减少，节约流水线冲刷所消耗的布线资源。
最后应该说明的是，以上实施例仅用以解释本发明的技术方案而非限制。尽管上文参照实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围中。

Claims (10)

1.一种基于超导SFQ电路的运算装置，包括：
非破坏性读出单元NDRO，包括用于接收解除阻塞信号的数据输入端，用于接收分布时钟信号的时钟输入端，用于接收阻塞信号的重置端，以及数据输出端；
自时钟发生器，其接收来自所述NDRO数据输出端的信号，并输出自时钟信号；
运算部件，包括数据输出端以及流水线冲刷信号输出端，所述运算部件由所述自时钟信号驱动对输入数据进行处理并进行数据输出；
其中，当所述NDRO接收到所述阻塞信号时，控制所述自时钟发生器不输出自时钟信号，以及当所述NDRO接收到所述解除阻塞信号时，控制所述自时钟发生器输出自时钟信号；
所述运算部件基于其预定指令输出流水线冲刷信号；
其中所述自时钟发生器包括至少一个频率控制器，所述频率控制器包括一个分路器SPL，一个延迟器件Delay以及一个汇合器CB，其中：
所述SPL包括用于接收所述分布时钟信号的数据输入端，第一数据输出端以及第二数据输出端；
所述Delay包括用于接收所述SPL第一数据输出端的信号的数据输入端，以及数据输出端；
所述CB包括用于接收所述SPL第二数据输出端的信号的第一数据输入端，第二数据输入端，以及用于输出所述自时钟信号的数据输出端，其中所述第二数据输入端用于接收所述Delay数据输出端的信号或者接收来自下一个频率控制器的CB的输出信号；
其中所述运算装置还包括使能单元，所述使能单元基于分布时钟信号以及元件选择信号控制所述运算部件的工作，所述使能单元包括：
缓存，包括多个带复位功能的破坏性读出单元RDFF，所述RDFF包括用于接收输入数据以及控制信号的数据输入端，用于接收所述自时钟信号的时钟输入端，用于将数据输出到所述运算部件的数据输出端，以及重置端；
其中，基于所述分布时钟信号以及所述元件选择信号产生重置信号，输入到所述RDFF的重置端，用于控制所述RDFF；
当所述元件选择信号无输入时，产生所述重置信号，当所述元件选择信号有输入时，不产生所述重置信号。
2.根据权利要求1所述的一种基于超导SFQ电路的运算装置，所述使能单元还包括：
非门，包括用于接收所述元件选择信号的数据输入端，用于接收所述分布时钟信号的时钟输入端，以及用于输出所述重置信号的数据输出端；
破坏性读出单元DFF，包括用于接收所述元件选择信号的数据输入端，用于接收所述分布时钟信号的时钟输入端，以及用于将数据输出到所述NDRO的时钟输入端的数据输出端。
3.一种基于超导SFQ电路的微处理器系统，包括：
两个根据权利要求1-2之一所述的运算装置，包括第一运算装置和第二运算装置，以及第一分布式缓存和第二分布式缓存；
所述第一分布式缓存用于接收来自所述第一运算装置的输出数据，以及第一流水线冲刷信号，并在系统时钟的作用下输出第二分布时钟信号，第一数据输出以及第一解除阻塞信号，其中所述第一数据输出以及所述第二分布时钟信号输出到所述第二运算装置，所述第一解除阻塞信号输出到所述第一运算装置；
所述第二分布式缓存用于接收来自所述第二运算装置的输出数据，以及第二流水线冲刷信号，并在系统时钟的作用下输出第三分布时钟信号，第二数据输出以及第二解除阻塞信号，其中所述第二数据输出以及所述第三分布时钟信号输出到下一级的运算装置，所述第二解除阻塞信号输出到所述第二运算装置；
其中，所述第二运算装置基于其预定指令产生所述第一流水线冲刷信号，并将其输入到所述第一分布式缓存的第一流水线冲刷信号的输入端；
当所述第一流水线冲刷信号输入时，所述第一分布式缓存数据被清除，并且同时所述第一运算装置的第一阻塞信号输入，使得所述第一运算装置不输出数据；
所述第二流水线冲刷信号由下级运算装置产生。
4.根据权利要求3所述的一种基于超导SFQ电路的微处理器系统，其中，所述第一分布式缓存的第一流水线冲刷信号的输入端与所述第一运算装置的第一阻塞信号的输入端连接在一起，以及所述第二分布式缓存的第二流水线信号的输入端与所述第二运算装置的第二阻塞信号的输入端连接在一起。
5.根据权利要求3所述的一种基于超导SFQ电路的微处理器系统，其中，分布式缓存基于所述系统时钟和流水线冲刷信号通过逻辑组合电路输出第一控制信号以及第二控制信号，以控制数据的输出，所述分布式缓存包括：
带复位功能的破坏性读出单元RDFF，包括用于接收来自所述运算装置的输出数据的数据输入端，用于接收所述第一控制信号的时钟输入端，用于接收所述第二控制信号的重置端，以及用于将数据输出的数据输出端；
其中，当所述流水线冲刷信号有输入时，输出所述第二控制信号，所述RDFF被清除，当所述流水线冲刷信号没有输入时，输出所述第一控制信号，所述RDFF正常输出；
所述分布式缓存将所接收的系统时钟进行延时并输出分布时钟信号。
6.根据权利要求5所述的一种基于超导SFQ电路的微处理器系统，其中，所述分布式缓存还包括：
非门，其包括用于接收所述流水线冲刷信号的数据输入端，用于接收所述系统时钟的时钟输入端，以及用于输出所述第一控制信号的数据输出端；
破坏性读出单元DFF，其包括用于接收所述流水线冲刷信号的数据输入端，用于接收所述系统时钟的时钟输入端，以及用于输出所述第二控制信号的数据输出端。
7.根据权利要求5所述的一种基于超导SFQ电路的微处理器系统，其中所述分布式缓存还包括延迟器件Delay，其包括用于接收系统时钟信号的数据输入端，以及用于输出所述分布时钟信号的数据输出端，所述Delay用于将系统时钟延时并输出。
8.根据权利要求6所述的一种基于超导SFQ电路的微处理器系统，其中，所述DFF输出解除阻塞信号。
9.根据权利要求3所述的一种基于超导SFQ电路的微处理器系统，其中，所述运算装置还包括使能单元，所述使能单元基于分布时钟信号以及元件选择信号控制运算部件的工作，所述使能单元包括：
缓存，包括多个带复位功能的破坏性读出单元RDFF，所述RDFF包括用于接收输入数据以及控制信号的数据输入端，用于接收自时钟信号的时钟输入端，用于将数据输出到所述运算部件的数据输出端，以及重置端；
其中，所述分布时钟信号以及所述元件选择信号通过逻辑组合电路产生重置信号，所述重置信号输入到所述RDFF的重置端，用于控制所述RDFF的清零；
当所述元件选择信号无输入时，产生所述重置信号，当所述元件选择信号有输入时，不产生所述重置信号。
10.根据权利要求9所述的一种基于超导SFQ电路的微处理器系统，其中，所述使能单元还包括：
非门，包括用于接收所述元件选择信号的数据输入端，用于接收所述分布时钟信号的时钟输入端，以及用于输出所述重置信号的数据输出端；
破坏性读出单元DFF，包括用于接收所述元件选择信号的数据输入端，用于接收所述分布时钟信号的时钟输入端，以及用于将数据输出到非破坏性读出单元NDRO的时钟输入端的数据输出端。
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