TW202131632A - 時鐘電路系統、計算晶片、算力板和資料處理設備 - Google Patents

Abstract

本公開涉及時鐘電路系統、計算晶片、算力板和資料處理設備。時鐘電路系統包括主時鐘電路和本地時鐘電路。主時鐘電路包括級聯的多個時鐘驅動電路，每個時鐘驅動電路包括使時鐘信號延遲的一個或多個延遲元件。本地時鐘電路包括耦接到所述主時鐘電路的第一端口的第一輸入端；耦接到主時鐘電路的第二端口的第二輸入端；以及邏輯閘元件。第一端口和第二端口之間存在主時鐘電路的至少一個延遲元件。本公開能夠使用精簡的時鐘電路系統生成性能良好的脈衝信號。

Description

時鐘電路系統、計算晶片、算力板和資料處理設備

本公開涉及電子電路領域，並且更具體地涉及時鐘電路系統以及應用該時鐘電路系統的計算晶片、算力板和資料處理設備。

採用流水線（pipeline）結構是晶片設計的常用方法。使用流水線結構能夠有效地提升執行資料處理任務的效率/吞吐率。在通用CPU領域，通常是指令執行相關的流水線，因此流水線結構中的各級流水線的處理時間並不完全相同。然而，在依賴於純硬件計算的許多領域（諸如虛擬數位貨幣計算、人工智能（AI）計算等），通常施加嚴格的時序要求。例如，每級流水線的時間都需要精確地控制到一致。因此，在這些領域中，用於為流水線結構提供時鐘信號的時鐘電路系統往往具有特定的結構和功能。

本公開的實施例旨在使用精簡的時鐘電路系統生成性能良好的脈衝信號，該脈衝信號可以被用於執行計算密集型的資料處理任務的流水線結構。

根據本公開的第一方面，提供了一種時鐘電路系統，所述時鐘電路系統包括主時鐘電路以及一個或多個本地時鐘電路。所述主時鐘電路包括級聯的多個時鐘驅動電路，每個時鐘驅動電路包括使時鐘信號延遲的一個或多個延遲元件，所述主時鐘電路被配置為驅動時鐘信號沿所述多個時鐘驅動電路傳播。所述一個或多個本地時鐘電路中的每一個本地時鐘電路與所述主時鐘電路中的相應時鐘驅動電路相關聯，並且包括：第一輸入端，耦接到所述主時鐘電路的第一端口以從所述主時鐘電路汲取第一時鐘信號；第二輸入端，耦接到所述主時鐘電路的第二端口以從所述主時鐘電路汲取第二時鐘信號；和邏輯閘元件，耦接到所述第一輸入端和所述第二輸入端，並且被配置為基於所述第一時鐘信號和所述第二時鐘信號生成脈衝信號。其中，所述第二端口在所述主時鐘電路中位於所述第一端口的下游，並且所述第一端口和所述第二端口之間存在所述主時鐘電路的所述相應時鐘驅動電路中的至少一個延遲元件。

根據本公開的該第一方面，所述本地時鐘電路還包括使第二時鐘信號延遲的一個或多個附加延遲元件，所述一個或多個附加延遲元件被設置在所述邏輯閘元件與所述第二輸入端之間。

根據本公開的該第一方面，所述本地時鐘電路具有以下各種配置中的一種配置：第一配置，其中與所述本地時鐘電路相關聯的所述第一端口和所述第二端口位於所述主時鐘電路的同一級時鐘驅動電路中；第二配置，其中與所述本地時鐘電路相關聯的所述第一端口和所述第二端口位於所述主時鐘電路的相鄰兩級時鐘驅動電路中；或者第三配置，其中與所述本地時鐘電路相關聯的所述第一端口與所述第二端口之間存在所述主時鐘電路的至少一級時鐘驅動電路。

根據本公開的該第一方面，所述一個或多個本地時鐘電路包括第一本地時鐘電路和第二本地時鐘電路，所述一個或多個本地時鐘電路包括第一本地時鐘電路和第二本地時鐘電路，所述第一本地時鐘電路和所述第二本地時鐘電路各自具有所述第一配置、第二配置和第三配置中的不同配置。

根據本公開的該第一方面，所述邏輯閘元件與所述本地時鐘電路的所述第一輸入端和所述第二輸入端之間沒有設置延遲元件。

根據本公開的該第一方面，所述邏輯閘元件選自及閘、反及閘、或閘、反及閘中的一種；並且所述邏輯閘元件的選擇是至少基於以下各項而確定的：所述第一端口與所述第二端口之間的所述至少一個延遲元件的類型和數量；所述邏輯閘元件與所述第二輸入端之間的延遲元件的類型和數量；和/或所需要的脈衝信號的類型。

根據本公開的該第一方面，所述一個或多個延遲元件包括緩衝器和反相器中的至少一者。

根據本公開的該第一方面，所述本地時鐘電路耦接到用於執行資料處理任務的流水線結構中的對應一級流水線電路，以將所述脈衝信號提供給所述對應一級流水線電路。

根據本公開的該第一方面，所述脈衝信號被提供給所述對應一級流水線電路中的一組或多組寄存器，所述本地時鐘電路的輸出端與所述一組或多組寄存器中的每組寄存器之間設置有附加的緩衝器或反相器。

根據本公開的該第一方面，所述寄存器是鎖存器型寄存器，所述鎖存器型寄存器能夠被所述脈衝信號的高電平脈衝或低電平脈衝觸發。

根據本公開的該第一方面，所述資料處理任務包括執行散列算法或執行AI計算。

根據本公開的該第一方面，所述散列算法包括SHA-256算法。

根據本公開的第二方面，公開了一種計算晶片，所述計算晶片包括如本文所述的任一種時鐘電路系統。

根據本公開的第三方面，公開了一種算力板，所述算力板包括如本文所述的計算晶片。

根據本公開的第四方面，公開了一種資料處理設備，所述資料處理設備包括如本文所述的算力板。

根據本公開的各個方面能夠以精簡的時鐘電路系統和較低的功率消耗生成性能良好的脈衝信號。通過以下參照圖式對本公開的示例性實施例的詳細描述，本公開的其它特徵及其優點將會變得清楚。

現在將參照圖式來詳細描述本公開的各種示例性實施例。應注意到：除非另外具體說明，否則在這些實施例中闡述的部件和步驟的相對佈置、數字表達式和數值不限制本公開的範圍。

以下對至少一個示例性實施例的描述實際上僅僅是說明性的，決不作為對本公開及其應用或使用的任何限制。也就是說，本文中的用於實現散列算法的電路和方法是以示例性的方式示出，來說明本公開中的電路或方法的不同實施例，而並非意圖限制。本領域的技術人員將會理解，它們僅僅說明可以用來實施本公開的示例性方式，而不是窮盡的方式。

對於相關領域普通技術人員已知的技術、方法和設備可能不作詳細討論，但在適當情況下，所述技術、方法和設備應當被視為授權說明書的一部分。

在執行諸如虛擬數位貨幣計算、人工智能（AI）計算之類的計算密集型的資料處理任務時，計算硬件常常需要長時間地運行。例如，為了高效率地獲取數位貨幣，諸如數位貨幣挖礦機之類的資料處理設備需要不間斷地執行大量散列（hash）運算。這樣的計算硬件會顯著地消耗功率並帶來相應的成本，例如電力成本。功耗比被定義為計算硬件的每單位算力所消耗的功率，它是衡量計算硬件的重要性能指標之一。當計算硬件包含或被實現為計算晶片時，可以通過减少計算晶片所使用的元件的數量來降低功耗比。有利地，計算晶片的晶片面積也可以被减小。

圖1示出了根據本公開的實施例的系統100的方塊圖。系統100可以包括時鐘電路系統1000、時鐘源2000以及流水線結構3000。時鐘電路系統1000可以與時鐘源2000和流水線結構3000耦接。

在系統100中，時鐘源2000不是分別為流水線結構3000的每一級流水線電路提供單獨的時鐘信號，而是將初始時鐘信號提供給時鐘電路系統1000，並且由時鐘電路系統1000為流水線結構3000的每一級流水線電路提供相應的時鐘信號。為此，時鐘電路系統1000可以被設計為包括多級時鐘驅動電路，每一級時鐘驅動電路可以提供用於相關聯的一級流水線電路的時鐘信號。時鐘電路系統1000的這種多級時鐘驅動電路可以被稱為主時鐘電路，或者又稱為“主時鐘樹”。主時鐘電路可以隨著流水線結構的各級流水線電路的延伸而延伸。

具體地，在圖1的示例中，時鐘電路系統1000的主時鐘電路可以包括串聯的多個時鐘驅動電路1100、1200、1300。由時鐘源2000提供的初始時鐘信號可以被提供給第一級時鐘驅動電路1100。第一級時鐘驅動電路1100的輸出時鐘信號可以被提供給第二級時鐘驅動電路1200。第二級時鐘驅動電路1200的輸出時鐘信號可以被提供給第三級時鐘驅動電路1300。後一級時鐘驅動電路響應於接收到前一級時鐘驅動電路的時鐘信號而生成新的時鐘信號。每一級時鐘驅動電路生成的時鐘信號可以被提供給相關聯的一級流水線電路。以這種方式，主時鐘電路使得源自同一初始時鐘信號的時鐘信號能夠沿著各級時鐘驅動電路傳播數十或上百級，從而為包含數十級甚至上百級流水線電路的流水線結構的每一級流水線電路提供相應的時鐘信號。如圖1所示，時鐘驅動電路1100、1200、1300可以分別為流水線結構3000中的流水線電路3100、3200、3300提供相應的時鐘信號。

為了實現驅動和傳播時鐘信號的功能，主時鐘電路的每一級時鐘驅動電路可以被配置為包括串聯的一個或多個電路元件。在每一級時鐘驅動電路內，時鐘信號可以依次傳播通過這些電路元件。如圖1所示，時鐘驅動電路1100可以包括依次串聯的電路元件1110、1120、1130，時鐘驅動電路1200可以包括依次串聯的電路元件1210、1220、1230，並且時鐘驅動電路1300可以包括依次串聯的電路元件1310、1320、1330。這些電路元件可以是有源元件。有源元件可以對輸入信號的功率進行補償，從而可以維持傳播通過時鐘驅動電路的時鐘信號的幅度。

用於時鐘驅動電路的典型的有源元件可以包括反相器和緩衝器。本領域技術人員知曉，反相器的輸出信號相對於該反相器的輸入信號具有相反的電平相位。即，響應於處於高電平的輸入信號，反相器的輸出信號將處於低電平；而響應於處於低電平的輸入信號，反相器的輸出信號將處於高電平。與反相器不同，緩衝器的輸出信號相對於該緩衝器的輸入信號具有相同的電平相位。根據需要，時鐘驅動電路1100中的電路元件1110、1120、1130可以全都是反相器、全都是緩衝器、或者是反相器與緩衝器的任意組合。優選地，時鐘驅動電路1200和時鐘驅動電路1300應當具有與時鐘驅動電路1100相同的配置，這可以保持各級時鐘驅動電路的一致性，從而有助於確保由各級時鐘驅動電路提供的時鐘信號的精確時序。

注意到，實際的電路元件（例如，反相器和緩衝器）的輸入-輸出響應不會是理想的。例如，每個電路元件的響應（輸出信號）相對於激勵（輸入信號）將會存在一定的延遲。因此，時鐘驅動電路中的電路元件1110、1120、1130、1210、1220、1230、1310、1320、1330中每一個電路元件都會使通過該電路元件的時鐘信號延遲。這些電路元件也可以被稱為延遲元件。電路元件的延遲特性可以被用於生成特定信號，這將在後文進一步描述。

在許多場景中，由主時鐘電路的時鐘驅動電路直接輸出的時鐘信號並不能被直接地用於流水線電路。例如，沿著主時鐘電路傳播的時鐘信號通常是方波信號（例如，佔空比為50%的方波），而流水線電路可能採用鎖存器型（Latch）寄存器。鎖存器型寄存器需要由脈衝信號來觸發。脈衝信號是在每個時鐘週期內僅具有短時高電平狀態（或短時低電平狀態）的信號。由主時鐘電路輸出的方波信號不適於被直接地用於觸發流水線電路中的鎖存型寄存器。在這種情況下，主時鐘電路的每一級時鐘驅動電路輸出的時鐘信號在被提供給流水線電路之前需要被預處理。

為了對主時鐘電路的時鐘驅動電路輸出的時鐘信號進行預處理，時鐘電路系統1000還可以包括本地時鐘電路4100、4200、4300。每個本地時鐘電路可以與相應的時鐘驅動電路相關聯，並且與相應的流水線電路相關聯。與主時鐘電路中的時鐘驅動電路彼此串聯不同，每個本地時鐘電路可以分別耦接在相應的時鐘驅動電路與相應的流水線電路之間。例如，本地時鐘電路4100可以耦接在時鐘驅動電路1100與流水線電路3100之間，本地時鐘電路4200可以耦接在時鐘驅動電路1200與流水線電路3200之間，本地時鐘電路4300可以耦接在時鐘驅動電路1300與流水線電路3300之間。本地時鐘電路可以從相應的時鐘驅動電路汲取時鐘信號、對該時鐘信號進行預處理以生成適當的信號（例如，脈衝信號）、並將所生成的適當信號提供給相應的流水線電路。下面結合圖2詳細地描述了本地時鐘電路的配置的具體示例，並且結合圖4A-4D以及圖5進一步描述了關於本地時鐘電路的配置的改進實施例。

應當注意的是，圖1所示的系統100的結構僅僅是示例性的。例如，儘管圖1中的流水線結構3000包括3級流水線電路，但是根據本公開的實施例的流水線結構可以包括更多或更少的流水線電路，例如2級、10級、50級或者大於100級時鐘驅動電路。相應地，根據本公開的實施例的主時鐘電路不限於包括3個時鐘驅動電路，而是可以包括更多或更少的時鐘驅動電路，例如2個、10個、50個或者大於100個時鐘驅動電路。圖1中以帶有省略號的框表示接收時鐘驅動電路1300的輸出時鐘信號的附加模組1400，該附加模組1400可以表示未具體示出的多個時鐘驅動電路或者可以表示尾端負載元件。如果附加模組1400表示未具體示出的多個時鐘驅動電路，則該多個時鐘驅動電路中的每一個時鐘驅動電路也將包括多個串聯的電路元件，並且也可以具有相關聯的本地時鐘電路。

此外，圖1中的時鐘電路系統1000的邊框以虛線示出，意味著圖1所示的邊界僅僅是示例性的。例如，在一種替代實施例中，時鐘源2000可以是時鐘電路系統1000的一部分。在另一種替代實施例中，本地時鐘電路4100、4200、4300可以位於對應一級流水線電路內部，然而從功能的角度，這樣的本地時鐘電路仍然可以被視為時鐘電路系統1000的一部分。

圖2示出了時鐘電路系統1000的一種示例性配置。與圖1相比，圖2放大了本地時鐘電路4200的尺寸以具體示出本地時鐘電路4200的配置。如圖2所示，本地時鐘電路4200可以包括一個或多個延遲元件4221、4222、4223以及邏輯閘元件4230。延遲元件4221、4222、4223中的每一個可以是反相器或緩衝器。本地時鐘電路4200的輸入端4211可以耦接到主時鐘電路中與本地時鐘電路4200相關聯的時鐘驅動電路1200，從而接收時鐘驅動電路1200輸出的時鐘信號。邏輯閘元件4230可以是具有兩個輸入端的邏輯閘元件。輸入端4211與邏輯閘元件4230的兩個輸入端之間可以存在第一信號路徑和第二信號路徑。延遲元件4221、4222、4223可以被設置在第二信號路徑上。由輸入端4211接收的時鐘信號可以經由第一信號路徑作為第一路時鐘信號被直接輸入到邏輯閘元件4230的一個輸入端，並且可以經由第二信號路徑上的延遲元件4221、4222、4223作為第二路時鐘信號被輸入給邏輯閘元件4230的另一個輸入端。由於延遲元件4221、4222、4223的存在，第二路時鐘信號相對於第一路時鐘信號將會存在一定的延遲。該延遲的量與延遲元件4221、4222、4223相關聯。邏輯閘元件4230可以對彼此之間存在延遲的第一路時鐘信號和第二路時鐘信號進行邏輯運算，從而生成脈衝信號。所生成的脈衝信號可以被提供給對應的流水線電路（例如，圖1的流水線電路3200）。

圖3示出了基於彼此之間存在延遲的第一路時鐘信號CLK1和第二路時鐘信號CLK2生成脈衝信號PLS的示例。如圖3所示，第一路時鐘信號CLK1和第二路時鐘信號CLK2二者可以是方波信號。儘管第一路時鐘信號CLK1和第二路時鐘信號CLK2都是來自輸入端4211，但是由於延遲元件4221、4222、4223的存在，第二路時鐘信號CLK2與第一路時鐘信號CLK1可以是反相的，並且第二路時鐘信號CLK2相對於第一路時鐘信號CLK1的延遲為d。可以將CLK1和CLK2兩個信號輸入到邏輯閘元件4230。邏輯閘元件4230可以是及閘（AND2）。該及閘對CLK1和CLK2執行邏輯“及”運算從而得到信號PLS，即，PLS = AND2（CLK1, CLK2）。所得到的PLS是高電平脈衝信號，其脈衝寬度為d。高電平脈衝信號是指具有短時高電平狀態的信號。

第一路時鐘信號CLK1和第二路時鐘信號CLK2二者之間的相位差異以及延遲與第二信號路徑上的延遲元件的類型和數量相關聯。如果第二信號路徑上設置有奇數個反相器，則所得到的第二路時鐘信號CLK2將具有與第一路時鐘信號CLK1相反的相位。此外，第二路時鐘信號CLK2相對於第一路時鐘信號CLK1的延遲取決於第二信號路徑上設置的全部延遲元件的延遲之和。應該理解的是，儘管圖2示出本地時鐘電路4200包括3個延遲元件，但是也可以使用更多或更少的延遲元件。所獲得的脈衝信號的脈衝寬度與兩路輸入信號之間的延遲相關聯，並且因此也與第二信號路徑上設置的全部延遲元件的延遲之和相關聯。

應當注意，儘管圖3得到的PLS是高電平脈衝信號，但是也可以使用不同的邏輯閘元件（NAND2）來獲得低電平脈衝信號。高電平脈衝信號可以被提供給能夠被高電平脈衝觸發的鎖存型寄存器，而低電平脈衝信號可以被提供給能夠被低電平脈衝觸發的鎖存型寄存器。

還應當注意，儘管圖3示出了第一路時鐘信號CLK1和第二路時鐘信號CLK2反相的情況，在其他實施例中，第一路時鐘信號CLK1和第二路時鐘信號CLK2也可能是同相的。可以相應地選擇邏輯閘元件的類型，例如或閘（OR2）或者反或閘（NOR2）。

另外，儘管圖3示出的延遲和脈衝寬度相對於時鐘信號的週期寬度而言是顯著的，但這僅僅是為了清楚的目的。在實際電路中，由延遲元件造成的延遲以及所生成的脈衝信號的脈衝寬度相對於時鐘信號的週期可能更小。例如，每個延遲元件造成的延遲可能在數十皮秒量級，而時鐘信號的一個時鐘週期可能在幾納秒量級。

儘管圖2示出的本地時鐘電路4200能夠生成流水線電路所需的脈衝信號，但是這種本地時鐘電路仍然具有改進的空間。本地時鐘電路4200要求在該本地時鐘電路本身中設置必要的延遲元件。這些延遲元件將佔用晶片面積並增加晶片的功率消耗。對於包含數十級或上百級的流水線電路（相應地包含數十個或上百個本地時鐘電路）的情況，所使用的延遲元件的數量是不可忽視的。並且，當可用的晶片面積受限或者總功率受限時，可能不能在本地時鐘電路中設置足夠多的延遲元件。在這種情況下，第二路時鐘信號CLK2相對於第一路時鐘信號CLK1的延遲d可能太小，這會導致所産生的脈衝信號的脈衝寬度太窄。觸發寄存器要求最小的脈衝寬度，並且寬的脈衝寬度有助於可靠地觸發寄存器。本地時鐘電路所産生的脈衝信號的脈衝寬度如果太窄，則可能無法有效地觸發流水線電路中的寄存器，這可能會導致流水線電路無法正確地執行資料處理任務。

圖4A示出了根據本公開的實施例的改進的時鐘電路系統1000A的示例性配置。與前面描述的時鐘電路系統1000類似，時鐘電路系統1000A可以包括主時鐘電路以及一個或多個本地時鐘電路4100、4200、4300。主時鐘電路可以包括級聯的多個時鐘驅動電路1100、1200、1300。主時鐘電路被配置為驅動時鐘信號沿多個時鐘驅動電路1100、1200、1300傳播。每個時鐘驅動電路可以各自包括一個或多個電路元件1110、1120、1130、1210、1220、1230、1310、1320、1330，這些電路元件可以驅動時鐘信號的傳播，並且另一方面也造成時鐘信號的延遲。本地時鐘電路4100、4200、4300中的每一個本地時鐘電路分別與主時鐘電路中的相應時鐘驅動電路相關聯。時鐘電路系統1000A的本地時鐘電路4100、4200、4300可以具有與圖2的示例不同的配置。下面以本地時鐘電路4200為例進行描述。

根據本公開的實施例，本地時鐘電路4200可以具有從主時鐘電路汲取時鐘信號的兩個不同的輸入端4212和4213。輸入端4212和輸入端4213可以分別耦接到主時鐘電路中的第一端口和第二端口。第二端口在主時鐘電路中可以位於第一端口的下游，並且第一端口和第二端口之間存在主時鐘電路的時鐘驅動電路中的能夠造成時鐘信號延遲的至少一個電路元件。在這種配置下，本地時鐘電路4200的輸入端4213從第二端口汲取的第二時鐘信號相對於輸入端4212從第一端口汲取的第一時鐘信號將具有延遲。這種延遲是由主時鐘電路中的時鐘驅動電路中的一個或多個電路元件造成的，而不依賴於本地時鐘電路4200中的延遲元件。

如圖4A所示，本地時鐘電路4200的輸入端4212可以耦接到時鐘驅動電路1200中的第二個電路元件1220的輸出端（第一端口）以汲取第一時鐘信號，而本地時鐘電路4200的輸入端4213可以耦接到時鐘驅動電路1200中的第三個電路元件1230的輸出端（第二端口）以汲取第二時鐘信號。第一端口和第二端口之間存在電路元件1230。由於電路元件1230本身是延遲元件（反相器或緩衝器），所以電路元件1230的輸出端所輸出的時鐘信號（即，輸入端4213所汲取的第二時鐘信號）相對於電路元件1220輸出端輸出的時鐘信號（即，輸入端4212所汲取的第一時鐘信號）將具有一定的延遲。

根據本公開的實施例，本地時鐘電路4200可以具有邏輯閘元件4230。邏輯閘元件4230可以對輸入的各個信號執行邏輯運算。由輸入端4212和4213汲取的第一時鐘信號和第二時鐘信號可以被提供給邏輯閘元件4230。邏輯閘元件4230的一個輸入端可以與輸入端4212通過第一信號路徑連接，從而接收第一時鐘信號。邏輯閘元件4230的另一個輸入端可以與輸入端4213通過第二信號路徑連接，從而接收第二時鐘信號。邏輯閘元件4230可以被配置為對輸入的兩個時鐘信號執行邏輯運算，從而生成脈衝信號，如關於圖3所討論的那樣。在第二信號路徑上可以設置一個或多個延遲元件4221、4222、4223，從而對第二信號路徑上的第二時鐘信號進行進一步的延遲。通過這種方式，邏輯閘元件4230的兩個輸入端所接收的兩個時鐘信號之間的延遲不僅包括由本地時鐘電路4200中的延遲元件4221、4222、4223造成的延遲，還附加地包括由時鐘驅動電路1200中的電路元件1230造成的延遲。這在沒有增加延遲元件的情況下增加了邏輯閘元件4230的兩個輸入端所接收的兩個時鐘信號之間的延遲。相應地，由邏輯閘元件4230生成的脈衝信號的脈衝寬度被增加，從而能夠為流水線電路提供更好的脈衝信號。

根據本公開的實施例，本地時鐘電路4200的兩個輸入端4212和4213可以連接到主時鐘電路的時鐘驅動電路上的任意兩個其他的第一端口和第二端口，只要該第一端口和第二端口之間存在時鐘驅動電路中的能夠使時鐘信號延遲的至少一個電路元件。第一端口和第二端口可以具有多種配置。

作為一種示例性配置，分別與本地時鐘電路4200的兩個輸入端4212和4213耦接的第一端口和第二端口可以位於主時鐘電路的同一級時鐘驅動電路中。圖4A示出的是這種示例性配置的一個實施例。作為替代的實施例，本地時鐘電路4200的輸入端4212可以不是連接到電路元件1220的輸出端，而是連接到電路元件1210的輸出端。在這種情況下，邏輯閘元件4230的兩個輸入端所接收的兩個時鐘信號之間的延遲還將進一步包含由電路元件1220造成的延遲，從而進一步增加所生成的脈衝信號的脈衝寬度。

作為另一種示例性配置，分別與本地時鐘電路4200的兩個輸入端4212和4213耦接的第一端口和第二端口可以位於主時鐘電路的相鄰兩級時鐘驅動電路中。圖4B示出了改進的時鐘電路系統1000B的示例性配置。如圖4B所示，本地時鐘電路4200的輸入端4212可以連接到時鐘驅動電路1200的電路元件1220的輸出端（第一端口），而本地時鐘電路4200的輸入端4213可以連接到相鄰的時鐘驅動電路1300的電路元件1310的輸出端（第二端口）。

作為還有的一種示例性配置，分別與本地時鐘電路4200的兩個輸入端4212和4213耦接的第一端口和第二端口之間可以存在主時鐘電路的至少一級時鐘驅動電路。圖4C示出了改進的時鐘電路系統1000C的示例性配置。如圖4C所示，本地時鐘電路4200的輸入端4212可以連接到時鐘驅動電路1100的輸出端（第一端口），而本地時鐘電路4200的輸入端4213可以連接到時鐘驅動電路1300的電路元件1310的輸出端（第二端口）。第一端口和第二端口之間存在整個一級時鐘驅動電路1200。這種情況可以是有利的，因為它可以利用時鐘驅動電路的現有輸出端口而不需要從時鐘驅動電路內部引出時鐘信號，並且不會影響每一級時鐘驅動電路內部的負載。

根據本公開的實施例，可以基於所需的脈衝信號的性質來確定第一端口和第二端口的位置。脈衝信號的性質可以包括脈衝寬度和信號類型，等等。例如，可以基於脈衝信號的所需的脈衝寬度來確定第一端口和第二端口之間應當存在的時鐘驅動電路的電路元件的數量。當所需的脈衝寬度較寬時，可以使第一端口和第二端口相隔較遠，從而在兩個端口之間存在較多的可以造成延遲的電路元件。當需要的脈衝信號的類型是高電平脈衝信號時，可以選擇第一端口和第二端口的位置，使得第一端口和第二端口之間的反相器的數量與本地時鐘電路的第二信號路徑上的反相器（如果有的話）的數量之和為奇數，從而使得輸入到邏輯閘元件的兩路時鐘信號是反相的（例如，圖3所示的情況）。

在圖4A-4C中，延遲元件4221、4222、4223被用虛線框繪出，這意味著可以它們當中的一個或多個不是必要的。由於已經引入了主時鐘電路中的一個或多個電路元件的延遲，所以本地時鐘電路4200內部的一個或多個延遲元件4221、4222、4223當中的一個或多個可以被移除。例如，在圖4A中，可以由元件1230、4221、4222來提供原本由元件4221、4222、4223提供的延遲，從而可以移除元件4223而依然滿足輸入給邏輯閘元件4230的兩路時鐘信號之間的延遲要求。作為另一個示例，可以由元件1220、1230、4221來提供原本由元件4221、4222、4223提供的延遲，從而移除元件4222和4223。在一些示例性配置中，本地時鐘電路4200內部的延遲元件可以被全部移除，如下面關於圖4D所討論的。

圖4D示出了根據本公開的實施例的改進的時鐘電路系統1000D的示例性配置。在圖4D中，本地時鐘電路4200的輸入端4212可以耦接到時鐘驅動電路1200的輸入端（第一端口）以汲取第一時鐘信號，而本地時鐘電路4200的輸入端4213可以耦接到時鐘驅動電路1200中的第三個電路元件1230的輸出端（第二端口）以汲取第二時鐘信號。並且，本地時鐘電路4200的邏輯閘元件4230與本地時鐘電路4200的輸入端4212和4213之間都沒有設置延遲元件。在該示例中，邏輯閘元件4230的兩個輸入端所接收的兩個時鐘信號之間的延遲可以完全由主時鐘電路的時鐘驅動電路1200中的元件1210、1220、1230提供，而無需在本地時鐘電路4200中設置延遲元件（例如4221、4222、4223）。如果第一端口與第二端口之間的電路元件的總延遲量可以提供足夠脈寬的脈衝信號，則可以優選地採取圖4D所示的配置，其能夠消除本地時鐘電路中的延遲元件，從而最小化本地時鐘電路的佔用面積和功率。

與圖2的示例相比，時鐘電路系統1000A-1000D的優點至少存在於兩個方面。一方面，在不改變本地時鐘電路中的延遲元件的布置的情況下，可以提供更大的延遲，從而獲得具有更寬脈衝寬度的脈衝信號。另一方面，在所需的延遲不變的情況下，允許减少本地時鐘電路中的延遲元件的數量或者將它們完全移除，這將顯著减小功率消耗、元件成本以及晶片面積。

圖5示出了根據本公開的實施例的改進的時鐘電路系統1000E的示意圖。圖5的配置與圖4D類似，不同之處在於邏輯閘元件4230的輸出不是直接提供給流水線電路，而是可以先提供給附加的電路元件4241和4242。電路元件4241和4242可以是反相器或緩衝器。如前面所描述的，電路元件4241和4242作為有源元件可以實現驅動信號的功能，從而維持輸出的信號的幅度。電路元件4241和4242可以將各自的輸出信號提供給對應的一組元件（例如，寄存器）。在流水線電路中存在大量寄存器的情況下，圖5的配置是有利的。這是因為由單個邏輯閘元件4230提供的輸出信號可能不足以驅動大量寄存器，因此有必要利用有源電路元件4241和4242來將單個邏輯閘元件4230提供的輸出信號轉化為多個輸出信號。

應當注意的是，儘管圖5示出了本地時鐘電路4200的2個電路元件4241和4242，但是本地時鐘電路4200可以包括更多這樣的電路元件而不受限制。並且，本地時鐘電路4100和4300也可以各自具有類似的電路元件（未示出）。進一步地，圖4A-4D中的每一個時鐘電路系統的一個或多個本地時鐘電路也可以具有類似的電路元件。

在圖4A-4D以及圖5中都以本地時鐘電路4200為例進行了討論，並且本地時鐘電路4100和4300採用了與本地時鐘電路4200相同的配置而省略了對本地時鐘電路4100和4300的具體描述。然而，應當理解，本地時鐘電路4100、4200、4300中的每個本地時鐘電路可以採用上述各種示例性配置中的任何一種而不受限制。例如，本地時鐘電路4100可以採用關於圖4A所描述的配置，而本地時鐘電路4200可以採用關於圖4B所描述的配置，並且本地時鐘電路4300可以採用關於圖4C所描述的配置。其他的混合型配置也是可能的。

根據本公開的實施例，每個本地時鐘電路所使用的邏輯閘元件可以是選自及閘、反及閘、或閘、反或閘中的一種。本領域技術人員知曉，可以使用各種器件和技術來實現邏輯閘元件而不受限制。

根據本公開的實施例，可以基於多個因素而確定所選擇的邏輯閘元件的類型，包括但不限於：與本地時鐘電路的兩個輸入端連接的第一端口與第二端口之間的電路元件的類型（反相器還是緩衝器）、數量及其延遲量；邏輯閘元件的第二信號路徑上的延遲元件的類型（反相器還是緩衝器）、數量及其延遲量；所需要的脈衝信號的類型（高電平脈衝觸發還是低電平脈衝觸發），等等。例如，如果第一端口與第二端口之間的反相器與第二信號路徑上的反相器的數量之和為奇數，則可以選擇及閘或者反及閘。如果該數量之和為偶數，則可以選擇或閘或者反或閘。一種邏輯閘元件可以由幾個邏輯閘元件的組合而實現。例如，及閘和反及閘之間可以相差一個反相器，或閘與反或閘之間也可以相差一個反相器。

根據本公開的實施例的各種時鐘電路系統1000可以與流水線結構3000結合使用。在時鐘電路系統1000提供的各個時鐘信號的驅動下，流水線結構3000的各級流水線電路可以執行各種資料處理任務。這裡的資料處理任務包括但不限於資料存儲、資料運算等等。

根據本公開的實施例，由流水線結構3000執行的資料處理任務可以包括各種計算密集型的任務。計算密集型的任務需要計算硬件長時間地運行，並且需要在計算晶片上實現大量的流水線電路以執行並行計算，因此對於時鐘信號的性能、功率消耗和晶片面積都是敏感的。能夠有利地利用本公開資料處理任務包括但不限於執行散列算法計算或執行人工智能（AI）計算。

散列算法是一種將可變長度的資料作為輸入並産生固定長度的散列值作為輸出的算法。在散列算法中，任意長度的輸入資料被填充，以使得填充後的資料長度為某固定長度（例如512位）的整數倍，即，使得填充後的資料可以劃分為多個具有上述固定長度的資料塊。填充位的內容包括原始資料的位長度信息。接著散列算法會對各個固定長度的資料塊分別進行運算處理，例如包括資料擴展和\或壓縮等操作的多輪運算。當所有資料塊都被使用以後，得到最終的固定長度的散列值。

由流水線結構3000執行的散列算法可以是SHA-256算法。自1993年以來，美國標準與技術研究所先後設計並發布了多個版本的安全散列算法SHA（Secure Hash Algorithm），SHA-256正是其中一種散列長度為256位的安全散列算法。SHA-256算法是在與虛擬加密數位貨幣（例如，比特幣）相關聯的計算中通常採用的散列算法之一。例如，比特幣是基於SHA-256算法的工作量證明POW（proof of work）。使用資料處理設備（諸如，礦機）來進行比特幣挖礦的核心是根據該資料處理設備計算SHA-256的運算能力來獲得比特幣獎勵。

對於包括多輪運算的散列算法（例如SHA-256算法）而言，可以使用具有多個運算級的流水線結構來實現高速運算。例如，在執行SHA-256算法時，由於對於每個512位的資料塊要進行64輪重複運算，因此可以採用64級的流水線結構來並行運算64組資料。

圖6示出了可用於實現SHA-256算法的流水線結構6000的示意圖。流水線結構6000可以是前面描述的流水線結構3000的具體用例。為了實現SHA-256算法，流水線結構6000可以是32級、64級或128級流水線。如圖6所示，以虛線劃分了流水線結構6000中的第t運算級、第t+1運算級和第t+2運算級。每個運算級可以通過對應的一級流水線電路來實現。每一運算級也可以包括運算邏輯。每一運算級還可以包括用於存儲中間值的多個寄存器A到H和分別用於存儲擴展資料的多個寄存器R0至R15。這些寄存器中的一個或多個可以是鎖存型寄存器。在執行SHA-256算法的過程中，流水線結構6000中的每個流水線電路中的鎖存型寄存器可以基於由前面描述的時鐘電路系統提供的相應的脈衝信號而觸發，從而更新存儲在其中的資料。取決於鎖存型寄存器的類型，由時鐘電路系統提供的脈衝信號可以是高電平脈衝信號或低電平脈衝信號。優選地，為了能夠觸發每一運算級中的多個寄存器，可以將這些寄存器分為一個或多個組，其中的每一組可以由圖5所示的多個電路元件（即，電路元件4241和4242）中的相應一個電路元件的輸出信號觸發。

根據本公開的實施例的時鐘電路系統可以被包括在各種設備中，這些設備包括但不限於計算晶片、算力板、資料處理設備（諸如數位貨幣挖礦機）等。由於採用了根據本公開的實施例的時鐘電路系統，所以這些設備能夠以低廉的成本和簡單的電路結構獲得具有穩定佔空比的多個時鐘信號，從而保證了這些設備在執行具體計算任務時的性能。

圖7示出了根據本公開的實施例的計算晶片7000的示意性方塊圖。計算晶片7000可以包括時鐘電路系統7100、時鐘源7200和流水線結構7300。時鐘電路系統7100可以是前面描述的時鐘電路系統（例如1000、1000A、1000B、1000C、1000D、1000E中的任一個）的具體實施例。時鐘源7200可以是前面描述的時鐘源2000的具體實施例。流水線結構7300可以是前面描述的流水線結構3000或6000的具體實施例。時鐘電路系統7100可以與時鐘源7200和流水線結構7300耦接。時鐘電路系統7100可以從時鐘源7200接收初始時鐘信號並相應地生成多個時鐘信號。該多個時鐘信號可以被提供給流水線結構7300以執行特定計算任務。該特定計算任務例如可以是執行SHA-256算法。相應地，計算晶片7000可以被配置為比特幣晶片。在圖7中，時鐘源7200以虛線框示出，表示該時鐘源7200也可以位於計算晶片7000的外部。

圖8示出了根據本公開的實施例的算力板8000的示意性方塊圖。算力板8000可以包括一個或多個計算晶片8100。計算晶片8100可以是計算晶片7000的具體實施例。多個計算晶片8100可以並行地執行計算任務。

圖9示出了根據本公開的實施例的數位貨幣挖礦機9000的示意性方塊圖。數位貨幣挖礦機9000是根據本公開的實施例的資料處理設備的示例。數位貨幣挖礦機9000可以被配置為執行SHA-256算法從而獲得工作量證明POW（proof of work），並進一步基於該工作量證明而獲得數位貨幣。該數位貨幣可以是比特幣。數位貨幣挖礦機9000可以包括一個或多個算力板9100。算力板9100可以是算力板8000的具體實施例。多個算力板9100可以並行地執行計算任務，例如執行SHA-256算法。

在這裡示出和討論的所有示例中，任何具體值應被解釋為僅僅是示例性的，而不是作為限制。因此，示例性實施例的其它示例可以具有不同的值。

在說明書及權利要求中的詞語“前”、“後”、“頂”、“底”、“之上”、“之下”等，如果存在的話，用於描述性的目的而並不一定用於描述不變的相對位置。應當理解，這樣使用的詞語在適當的情況下是可互換的，使得在此所描述的本公開的實施例，例如，能夠在與在此所示出的或另外描述的那些取向不同的其他取向上操作。

如在此所使用的，詞語“示例性的”意指“用作示例、實例或說明”，而不是作為將被精確複製的“模型”。在此示例性描述的任意實現方式並不一定要被解釋為比其它實現方式優選的或有利的。而且，本公開不受在上述技術領域、背景技術、發明內容或具體實施方式中所給出的任何所表述的或所暗示的理論所限定。

如在此所使用的，詞語“基本上”意指包含由設計或製造的缺陷、器件或元件的容差、環境影響和/或其它因素所致的任意微小的變化。詞語“基本上”還允許由寄生效應、噪音以及可能存在於實際的實現方式中的其它實際考慮因素所致的與完美的或理想的情形之間的差異。

上述描述可以指示被“連接”或“耦合”在一起的元件或節點或特徵。如在此所使用的，除非另外明確說明，“連接”意指一個元件/節點/特徵與另一種元件/節點/特徵在電學上、機械上、邏輯上或以其它方式直接地連接（或者直接通信）。類似地，除非另外明確說明，“耦合”意指一個元件/節點/特徵可以與另一元件/節點/特徵以直接的或間接的方式在機械上、電學上、邏輯上或以其它方式連結以允許相互作用，即使這兩個特徵可能並沒有直接連接也是如此。也就是說，“耦合”意圖包含元件或其它特徵的直接連結和間接連結，包括利用一個或多個中間元件的連接。

還應理解，“包括/包含”一詞在本文中使用時，說明存在所指出的特徵、整體、步驟、操作、單元和/或組件，但是並不排除存在或增加一個或多個其它特徵、整體、步驟、操作、單元和/或組件以及/或者它們的組合。

本領域技術人員應當意識到，在上述操作之間的邊界僅僅是說明性的。多個操作可以結合成單個操作，單個操作可以分布於附加的操作中，並且操作可以在時間上至少部分重疊地執行。而且，另選的實施例可以包括特定操作的多個實例，並且在其他各種實施例中可以改變操作順序。但是，其它的修改、變化和替換同樣是可能的。因此，本說明書和圖式應當被看作是說明性的，而非限制性的。

雖然已經通過示例對本公開的一些特定實施例進行了詳細說明，但是本領域的技術人員應該理解，以上示例僅是為了進行說明，而不是為了限制本公開的範圍。在此公開的各實施例可以任意組合，而不脫離本公開的精神和範圍。本領域的技術人員還應理解，可以對實施例進行多種修改而不脫離本公開的範圍和精神。本公開的範圍由所附權利要求來限定。

100:系統 1000,1000A,1000B,1000C,1000D,1000E:時鐘電路系統 1100,1200,1300:時鐘驅動電路 1110,1120,1130,1210,1220,1230,1310,1320,1330:電路元件 1400:附加模組 2000:時鐘源 3000:流水線結構 3100,3200,3300:流水線電路 4100,4200,4300:本地時鐘電路 4211,4212,4213:輸入端 4221,4222,4223:延遲元件 4230:邏輯閘元件 4241,4242:電路元件 6000:流水線結構 7000:計算晶片 7100:時鐘電路系統 7200:時鐘源 7300:流水線結構 8000:算力板 8100:計算晶片 9000:數位貨幣挖礦機 9100:算力板 CLK1:第一路時鐘信號 CLK1:第二路時鐘信號 CLK1:第三路時鐘信號

構成說明書的一部分的圖式描述了本公開的實施例，並且連同說明書一起用於解釋本公開的原理。

參照圖式，根據下面的詳細描述，可以更加清楚地理解本公開，其中：

圖1示出了根據本公開的實施例的系統的方塊圖；

圖2示出了時鐘電路系統的示例性配置；

圖3示出了基於彼此之間存在延遲的第一路時鐘信號和第二路時鐘信號生成脈衝信號的示例；

圖4A-4D示出了改進的時鐘電路系統的示例性配置；

圖5示出了進一步改進的時鐘電路系統的示例性配置；

圖6示出了可用於實現SHA-256算法的流水線結構的示意圖；

圖7示出了根據本公開的實施例的計算晶片的示意性方塊圖；

圖8示出了根據本公開的實施例的算力板的示意性方塊圖；並且

圖9示出了根據本公開的實施例的數位貨幣挖礦機的示意性方塊圖。

注意，在以下說明的實施方式中，有時在不同的圖式之間共同使用同一圖式標記來表示相同部分或具有相同功能的部分，而省略其重複說明。在本說明書中，使用相似的標號和字母表示類似項，因此，一旦某一項在一個圖式中被定義，則在隨後的圖式中不需要對其進行進一步討論。

為了便於理解，在圖式等中所示的各結構的位置、尺寸及範圍等有時不表示實際的位置、尺寸及範圍等。因此，所公開的內容並不限於圖式等所公開的位置、尺寸及範圍等。此外，圖式不必按比例繪製，一些特徵可能被放大以示出具體組件的細節。

100:系統

1000:時鐘電路系統

1100,1200,1300:時鐘驅動電路

1110,1120,1130,1210,1220,1230,1310,1320,1330:電路元件

1400:附加模組

2000:時鐘源

3000:流水線結構

3100,3200,3300:流水線電路

4100,4200,4300:本地時鐘電路

Claims (15)

1. 一種時鐘電路系統，其中，所述時鐘電路系統包括： 主時鐘電路，所述主時鐘電路包括級聯的多個時鐘驅動電路，每個時鐘驅動電路包括使時鐘信號延遲的一個或多個延遲元件，所述主時鐘電路被配置為驅動時鐘信號沿所述多個時鐘驅動電路傳播；以及 一個或多個本地時鐘電路，所述一個或多個本地時鐘電路中的每一個本地時鐘電路與所述主時鐘電路中的相應時鐘驅動電路相關聯，並且包括： 第一輸入端，耦接到所述主時鐘電路的第一端口以從所述主時鐘電路汲取第一時鐘信號； 第二輸入端，耦接到所述主時鐘電路的第二端口以從所述主時鐘電路汲取第二時鐘信號；和 邏輯閘元件，耦接到所述第一輸入端和所述第二輸入端，並且被配置為基於所述第一時鐘信號和所述第二時鐘信號生成脈衝信號； 其中，所述第二端口在所述主時鐘電路中位於所述第一端口的下游，並且所述第一端口和所述第二端口之間存在所述主時鐘電路的所述相應時鐘驅動電路中的至少一個延遲元件。
2. 如請求項1所述的時鐘電路系統，其中，所述本地時鐘電路還包括使第二時鐘信號延遲的一個或多個附加延遲元件，所述一個或多個附加延遲元件被設置在所述邏輯閘元件與所述第二輸入端之間。
3. 如請求項1所述的時鐘電路系統，其中，所述本地時鐘電路具有以下各種配置中的一種配置： 第一配置，其中與所述本地時鐘電路相關聯的所述第一端口和所述第二端口位於所述主時鐘電路的同一級時鐘驅動電路中； 第二配置，其中與所述本地時鐘電路相關聯的所述第一端口和所述第二端口位於所述主時鐘電路的相鄰兩級時鐘驅動電路中；或者 第三配置，其中與所述本地時鐘電路相關聯的所述第一端口與所述第二端口之間存在所述主時鐘電路的至少一級時鐘驅動電路。
4. 如請求項3所述的時鐘電路系統，其中，所述一個或多個本地時鐘電路包括第一本地時鐘電路和第二本地時鐘電路，所述第一本地時鐘電路和所述第二本地時鐘電路各自具有所述第一配置、第二配置和第三配置中的不同配置。
5. 如請求項1所述的時鐘電路系統，其中，所述邏輯閘元件與所述本地時鐘電路的所述第一輸入端和所述第二輸入端之間沒有設置延遲元件。
6. 如請求項1所述的時鐘電路系統，其中，所述邏輯閘元件選自及閘、反及閘、或閘、反或閘中的一種；並且 所述邏輯閘元件的選擇是至少基於以下各項而確定的： 所述第一端口與所述第二端口之間的所述至少一個延遲元件的類型和數量； 所述邏輯閘元件與所述第二輸入端之間的延遲元件的類型和數量；和/或 所需要的脈衝信號的類型。
7. 如請求項1中所述的時鐘電路系統，其中，所述一個或多個延遲元件包括緩衝器和反相器中的至少一者。
8. 如請求項1所述的時鐘電路系統，其中，所述本地時鐘電路耦接到用於執行資料處理任務的流水線結構中的對應一級流水線電路，以將所述脈衝信號提供給所述對應一級流水線電路。
9. 如請求項8所述的時鐘電路系統，其中，所述脈衝信號被提供給所述對應一級流水線電路中的一組或多組寄存器，所述本地時鐘電路的輸出端與所述一組或多組寄存器中的每組寄存器之間設置有附加的緩衝器或反相器。
10. 如請求項9所述的時鐘電路系統，其中，所述寄存器是鎖存器型寄存器，所述鎖存器型寄存器能夠被所述脈衝信號的高電平脈衝或低電平脈衝觸發。
11. 如請求項8所述的時鐘電路系統，其中，所述資料處理任務包括執行散列算法或執行人工智能計算。
12. 如請求項11所述的時鐘電路系統，其中，所述散列算法包括SHA-256算法。
13. 一種計算晶片，其中，所述計算晶片包括如請求項1至12中任一項所述的時鐘電路系統。
14. 一種算力板，其中，所述算力板包括如請求項13所述的計算晶片。
15. 一種資料處理設備，其中，所述資料處理設備包括如請求項14所述的算力板。

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