CN212160484U - 时钟电路系统、计算芯片、算力板和数字货币挖矿机 - Google Patents

Abstract

本公开涉及时钟电路系统、计算芯片、算力板和数字货币挖矿机。时钟电路系统包括主时钟电路和本地时钟电路。主时钟电路包括级联的多个时钟驱动电路，每个时钟驱动电路包括使时钟信号延迟的一个或多个延迟元件。本地时钟电路包括耦接到所述主时钟电路的第一端口的第一输入端；耦接到主时钟电路的第二端口的第二输入端；以及逻辑门元件。第一端口和第二端口之间存在主时钟电路的的至少一个延迟元件。本公开能够使用精简的时钟电路系统生成性能良好的脉冲信号。

Description

时钟电路系统、计算芯片、算力板和数字货币挖矿机

技术领域

本公开涉及电子电路领域，并且更具体地涉及时钟电路系统以及应用该时钟电路系统的计算芯片、算力板和数字货币挖矿机。

背景技术

采用流水线(pipeline)结构是芯片设计的常用方法。使用流水线结构能够有效地提升执行数据处理任务的效率/吞吐率。在通用CPU领域，通常是指令执行相关的流水线，因此流水线结构中的各级流水线的处理时间并不完全相同。然而，在依赖于纯硬件计算的许多领域(诸如虚拟数字货币计算、人工智能(AI)计算等)，通常施加严格的时序要求。例如，每级流水线的时间都需要精确地控制到一致。因此，在这些领域中，用于为流水线结构提供时钟信号的时钟电路系统往往具有特定的结构和功能。

在执行诸如虚拟数字货币计算、人工智能(AI)计算之类的计算密集型的数据处理任务时，计算硬件常常需要长时间地运行。例如，为了高效率地获取数字货币，数字货币挖矿机需要不间断地执行大量散列(hash)运算。这样的计算硬件会显著地消耗功率并带来相应的成本，例如电力成本。功耗比被定义为计算硬件的每单位算力所消耗的功率，它是衡量计算硬件的重要性能指标之一。当计算硬件包含或被实现为计算芯片时，可以通过减少计算芯片所使用的元件的数量来降低功耗比。有利地，计算芯片的芯片面积也可以被减小。

实用新型内容

本公开的实施例旨在使用精简的时钟电路系统生成性能良好的脉冲信号，该脉冲信号可以被用于执行计算密集型的数据处理任务的流水线结构。

根据本公开的第一方面，提供了一种时钟电路系统，所述时钟电路系统包括主时钟电路以及一个或多个本地时钟电路。所述主时钟电路包括级联的多个时钟驱动电路，每个时钟驱动电路包括使时钟信号延迟的一个或多个延迟元件，所述主时钟电路被配置为驱动时钟信号沿所述多个时钟驱动电路传播。所述一个或多个本地时钟电路中的每一个本地时钟电路与所述主时钟电路中的相应时钟驱动电路相关联，并且包括：第一输入端，耦接到所述主时钟电路的第一端口以从所述主时钟电路汲取第一时钟信号；第二输入端，耦接到所述主时钟电路的第二端口以从所述主时钟电路汲取第二时钟信号；和逻辑门元件，耦接到所述第一输入端和所述第二输入端，并且被配置为基于所述第一时钟信号和所述第二时钟信号生成脉冲信号。其中，所述第二端口在所述主时钟电路中位于所述第一端口的下游，并且所述第一端口和所述第二端口之间存在所述主时钟电路的所述相应时钟驱动电路中的至少一个延迟元件。

根据本公开的该第一方面，所述本地时钟电路还包括使第二时钟信号延迟的一个或多个附加延迟元件，所述一个或多个附加延迟元件被设置在所述逻辑门元件与所述第二输入端之间。

根据本公开的该第一方面，所述本地时钟电路具有以下各种配置中的一种配置：第一配置，其中与所述本地时钟电路相关联的所述第一端口和所述第二端口位于所述主时钟电路的同一级时钟驱动电路中；第二配置，其中与所述本地时钟电路相关联的所述第一端口和所述第二端口位于所述主时钟电路的相邻两级时钟驱动电路中；或者第三配置，其中与所述本地时钟电路相关联的所述第一端口与所述第二端口之间存在所述主时钟电路的至少一级时钟驱动电路。

根据本公开的该第一方面，所述一个或多个本地时钟电路包括第一本地时钟电路和第二本地时钟电路，所述一个或多个本地时钟电路包括第一本地时钟电路和第二本地时钟电路，所述第一本地时钟电路和所述第二本地时钟电路各自具有所述第一配置、第二配置和第三配置中的不同配置。

根据本公开的该第一方面，所述逻辑门元件与所述本地时钟电路的所述第一输入端和所述第二输入端之间没有设置延迟元件。

根据本公开的该第一方面，所述逻辑门元件选自与门、与非门、或门、或非门中的一种；并且所述逻辑门元件的选择是至少基于以下各项而确定的：所述第一端口与所述第二端口之间的所述至少一个延迟元件的类型和数量；所述逻辑门元件与所述第二输入端之间的延迟元件的类型和数量；和/或所需要的脉冲信号的类型。

根据本公开的该第一方面，所述一个或多个延迟元件包括缓冲器和反相器中的至少一者。

根据本公开的该第一方面，所述本地时钟电路耦接到用于执行数据处理任务的流水线结构中的对应一级流水线电路，以将所述脉冲信号提供给所述对应一级流水线电路。

根据本公开的该第一方面，所述脉冲信号被提供给所述对应一级流水线电路中的一组或多组寄存器，所述本地时钟电路的输出端与所述一组或多组寄存器中的每组寄存器之间设置有附加的缓冲器或反相器。

根据本公开的该第一方面，所述寄存器是锁存器型寄存器，所述锁存器型寄存器能够被所述脉冲信号的高电平脉冲或低电平脉冲触发。

根据本公开的该第一方面，所述数据处理任务包括执行散列算法或执行AI计算。

根据本公开的该第一方面，所述散列算法包括SHA-256算法。

根据本公开的第二方面，公开了一种计算芯片，所述计算芯片包括如本文所述的任一种时钟电路系统。

根据本公开的第三方面，公开了一种算力板，所述算力板包括如本文所述的计算芯片。

根据本公开的第四方面，公开了一种数字货币挖矿机，所述数字货币挖矿机包括如本文所述的算力板。

根据本公开的各个方面能够以精简的时钟电路系统和较低的功率消耗生成性能良好的脉冲信号。通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。

附图说明

构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：

图1示出了根据本公开的实施例的系统的框图；

图2示出了时钟电路系统的示例性配置；

图3示出了基于彼此之间存在延迟的第一路时钟信号和第二路时钟信号生成脉冲信号的示例；

图4A-4D示出了改进的时钟电路系统的示例性配置；

图5示出了进一步改进的时钟电路系统的示例性配置；

图6示出了可用于实现SHA-256算法的流水线结构的示意图；

图7示出了根据本公开的实施例的计算芯片的示意性框图；

图8示出了根据本公开的实施例的算力板的示意性框图；并且

图9示出了根据本公开的实施例的数字货币挖矿机的示意性框图。

注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的内容并不限于附图等所公开的位置、尺寸及范围等。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。

具体实施方式

现在将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的用于实现散列算法的电路和方法是以示例性的方式示出，来说明本公开中的电路或方法的不同实施例，而并非意图限制。本领域的技术人员将会理解，它们仅仅说明可以用来实施本公开的示例性方式，而不是穷尽的方式。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

图1示出了根据本公开的实施例的系统100的框图。系统100可以包括时钟电路系统1000、时钟源2000以及流水线结构3000。时钟电路系统1000可以与时钟源2000和流水线结构3000耦接。

在系统100中，时钟源2000不是分别为流水线结构3000的每一级流水线电路提供单独的时钟信号，而是将初始时钟信号提供给时钟电路系统1000，并且由时钟电路系统1000为流水线结构3000的每一级流水线电路提供相应的时钟信号。为此，时钟电路系统1000可以被设计为包括多级时钟驱动电路，每一级时钟驱动电路可以提供用于相关联的一级流水线电路的时钟信号。时钟电路系统1000的这种多级时钟驱动电路可以被称为主时钟电路，或者又称为“主时钟树”。主时钟电路可以随着流水线结构的各级流水线电路的延伸而延伸。

具体地，在图1的示例中，时钟电路系统1000的主时钟电路可以包括串联的多个时钟驱动电路1100、1200、1300。由时钟源2000提供的初始时钟信号可以被提供给第一级时钟驱动电路1100。第一级时钟驱动电路1100的输出时钟信号可以被提供给第二级时钟驱动电路1200。第二级时钟驱动电路1200的输出时钟信号可以被提供给第三级时钟驱动电路1300。后一级时钟驱动电路响应于接收到前一级时钟驱动电路的时钟信号而生成新的时钟信号。每一级时钟驱动电路生成的时钟信号可以被提供给相关联的一级流水线电路。以这种方式，主时钟电路使得源自同一初始时钟信号的时钟信号能够沿着各级时钟驱动电路传播数十或上百级，从而为包含数十级甚至上百级流水线电路的流水线结构的每一级流水线电路提供相应的时钟信号。如图1所示，时钟驱动电路1100、1200、1300可以分别为流水线结构3000中的流水线电路3100、3200、3300提供相应的时钟信号。

为了实现驱动和传播时钟信号的功能，主时钟电路的每一级时钟驱动电路可以被配置为包括串联的一个或多个电路元件。在每一级时钟驱动电路内，时钟信号可以依次传播通过这些电路元件。如图1所示，时钟驱动电路1100可以包括依次串联的电路元件1110、1120、1130，时钟驱动电路1200可以包括依次串联的电路元件1210、1220、1230，并且时钟驱动电路1300可以包括依次串联的电路元件1310、1320、1330。这些电路元件可以是有源元件。有源元件可以对输入信号的功率进行补偿，从而可以维持传播通过时钟驱动电路的时钟信号的幅度。

用于时钟驱动电路的典型的有源元件可以包括反相器和缓冲器。本领域技术人员知晓，反相器的输出信号相对于该反相器的输入信号具有相反的电平相位。即，响应于处于高电平的输入信号，反相器的输出信号将处于低电平；而响应于处于低电平的输入信号，反相器的输出信号将处于高电平。与反相器不同，缓冲器的输出信号相对于该缓冲器的输入信号具有相同的电平相位。根据需要，时钟驱动电路1100中的电路元件1110、1120、1130可以全都是反相器、全都是缓冲器、或者是反相器与缓冲器的任意组合。优选地，时钟驱动电路1200和时钟驱动电路1300应当具有与时钟驱动电路1100相同的配置，这可以保持各级时钟驱动电路的一致性，从而有助于确保由各级时钟驱动电路提供的时钟信号的精确时序。

注意到，实际的电路元件(例如，反相器和缓冲器)的输入-输出响应不会是理想的。例如，每个电路元件的响应(输出信号)相对于激励(输入信号)将会存在一定的延迟。因此，时钟驱动电路中的电路元件1110、1120、1130、1210、1220、1230、1310、1320、1330中每一个电路元件都会使通过该电路元件的时钟信号延迟。这些电路元件也可以被称为延迟元件。电路元件的延迟特性可以被用于生成特定信号，这将在后文进一步描述。

在许多场景中，由主时钟电路的时钟驱动电路直接输出的时钟信号并不能被直接地用于流水线电路。例如，沿着主时钟电路传播的时钟信号通常是方波信号(例如，占空比为50％的方波)，而流水线电路可能采用锁存器型(Latch)寄存器。锁存器型寄存器需要由脉冲信号来触发。脉冲信号是在每个时钟周期内仅具有短时高电平状态(或短时低电平状态)的信号。由主时钟电路输出的方波信号不适于被直接地用于触发流水线电路中的锁存型寄存器。在这种情况下，主时钟电路的每一级时钟驱动电路输出的时钟信号在被提供给流水线电路之前需要被预处理。

为了对主时钟电路的时钟驱动电路输出的时钟信号进行预处理，时钟电路系统1000还可以包括本地时钟电路4100、4200、4300。每个本地时钟电路可以与相应的时钟驱动电路相关联，并且与相应的流水线电路相关联。与主时钟电路中的时钟驱动电路彼此串联不同，每个本地时钟电路可以分别耦接在相应的时钟驱动电路与相应的流水线电路之间。例如，本地时钟电路4100可以耦接在时钟驱动电路1100与流水线电路3100之间，本地时钟电路4200可以耦接在时钟驱动电路1200与流水线电路3200之间，本地时钟电路4300可以耦接在时钟驱动电路1300与流水线电路3300之间。本地时钟电路可以从相应的时钟驱动电路汲取时钟信号、对该时钟信号进行预处理以生成适当的信号(例如，脉冲信号)、并将所生成的适当信号提供给相应的流水线电路。下面结合图2详细地描述了本地时钟电路的配置的具体示例，并且结合图4A-4D以及图5进一步描述了关于本地时钟电路的配置的改进实施例。

应当注意的是，图1所示的系统100的结构仅仅是示例性的。例如，尽管图1中的流水线结构3000包括3级流水线电路，但是根据本公开的实施例的流水线结构可以包括更多或更少的流水线电路，例如2级、10级、50级或者大于100级时钟驱动电路。相应地，根据本公开的实施例的主时钟电路不限于包括3个时钟驱动电路，而是可以包括更多或更少的时钟驱动电路，例如2个、10个、50个或者大于100个时钟驱动电路。图1中以带有省略号的框表示接收时钟驱动电路1300的输出时钟信号的附加模块1400，该附加模块1400可以表示未具体示出的多个时钟驱动电路或者可以表示尾端负载元件。如果附加模块1400表示未具体示出的多个时钟驱动电路，则该多个时钟驱动电路中的每一个时钟驱动电路也将包括多个串联的电路元件，并且也可以具有相关联的本地时钟电路。

此外，图1中的时钟电路系统1000的边框以虚线示出，意味着图1所示的边界仅仅是示例性的。例如，在一种替代实施例中，时钟源2000可以是时钟电路系统1000的一部分。在另一种替代实施例中，本地时钟电路4100、4200、4300可以位于对应一级流水线电路内部，然而从功能的角度，这样的本地时钟电路仍然可以被视为时钟电路系统1000的一部分。

图2示出了时钟电路系统1000的一种示例性配置。与图1相比，图2放大了本地时钟电路4200的尺寸以具体示出本地时钟电路4200的配置。如图2所示，本地时钟电路4200可以包括一个或多个延迟元件4221、4222、4223以及逻辑门元件4230。延迟元件4221、4222、4223中的每一个可以是反相器或缓冲器。本地时钟电路4200的输入端4211可以耦接到主时钟电路中与本地时钟电路4200相关联的时钟驱动电路1200，从而接收时钟驱动电路1200输出的时钟信号。逻辑门元件4230可以是具有两个输入端的逻辑门元件。输入端4211与逻辑门元件4230的两个输入端之间可以存在第一信号路径和第二信号路径。延迟元件4221、4222、4223可以被设置在第二信号路径上。由输入端4211接收的时钟信号可以经由第一信号路径作为第一路时钟信号被直接输入到逻辑门元件4230的一个输入端，并且可以经由第二信号路径上的延迟元件4221、4222、4223作为第二路时钟信号被输入给逻辑门元件4230的另一个输入端。由于延迟元件4221、4222、4223的存在，第二路时钟信号相对于第一路时钟信号将会存在一定的延迟。该延迟的量与延迟元件4221、4222、4223相关联。逻辑门元件4230可以对彼此之间存在延迟的第一路时钟信号和第二路时钟信号进行逻辑运算，从而生成脉冲信号。所生成的脉冲信号可以被提供给对应的流水线电路(例如，图1的流水线电路3200)。

图3示出了基于彼此之间存在延迟的第一路时钟信号CLK1和第二路时钟信号CLK2生成脉冲信号PLS的示例。如图3所示，第一路时钟信号CLK1和第二路时钟信号CLK2二者可以是方波信号。尽管第一路时钟信号CLK1和第二路时钟信号CLK2都是来自输入端4211，但是由于延迟元件4221、4222、4223的存在，第二路时钟信号CLK2与第一路时钟信号CLK1可以是反相的，并且第二路时钟信号CLK2相对于第一路时钟信号CLK1的延迟为d。可以将CLK1和CLK2两个信号输入到逻辑门元件4230。逻辑门元件4230可以是与门(AND2)。该与门对CLK1和CLK2执行逻辑“与”运算从而得到信号PLS，即，PLS＝AND2(CLK1,CLK2)。所得到的PLS是高电平脉冲信号，其脉冲宽度为d。高电平脉冲信号是指具有短时高电平状态的信号。

第一路时钟信号CLK1和第二路时钟信号CLK2二者之间的相位差异以及延迟与第二信号路径上的延迟元件的类型和数量相关联。如果第二信号路径上设置有奇数个反相器，则所得到的第二路时钟信号CLK2将具有与第一路时钟信号CLK1相反的相位。此外，第二路时钟信号CLK2相对于第一路时钟信号CLK1的延迟取决于第二信号路径上设置的全部延迟元件的延迟之和。应该理解的是，尽管图2示出本地时钟电路4200包括3个延迟元件，但是也可以使用更多或更少的延迟元件。所获得的脉冲信号的脉冲宽度与两路输入信号之间的延迟相关联，并且因此也与第二信号路径上设置的全部延迟元件的延迟之和相关联。

应当注意，尽管图3得到的PLS是高电平脉冲信号，但是也可以使用不同的逻辑门元件(NAND2)来获得低电平脉冲信号。高电平脉冲信号可以被提供给能够被高电平脉冲触发的锁存型寄存器，而低电平脉冲信号可以被提供给能够被低电平脉冲触发的锁存型寄存器。

还应当注意，尽管图3示出了第一路时钟信号CLK1和第二路时钟信号CLK2反相的情况，在其他实施例中，第一路时钟信号CLK1和第二路时钟信号CLK2也可能是同相的。可以相应地选择逻辑门元件的类型，例如或门(OR2)或者或非门(NOR2)。

另外，尽管图3示出的延迟和脉冲宽度相对于时钟信号的周期宽度而言是显著的，但这仅仅是为了清楚的目的。在实际电路中，由延迟元件造成的延迟以及所生成的脉冲信号的脉冲宽度相对于时钟信号的周期可能更小。例如，每个延迟元件造成的延迟可能在数十皮秒量级，而时钟信号的一个时钟周期可能在几纳秒量级。

尽管图2示出的本地时钟电路4200能够生成流水线电路所需的脉冲信号，但是这种本地时钟电路仍然具有改进的空间。本地时钟电路4200要求在该本地时钟电路本身中设置必要的延迟元件。这些延迟元件将占用芯片面积并增加芯片的功率消耗。对于包含数十级或上百级的流水线电路(相应地包含数十个或上百个本地时钟电路)的情况，所使用的延迟元件的数量是不可忽视的。并且，当可用的芯片面积受限或者总功率受限时，可能不能在本地时钟电路中设置足够多的延迟元件。在这种情况下，第二路时钟信号CLK2相对于第一路时钟信号CLK1的延迟d可能太小，这会导致所产生的脉冲信号的脉冲宽度太窄。触发寄存器要求最小的脉冲宽度，并且宽的脉冲宽度有助于可靠地触发寄存器。本地时钟电路所产生的脉冲信号的脉冲宽度如果太窄，则可能无法有效地触发流水线电路中的寄存器，这可能会导致流水线电路无法正确地执行数据处理任务。

图4A示出了根据本公开的实施例的改进的时钟电路系统1000A的示例性配置。与前面描述的时钟电路系统1000类似，时钟电路系统1000A可以包括主时钟电路以及一个或多个本地时钟电路4100、4200、4300。主时钟电路可以包括级联的多个时钟驱动电路1100、1200、1300。主时钟电路被配置为驱动时钟信号沿多个时钟驱动电路1100、1200、1300传播。每个时钟驱动电路可以各自包括一个或多个电路元件1110、1120、1130、1210、1220、1230、1310、1320、1330，这些电路元件可以驱动时钟信号的传播，并且另一方面也造成时钟信号的延迟。本地时钟电路4100、4200、4300中的每一个本地时钟电路分别与主时钟电路中的相应时钟驱动电路相关联。时钟电路系统1000A的本地时钟电路4100、4200、4300可以具有与图2的示例不同的配置。下面以本地时钟电路4200为例进行描述。

根据本公开的实施例，本地时钟电路4200可以具有从主时钟电路汲取时钟信号的两个不同的输入端4212和4213。输入端4212和输入端4213可以分别耦接到主时钟电路中的第一端口和第二端口。第二端口在主时钟电路中可以位于第一端口的下游，并且第一端口和第二端口之间存在主时钟电路的时钟驱动电路中的能够造成时钟信号延迟的至少一个电路元件。在这种配置下，本地时钟电路4200的输入端4213从第二端口汲取的第二时钟信号相对于输入端4212从第一端口汲取的第一时钟信号将具有延迟。这种延迟是由主时钟电路中的时钟驱动电路中的一个或多个电路元件造成的，而不依赖于本地时钟电路4200中的延迟元件。

如图4A所示，本地时钟电路4200的输入端4212可以耦接到时钟驱动电路1200中的第二个电路元件1220的输出端(第一端口)以汲取第一时钟信号，而本地时钟电路4200的输入端4213可以耦接到时钟驱动电路1200中的第三个电路元件1230的输出端(第二端口)以汲取第二时钟信号。第一端口和第二端口之间存在电路元件1230。由于电路元件1230本身是延迟元件(反相器或缓冲器)，所以电路元件1230的输出端所输出的时钟信号(即，输入端4213所汲取的第二时钟信号)相对于电路元件1220输出端输出的时钟信号(即，输入端4212所汲取的第一时钟信号)将具有一定的延迟。

根据本公开的实施例，本地时钟电路4200可以具有逻辑门元件4230。逻辑门元件4230可以对输入的各个信号执行逻辑运算。由输入端4212和4213汲取的第一时钟信号和第二时钟信号可以被提供给逻辑门元件4230。逻辑门元件4230的一个输入端可以与输入端4212通过第一信号路径连接，从而接收第一时钟信号。逻辑门元件4230的另一个输入端可以与输入端4213通过第二信号路径连接，从而接收第二时钟信号。逻辑门元件4230可以被配置为对输入的两个时钟信号执行逻辑运算，从而生成脉冲信号，如关于图3所讨论的那样。在第二信号路径上可以设置一个或多个延迟元件4221、4222、4223，从而对第二信号路径上的第二时钟信号进行进一步的延迟。通过这种方式，逻辑门元件4230的两个输入端所接收的两个时钟信号之间的延迟不仅包括由本地时钟电路4200中的延迟元件4221、4222、4223造成的延迟，还附加地包括由时钟驱动电路1200中的电路元件1230造成的延迟。这在没有增加延迟元件的情况下增加了逻辑门元件4230的两个输入端所接收的两个时钟信号之间的延迟。相应地，由逻辑门元件4230生成的脉冲信号的脉冲宽度被增加，从而能够为流水线电路提供更好的脉冲信号。

根据本公开的实施例，本地时钟电路4200的两个输入端4212和4213可以连接到主时钟电路的时钟驱动电路上的任意两个其他的第一端口和第二端口，只要该第一端口和第二端口之间存在时钟驱动电路中的能够使时钟信号延迟的至少一个电路元件。第一端口和第二端口可以具有多种配置。

作为一种示例性配置，分别与本地时钟电路4200的两个输入端4212和4213耦接的第一端口和第二端口可以位于主时钟电路的同一级时钟驱动电路中。图4A示出的是这种示例性配置的一个实施例。作为替代的实施例，本地时钟电路4200的输入端4212可以不是连接到电路元件1220的输出端，而是连接到电路元件1210的输出端。在这种情况下，逻辑门元件4230的两个输入端所接收的两个时钟信号之间的延迟还将进一步包含由电路元件1220造成的延迟，从而进一步增加所生成的脉冲信号的脉冲宽度。

作为另一种示例性配置，分别与本地时钟电路4200的两个输入端4212和4213耦接的第一端口和第二端口可以位于主时钟电路的相邻两级时钟驱动电路中。图4B示出了改进的时钟电路系统1000B的示例性配置。如图4B所示，本地时钟电路4200的输入端4212可以连接到时钟驱动电路1200的电路元件1220的输出端(第一端口)，而本地时钟电路4200的输入端4213可以连接到相邻的时钟驱动电路1300的电路元件1310的输出端(第二端口)。

作为还有的一种示例性配置，分别与本地时钟电路4200的两个输入端4212和4213耦接的第一端口和第二端口之间可以存在主时钟电路的至少一级时钟驱动电路。图4C示出了改进的时钟电路系统1000C的示例性配置。如图4C所示，本地时钟电路4200的输入端4212可以连接到时钟驱动电路1100的输出端(第一端口)，而本地时钟电路4200的输入端4213可以连接到时钟驱动电路1300的电路元件1310的输出端(第二端口)。第一端口和第二端口之间存在整个一级时钟驱动电路1200。这种情况可以是有利的，因为它可以利用时钟驱动电路的现有输出端口而不需要从时钟驱动电路内部引出时钟信号，并且不会影响每一级时钟驱动电路内部的负载。

根据本公开的实施例，可以基于所需的脉冲信号的性质来确定第一端口和第二端口的位置。脉冲信号的性质可以包括脉冲宽度和信号类型，等等。例如，可以基于脉冲信号的所需的脉冲宽度来确定第一端口和第二端口之间应当存在的时钟驱动电路的电路元件的数量。当所需的脉冲宽度较宽时，可以使第一端口和第二端口相隔较远，从而在两个端口之间存在较多的可以造成延迟的电路元件。当需要的脉冲信号的类型是高电平脉冲信号时，可以选择第一端口和第二端口的位置，使得第一端口和第二端口之间的反相器的数量与本地时钟电路的第二信号路径上的反相器(如果有的话)的数量之和为奇数，从而使得输入到逻辑门元件的两路时钟信号是反相的(例如，图3所示的情况)。

在图4A-4C中，延迟元件4221、4222、4223被用虚线框绘出，这意味着可以它们当中的一个或多个不是必要的。由于已经引入了主时钟电路中的一个或多个电路元件的延迟，所以本地时钟电路4200内部的一个或多个延迟元件4221、4222、4223当中的一个或多个可以被移除。例如，在图4A中，可以由元件1230、4221、4222来提供原本由元件4221、4222、4223提供的延迟，从而可以移除元件4223而依然满足输入给逻辑门元件4230的两路时钟信号之间的延迟要求。作为另一个示例，可以由元件1220、1230、4221来提供原本由元件4221、4222、4223提供的延迟，从而移除元件4222和4223。在一些示例性配置中，本地时钟电路4200内部的延迟元件可以被全部移除，如下面关于图4D所讨论的。

图4D示出了根据本公开的实施例的改进的时钟电路系统1000D的示例性配置。在图4D中，本地时钟电路4200的输入端4212可以耦接到时钟驱动电路1200的输入端(第一端口)以汲取第一时钟信号，而本地时钟电路4200的输入端4213可以耦接到时钟驱动电路1200中的第三个电路元件1230的输出端(第二端口)以汲取第二时钟信号。并且，本地时钟电路4200的逻辑门元件4230与本地时钟电路4200的输入端4212和4213之间都没有设置延迟元件。在该示例中，逻辑门元件4230的两个输入端所接收的两个时钟信号之间的延迟可以完全由主时钟电路的时钟驱动电路1200中的元件1210、1220、1230提供，而无需在本地时钟电路4200中设置延迟元件(例如4221、4222、4223)。如果第一端口与第二端口之间的电路元件的总延迟量可以提供足够脉宽的脉冲信号，则可以优选地采取图4D所示的配置，其能够消除本地时钟电路中的延迟元件，从而最小化本地时钟电路的占用面积和功率。

与图2的示例相比，时钟电路系统1000A-1000D的优点至少存在于两个方面。一方面，在不改变本地时钟电路中的延迟元件的布置的情况下，可以提供更大的延迟，从而获得具有更宽脉冲宽度的脉冲信号。另一方面，在所需的延迟不变的情况下，允许减少本地时钟电路中的延迟元件的数量或者将它们完全移除，这将显著减小功率消耗、元件成本以及芯片面积。

图5示出了根据本公开的实施例的改进的时钟电路系统1000E的示意图。图5的配置与图4D类似，不同之处在于逻辑门元件4230的输出不是直接提供给流水线电路，而是可以先提供给附加的电路元件4241和4242。电路元件4241和4242可以是反相器或缓冲器。如前面所描述的，电路元件4241和4242作为有源元件可以实现驱动信号的功能，从而维持输出的信号的幅度。电路元件4241和4242可以将各自的输出信号提供给对应的一组元件(例如，寄存器)。在流水线电路中存在大量寄存器的情况下，图5的配置是有利的。这是因为由单个逻辑门元件4230提供的输出信号可能不足以驱动大量寄存器，因此有必要利用有源电路元件4241和4242来将单个逻辑门元件4230提供的输出信号转化为多个输出信号。

应当注意的是，尽管图5示出了本地时钟电路4200的2个电路元件4241和4242，但是本地时钟电路4200可以包括更多这样的电路元件而不受限制。并且，本地时钟电路4100和4300也可以各自具有类似的电路元件(未示出)。进一步地，图4A-4D中的每一个时钟电路系统的一个或多个本地时钟电路也可以具有类似的电路元件。

在图4A-4D以及图5中都以本地时钟电路4200为例进行了讨论，并且本地时钟电路4100和4300采用了与本地时钟电路4200相同的配置而省略了对本地时钟电路4100和4300的具体描述。然而，应当理解，本地时钟电路4100、4200、4300中的每个本地时钟电路可以采用上述各种示例性配置中的任何一种而不受限制。例如，本地时钟电路4100可以采用关于图4A所描述的配置，而本地时钟电路4200可以采用关于图4B所描述的配置，并且本地时钟电路4300可以采用关于图4C所描述的配置。其他的混合型配置也是可能的。

根据本公开的实施例，每个本地时钟电路所使用的逻辑门元件可以是选自与门、与非门、或门、或非门中的一种。本领域技术人员知晓，可以使用各种器件和技术来实现逻辑门元件而不受限制。

根据本公开的实施例，可以基于多个因素而确定所选择的逻辑门元件的类型，包括但不限于：与本地时钟电路的两个输入端连接的第一端口与第二端口之间的电路元件的类型(反相器还是缓冲器)、数量及其延迟量；逻辑门元件的第二信号路径上的延迟元件的类型(反相器还是缓冲器)、数量及其延迟量；所需要的脉冲信号的类型(高电平脉冲触发还是低电平脉冲触发)，等等。例如，如果第一端口与第二端口之间的反相器与第二信号路径上的反相器的数量之和为奇数，则可以选择与门或者与非门。如果该数量之和为偶数，则可以选择或门或者或非门。一种逻辑门元件可以由几个逻辑门元件的组合而实现。例如，与门和与非门之间可以相差一个反相器，或门与或非门之间也可以相差一个反相器。

根据本公开的实施例的各种时钟电路系统1000可以与流水线结构3000结合使用。在时钟电路系统1000提供的各个时钟信号的驱动下，流水线结构3000的各级流水线电路可以执行各种数据处理任务。这里的数据处理任务包括但不限于数据存储、数据运算等等。

根据本公开的实施例，由流水线结构3000执行的数据处理任务可以包括各种计算密集型的任务。计算密集型的任务需要计算硬件长时间地运行，并且需要在计算芯片上实现大量的流水线电路以执行并行计算，因此对于时钟信号的性能、功率消耗和芯片面积都是敏感的。能够有利地利用本公开数据处理任务包括但不限于执行散列算法计算或执行人工智能(AI)计算。

散列算法是一种将可变长度的数据作为输入并产生固定长度的散列值作为输出的算法。在散列算法中，任意长度的输入数据被填充，以使得填充后的数据长度为某固定长度(例如512位)的整数倍，即，使得填充后的数据可以划分为多个具有上述固定长度的数据块。填充位的内容包括原始数据的位长度信息。接着散列算法会对各个固定长度的数据块分别进行运算处理，例如包括数据扩展和\或压缩等操作的多轮运算。当所有数据块都被使用以后，得到最终的固定长度的散列值。

由流水线结构3000执行的散列算法可以是SHA-256算法。自1993年以来，美国标准与技术研究所先后设计并发布了多个版本的安全散列算法SHA(Secure Hash Algorithm)，SHA-256正是其中一种散列长度为256位的安全散列算法。SHA-256算法是在与虚拟加密数字货币(例如，比特币)相关联的计算中通常采用的散列算法之一。例如，比特币是基于SHA-256算法的工作量证明POW(proof of work)。使用矿机来进行比特币挖矿的核心是根据矿机计算SHA-256的运算能力来获得比特币奖励。

对于包括多轮运算的散列算法(例如SHA-256算法)而言，可以使用具有多个运算级的流水线结构来实现高速运算。例如，在执行SHA-256算法时，由于对于每个512位的数据块要进行64轮重复运算，因此可以采用64级的流水线结构来并行运算64组数据。

图6示出了可用于实现SHA-256算法的流水线结构6000的示意图。流水线结构6000可以是前面描述的流水线结构3000的具体用例。为了实现SHA-256算法，流水线结构6000可以是32级、64级或128级流水线。如图6所示，以虚线划分了流水线结构6000中的第t运算级、第t+1运算级和第t+2运算级。每个运算级可以通过对应的一级流水线电路来实现。每一运算级也可以包括运算逻辑。每一运算级还可以包括用于存储中间值的多个寄存器A到H和分别用于存储扩展数据的多个寄存器R0至R15。这些寄存器中的一个或多个可以是锁存型寄存器。在执行SHA-256算法的过程中，流水线结构6000中的每个流水线电路中的锁存型寄存器可以基于由前面描述的时钟电路系统提供的相应的脉冲信号而触发，从而更新存储在其中的数据。取决于锁存型寄存器的类型，由时钟电路系统提供的脉冲信号可以是高电平脉冲信号或低电平脉冲信号。优选地，为了能够触发每一运算级中的多个寄存器，可以将这些寄存器分为一个或多个组，其中的每一组可以由图5所示的多个电路元件(即，电路元件4241和4242)中的相应一个电路元件的输出信号触发。

根据本公开的实施例的时钟电路系统可以被包括在各种设备中，这些设备包括但不限于计算芯片、算力板、数字货币挖矿机等。由于采用了根据本公开的实施例的时钟电路系统，所以这些设备能够以低廉的成本和简单的电路结构获得具有稳定占空比的多个时钟信号，从而保证了这些设备在执行具体计算任务时的性能。

图7示出了根据本公开的实施例的计算芯片7000的示意性框图。计算芯片7000可以包括时钟电路系统7100、时钟源7200和流水线结构7300。时钟电路系统7100可以是前面描述的时钟电路系统(例如1000、1000A、1000B、1000C、1000D、1000E中的任一个)的具体实施例。时钟源7200可以是前面描述的时钟源2000的具体实施例。流水线结构7300可以是前面描述的流水线结构3000或6000的具体实施例。时钟电路系统7100可以与时钟源7200和流水线结构7300耦接。时钟电路系统7100可以从时钟源7200接收初始时钟信号并相应地生成多个时钟信号。该多个时钟信号可以被提供给流水线结构7300以执行特定计算任务。该特定计算任务例如可以是执行SHA-256算法。相应地，计算芯片7000可以被配置为比特币芯片。在图7中，时钟源7200以虚线框示出，表示该时钟源7200也可以位于计算芯片7000的外部。

图8示出了根据本公开的实施例的算力板8000的示意性框图。算力板8000可以包括一个或多个计算芯片8100。计算芯片8100可以是计算芯片7000的具体实施例。多个计算芯片8100可以并行地执行计算任务。

图9示出了根据本公开的实施例的数字货币挖矿机9000的示意性框图。数字货币挖矿机9000可以被配置为执行SHA-256算法从而获得工作量证明POW(proof of work)，并进一步基于该工作量证明而获得数字货币。该数字货币可以是比特币。数字货币挖矿机9000可以包括一个或多个算力板9100。算力板9100可以是算力板8000的具体实施例。多个算力板9100可以并行地执行计算任务，例如执行SHA-256算法。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。

如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、实用新型内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。

如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪音以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。

上述描述可以指示被“连接”或“耦合”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦合”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦合”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。

还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。

本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。

虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。

Claims (15)

1.一种时钟电路系统，其特征在于，所述时钟电路系统包括：

主时钟电路，所述主时钟电路包括级联的多个时钟驱动电路，每个时钟驱动电路包括使时钟信号延迟的一个或多个延迟元件，所述主时钟电路被配置为驱动时钟信号沿所述多个时钟驱动电路传播；以及

一个或多个本地时钟电路，所述一个或多个本地时钟电路中的每一个本地时钟电路与所述主时钟电路中的相应时钟驱动电路相关联，并且包括：

第一输入端，耦接到所述主时钟电路的第一端口以从所述主时钟电路汲取第一时钟信号；

第二输入端，耦接到所述主时钟电路的第二端口以从所述主时钟电路汲取第二时钟信号；和

逻辑门元件，耦接到所述第一输入端和所述第二输入端，并且被配置为基于所述第一时钟信号和所述第二时钟信号生成脉冲信号；

其中，所述第二端口在所述主时钟电路中位于所述第一端口的下游，并且所述第一端口和所述第二端口之间存在所述主时钟电路的所述相应时钟驱动电路中的至少一个延迟元件。

2.如权利要求1所述的时钟电路系统，其特征在于，所述本地时钟电路还包括使第二时钟信号延迟的一个或多个附加延迟元件，所述一个或多个附加延迟元件被设置在所述逻辑门元件与所述第二输入端之间。

3.如权利要求1所述的时钟电路系统，其特征在于，所述本地时钟电路具有以下各种配置中的一种配置：

第一配置，其中与所述本地时钟电路相关联的所述第一端口和所述第二端口位于所述主时钟电路的同一级时钟驱动电路中；

第二配置，其中与所述本地时钟电路相关联的所述第一端口和所述第二端口位于所述主时钟电路的相邻两级时钟驱动电路中；或者

第三配置，其中与所述本地时钟电路相关联的所述第一端口与所述第二端口之间存在所述主时钟电路的至少一级时钟驱动电路。

4.如权利要求3所述的时钟电路系统，其特征在于，所述一个或多个本地时钟电路包括第一本地时钟电路和第二本地时钟电路，所述第一本地时钟电路和所述第二本地时钟电路各自具有所述第一配置、第二配置和第三配置中的不同配置。

5.如权利要求1所述的时钟电路系统，其特征在于，所述逻辑门元件与所述本地时钟电路的所述第一输入端和所述第二输入端之间没有设置延迟元件。

6.如权利要求1所述的时钟电路系统，其特征在于，所述逻辑门元件选自与门、与非门、或门、或非门中的一种；并且

所述逻辑门元件的选择是基于以下各项中的至少一项而确定的：

所述第一端口与所述第二端口之间的所述至少一个延迟元件的类型和数量；

所述逻辑门元件与所述第二输入端之间的延迟元件的类型和数量；和/或

所需要的脉冲信号的类型。

7.如权利要求1中所述的时钟电路系统，其特征在于，所述一个或多个延迟元件包括缓冲器和反相器中的至少一者。

8.如权利要求1所述的时钟电路系统，其特征在于，所述本地时钟电路耦接到用于执行数据处理任务的流水线结构中的对应一级流水线电路，以将所述脉冲信号提供给所述对应一级流水线电路。

9.如权利要求8所述的时钟电路系统，其特征在于，所述脉冲信号被提供给所述对应一级流水线电路中的一组或多组寄存器，所述本地时钟电路的输出端与所述一组或多组寄存器中的每组寄存器之间设置有附加的缓冲器或反相器。

10.如权利要求9所述的时钟电路系统，其特征在于，所述寄存器是锁存器型寄存器，所述锁存器型寄存器能够被所述脉冲信号的高电平脉冲或低电平脉冲触发。

11.如权利要求8所述的时钟电路系统，其特征在于，所述用于执行数据处理任务的流水线结构包括用于执行散列算法或执行人工智能计算的流水线结构。

12.如权利要求11所述的时钟电路系统，其特征在于，所述用于执行散列算法的流水线结构包括用于执行SHA-256算法的流水线结构。

13.一种计算芯片，其特征在于，所述计算芯片包括如权利要求1-12中任一项所述的时钟电路系统。

14.一种算力板，其特征在于，包括如权利要求13所述的计算芯片。

15.一种数字货币挖矿机，其特征在于，包括如权利要求14所述的算力板。

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