CN113065301A - 提高超导集成电路工作范围的方法 - Google Patents

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Abstract

本发明提供一种提高超导集成电路工作范围的方法，包括：基于工作原理确定第一信号与第二信号的时序关系，其中，所述第二信号滞后于所述第一信号，并获取所述第一信号及所述第二信号的延时偏离范围；调整所述第一信号及所述第二信号的延时时间，确保所述第二信号的最小延时偏离时间大于所述第一信号的标准延时时间。本发明针对不确定度较大的超导工艺，能在较大程度上有效地提高集成电路的工作范围。

Description

提高超导集成电路工作范围的方法
技术领域
本发明涉及超导大规模集成电路设计领域，特别是涉及一种提高超导集成电路工作范围的方法。
背景技术
超导SFQ电路，是包含有RSFQ、LV-RSFQ、ERSFQ、RQL、AQFP等利用超导环中有无Single Flux Quantum(SFQ)单磁通量子的存储来代表0/1信号的数字电路，由于其速度和功耗等性能指标都远远优于半导体CMOS电路：其频率可高达几百GHz，目前已实现的具有逻辑功能的SFQ数字电路最高频率达到770GHz；其工作功耗低，实现0/1状态转换所需能量仅为10-20J(单个约瑟夫森结触发所需能量)，所以国际上有多个科研机构陆续开展了应用SFQ电路实现大规模集成电路的研究，随着近些年的发展，超导电路的规模也越来越大，截止到2016年，能实现正常工作的最大规模的超导集成电路集成的结的数目已达到106个。超导电路中的约瑟夫森结类似于半导体电路中的晶体管，是构成电路的最小单元。
随着超导电路的规模越大，工艺偏差对电路的影响就越大。工艺偏差主要是由于套刻误差，刻蚀精度影响，以及台阶的覆盖问题导致电感、结的面积、临界电流密度、电阻等电路参数发生偏移，偏离了设计值。这些工艺偏差将对电路的延时产生影响，导致信号时序出错，严重时会导致整个电路无法正常工作。
因此，如何克服工艺偏差对信号时序的影响已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种提高超导集成电路工作范围的方法，用于解决现有技术中工艺偏差对信号时序产生影响的问题。
为实现上述目的及其他相关目的，本发明提供一种提高超导集成电路工作范围的方法，所述提高超导集成电路工作范围的方法至少包括：
基于工作原理确定第一信号与第二信号的时序关系，其中，所述第二信号滞后于所述第一信号，并获取所述第一信号及所述第二信号的延时偏离范围；
调整所述第一信号及所述第二信号的延时时间，确保所述第二信号的最小延时偏离时间大于所述第一信号的标准延时时间。
可选地，当所述第一信号及所述第二信号在对应标准延时时间的预设范围内偏离或朝同一方向偏离时，所述第二信号的最小延时偏离时间小于所述第一信号的最大延时偏离时间，且所述第二信号的标准延时时间大于所述第一信号的最大延时偏离时间。
可选地，当所述第一信号及所述第二信号朝同一方向偏离时，所述第二信号的标准延时时间小于所述第一信号的最大延时偏离时间。
可选地，所述第二信号的最小延时偏离时间大于所述第一信号的最大延时偏离时间。
更可选地，调整延时时间的方法包括调整延时路径的长度或路径上的器件。
更可选地，基于偏置电流允许的偏差范围确定所述第一信号及所述第二信号的延时偏离范围。
更可选地，所述第一信号及所述第二信号为时钟信号、数据信号及清零信号中的两个。
如上所述，本发明的提高超导集成电路工作范围的方法，具有以下有益效果：
对于实际流片完成的电路来说，受工艺偏差的影响，实际电路的各参数会偏离设计值，而且由于片上不均匀性的影响，对于大规模集成电路，即使是同在一个电路中，不同单元门电路的参数偏离值可能不在一个范围。那么参数的偏差会影响到各信号通路的延时，从而造成时序紊乱，极大限制了电路实际可工作的范围，甚至会导致电路无法正常工作。本发明创新性地提出了一种考虑工艺偏差的电路设计方法，针对不确定度较大的超导工艺，能在较大程度上有效地提高集成电路的工作范围。
附图说明
图1显示为RDFF逻辑门输入信号的时序关系示意图。
图2显示为RDFF逻辑门输入信号的路径延时示意图。
图3显示为RDFF逻辑门输入信号的路径延时与偏置电流的关系示意图。
图4显示为本发明的提高超导集成电路工作范围的方法的流程示意图。
图5显示为常用情况下本发明的提高超导集成电路工作范围的方法的工作原理示意图。
图6显示为特定情况下本发明的提高超导集成电路工作范围的方法的工作原理示意图。
图7显示为极端情况下本发明的提高超导集成电路工作范围的方法的工作原理示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
超导SFQ电路是一种数字电路形式，由各种时序逻辑或者组合逻辑单元门搭建而成。每个单元门要实现正确功能，其接收的信号必须满足一定的时序约束关系。如图1所示，展示了一种时序逻辑门的时序关系，不同于半导体CMOS数字电路的信号形式，超导数字电路的信号形式是一种单磁通电压脉冲，脉冲的有无分别代表“1”和“0”信号的输入；其中，“ti”代表时钟信号的输入，“ai”代表数据信号的输入，“ri”代表清零信号的输入，属于一种典型的可清零的D触发器(Resettable D Flip-Flop,RDFF)。时钟信号“ti”到来的周期为T(即每一个周期输入一时钟信号)，图1中给出了三个时钟信号“ti”输入，分别是在“-T”时刻，“0”时刻和“T”时刻到来；具体的时序约束关系为：数据信号“ai”要在时钟信号“ti”之前到来，满足两个信号建立时间(setup time)的要求，同时清零信号“ri”要在时钟信号“ti”之后到来，满足RDFF逻辑门的“ri”与“ti”的时序关系。与此同时，数据只能被“0”时刻的时钟所采集，清零的也是“0”时刻的状态，所以要求数据信号“ai”输入在“-T”时刻的时钟信号“ti”输入后，而在“0”时刻的时钟信号“ti”输入前，清零信号“ri”输入在“0”时刻的时钟信号“ti”输入后，而在“T”时刻的时钟信号“ti”输入前。
需要说明的是，本实施例以RDFF逻辑门为例，在实际使用中可基于实际逻辑门的工作原理确定输入信号的种类、数量及相互的时序关系，不以本实施例为限。
既然对门电路的各个端口信号输入在一个时钟周期内到达的时间有精确的要求，那么各端口的路径延时也就非常重要。如图2所示，通常在大规模电路的设计阶段，完成整体电路的布局布线之后，可以获得同一时钟周期内从同一个出发点到达逻辑门各端口的路径延时，在本实施例中，各信号对应的路径延时需要满足RDFF逻辑门的时序约束关系，即数据信号“ai”的延时<时钟信号“ti”的延时<清零信号“ri”的延时。
实际流片完成的电路会受到工艺偏差的影响，电路参数会在一定程度上偏离设计值。工艺偏差主要是来源于光刻的套刻误差，刻蚀精度影响，以及长膜(包括金属层和绝缘层)的厚度有偏差，从而导致电阻、电感、结的面积和临界电流密度等电路参数偏离设计值，最终影响到偏置电流的范围。路径延时非常依赖偏置电流的大小，所以工艺偏差带来的偏置电流的变化会导致路径延时偏离设计值；如图3所示，偏置电流逐渐小于标准值，则数据信号“ai”、时钟信号“ti”及清零信号“ri”的延时时间将以不同比例逐渐增加，偏置电流逐渐大于标准值，则数据信号“ai”、时钟信号“ti”及清零信号“ri”的延时时间将以不同比例逐渐减小。同时，各路径所包含的门的类型和数量均不同，所以工艺偏差造成的各路径延时偏差值也不同，所以极有可能出现路径延时不满足逻辑门的时序约束关系的情况。
如图4所示，本发明提出一种提高超导集成电路工作范围的方法，所述提高超导集成电路工作范围的方法包括：
S1：基于工作原理确定第一信号与第二信号的时序关系，其中，所述第二信号滞后于所述第一信号，并获取所述第一信号及所述第二信号的延时偏离范围。
具体地，在实际使用中将时序超前的信号定义为第一信号，将时序落后的信号定义为第二信号。在本实施例中，基于偏置电流允许的偏差范围确定所述第一信号及所述第二信号的延时偏离范围。当逻辑门的偏置电流在此范围内变化时，均能确保该逻辑门正常工作(可正确实现预设功能)，基于偏置电流的偏差范围可确定该逻辑门的输入信号的延时偏离范围。
S2：调整所述第一信号及所述第二信号的延时时间，确保所述第二信号的最小延时偏离时间大于所述第一信号的标准延时时间。
具体地，通过包括但不限于调整延时路径的长度或路径上的器件的方法对所述第一信号及所述第二信号的延时时间进行设置。作为示例，可确定所述第一信号及所述第二信号的标准延时时间，则基于所述第一信号的延时偏离范围可确定所述第一信号的最小延时偏离时间及最大延时偏离时间，基于所述第二信号的延时偏离范围可确定所述第二信号的最小延时偏离时间及最大延时偏离时间。设置完成后的延时时间需要满足：所述第二信号的最小延时偏离时间大于所述第一信号的标准延时时间。
具体地，作为本发明的另一种实现方式，当所述第一信号及所述第二信号在对应标准延时时间的预设范围内偏离或朝同一方向偏离时，进一步限定所述第二信号的最小延时偏离时间小于所述第一信号的最大延时偏离时间，且所述第二信号的标准延时时间大于所述第一信号的最大延时偏离时间。所述预设范围可根据包括但不限于具体工艺、逻辑门原理等因素进行设置，在此不一一赘述。
具体地，作为本发明的另一种实现方式，当所述第一信号及所述第二信号朝同一方向偏离(单向偏离)时，进一步限定所述第二信号的标准延时时间小于所述第一信号的最大延时偏离时间。
具体地，作为本发明的另一种实现方式，对于极端情况(即所述第一信号与所述第二信号的偏离方向不同，且偏离量超出预设范围)，进一步限定所述第二信号的最小延时偏离时间大于所述第一信号的最大延时偏离时间。
如图5～图7所示，以RDFF逻辑门为例对本发明的提高超导集成电路工作范围的方法做详细说明：
具体地，基于RDFF的工作原理确定其输入信号为数据信号“ai”、时钟信号“ti”及清零信号“ri”，满足数据信号“ai”的延时<时钟信号“ti”的延时<清零信号“ri”的延时；RDFF逻辑门的偏置电流允许的偏差范围为-30％～+30％，，基于偏置电流的偏差范围分别确定数据信号“ai”、时钟信号“ti”及清零信号“ri”的延时偏离范围。
需要说明的是，在实际使用中，可基于不同逻辑门的工作原理确定其输入信号、时序关系及对应偏置电流的偏差范围，不以本实施例为限。
具体地，如图5所示，工艺偏差是在设计值附近波动或者是单方向波动(使得所述第一信号及所述第二信号在对应标准延时时间的预设范围内偏离或朝同一方向偏离)，一般情况下偏置电流偏离不会达到或超出极限情况，能覆盖大多数工艺偏离情况，作为常用情况。此时，时钟信号“ti”的最小延时偏离时间(即偏置电流偏离到+30％XI＝1.3对应的路径延时)大于数据信号“ai”的标准延时时间(即偏置电流偏离量为0％XI＝1.0对应的路径延时)，且小于数据信号“ai”的最大延时偏离时间(即偏置电流偏离到-30％XI＝0.7对应的路径延时)；同时，时钟信号“ti”的标准延时时间大于数据信号“ai”的最大延时偏离时间；不确定的偏置范围是从时钟信号“ti”的最小延时偏离时间到数据信号“ai”的最大延时偏离时间，属极限范围。同理，清零信号“ri”的最小延时偏离时间(即偏置电流偏离到+30％XI＝1.3对应的路径延时)大于时钟信号“ti”的标准延时时间(即偏置电流偏离量为0％XI＝1.0对应的路径延时)，且小于时钟信号“ti”的最大延时偏离时间(即偏置电流偏离到-30％XI＝0.7对应的路径延时)；同时，清零信号“ri”的标准延时时间大于时钟信号“ti”的最大延时偏离时间；不确定的偏置范围是从清零信号“ri”的最小延时偏离时间到时钟信号“ti”的最大延时偏离时间。
具体地，如图6所示，工艺偏差是单方向波动的(使得所述第一信号及所述第二信号朝同一方向偏离)；也就是说受工艺偏差影响，各路径的偏置电流同时会增大或减小，所以数据信号“ai”，时钟信号“ti”及清零信号“ri”的路径延时会同时减小或增加，作为特定情况。此时，时钟信号“ti”的最小延时偏离时间大于数据信号“ai”的标准延时时间，且时钟信号“ti”的标准延时时间小于数据信号“ai”的最大延时偏离时间。同理，清零信号“ri”的最小延时偏离时间大于时钟信号“ti”的标准延时时间，且清零信号“ri”的标准延时时间小于时钟信号“ti”的最大延时偏离时间。
具体地，如图7所示，工艺偏差比较严重，导致偏置电流偏离极限值，且各信号的偏离方向不一致，作为极端情况。此时，时钟信号“ti”的最小延时偏离时间大于数据信号“ai”的最大延时偏离时间；同理，清零信号“ri”的最小延时偏离时间大于时钟信号“ti”的最大延时偏离时间。即使是偏离到极限范围(作为示例，数据信号“ai”的偏置电流偏离到-30％XI＝0.7，而时钟信号“ti”的偏置电流偏离到+30％XI＝1.3)，也能保证时钟信号“ti”的路径延时始终大于数据信号“ai”的路径延时，清零信号“ri”的路径延时始终大于时钟信号“ti”的路径延时。
需要说明的是，三种设计思路各有优劣，在设计时需要折衷考虑。极端情况对应的方案将最极端情况下的工艺偏差考虑进去，使得时序约束最容易满足，但同时消耗更多硬件资源(由于超导电路的连线都是门电路搭建而成，所以会消耗更大的面积、功耗)。而特定情况对应的方案仅考虑单方向的偏置电流偏离，只能涵盖一定工艺偏差影响，但能有效减少硬件资源的消耗。在实际使用时，需要对这三种不同情况下的硬件资源消耗都有清晰的认识，且对使用的超导集成工艺偏差的范围有一定的概念，再进行折衷选择。
本发明有效地利用工艺偏差造成偏置电流变化这一特点，在设计阶段考虑偏置电流在一定范围内的变化都能满足关键逻辑门的时序关系，使得大规模集成电路即使有一定的工艺偏差，其工作范围也能得到有效提升。
综上所述，本发明提供一种提高超导集成电路工作范围的方法，包括：基于工作原理确定第一信号与第二信号的时序关系，其中，所述第二信号滞后于所述第一信号，并获取所述第一信号及所述第二信号的延时偏离范围；调整所述第一信号及所述第二信号的延时时间，确保所述第二信号的最小延时偏离时间大于所述第一信号的标准延时时间。参数的偏离最终都是带来测试时偏置电流的变化，从而导致路径延时的改变，本发明在设计时就将偏置电流在一定范围的波动考虑进去，综合考虑硬件资源的消耗和时序约束关系的满足，可有效抵抗工艺偏差带来的影响。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种提高超导集成电路工作范围的方法，其特征在于，所述提高超导集成电路工作范围的方法至少包括：
基于工作原理确定第一信号与第二信号的时序关系，其中，所述第二信号滞后于所述第一信号，并获取所述第一信号及所述第二信号的延时偏离范围；
调整所述第一信号及所述第二信号的延时时间，确保所述第二信号的最小延时偏离时间大于所述第一信号的标准延时时间。
2.根据权利要求1所述的提高超导集成电路工作范围的方法，其特征在于：当所述第一信号及所述第二信号在对应标准延时时间的预设范围内偏离或朝同一方向偏离时，所述第二信号的最小延时偏离时间小于所述第一信号的最大延时偏离时间，且所述第二信号的标准延时时间大于所述第一信号的最大延时偏离时间。
3.根据权利要求1所述的提高超导集成电路工作范围的方法，其特征在于：当所述第一信号及所述第二信号朝同一方向偏离时，所述第二信号的标准延时时间小于所述第一信号的最大延时偏离时间。
4.根据权利要求1所述的提高超导集成电路工作范围的方法，其特征在于：所述第二信号的最小延时偏离时间大于所述第一信号的最大延时偏离时间。
5.根据权利要求1-4任意一项所述的提高超导集成电路工作范围的方法，其特征在于：调整延时时间的方法包括调整延时路径的长度或路径上的器件。
6.根据权利要求5所述的提高超导集成电路工作范围的方法，其特征在于：基于偏置电流允许的偏差范围确定所述第一信号及所述第二信号的延时偏离范围。
7.根据权利要求5所述的提高超导集成电路工作范围的方法，其特征在于：所述第一信号及所述第二信号为时钟信号、数据信号及清零信号中的两个。
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Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06152387A (ja) * 1992-11-05 1994-05-31 Fujitsu Ltd 超伝導集積回路
US6307370B1 (en) * 1999-07-02 2001-10-23 Bruker Ag Active shielded superconducting assembly with improved compensation of magentic field disturbances
US6507234B1 (en) * 2000-11-13 2003-01-14 Trw Inc. Active timing arbitration in superconductor digital circuits
JP2013156238A (ja) * 2012-02-01 2013-08-15 National Institute Of Information & Communication Technology 超伝導単一光子検出システムおよび超伝導単一光子検出方法
CN103500243A (zh) * 2013-09-04 2014-01-08 深圳市国微电子有限公司 一种自适应pvt变化的时钟电路设计方法
CN104950268A (zh) * 2014-03-31 2015-09-30 中国科学院上海微系统与信息技术研究所 超导量子干涉器磁传感器
US20150358022A1 (en) * 2014-06-06 2015-12-10 Wisconsin Alumni Research Foundation System and method for controlling superconducting quantum circuits using single flux quantum logic circuits
US10608044B1 (en) * 2019-01-07 2020-03-31 Microsoft Technology Licensing, Llc Capacitively coupled superconducting integrated circuits powered using alternating current clock signals
CN111147045A (zh) * 2019-12-23 2020-05-12 中国科学院计算技术研究所 一种超导电路的清零方法及系统
CN111707978A (zh) * 2020-07-09 2020-09-25 华中科技大学 一种超导磁体的失超检测方法、装置、设备及存储介质
CN111984058A (zh) * 2020-07-17 2020-11-24 中国科学院计算技术研究所 基于超导sfq电路的微处理器系统及其运算装置
US20210035004A1 (en) * 2019-08-01 2021-02-04 Northrop Grumman Systems Corporation Superconducting clock conditioning system

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06152387A (ja) * 1992-11-05 1994-05-31 Fujitsu Ltd 超伝導集積回路
US6307370B1 (en) * 1999-07-02 2001-10-23 Bruker Ag Active shielded superconducting assembly with improved compensation of magentic field disturbances
US6507234B1 (en) * 2000-11-13 2003-01-14 Trw Inc. Active timing arbitration in superconductor digital circuits
JP2013156238A (ja) * 2012-02-01 2013-08-15 National Institute Of Information & Communication Technology 超伝導単一光子検出システムおよび超伝導単一光子検出方法
CN103500243A (zh) * 2013-09-04 2014-01-08 深圳市国微电子有限公司 一种自适应pvt变化的时钟电路设计方法
CN104950268A (zh) * 2014-03-31 2015-09-30 中国科学院上海微系统与信息技术研究所 超导量子干涉器磁传感器
US20150358022A1 (en) * 2014-06-06 2015-12-10 Wisconsin Alumni Research Foundation System and method for controlling superconducting quantum circuits using single flux quantum logic circuits
US10608044B1 (en) * 2019-01-07 2020-03-31 Microsoft Technology Licensing, Llc Capacitively coupled superconducting integrated circuits powered using alternating current clock signals
US20210035004A1 (en) * 2019-08-01 2021-02-04 Northrop Grumman Systems Corporation Superconducting clock conditioning system
CN111147045A (zh) * 2019-12-23 2020-05-12 中国科学院计算技术研究所 一种超导电路的清零方法及系统
CN111707978A (zh) * 2020-07-09 2020-09-25 华中科技大学 一种超导磁体的失超检测方法、装置、设备及存储介质
CN111984058A (zh) * 2020-07-17 2020-11-24 中国科学院计算技术研究所 基于超导sfq电路的微处理器系统及其运算装置

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
XIZHU PENG ET AL: "A Solution for Ultra-Low Bit-Error-Rate Interface of Superconductor-Semiconductor by Using an Error-Correction-Code Encoder", 《IEEE TRANSACTIONS ON APPLIED SUPERCONDUCTIVITY》, 20 February 2019 (2019-02-20), pages 1 - 4 *
李明浩: "先进调制格式的产生及其全光信号处理", 《中国博士学位论文全文数据库 信息科技辑》, 15 August 2011 (2011-08-15), pages 136 - 4 *
郑凯: "超导纳米线逻辑器件的研究与应用", 《中国博士学位论文全文数据库 工程科技Ⅰ辑》, 15 February 2021 (2021-02-15), pages 020 - 55 *

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