CN1277166C - 存储器读取接口 - Google Patents

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Abstract

一种存储器读取接口，包含：地址锁存器，接收微控制器的地址数据多任务总线与地址锁存使能信号，并在该信号使能时，将地址数据多任务总线的信号锁存住并输出低位地址信号；多任务器，接收地址锁存器输出的低位地址信号与微控制器输出的高位地址信号以及微处理器输出的地址信号，并由微控制器的第一控制信号控制，将微控制器的地址信号输出或将微处理器的地址信号输出，作为存储器的地址信号；和数据缓冲器，接收存储器的数据总线信号，并由微控制器的第二控制信号控制，在微控制器的数据周期将数据总线的信号输出至微控制器的地址数据多任务总线，在微控制器的地址周期将数据缓冲器的输出保持为高阻抗状态。

Description

存储器读取接口
技术领域
本发明涉及一种存储器读取接口，特别涉及用来让具有地址数据多任务总线的微控制器与一微处理器共享一存储器区域的存储器读取接口。
背景技术
部分微控制器为了减少输出入引脚(I/O pins)，而将数据总线与低位地址总线共享一组输出引脚，例如80C32系列的微控制器。图1所示为该等具有地址/数据多任务总线的控制器的存储器系统。如该图所示，微控制器11利用地址锁存器12在地址锁存信号ALE使能时，将地址数据多任务总线A7:0/D7:0的低位地址信号A7:0锁存住。该地址信号A7:0与高位地址信号A15:8一并输入至存储器13的地址总线。微控制器11的读取信号/READ连接至存储器13的输出使能控制端OE。在读取信号/READ使能时，存储器13的输出亦被使能，而将对应于地址信号A15:0的数据送至数据总线D7:0。微控制器11即通过地址数据多任务总线A7:0/D7:0读取存储器的数据总线D7:0的数据。
图2显示该微控制器11在读取周期时的时序图。如图2所示，微控制器11的读取周期分成地址阶段与数据阶段。地址锁存信号ALE在地址阶段时使能，而读取信号/READ在数据阶段时使能。
该等微控制器的存储器系统仅让单一的微控制器读取存储器的数据。若能让另一微处理器共享该微控制器存储器系统的存储器，将提升存储器的使用效率。
发明内容
有鉴于上述问题，本发明的目的是提供一种存储器读取接口，让具有地址/数据多任务总线的微控制器与微处理器共享一存储器区域。
为达成上述目的，本发明的存储器读取接口包含：一地址锁存器，接收微控制器的地址数据多任务总线与一地址锁存使能信号，并在该地址锁存使能信号使能时，将地址数据多任务总线的信号锁存住并输出低位地址信号；一多任务器，接收地址锁存器输出的低位地址信号与微控制器输出的高位地址信号以及微处理器输出的地址信号，并由第一控制信号控制，其中，该第一控制信号由微控制器产生，经由该微控制器至该多任务器的线路传输到该多任务器，用来控制微控制器的地址信号的输出或微处理器的地址信号的输出，以便使得该输出的信号作为存储器的地址信号；以及一数据缓冲器，接收存储器的数据总线信号，并由第二控制信号控制，该第二控制信号由微控制器产生，并经由从该微控制器连接至该数据缓冲器的传输线路，用来在微控制器的数据周期将该数据总线的信号输出至微控制器的地址数据多任务总线，而在微控制器的地址周期将该数据缓冲器的输出保持为高阻抗状态。
附图说明
图1所示为具有地址/数据多任务总线的控制器的存储器系统；
图2显示图1微控制器在读取周期时的时序图；
图3为应用本发明存储器读取接口的控制系统；
图4显示图3的控制系统在读取周期时的时序图；
在附图中，20表示读取接口，201表示地址锁存器，202表示数据缓冲器，203表示地址多任务器，21表示微控制器单元，22表示微处理器单元，23表示存储器单元。
具体实施方式
以下参考附图详细说明本发明的存储器读取接口。
图3为应用本发明的存储器读取接口的控制系统。该控制系统包含一微控制器单元21、一微处理器单元22、一存储器单元23、以及一读取接口20。微控制器单元21与微处理器单元22可通过该读取接口20在不同的阶段读取存储器单元23的数据，达到信息共享的目的。
读取接口20包含一地址锁存器201、一数据缓冲器202、以及一地址多任务器203。该读取接口20连接微控制器单元21的地址/数据多任务总线信号uC_A7:0/D7:0、高位地址信号uC_A15:8、地址锁存使能信号ALE、读取信号/READ、以及微处理器单元22的地址信号uP_A15:0与数据信号uP_D7:0。
读取接口20利用地址锁存器201在微控制器单元21的地址锁存使能信号ALE使能时，将微控制器单元21的地址/数据多任务总线信号uC_A7:0/D7:0的低位地址信号uC_A7:0锁存住并输出成低位地址信号uC_A7:0。微控制器单元21的高位地址信号uC_A15:8则与地址锁存器201输出的低地址信号uC_A7:0合并成微控制器单元21的地址信号uC_A15:0。
读取接口20的地址多任务器203接收微控制器单元21的地址信号uC_A15:0与微处理器单元22的地址信号uP_A15:0，并根据微控制器单元21的读取信号/READ选择地址信号uC_A15:0或地址信号uP_A15:0输出。亦即，当读取信号/READ非使能时，地址多任务器203输出微处理器单元22的地址信号uP_A15:0；而当读取信号/READ使能时，地址多任务器203输出微控制器单元21的地址信号uC_A15:0。
数据缓冲器202接收存储器23的数据总线的数据D7:0，并在读取信号/READ使能时，将该数据D7:0输出至微控制器单元21的地址/数据多任务总线A7:0/D7:0。且该数据缓冲器202在读取信号/READ非使能时，将输出保持为高阻抗状态。当然，除了使用读取信号/READ控制数据缓冲器202与地址锁存器201，还可以使用反向地址锁存使能信号ALE作为控制信号。
图4显示以读取信号/READ作为数据缓冲器202与地址锁存器201的控制信号的时序图。如该图所示，对于微控制器单元21而言，每个读取周期分为地址阶段(address phase)与数据阶段(data phase)。在地址阶段时，微控制器单元21输出低地址信号uC_A7:0。此时，由于读取信号/READ并未使能，地址多任务器203输出微处理器单元22的地址信号uP_A15:0，故微处理器单元22可利用该地址阶段读取存储器单元23的数据。而在数据阶段时，由于读取信号/READ使能，数据缓冲器202将存储器单元的数据D7:0输出至接微控制器单元21的地址/数据多任务总线信号uC_A7:0/D7:0，且地址多任务器203输出微控制器单元21的地址信号uC_A15:0，故微控制器单元21可利用该数据阶段读取存储器单元23的数据。
以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，本领域的技术人员可进行各种变形或变更。例如，存储器的输出使能引脚在实施例中是接地的状态，但是亦可利用微控制器单元的读取信号与微处理器单元的读取信号来控制。亦即，只要将两个读取信号利用与门(AND GATE)处理即可产生存储器的输出使能信号/OE。

Claims (6)

1.一种存储器读取接口，提供一具有地址/数据多任务总线的微控制器与一微处理器共享一存储器，该存储器读取接口包含：
一地址锁存器，接收前述微控制器的地址数据多任务总线与一地址锁存使能信号，并在该地址锁存使能信号使能时，将地址数据多任务总线的信号锁存住并输出低位地址信号；
一多任务器，接收前述地址锁存器输出的低位地址信号与微控制器输出的高位地址信号以及前述微处理器输出的地址信号，并由第一控制信号控制，其中，该第一控制信号由前述微控制器产生，经由前述微控制器至该多任务器的线路传输到该多任务器，用来控制前述微控制器的地址信号的输出或前述微处理器的地址信号的输出，以便使得该输出的信号作为前述存储器的地址信号；以及
一数据缓冲器，接收前述存储器的数据总线信号，并由第二控制信号控制，该第二控制信号由微控制器产生，并经由从该微控制器连接至该数据缓冲器的传输线路，用来在前述微控制器的数据周期将该数据总线的信号输出至前述微控制器的地址数据多任务总线，而在前述微控制器的地址周期将该数据缓冲器的输出保持为高阻抗状态。
2.如权利要求1所述的存储器读取接口，其中前述微处理器的数据总线连接至前述存储器的数据总线。
3.如权利要求2所述的存储器读取接口，其中前述第一控制信号为地址锁存使能信号。
4.如权利要求2所述的存储器读取接口，其中前述第一控制信号为微控制器的读取信号。
5.如权利要求2所述的存储器读取接口，其中前述第二控制信号为地址锁存使能信号。
6.如权利要求2所述的存储器读取接口，其中前述第二控制信号为微控制器之读取信号。
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