CN110413536B - 一种多数据格式高速并行NandFlash存储装置 - Google Patents

Abstract

本发明公开了一种多数据格式高速并行NandFlash存储装置，通过采用模块化的设计，针对不同数据格式的载荷数据建立载荷数据处理通道，并根据芯片的数量构建芯片控制通道，通过载荷数据处理通道内的存储页地址管理及索引模块与芯片控制通道内的优先级控制模块的索引控制实现了多种数据格式载荷数据的并行存储，提高了整个存储系统的存储速率，且具备良好的可扩展性。

Description

一种多数据格式高速并行NandFlash存储装置

技术领域

本发明属于航天电子技术领域，具体涉及一种多数据格式高速并行NandFlash存储装置。

背景技术

在航天器数据管理系统设计中，由于航天器搭载的有效载荷数据速率不断提高，数据量越来越大，数据格式愈加多样化。因此，设计兼容多种数据格式的高速大容量存储器是航天器设计的关键问题。目前星载大容量存储装置多基于NandFlash设计，NandFlash具有存储密度大，功耗低、体积小等优点，但同时NandFlash接口较为复杂，且单片容量小，读写速度较慢。传统的航天器大容量存储器将多种数据格式的载荷数据复接后串行存入NandFlash芯片，存储速率较低，无法满足高速存储的需求。因此，为了提高存储速率，需要充分利用多片NandFlash或单片NandFlash中的多个基片，设计高速并行的存储结构。

发明内容

有鉴于此，本发明提供了一种多数据格式高速并行NandFlash存储装置，通过采用模块化的设计，针对不同数据格式的载荷数据建立载荷数据处理通道，并根据芯片的数量构建芯片控制通道，通过载荷数据处理通道内的存储页地址管理及索引模块与芯片控制通道内的优先级控制模块的索引控制实现多种数据格式载荷数据的并行存储。

本发明提供的一种多数据格式高速并行NandFlash存储装置，包括载荷数据处理通道、芯片控制通道和NandFlash芯片或基片，每一载荷数据处理通道处理一种数据格式的载荷数据；

所述载荷数据处理通道包括有效载荷接口模块、数据组帧模块和存储页地址管理及索引模块；

所述芯片控制通道包括优先级控制模块和NandFlash通道控制模块；

所述有效载荷接口模块，用于接收载荷数据；

所述数据组帧模块，用于对所述载荷数据进行组帧，并在其内置页缓冲中的数据量达到设定的阈值时，向存储页地址管理及索引模块发送存储请求信号；

所述存储页地址管理及索引模块，预先设定其所属的载荷数据处理通道对应的存储空间，在接收到所述存储请求信号时，更新当前存储页地址，并根据其将存储请求信号索引至对应的优先级控制模块；

优先级控制模块，当自身状态为闲时，响应所述存储请求信号，对数据组帧模块页缓冲中的数据进行编程缓冲后，向NandFlash通道控制模块发送编程请求信号；

NandFlash通道控制模块，在接收到所述编程请求信号时，控制NandFlash芯片或基片对优先级控制模块中编程缓冲的数据进行编程。

进一步地，更新当前存储页地址为：计算通道当前存储页地址Pagei，当存储空间为正常状态时，令Pagei自加1，当存储空间中存在坏块时，则令Pagei为跳过坏块所对应的存储页数后的值。

进一步地，所述根据其将存储请求信号索引至对应的优先级控制模块为：所述存储页地址管理及索引模块根据其所在的载荷数据处理通道当前的Pagei计算其对应的优先级控制模块的编号，定义M为NandFlash芯片或基片的个数，且M为2的整数次幂，设优先级控制模块的编号为m，且1≤m≤M，令P＝log₂M，将Pagei的后P比特位记为Pagei[P-1:0]，Pagei[P-1:0]所对应的十进制值为为索引到的优先级控制模块的编号m的值。

进一步地，所述有效载荷接口模块，通过内置的接收缓冲对接收到的载荷数据进行缓存，当接收缓冲内的数据量达到设定的组帧阈值时，向数据组帧模块发送组帧请求信号。

进一步地，所述数据组帧模块，采用监听的工作方式，当监听到所述组帧请求信号时，在其内置的页缓冲中的数据量达到设定的阈值时，不再向有效载荷接口模块发送组帧应答信号；否则，则继续向所述有效载荷接口模块发送组帧应答信号，并从所述接收缓冲中读取数据，再对读取到的数据按照预先设定的帧结构进行组帧，然后将组帧后的数据写入其内置的页缓冲中，写入页缓冲的过程中。

进一步地，所述存储页地址管理及索引模块索引至对应的优先级控制模块后，将存储请求信号发送到优先级控制模块，当接收到优先级控制模块返回的存储应答信号后，再将该存储应答信号发送到数据组帧模块，该数据组帧模块再将所述页缓冲中的数据发送到优先级控制模块的编程缓冲中。

进一步地，所述优先级控制模块，当自身状态为闲时，向载荷数据处理通道发送存储应答信号，随后将自身的状态设置为忙，当所述编程缓冲中接收到数据后，向NandFlash通道控制模块发送编程请求信号，收到NandFlash通道控制模块回复的编程应答信号后，再将自身状态设置为闲；当自身状态为忙时，不响应存储请求信号。

进一步地，所述NandFlash通道控制模块，当接收到所述编程请求信号后，按照NandFlash芯片的编程时序独立生成1组NandFlash控制信号，控制对应的NandFlash芯片或基片对优先级控制模块编程缓冲中的数据进行编程，当芯片或基片完成编程后，NandFlash通道控制模块再向优先级控制模块回复编程应答信号。

进一步地，所述页缓冲中的数据量设定阈值为1页。

进一步地，所述存储空间中的坏块所对应的存储页数由存储芯片的特性确定。

有益效果：

本发明通过采用模块化设计方案，实现了根据载荷接口个数和可独立编程的NandFlash芯片(或基片)个数选择各模块的配置数目，当存储需求发生变化时，例如，需要增加或修改有效载荷接口格式或提高存储速率更换NandFlash芯片，则只需修改有效载荷接口模块或NandFlash通道控制模块等硬件接口模块，而不会影响原有的存储结构，具备良好的可扩展性；同时，当存在多个NandFlash芯片时，通过存储页地址管理及索引模块与优先级控制模块之间的索引过程，实现了芯片或基片组之间并行编程，提高了整个存储系统的存储速率。

附图说明

图1为本发明提供的一种多数据格式高速并行NandFlash存储装置的组成框图。

图2为本发明提供的一种多数据格式高速并行NandFlash存储装置的存储页地址Pagei排列顺序示意图。

图3为本发明提供的一种多数据格式高速并行NandFlash存储装置的分区划分示意图。

具体实施方式

下面结合附图并举实施例，对本发明进行详细描述。

本发明提供了一种多数据格式高速并行NandFlash存储装置，其基本思想是：针对不同数据格式的载荷数据建立载荷数据处理通道，并针对每个NandFlash芯片或基片构建独立的芯片控制通道，通过载荷数据处理通道与芯片控制通道之间的数据传输，实现将待传输的载荷数据对接到相应的芯片控制通道进行控制并存储，同时，当存在多条通道时，可以通过载荷数据处理通道中的存储页地址管理及索引模块和芯片控制通道内的优先级控制模块之间的索引控制，实现多条芯片控制通道的并行存储。

本发明提供的一种多数据格式高速并行NandFlash存储装置，其结构如图1所示，包括多条载荷数据处理通道、多条芯片控制通道和多个NandFlash芯片或基片，其中，载荷数据处理通道包括有效载荷接口模块、数据组帧模块和存储页地址管理及索引模块，其数量与载荷数据的数据格式类型数量相同，每条载荷数据处理通道仅能处理同一种数据格式的载荷数据，具有唯一的通道编号和独立的存储空间；芯片控制通道包括优先级控制模块和NandFlash通道控制模块，其数量与NandFlash芯片或基片的个数相同，每个优先级控制模块都具有唯一的优先级控制模块编号。

有效载荷接口模块，用于接收载荷数据，并通过内置的接收缓冲对接收到的载荷数据进行缓存，当接收缓冲内的数据量达到设定的组帧阈值时，有效载荷接口模块则向与之相连的数据组帧模块发送组帧请求信号。

数据组帧模块，采用监听式的工作方式，当监听到有效载荷接口模块发送的组帧请求信号时，首先判断其内置的页缓冲中的数据量是否达到设定的阈值，通常情况下该阈值设置为1页，如果已达到，则数据组帧模块不再向有效载荷接口模块发送组帧应答信号；如果未达到，则向有效载荷接口模块发送组帧应答信号，并开始从有效载荷接口模块的独立接收缓冲中读取数据，再对读取到的数据按照预先设定的帧结构进行组帧，然后将组帧后的数据写入其内置的页缓冲中，写入页缓冲的过程中，当内置页缓冲中的数据量达到设定的阈值时，数据组帧模块则向与之相连的存储页地址管理及索引模块发送存储请求信号。

存储页地址管理及索引模块，在其内部预先设定通道编号n、通道所对应的存储空间的起始存储页地址Pagen及通道当前存储页地址Pagei，其中，Pagei的初始值为Pagen；存储页地址管理及索引模块采用监听式的工作方式，当监测到数据组帧模块发送的存储请求信号时，进行如下操作：首先，计算通道当前存储页地址，存储空间为正常状态时，即令Pagei自加1，当存储空间中存在坏块时，则令Pagei为跳过坏块所对应的存储页数后的值，坏块所对应的存储页数由存储芯片的特性确定；其次，根据当前的Pagei计算与之对应的优先级控制模块编号，具体计算过程为：

假设M为NandNandFlash芯片或具有独立控制端口的基片的个数，M为2的整数次幂，令优先级控制模块编号为m，且1≤m≤M，令P＝log₂M，将Pagei的后P比特位记为Pagei[P-1:0]，Pagei[P-1:0]的十进制值为j；

然后，根据计算结果将存储请求信号发送到优先级控制模块j，当接收到优先级控制模块j返回的存储应答信号后，再将该存储应答信号发送到与之相连的数据组帧模块，该数据组帧模块再将页缓冲中的数据发送到优先级控制模块j的编程缓冲中。

优先级控制模块，每个优先级控制模块可能收到1路或多路索引至本模块的存储请求信号，当自身状态为闲时，根据预先设定的载荷数据处理通道的优先级，向当前优先级最高的载荷数据处理通道发送存储应答信号，随后将自身的状态设置为忙，此时不再响应存储请求信号；等待数据组帧模块将页缓冲中的数据发送到该优先级控制模块的编程缓冲中后，向NandFlash通道控制模块发送编程请求信号；当收到NandFlash通道控制模块回复的编程应答信号时，再将自身状态设置为闲。

NandFlash通道控制模块，当接收到优先级控制模块发送的编程请求信号后，按照NandFlash芯片的编程时序独立生成1组NandFlash控制信号，控制对应的NandFlash芯片或基片对优先级控制模块编程缓冲中的数据进行编程，当芯片或基片完成编程后，NandFlash通道控制模块再向优先级控制模块回复编程应答信号。

实施例1：

某航天器搭载的载荷数据接口为4路三线制LVDS接口，以及1路CPU总线接口。NandFlash选用Micron公司的128Gb工业级芯片MT29F128G08AMCABH2-10IT：芯片容量128Gb；包括4个基片，4个基片具有独立控制端口；共16384个块，每个块128页。采用21比特(B20～B0)表示16384*128页的空间，即Pagei的位宽为21比特，其排列顺序图2所示。5路载荷数据分别存于不同的分区，分区划分情况如图3所示。具体实施方式如下：

1、如图1所示，本实施例存储装置设计由有效载荷接口、数据组帧、存储页地址管理及索引、优先级控制、NandFlash通道控制模块和NandFlash芯片组成。

如图1所示，模块之间采用请求、应答信号进行握手，设置三组请求、应答信号：组帧请求信号、组帧应答信号；存储请求信号，存储应答信号；编程请求信号，编程应答信号。

2、如图1所示，设置三种数据缓冲，分别为：位于有效载荷接口模块的接收缓冲、位于数据组帧模块的页缓冲以及位于优先级控制模块的编程缓冲。

3、设计5个有效载荷接口模块，其中4个可接收LVDS格式的载荷数据，1路接收CPU总线格式的载荷数据。各个接口模块设计独立的接收缓冲，当接收缓冲内的数据量满足组帧要求时，向该通道对应的数据组帧模块提出组帧请求信号。

4、设计5个数据组帧模块，数据组帧模块i(i∈[1，5])监测通道i的组帧请求信号，从接收缓存内读取数据，按航天器要求的帧结构进行组帧，并将组帧后的数据写入该通道对应的页缓冲。当页缓冲内的数据帧数量满1页时，向该通道对应的存储页地址管理及索引模块提出存储请求信号。

1)当页缓冲内数据不满时，可以响应该通道的组帧请求信号，并给出相应的组帧应答信号；没有组帧请求信号则继续等待。

2)当页缓冲内的数据已满时，不响应接收缓冲的组帧请求信号，也不回复组帧应答信号。

5、设计5个存储页地址管理及索引模块，用于实现不同通道数据存储页地址的计算并根据该存储页地址将存储请求信号索引至不同的优先级控制模块；将优先级控制模块返回的存储应答信号送回数据组帧模块。具体实现步骤如下：

1)存储页地址管理及索引模块i监测通道i的存储请求信号，并根据通道号i计算将要存储的页地址Pagei。

A、如图3所示，5个通道分配不同的存储空间，每个存储页地址管理及索引模块独立维护各自的存储页地址。

B、通道1的存储页地址Page1从0x000000开始计算，每存完1页地址加1。

C、通道2的存储页地址Page2从0x040000开始计算，每存完1页地址加1。

D、通道3的存储页地址Page3从0x080000开始计算，每存完1页地址加1。

E、通道4的存储页地址Page4从0x0C0000开始计算，每存完1页地址加1。

E、通道5的存储页地址Page5从0x100000开始计算，每存完1页地址加1。

F、在计算页地址时，遇到坏块则自动跳过坏块。

2)NandFlash的芯片具有独立控制端口的基片个数为4，所以M＝4，P＝2。存储页地址管理及索引模块根据Pagei将通道i的存储请求信号索引到4个优先级控制模块。索引流程如下：

A、当Pagei[1:0]＝00时，索引至优先级控制模块1；

B、当Pagei[1:0]＝01时，索引至优先级控制模块2；

C、当Pagei[1:0]＝10时，索引至优先级控制模块3；

D、当Pagei[1:0]＝11时，索引至优先级控制模块4。

3)存储页地址管理及索引模块接收优先级控制模块返回的存储应答信号，将该信号送回对应的数据组帧模块。

7、如图1所示，设计4个优先级控制模块，每一个优先级控制模块j(j∈[1，4])可能收到1路或多路索引至本模块的存储请求信号，根据预先设定的优先级响应当前优先级最高的存储请求信号。同时将发出该存储请求信号的页缓冲中的1页数据搬到编程缓冲。数据搬完后，向NandFlash通道控制模块提出编程请求信号。

1)优先级控制模块设计存储状态信号，当响应某通道的存储请求信号时,设存储状态为忙；当收到NandFlash通道控制模块回复的存储应答信号时，设存储状态为闲。

2)当存储状态为闲时，可以响应索引至本模块的存储请求信号，并给出相应的存储应答信号；没有存储请求信号则继续等待。

3)当存储状态为忙时，不响应存储请求信号，也不回复存储应答信号。

8、设计4个NandFlash通道控制模块，每一个NandFlash通道控制模块按照MT29F128G08AMCABH2-10IT芯片的编程时序独立生成1组NandFlash控制信号，控制对应的1个NandFlash基片。基片页编程完成后，向优先级控制模块回复编程应答信号。

综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种多数据格式高速并行NandFlash存储装置，其特征在于，包括载荷数据处理通道、芯片控制通道和NandFlash芯片或基片，每一载荷数据处理通道处理一种数据格式的载荷数据；

所述载荷数据处理通道包括有效载荷接口模块、数据组帧模块和存储页地址管理及索引模块；

所述芯片控制通道包括优先级控制模块和NandFlash通道控制模块；

所述有效载荷接口模块，用于接收载荷数据；

所述数据组帧模块，用于对所述载荷数据进行组帧，并在其内置页缓冲中的数据量达到设定的阈值时，向存储页地址管理及索引模块发送存储请求信号；

所述存储页地址管理及索引模块，预先设定其所属的载荷数据处理通道对应的存储空间，在接收到所述存储请求信号时，更新当前存储页地址，并根据其将存储请求信号索引至对应的优先级控制模块；

优先级控制模块，当自身状态为闲时，响应所述存储请求信号，对数据组帧模块页缓冲中的数据进行编程缓冲后，向NandFlash通道控制模块发送编程请求信号；

NandFlash通道控制模块，在接收到所述编程请求信号时，控制NandFlash芯片或基片对优先级控制模块中编程缓冲的数据进行编程；

所述更新当前存储页地址为：计算通道当前存储页地址Pagei，当存储空间为正常状态时，令Pagei自加1，当存储空间中存在坏块时，则令Pagei为跳过坏块所对应的存储页数后的值；

所述根据其将存储请求信号索引至对应的优先级控制模块为：所述存储页地址管理及索引模块根据其所在的载荷数据处理通道当前的Pagei计算其对应的优先级控制模块的编号，定义M为NandFlash芯片或基片的个数，且M为2 的整数次幂，设优先级控制模块的编号为m，且1≤m≤M，令P＝log₂M，将Pagei的后P比特位记为Pagei[P-1:0]，Pagei[P-1:0]所对应的十进制值为索引到的优先级控制模块的编号m的值；

所述数据组帧模块，采用监听的工作方式，当监听到组帧请求信号时，在其内置的页缓冲中的数据量达到设定的阈值时，不再向有效载荷接口模块发送组帧应答信号；否则，则继续向所述有效载荷接口模块发送组帧应答信号，并从接收缓冲中读取数据，再对读取到的数据按照预先设定的帧结构进行组帧，然后将组帧后的数据写入其内置的页缓冲中。

2.根据权利要求1所述多数据格式高速并行NandFlash存储装置，其特征在于，所述有效载荷接口模块，通过内置的接收缓冲对接收到的载荷数据进行缓存，当接收缓冲内的数据量达到设定的组帧阈值时，向数据组帧模块发送组帧请求信号。

3.根据权利要求1所述多数据格式高速并行NandFlash存储装置，其特征在于，所述存储页地址管理及索引模块索引至对应的优先级控制模块后，将存储请求信号发送到优先级控制模块，当接收到优先级控制模块返回的存储应答信号后，再将该存储应答信号发送到数据组帧模块，该数据组帧模块再将所述页缓冲中的数据发送到优先级控制模块的编程缓冲中。

4.根据权利要求1所述多数据格式高速并行NandFlash存储装置，其特征在于，所述优先级控制模块，当自身状态为闲时，向载荷数据处理通道发送存储应答信号，随后将自身的状态设置为忙，当所述编程缓冲中接收到数据后，向NandFlash通道控制模块发送编程请求信号，收到NandFlash通道控制模块回复的编程应答信号后，再将自身状态设置为闲；当自身状态为忙时，不响应存储请求信号。

5.根据权利要求1所述多数据格式高速并行NandFlash存储装置，其特征在于，所述NandFlash通道控制模块，当接收到所述编程请求信号后，按照NandFlash芯片的编程时序独立生成1组NandFlash控制信号，控制对应的NandFlash芯片或基片对优先级控制模块编程缓冲中的数据进行编程，当芯片或基片完成编程后，NandFlash通道控制模块再向优先级控制模块回复编程应答信号。

6.根据权利要求1所述多数据格式高速并行NandFlash存储装置，其特征在于，所述页缓冲中的数据量设定阈值为1页。

7.根据权利要求1所述多数据格式高速并行NandFlash存储装置，其特征在于，所述存储空间中的坏块所对应的存储页数由存储芯片的特性确定。

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