CN101488119A - 地址译码方法、装置及单板 - Google Patents

Abstract

本发明实施例公开一种地址译码方法、装置及单板，涉及通信技术领域，以扩大中央处理器能够访问的地址空间。该方法包括：接收中央处理器发送的访问待访问地址的高位地址值，将所述高位地址值转换为访问所述待访问地址的高位地址信号；接收所述中央处理器发送的访问所述待访问地址的低位地址信号；将所述高位地址信号和所述低位地址信号转换为访问所述待访问地址的地址信号。本发明实施例提供的技术方案可以广泛应用于通信系统中。

Description

地址译码方法、装置及单板

技术领域

本发明涉及通信技术领域，尤其涉及一种地址译码方法、装置及单板。

背景技术

在通信系统和通信设备中，主板上的CPU(Central Processing Unit，中央处理器)需要通过地址线发送地址信号，以访问不同硬件设备的不同地址空间。例如：CPU可以通过总线与遵循该总线规范的硬件设备建立通讯，通过地址总线发送的地址信号直接选通该硬件设备待访问的地址空间。

在实现本发明的过程中，发明人发现，现有技术中至少存在如下问题，CPU可用于访问地址空间的地址线的数量是固定的，从而CPU通过该地址线能直接访问(或选通读写)的硬件设备的地址空间也是有限的。当该硬件设备的地址空间大于该CPU能直接访问的地址空间时，CPU也只能访问能直接访问的地址空间之内的地址。

例如：INTEL公司的IXP2350型号的CPU的能直接访问的地址空间为16MB。当该CPU外挂64M地址空间的硬件设备时，该CPU也只能访问该硬件设备0～16MB的地址空间的数据。

发明内容

本发明实施例提供一种地址译码方法、装置及单板，以扩大中央处理器能够访问的地址空间。本发明的实施例采用如下技术方案：

一方面，提供一种地址译码方法，包括：

接收中央处理器发送的访问待访问地址的高位地址值，将所述高位地址值转换为访问所述待访问地址的高位地址信号；

接收所述中央处理器发送的访问所述待访问地址的低位地址信号；

将所述高位地址信号和所述低位地址信号转换为访问所述待访问地址的地址信号。

一方面，提供一种地址译码装置，通过总线与中央处理器和硬件设备相连接，其特征在于，所述地址译码装置包括：

高位地址模块，用于接收所述中央处理器通过所述总线发送的访问所述硬件设备中的待访问地址的高位地址值，将所述高位地址值转换为访问所述待访问地址的高位地址信号；

低位地址模块，用于接收所述中央处理器通过所述总线发送的访问所述待访问地址的低位地址信号；

译码模块，用于将所述高位地址模块转换后的高位地址信号和所述低位地址模块接收的低位地址信号转换为访问所述所述待访问地址的的地址信号。

一方面，提供一种通信单板，包括：中央处理器、地址译码装置、硬件设备和总线；其中

所述地址译码装置通过所述总线与所述中央处理器和所述硬件设备相连接；

所述中央处理器，用于通过所述总线向所述地址译码装置发送访问所述硬件设备中的待访问地址的高位地址值和访问所述待访问地址的低位地址信号；

所述地址译码装置，用于通过所述总线接收所述中央处理器发送的访问所述待访问地址的高位地址值，将所述高位地址值转换为高位地址信号；并通过所述总线接收所述中央处理器发送的访问所述待访问地址的低位地址信号；然后将所述高位地址信号和所述低位地址信号转换为访问所述待访问地址的地址信号；

所述硬件设备，用于通过所述总线接收所述地址译码装置输出的访问所述待访问地址的地址信号，根据所述地址信号访问所述待访问地址。

本发明实施例提供的技术方案具有以下有益效果：

可以扩大中央处理器能够访问的地址空间。

附图说明

图1为本发明实施例一提供的地址译码方法的流程示意图；

图2为应用本发明实施例一提供的译码方法来扩大中央处理器能访问的地址空间的一种单板结构图；

图3为本发明实施例二提供的地址译码方法的流程示意图；

图4为图2所示的场景中寄存器与存储块的映射关系图；

图5为本发明实施例三提供的地址译码装置的结构示意图；

图6为本发明实施例四提供的一种通信单板的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的几个实施例作进一步地的详细描述。

实施例一

图1为本实施例提供的一种地址译码方法的流程示意图，如图1所示，包括：

S101，接收中央处理器发送的访问待访问地址的高位地址值，将该高位地址值转换为访问待访问地址的高位地址信号。

当中央处理器访问的待访问地址不在该中央处理器能直接访问的地址空间之内时，中央处理器无法通过自身的地址线直接发送一个完整的用于访问待访问地址的地址信号。因此，中央处理器可以将访问待访问地址的完整的地址信号拆分成两部分，一部分为高位地址信号，一部分为低位地址信号；高位地址信号为访问待访问地址的高位地址线的信号，低位地址信号为访问待访问地址的高位地址线的信号，该信号可以是高低电平信号。后续各实施例所述高位地址信号和低位地址信号的定义与此类似，不再赘述。

其中，中央处理器可以通过地址总线传输低位地址信号；而高位地址信号则可以以高位地址值的形式通过数据总线或其它的总线进行传输，该高位地址值为中央处理器要访问的待访问地址的高位地址线的值。例如，接收中央处理器通过数据总线发送的访问待访问地址的高位地址值后，将该高位地址值保存到寄存器中，然后将该寄存器的值转换为电平信号。

另一方面，该高位地址值也可以与低位地址信号按秩序通过地址总线进行传输，例如：中央处理器通过该地址总线先传输高位地址值，然后再传输低位地址信号。接收端接收到中央处理器传输的高位地址值后，将该高位地址值保存到寄存器中，然后再将该寄存器的值转换为电平信号。

S102，接收中央处理器发送的访问待访问地址的低位地址信号。

例如，中央处理器可以通过地址总线发送访问待访问地址的低位的地址信号。

S103，将高位地址信号和低位地址信号转换为访问待访问地址的地址信号。

该转换包括：将高位地址信号和低位地址信号按序组合成一个完整的地址信号。例如：高位地址信号为“10”，低位地址信号为“10000000011111111110001”，则转换后得到得完整的地址信号为“1010000000011111111110001”，该地址信号可用于访问8M至16M的地址空间的某一地址。

本发明实施例为摆脱中央处理器访问的地址空间受地址线个数的限制，将中央处理器访问任一待访问地址的地址信号拆分成高位地址信号和低位地址信号，接收端通过对接收到的高位地址信号和低位地址信号进行译码处理得到一个完整的地址信号，再根据译码后完整的地址信号去选通该待访问的地址。从而扩大了中央处理器能够访问的地址空间，并可提高地址资源的利用率。

实施例二

图2为本实施例提供的一种单板的结构示意图，包括CPU、存储器、连接CPU和存储器的译码装置，译码装置可以采用可编程逻辑器件或现场可编程门阵列实现，本实施例以EPLD(Erasable Programmable Logic Device，可擦编程逻辑器件)为例进行说明。

如图2所示，EPLD与该存储器的地址线、数据线、片选信号和其它控制线建立了连接；另一方面，EPLD与CPU的地址线、数据线、片选信号和其它控制线建立了连接。其中，该中央处理器包括23根地址线(Addr[22∶0])，16比特的位宽(Date[15:0])，CPU通过自身的地址线能直接选通或访问的地址空间为为8MB。存储器的地址空间为32MB，该存储器包括25根地址线和16比特的位宽。EPLD可以将CPU的片选信号透传到存储器，使存储器处于正常的工作状态。然后，CPU发送访问待访问地址的高位地址值和低位地址信号，通过EPLD译码后得到一个访问该存储器中待访问地址的完整的地址信号，EPLD根据译码后的地址信号可以选通该存储器中的待访问的地址，EPLD在选通该存储器中CPU访问的地址后，可以根据CPU的数据线和其它控制线所传输的信息，对该存储器中该地址存储的数据执行读或写操作。

本实施例中，考虑到只有23根地址线的CPU只能直接对存储器低位的23根地址线进行赋值以选通该存储器0至8MB地址空间的地址。为了使该CPU能访问该存储器0至32MB地址空间的任一地址，CPU将访问该存储器任一存储空间的25位的地址信号拆分成23位的低位地址信号和2位的高位地址信号。其中，23位的低位地址信号可以通过地址线进行传输，2位的高位地址信号以高位地址值的形式通过地址线或数据线进行传输，本实施例中，2位的高位地址值通过地址线进行传输。

与CPU的分开传送相对应的，本实施例将存储器的地址线也分成两组，将存储器连续的低位地址线(Addr[22：0])作为第一组，以对应CPU的23位的低位地址信号；并将存储器其余的高位地址线(Addr[24：23])作为第二组，以对应CPU的2位的高位地址信号。本实施例中，由于CPU通过地址线先后传输高位地址信号和低位地址信号，因此，EPLD还需建立CPU的地址线与存储器的地址线之间的映射关系。例如：预先建立存储器的低位地址线与CPU的地址线之间的映射；然后EPLD再通过一个两位的寄存器建立该存储器剩余的高位地址线(Addr[24：23])与该CPU指定的2根地址线之间的映射。EPLD建立好CPU的地址线与存储器的地址线之间的映射关系后，CPU可以通过以下步骤访问该存储器的任一地址空间了，如图3所示，包括：

S301，CPU向EPLD发送高位地址值。本实施例中，该高位地址值可以通过CPU指定的2根地址线进行传输。在其它的应用场景中，该高位地址值也可以通过数据线或其它总线进行传输。

S302，EPLD接收CPU设置的高位地址值，将高位地址值转换为高位地址信号。如图2所示，例如，EPLD的一个寄存器接收并保存CPU发送的高位地址值，将高位地址值转换成电平信号。

S303，CPU向EPLD发送低位地址信号。该地址信号可通过地址线传传输。

S304，EPLD将高位地址信号和低位地址信号转换为完整的地址信号。

执行完上述步骤之后，EPLD向存储器发送完整的地址信号，根据完整的地址信号对存储器的所有地址线进行赋值以选通CPU需要访问的地址。一方面，EPLD将接收的低位地址信号(该高位地址信号可以是高低电平信号)输入到存储器的低位地址线；另一方面，EPLD将转换后的高位地址信号(该高位地址信号可以是高低电平信号)输入到存储器的高位地址线，如图2所示，寄存器将高位地址值转换成电平信号后，可以通过EPLD连接该存储器高位地址线的接口将该电平信号输入到存储器的高位地址线。

本实施例等效于通过EPLD中2位的寄存器将CPU的23位的地址线扩展为25位的地址线。其中，将高位地址值写入寄存器后，任一寄存器的值映射该存储器唯一的存储块。本实施例中，通过两位的寄存器可以将存储器的地址空间分成四个存储块，建立的映射关系如图4所示：

当寄存器的值为00时，映射存储器0～8MB的存储块；

当寄存器的值为01时，映射存储器8～16MB的存储块；

当寄存器的值为10时，映射存储器16～24MB的存储块；

当寄存器的值为11时，映射存储器24～32MB的存储块。

本实施例中，由于CPU的地址线少于存储器的地址线，从而导致CPU无法直接访问存储器中所有的地址空间。当CPU可直接访问的地址空间小于存储器的地址空间时，通过本实施例提供的译码方法，EPLD分别获取到CPU访问存储器的任一待访问地址的的高位地址信号和低位地址信号，然后将高位地址信号和低位地址信号转换为完整的地址信号。得到完整的地址信号之后，则可以根据完整的地址信号去访问存储器中对应的地址。从而扩大了CPU可访问该存储器的存储空间，并可提高该存储器的地址资源的利用率。

实施例三

本实施例提供一种地址译码装置，该地址译码装置通过总线与中央处理器和硬件设备连接，可通过总线与中央处理器和硬件设备进行通信。

如图5所示，该地址译码装置包括：

高位地址模块51，用于接收中央处理器发送的高位地址值，并将高位地址值转换为电平信号。

其具体实现方式，例如，可以使用寄存器511，从总线接收并保存中央处理器发送的高位地址值，该高位地址值为中央处理器要访问的地址的高位地址线的值；然后使用转换单元513将寄存器511接收并保存的高位地址值转换为电平信号。

低位地址模块53，用于接收中央处理器通过总线发送的访问待访问地址的低位地址信号；

译码模块55，用于与高位地址模块51和低位地址模块53相连接，将高位地址模块51转换得到的高位地址信号和低位地址模块53接收的低位地址信号转换为访问待访问地址的的地址信号。

其中，地址译码装置还包括：

读写模块57，用于与译码模块55相连接，利用译码模块55产生的地址信号，从硬件设备的待访问地址读或写数据。在具体的实现过程中，该地址译码装置在选通中央处理器访问的待访问地址后，通过读写模块57从该中央处理器外挂的硬件设备的选通的地址读数据；或向该硬件设备选通的地址写数据。

该地址译码装置可以用图2所示单板中的EPLD实现，也可以直接集成在外挂的硬件设备(例如：图2所示的存储器)上。

本实施例提供的地址译码装置可用于扩大中央处理器能够访问的地址空间，当中央处理器可直接访问的地址空间小于外挂的硬件设备的地址空间时，为摆脱中央处理器可直接访问的地址空间受地址线的个数的限制，中央处理器可以将访问该硬件设备的任一地址空间的地址信号拆分成高位地址信号和低位地址信号，然后通过本实施例提供的译码装置对接收到的高位地址信号和低位地址信号进行译码处理得到一个完整的地址信号，得到完整的地址信号之后，则可以选通该硬件设备对应的地址空间，从而扩大了中央处理器能够访问的地址空间、并可提高该硬件设备地址空间的利用率。

实施例四

本发明实施例还提供一种包括地址译码装置的单板，如图5所示，包括：中央处理器601、地址译码装置603、硬件设备605。

地址译码装置603通过总线与中央处理器601和硬件设备605相连接，以通过总线与中央处理器601和硬件设备605进行通信；

中央处理器601，用于通过总线向地址译码装置603发送访问硬件设备605中的待访问地址的高位地址值和访问待访问地址的低位地址信号；

地址译码装置603，用于通过总线接收中央处理器601发送的访问待访问地址的高位地址值，将高位地址值转换为高位地址信号；并通过总线接收中央处理器601发送的访问待访问地址的低位地址信号；然后将高位地址信号和低位地址信号转换为访问待访问地址的完整的地址信号；

硬件设备605，用于通过总线接收地址译码装置603输出的访问待访问地址完整的地址信号，根据该地址信号选通中央处理器601访问的待访问地址，以便于中央处理器601从待访问地址读或写数据。

例如，中央处理器601有23条地址线，硬件设备605有25条地址线，中央处理器601通过地址线或数据线先向地址译码装置603发送访问硬件设备605中任一待访问地址的高位地址值，即用于访问硬件设备605的高位地址线(Addr[24，23])的值，地址译码装置603使用高位地址模块41接收到高位地址值后，将该高位地址值赋给寄存器411，并通过转换单元413将该寄存器411的值转换为电平信号。当地址译码装置603的低位地址模块43接收到中央处理器601通过地址线发送的访问该硬件设备605中任一待访问地址的低位地址信号后，通过译码模块45将接收的高位地址信号和低位地址信号转换得到一个访问该硬件设备605的完整的地址信号。然后地址译码装置603向该硬件设备605发送译码后的完整的地址信号以选通该硬件设备605中该中央处理器601所访问的地址。在选通中央处理器601访问的待访问地址后，该地址译码装置603可以根据中央处理器601的相关指令使能内部的读写模块47从该硬件设备605选通的地址读数据或向该硬件设备605选通的地址写数据。

本实施例提供的通信单板，中央处理器可以将访问硬件设备的任一地址空间的地址信号拆分成高位地址信号和低位地址信号，然后通过本实施例提供的地址译码装置对接收到的高位地址信号和低位地址信号进行译码处理得到一个完整的地址信号，得到完整的地址信号之后，则可以选通该硬件设备中中央处理器所访问的地址。从而使中央处理器可访问的地址空间不受自身固定条数的地址线的限制，扩大了中央处理器能够访问的地址空间，并可提高该硬件设备的资源的利用率。

综上所述，本发明实施例提供的技术方案可以广泛应用于通信系统中。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random Access Memory，RAM)等。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1、一种地址译码方法，其特征在于，包括：

接收中央处理器发送的访问待访问地址的高位地址值，将所述高位地址值转换为访问所述待访问地址的高位地址信号；

接收所述中央处理器发送的访问所述待访问地址的低位地址信号；

将所述高位地址信号和所述低位地址信号转换为访问所述待访问地址的地址信号。

2、根据权利要求1所述的地址译码方法，其特征在于，所述接收中央处理器发送的访问待访问地址的高位地址值，将所述高位地址值转换为访问所述待访问地址的高位地址信号，包括：

接收中央处理器发送的访问待访问地址的高位地址值；

将所述高位地址值保存到寄存器中；

将所述寄存器的值转换为电平信号。

3、根据权利要求1所述的地址译码方法，其特征在于，还包括：

根据所述访问所述待访问地址的地址信号从所述待访问地址读数据；或者，

根据所述访问所述待访问地址的地址信号向所述待访问地址写数据。

4、一种地址译码装置，通过总线与中央处理器和硬件设备相连接，其特征在于，所述地址译码装置包括：

高位地址模块，用于接收所述中央处理器通过所述总线发送的访问所述硬件设备中的待访问地址的高位地址值，将所述高位地址值转换为访问所述待访问地址的高位地址信号；

低位地址模块，用于接收所述中央处理器通过所述总线发送的访问所述待访问地址的低位地址信号；

译码模块，用于将所述高位地址模块转换后的高位地址信号和所述低位地址模块接收的低位地址信号转换为访问所述待访问地址的的地址信号。

5、根据权利要求4所述的地址译码装置，其特征在于，所述高位地址模块包括：

寄存器，用于保存所述中央处理器通过所述总线发送的访问待访问地址的高位地址值。

转换单元，用于将所述寄存器的值转换为电平信号。

6、根据权利要求4或5所述的地址译码装置，其特征在于，所述地址译码装置还包括：

读写模块，用于利用所述译码模块产生的地址信号，从所述硬件设备的所述待访问地址读数据；或者，

利用所述译码模块产生的地址信号，向所述硬件设备的所述待访问地址写数据。

7、一种通信单板，其特征在于，包括：中央处理器、地址译码装置、硬件设备和总线；其中

所述地址译码装置通过所述总线与所述中央处理器和所述硬件设备相连接；

所述中央处理器，用于通过所述总线向所述地址译码装置发送访问所述硬件设备中的待访问地址的高位地址值和访问所述待访问地址的低位地址信号；

所述地址译码装置，用于通过所述总线接收所述中央处理器发送的访问所述待访问地址的高位地址值，将所述高位地址值转换为高位地址信号；并通过所述总线接收所述中央处理器发送的访问所述待访问地址的低位地址信号；然后将所述高位地址信号和所述低位地址信号转换为访问所述待访问地址的地址信号；

所述硬件设备，用于通过所述总线接收所述地址译码装置输出的访问所述待访问地址的地址信号，根据所述地址信号访问所述待访问地址。

8、根据权利要求7所述的通信单板，其特征在于，所述地址译码装置包括：

高位地址模块，用于接收所述中央处理器通过所述总线发送的访问所述硬件设备中的待访问地址的高位地址值，将所述高位地址值转换为访问所述待访问地址的高位地址信号；

低位地址模块，用于接收所述中央处理器通过所述总线发送的访问所述待访问地址的低位地址信号；

译码模块，用于与所述高位地址模块和所述低位地址模块相连接，将所述高位地址模块转换得到的高位地址信号和所述低位地址模块接收的低位地址信号转换为访问所述待访问地址的地址信号。

9、根据权利要求8所述的通信单板，其特征在于，所述高位地址模块包括：

寄存器，用于保存所述中央处理器通过所述总线发送的访问所述待访问地址的高位地址值。

转换单元，用于与所述寄存器相连接，将所述寄存器的值转换为电平信号。

10、根据权利要求7所述的通信单板，其特征在于，所述地址译码装置还包括：

读写模块，用于利用所述译码模块产生的地址信号，从所述硬件设备的所述待访问地址读数据；或者，

利用所述译码模块产生的地址信号，向所述硬件设备的所述待访问地址写数据。

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