CN103594110A - 替代双端口静态存储器的存储器结构 - Google Patents

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Abstract

本发明公开了一种替代双端口静态存储器的存储器结构，包括：多个单端口静态存储器和多个选择电路；每个单端口静态存储器具有独立的时钟和总线信号以及独立的空满状态标志位；所述选择电路具有两个访问端，时钟和总线信号分别输入到两个访问端，该选择电路的输出端连接到单端口静态存储器；选择电路的控制信号包括数据流方向信号和单端口静态存储器的空满状态标志位输出信号。选择电路在所述控制信号的控制下，用于切换单端口静态存储器的时钟和总线信号，根据数据流的方向和单端口静态存储器的空满状态将单端口静态存储器的时钟切换到相应访问端的工作时钟上。本发明能使芯片的面积减小，降低芯片的成本。

Description

替代双端口静态存储器的存储器结构
技术领域
本发明涉及存储器领域，特别是涉及一种替代双端口静态存储器的存储器结构。
背景技术
随着半导体和电子技术的发展，单个芯片上要完成的功能越来越多，这就使得芯片电路的设计越来越复杂，片上存在着多个时钟域，跨时钟域设计成为了一个常态，大量的数据在不同时钟域之间传送，如何处理这些跨时钟域的批量数据也成为了一个关键问题。
目前通常的做法是使用一个双端口的静态存储器作为跨时钟域数据传送的中间存储器，双端口静态存储器可以工作在两个时钟域中，从而实现了数据在不同时钟域的转换。
但是，双端口静态存储器的面积要比相同存储容量单端口静态存储器面积大50％左右，因此在芯片面积，芯片成本上并不占优势。
发明内容
本发明要解决的技术问题是提供一种替代双端口静态存储器的存储器结构，使芯片的面积减小，降低芯片的成本。
为解决上述技术问题，本发明的替代双端口静态存储器的存储器结构：包括：多个单端口静态存储器和多个选择电路；
每个单端口静态存储器具有独立的时钟和总线信号以及独立的空满状态标志位；
所述选择电路具有第一访问端和第二访问端两个访问端，每个访问端分别输入各自的时钟和总线信号，该选择电路的输出端连接到所述单端口静态存储器；所述选择电路的控制信号包括数据流方向信号和单端口静态存储器的空满状态标志位输出信号。
所述选择电路在所述控制信号的控制下，用于切换单端口静态存储器的时钟和总线信号，根据数据流的方向和单端口静态存储器的空满状态将单端口静态存储器的时钟切换到相应访问端的工作时钟上。
本发明用多个单端口静态存储器代替双端口静态存储器，使得芯片设计在面积上有所改进，从而降低芯片成本。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是用多个单端口静态存储器代替双端口静态存储器的结构框图；
图2是每个单端口静态存储器的空满状态转换流程图。
具体实施方式
参见图1所示，假设原双端口静态存储器的容量是8K字节，在下面的实施例中，使用16个512字节的单端口静态存储器来替代这个双端口静态存储器。
所述单端口静态存储器为多个，每个单端口静态存储器都有独立的时钟和总线信号以及独立的空满状态标志位（即图1中的空满标志位）。每个单端口静态存储器的时钟和总线信号都来自于原双端口存储器的两个访问端（即第一访问端和第二访问端），两个访问端的时钟和总线信号分别输入到一选择电路，该选择电路的输出端连接到单端口静态存储器。所述选择电路的控制信号包括数据流方向信号和单端口静态存储器的空满状态标志位输出信号。
每个单端口静态存储器的空满状态标志位用于表示存储器当前的状态，每个状态位用一位寄存器来实现。当两个状态位（即空标志位和满标志位，下同）为10时，表示单端口静态存储器处于空状态，该单端口静态存储器中无有效数据，可以用于写操作；当两个状态位为01时，表示单端口静态存储器处于满状态，单端口静态存储器里有512字节的有效数据，可以用于读操作；当两个状态位为00时，表示单端口静态存储器处于不空不满状态，单端口静态存储器正在读或者写操作过程中；而两个状态位为11是个无效状态，不会出现。
每个单端口静态存储器的空满状态的转换如图2所示，上电或者复位后，所述单端口静态存储器处于空状态，此时单端口静态存储器可以写入数据，写入数据后，单端口静态存储器将进入不空不满状态，而当所有512字节的数据写入后，单端口静态存储器会进入满状态。当单端口静态存储器处于满状态时，访问端可以从单端口静态存储器读出数据，并且单端口静态存储器也将再次进入不空不满状态，当所有512字节数据读出后，单端口静态存储器进入空状态，此时单端口静态存储器又可以开始接收数据，如此依次循环下去。
所述选择电路根据数据流的方向以及单端口静态存储器的空满状态选择相应访问端的工作时钟和总线信号。假设数据流的方向是从第一访问端到第二访问端，如果单端口静态存储器处于空状态，单端口静态存储器处于可写入状态，此时单端口静态存储器须分配给数据流的来源端使用，选择电路将选择第一访问端的时钟和总线信号输入到单端口静态存储器。如果单端口静态存储器处于满状态，数据处于可读取的状态，此时单端口静态存储器要分配给数据流的目的端使用，选择电路将选择第二访问端的时钟和总线信号连接到单端口静态存储器。另外，如果单端口静态存储器处于不空不满状态，单端口静态存储器正在工作，处于忙碌状态，选择电路将保持原有的选择状态，不做任何改变。
多个单端口静态存储器的设计使得数据流的来源端和目的端可以同时访问单端口静态存储器，当来源端的数据写满第一存储器后，来源端将接着访问下一个第二存储器，这时目的端可以访问第一存储器，开始读取第一存储器的数据，依次往下。这样来源端和目的端可以并行工作，保证了数据的传输速度不受影响。
以上通过具体实施方式对本发明进行了详细的说明，但在具体实施的时候，本领域人员可以在本发明的原理下做适当的调整和变化，比如单端口存储器的大小，空满状态位的定义等等。这些调整也应视为本发明的保护范围。

Claims (3)

1.一种替代双端口静态存储器的存储器结构，其特征在于，包括：多个单端口静态存储器和多个选择电路；
每个单端口静态存储器具有独立的时钟和总线信号以及独立的空满状态标志位；
所述选择电路具有第一访问端和第二访问端两个访问端，每个访问端分别输入各自的时钟和总线信号，该选择电路的输出端连接到所述单端口静态存储器；所述选择电路的控制信号包括数据流方向信号和单端口静态存储器的空满状态标志位输出信号。
所述选择电路在所述控制信号的控制下，用于切换单端口静态存储器的时钟和总线信号，根据数据流的方向和单端口静态存储器的空满状态将单端口静态存储器的时钟切换到相应访问端的工作时钟上。
2.如权利要求1所述的存储器结构，其特征在于：所述单端口静态存储器的容量根据使用环境的数据格式特点来定义。
3.如权利要求1所述的存储器结构，其特征在于：所述空满状态标志位用于表示单端口静态存储器的空状态，满状态和不空不满状态；当空标志位为1，满状态位为0，表示单端口静态存储器处于空状态，该单端口静态存储器中无有效数据，可以用于写操作；当空标志位为0，满标志位为1，表示单端口静态存储器处于满状态，单端口静态存储器里有有效数据，可以用于读操作；当空标志位和满标志位都为0表示单端口静态存储器处于不空不满状态，单端口静态存储器正在读或者写操作过程中；当空标志位和满标志位都为1是无效状态。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111666225A (zh) * 2020-06-05 2020-09-15 上海集成电路研发中心有限公司 一种数据处理电路及方法
CN111694767A (zh) * 2019-05-16 2020-09-22 时擎智能科技(上海)有限公司 累加缓存装置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5404337A (en) * 1987-05-27 1995-04-04 Hitachi, Ltd. Semiconductor memory
US6259648B1 (en) * 2000-03-21 2001-07-10 Systran Corporation Methods and apparatus for implementing pseudo dual port memory
US20040202040A1 (en) * 2003-04-11 2004-10-14 Tao Li Virtual dual-port synchronous RAM architecture
CN1545658A (zh) * 2001-07-17 2004-11-10 �йȲ��� 具有双端口存储器仿真配置的交换结构
US20050068835A1 (en) * 2001-02-13 2005-03-31 Yoshikatsu Matsuo Memory control circuit
CN1963944A (zh) * 2006-11-13 2007-05-16 威盛电子股份有限公司 可实现双端口存储功能的存储装置与相关方法
US20080005492A1 (en) * 2006-06-29 2008-01-03 Monolithic System Technology, Inc. Dual-Port SRAM Memory Using Single-Port Memory Cell
CN101350218A (zh) * 2008-07-31 2009-01-21 北京炬力北方微电子有限公司 一种虚拟多端口存储器及其存储和读取数据的方法
CN101356585A (zh) * 2005-11-17 2009-01-28 高通股份有限公司 针对每一端口具有时钟的伪双端口存储器
CN101971263A (zh) * 2008-03-13 2011-02-09 高通股份有限公司 伪双端口存储器中的地址多路复用
CN102436427A (zh) * 2011-11-07 2012-05-02 华为技术有限公司 一种数据读写方法和存储设备

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5404337A (en) * 1987-05-27 1995-04-04 Hitachi, Ltd. Semiconductor memory
US6259648B1 (en) * 2000-03-21 2001-07-10 Systran Corporation Methods and apparatus for implementing pseudo dual port memory
US20050068835A1 (en) * 2001-02-13 2005-03-31 Yoshikatsu Matsuo Memory control circuit
CN1545658A (zh) * 2001-07-17 2004-11-10 �йȲ��� 具有双端口存储器仿真配置的交换结构
US20040202040A1 (en) * 2003-04-11 2004-10-14 Tao Li Virtual dual-port synchronous RAM architecture
CN101356585A (zh) * 2005-11-17 2009-01-28 高通股份有限公司 针对每一端口具有时钟的伪双端口存储器
US20080005492A1 (en) * 2006-06-29 2008-01-03 Monolithic System Technology, Inc. Dual-Port SRAM Memory Using Single-Port Memory Cell
CN1963944A (zh) * 2006-11-13 2007-05-16 威盛电子股份有限公司 可实现双端口存储功能的存储装置与相关方法
CN101971263A (zh) * 2008-03-13 2011-02-09 高通股份有限公司 伪双端口存储器中的地址多路复用
CN101350218A (zh) * 2008-07-31 2009-01-21 北京炬力北方微电子有限公司 一种虚拟多端口存储器及其存储和读取数据的方法
CN102436427A (zh) * 2011-11-07 2012-05-02 华为技术有限公司 一种数据读写方法和存储设备

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
沈江等: "一种双存取SRAM接口电路设计", 《信息技术》 *
王天楚等: "一种SRAM单双端口转换电路的设计与实现", 《微电子学》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111694767A (zh) * 2019-05-16 2020-09-22 时擎智能科技(上海)有限公司 累加缓存装置
CN111666225A (zh) * 2020-06-05 2020-09-15 上海集成电路研发中心有限公司 一种数据处理电路及方法
CN111666225B (zh) * 2020-06-05 2023-12-01 上海集成电路研发中心有限公司 一种数据处理电路及方法

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