CN105336352B - 存储器装置 - Google Patents

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Abstract

本发明提供了一种存储器装置，该存储器装置包括存储器阵列，该存储器阵列包括多个部分，各个部分包括多个存储器小块和至少一个参考小块。存储器装置还可包括：多个读出放大器电路，其分别对应于所述多个部分；以及多个开关电路，各个开关电路连接在对应的部分与读出放大器电路之间。各个开关电路可被构造为选择是将第一列存储器小块还是将参考小块以通信方式连接至对应的读出放大器。

Description

存储器装置
相关申请的交叉引用
本申请要求于2014年8月4日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2014-0099640的优先权，该申请的内容以引用方式全文并入本文中。
技术领域
本公开一般来说涉及半导体装置，并且更具体地说，涉及存储器装置的单元阵列(unit array)、存储器装置和包括该单元阵列的存储器系统。
背景技术
在从存储器小块阵列(memory cell array)中读取一位数据的情况下，该一位数据可为‘0’或‘1’。为了确定从存储器小块阵列读出的一位数据是否为‘0’，可使用对应于数据‘0’的第一参考位。另外，为了确定从存储器小块阵列读出的一位数据是否为‘1’，可使用对应于数据‘1’的第二参考位。一位数据、第一参考位和第二参考位可存储在存储器小块阵列中。该一位数据、第一参考位和第二参考位从存储器小块阵列中的读取速度可不同。
发明内容
在特定实施例中，一种存储器装置包括：存储器小块(memory cell)的单元阵列；单元阵列的第一存储器小块区，其包括第一组多列存储器小块，各列连接至对应的位线；单元阵列的第一参考小块区，其包括至少第一参考小块；第一线，其通过多个第一开关选择性地连接至第一组多列存储器小块和第一参考小块；单元阵列的第二存储器小块区，其包括第二组多列存储器小块，各列连接至对应的位线；单元阵列的第二参考小块区，其包括至少第二参考小块；第二线，其通过多个第二开关选择性地连接至第二组多列存储器小块和第二参考小块；单元阵列的第三存储器小块区，其包括第三组多列存储器小块，各列连接至对应的位线；单元阵列的第三参考小块区，其包括至少第三参考小块；以及第三线，其通过多个第三开关选择性地连接至第三组多列存储器小块和第三参考小块。所述单元阵列可包括2n列存储器小块和多个参考小块，n为大于1的整数。存储器装置可额外包括读出放大器，其电连接至第一线、第二线和第三线，其中读出放大器被构造为基于从第一线、第二线和第三线的输出而提供读出数据。
根据其它实施例，一种存储器装置包括存储器阵列，该存储器阵列包括多个部分，各个部分包括多个存储器小块和至少一个参考小块。存储器装置还可包括：多个读出放大器电路，其分别对应于所述多个部分；以及多个开关电路，各个开关电路连接在对应的部分与读出放大器电路之间。各个开关电路可被构造为选择是将第一列存储器小块还是将参考小块以通信方式连接至对应的读出放大器。
在另一实施例中，一种存储器装置包括：存储器小块阵列，其包括单元阵列，各个单元阵列被构造为提供对应于存取地址的选择数据，并且被构造为使用存储具有第一逻辑值的第一位的第一参考小块和存储具有与第一逻辑值不同的第二逻辑值的第二位的第二参考小块。可基于存取地址来选择第一参考小块和第二参考小块。读出放大器可被构造为基于选择数据、第一位和第二位而提供读出数据。另外，单元阵列可包括：第一部分，其包括第一数据区和第一参考区，第一参考区包括存储有第一位的第一参考小块；第二部分，其包括第二数据区和第二参考区，第二参考区包括存储有第二位的第二参考小块；以及第三部分，其包括第三数据区和第三参考区，第三参考区包括存储有第三位的第三参考小块，其中第三位具有第一逻辑值和第二逻辑值之一。第一部分、第二部分和第三部分中的每一个可被构造为当存取地址对应于该部分时输出选择数据。
附图说明
从以下结合附图的详细描述中，将更清楚地理解说明性、非限制性的示例实施例。
图1至图3是示出根据示例实施例的存储器装置的单元阵列的图。
图4是示出根据常规技术的存储器装置的单元阵列的示例的图。
图5至图8是示出在数据列线数为32的情况下根据示例实施例的存储器装置的单元阵列的图。
图9和图10是示出在数据列线数为64的情况下根据示例实施例的存储器装置的单元阵列的图。
图11和图12是示出在数据列线数为128的情况下根据示例实施例的存储器装置的单元阵列的图。
图13是示出在数据列线数为32的情况下包括在图1至图3的存储器装置的单元阵列中的参考区的示例的框图。
图14至图16是示出在数据列线数为64的情况下包括在图1至图3的存储器装置的单元阵列中的参考区的示例的框图。
图17是示出在数据列线数为32的情况下包括在图1至图3的存储器装置的单元阵列中的参考区的另一示例的框图。
图18是示出根据示例实施例的存储器装置的框图。
图19是示出根据示例实施例的存储器装置的框图。
图20是根据示例实施例的用于描述图19的存储器装置的操作的图。
图21是示出根据示例实施例在数据列线数为32的情况下从参考区解码器输出的使能信号的图。
图22是示出根据示例实施例在数据列线数为64的情况下从参考区解码器输出的使能信号的图。
图23是示出根据示例实施例在数据列线数为128的情况下从参考区解码器输出的使能信号的图。
图24是示出根据示例实施例的存储器系统的框图。
图25是示出根据示例实施例的存储器装置的单元阵列的图。
图26是示出包括根据示例实施例的存储器装置的移动装置的框图。
图27是示出包括根据示例实施例的存储器装置的计算系统的框图。
具体实施方式
下文中，将参照其中示出了一些示例实施例的附图更完全地描述各个示例实施例。然而，本发明构思可按照许多不同形式实现，并且不应理解为限于本文阐述的示例实施例。在附图中，为了清楚起见，可夸大层和区的大小和相对大小。相同的附图标记始终指示相同的元件。
应该理解，虽然本文中可使用术语例如第一、第二、第三等来描述多个元件，但是这些元件不应被这些术语限制。除非上下文另有说明，否则例如作为命名约定，这些术语用于将一个元件与另一元件区分开。因此，下面在说明书的一个部分中讨论的第一元件可在说明书的另一部分中被称作第二元件，而不脱离本发明构思的教导。另外，在特定情况下，即使在说明书中未用“第一”、“第二”等来描述术语，该术语也可在权利要求中被称作“第一……”或“第二……”，以将不同的被要求保护的元件彼此区分开。
如本文所用的那样，术语“和/或”包括相关所列项之一或多个的任何和所有组合。
应该理解，当元件被称作“连接至”或“耦接至”另一元件时，其可直接连接至或耦接至另一元件，或者可存在中间元件。相反，当元件被称作“直接连接至”或“直接耦接至”另一元件时，不存在中间元件。应该按照相同的方式解释其它用于描述元件之间的关系的词语(例如，“在……之间”与“直接在……之间”、“邻近”与“直接邻近”等)。
本文所用的术语仅是为了描述特定示例实施例，而不旨在限制本发明构思。如本文所用的那样，除非上下文清楚地另外指明，否则单数形式“一个”、“一种”和“该”也旨在包括复数形式。还应该理解，术语“包括”、“包括……的”、“包含……”和/或“包含……的”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
还应该注意，在一些替代性实施方式中，方框中注明的功能/行为可不按照流程图中注明的次序发生。例如，连续示出的两个方框可实际上基本同时执行，或者有时可根据涉及的功能/行为按照相反次序执行这些方框。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些术语之类的术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化或过于正式的含义解释它们。
图1至图3是示出根据示例实施例的存储器装置的单元阵列的图。
参照图1至图3，存储器装置的单元阵列10可包括存储器小块的阵列。如本文所述，存储器小块的“单元阵列”可指包括2n个存储器小块，或者包括2n列存储器小块的存储器小块的阵列。如图1至图3所示，单元阵列10包括第一部分100、第二部分300和第三部分500。第一部分100包括第一数据区110和第一参考区130，本文中还将其称作第一存储器小块或数据小块区110和第一参考小块区130。第一参考区130至少存储具有第一参考值REF0和第二参考值REF1之一的第一参考位。换种方式说，第一参考区130至少包括第一参考小块，该第一参考小块存储第一位，该第一位具有第一逻辑值REF0(例如，其可表示逻辑“0”)或第二逻辑值REF1(例如，其可表示逻辑“1”)。数据可存储在第一数据区110中，例如，存储在作为第一存储器小块区110中的一列存储器小块的一部分的存储器小块中。例如，第一参考值REF0可用于确定选择数据SD是否为‘0’。另外，第二参考值REF1可用于确定选择数据SD是否为‘1’。可在例如美国专利No.8,665,638、No.8,587,994、No.7,733,729和No.6,388,917以及美国专利申请公开No.2011/0188305和No.2008/0094884中看出参考小块的参考值或参考位能够怎样用于确定存储的数据的状态的示例，这些专利和专利申请全部以引用方式全文并入本文中。在示例实施例中，第一参考区130可仅存储具有第一参考值REF0的一个参考位。作为另外一种选择，第一参考区130可仅存储具有第二参考值REF1的一个参考位。作为另一示例，第一参考区130可存储两个参考位——具有第一参考值REF0的第一参考位和具有第二参考值REF1的第二参考位。
作为一个示例，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330中的参考小块提供第一参考值REF0，并且可从包括在第三部分500中的第三参考区530中的参考小块提供第二参考值REF1。作为另一示例，在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330中的参考小块提供第二参考值REF1，并且可从包括在第三部分500中的第三参考区530中的参考小块提供第一参考值REF0。
图1至图3所示的存储器装置的单元阵列10包括第一部分100、第二部分300和第三部分500。在从第一部分100提供选择数据SD的情况下，可分别从第二部分300和第三部分500提供第一参考值REF0和第二参考值REF1。如果对应于第一部分100、第二部分300和第三部分500中的每一个的列线数相同，则对应于第一部分100、第二部分300和第三部分500中的每一个的电容相同。如将结合图8进一步描述的那样，对应于第一部分100的电容110_C可反映包括在第一部分100和连接至第一部分100的输入输出线中的寄生电容。对应于第二部分300的电容310_C可反映包括在第二部分300和连接至第二部分300的输入输出线中的寄生电容。对应于第三部分500的电容510_C可反映包括在第三部分500和连接至第三部分500的输入输出线中的寄生电容。如果对应于第一部分100、第二部分300和第三部分500中的每一个的电容的偏离减小，则基于存取地址ADDR_A而输出选择数据SD、第一参考位REF0和第二参考位REF1的速度可增大。
第二部分300包括第二数据区310和第二参考区330。第二参考区330存储具有第一参考值REF0和第二参考值REF1之一的至少一个参考位。数据可存储在第二数据区310中。在示例实施例中，第二参考区330可仅存储具有第一参考值REF0的一个参考位。作为另外一种选择，第二参考区330可仅存储具有第二参考值REF1的一个参考位。另外，第二参考区330可存储两个参考位，其中一个参考位具有第一参考值REF0，另一个参考位具有第二参考值REF1。
作为一个示例，对应于存取地址ADDR_A的数据区可为包括在第二部分300中的第二数据区310。在从第二数据区310提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130中的参考小块提供第一参考值REF0，并且可从包括在第三部分500中的第三参考区530中的参考小块提供第二参考值REF1。作为另一示例，在从第二数据区310提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130中的参考小块提供第二参考值REF1，并且可从包括在第三部分500中的第三参考区530中的参考小块提供第一参考值REF0。
在从第二数据区310提供选择数据SD的情况下，可分别从第一部分100和第三部分500提供第一参考值REF0和第二参考值REF1。如果对应于第一部分100、第二部分300和第三部分500中的每一个的列线数相同，则对应于第一部分100、第二部分300和第三部分500中的每一个的电容相同。如果对应于第一部分100、第二部分300和第三部分500中的每一个的电容相同，则基于存取地址ADDR_A而输出从第二部分300提供的选择数据SD、第一参考位REF0和第二参考位REF1的速度可相等。
第三部分500包括第三数据区510和第三参考区530。第三参考区530存储具有第一参考位REF0和第二参考位REF1之一的至少一个参考位。数据可存储在第三数据区510中。在示例实施例中，第三参考区530可仅存储具有第一参考值REF0的一个参考位。另外，第三参考区530可仅存储具有第二参考值REF1的一个参考位。另外，第三参考区530可存储两个参考位，其中一个参考位具有第一参考值REF0，而另一个参考位具有第二参考值REF1。
例如，对应于存取地址ADDR_A的数据区可为包括在第三部分500中的第三数据区510。在从第三数据区510提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130中的参考小块提供第一参考值REF0，并且可从包括在第二部分300中的第二参考区330中的参考小块提供第二参考值REF1。作为一个示例，在从第三数据区510提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第二参考值REF1，并且可从包括在第二部分300中的第二参考区330提供第一参考值REF0。
在一个示例中，在从第三部分500提供选择数据SD的情况下，可分别从第一部分100和第二部分300提供第一参考位REF0和第二参考位REF1。如果对应于第一部分100、第二部分300和第三部分500中的每一个的列线数相同，则对应于第一部分100、第二部分300和第三部分500中的每一个的电容相同。如果对应于第一部分100、第二部分300和第三部分500中的每一个的电容相同，则基于存取地址ADDR_A而输出从第三部分500提供的选择数据SD、第一参考位REF0和第二参考位REF1的速度可相等。
第一部分100、第二部分300和第三部分500基于存取地址ADDR_A而输出与存取地址ADDR_A相对应的选择数据SD、第一参考值REF0和第二参考值REF1。例如，在对应于存取地址ADDR_A的部分是第一部分100的情况下，可从包括在第一部分100中的第一数据区110中读取选择数据SD。选择数据SD可为读出数据。可从包括在第二部分300中的第二参考区330读取第一参考值REF0，并且可从包括在第三部分500中的第三参考区530读取第二参考值REF1。在存储器装置的读取操作中，可将第一参考值REF0和第二参考值REF1的中心值与选择数据SD进行比较。在选择数据SD大于第一参考值REF0和第二参考值REF1的中心值的情况下，选择数据SD可为数据‘1’。另外，在选择数据SD小于第一参考值REF0和第二参考值REF1的中心值的情况下，选择数据SD可为数据‘0’。作为另外一种选择，在对应于存取地址ADDR_A的部分为第二部分300的情况下，可从包括在第二部分300中的第二数据区310读取选择数据SD。可从包括在第一部分100中的第一参考区130读取第一参考值REF0，并且可从包括在第三部分500中的第三参考区530读取第二参考值REF1。在另一示例中，在对应于存取地址ADDR_A的部分为第三部分500的情况下，可从包括在第三部分500中的第三数据区510读取选择数据SD。可从包括在第一部分100中的第一参考区130读取第一参考值REF0，并且可从包括在第二部分300中的第二参考区330读取第二参考值REF1。
因此，如结合图1至图3的描述那样，特定实施例提供包括存储器小块的单元阵列的存储器装置。单元阵列可包括2n列存储器小块和多个参考小块，n为大于1的整数。单元阵列的第一存储器小块区可包括第一组多列存储器小块。各列可连接至对应的位线。单元阵列的第一参考小块区可包括至少第一参考小块。第一线通过形成第一开关电路的多个第一开关选择性地连接至第一组多列存储器小块，以及连接至第一参考小块。单元阵列的第二存储器小块区可包括第二组多列存储器小块。各列可连接至对应的位线。单元阵列的第二参考小块区包括至少第二参考小块。第二线通过形成第二开关电路的多个第二开关选择性地连接至第二组多列存储器小块，以及连接至第二参考小块。单元阵列的第三存储器小块区包括第三组多列存储器小块。各列可连接至对应的位线。单元阵列的第三参考小块区可包括至少第三参考小块。第三线通过形成第三开关电路的多个第三开关选择性地连接至第三组多列存储器小块，以及连接至第三参考小块。存储器装置可额外包括电连接至第一线、第二线和第三线的读出放大器，其中读出放大器被构造为基于第一线、第二线和第三线的输出而提供读出数据。例如，读出放大器可被构造为基于来自第一组多列存储器小块的一列中的第一线上的输出、来自第二参考小块的第二线上的输出和来自第三参考小块的第三线上的输出而提供读出数据。另外，读出放大器可额外被构造为基于来自第二组多列存储器小块的一列中的第二线上的输出、来自第一参考小块的第一线上的输出和来自第三参考小块的第三线上的输出而提供读出数据。
在第一参考小块区、第二参考小块区和第三参考小块区中的一个或多个中，存储器装置可具有额外参考小块。所述额外参考小块中的每一个还可选择性地连接至第一线、第二线和第三线中的一个。在一个实施例中，存储器装置是包括MRAM存储器小块的MRAM装置。
图4是示出根据常规技术的存储器装置的单元阵列的示例的图。
参照图4，根据常规技术的一个示例的存储器装置的单元阵列10a包括数据区410和参考区430。数据可存储在数据区410中。第一参考值REF0和第二参考值REF1可存储在参考区430中的对应的第一参考小块和第二参考小块中。第一参考值REF0可用于确定选择数据SD是否为‘0’。另外，第二参考值REF1可用于确定选择数据SD是否为‘1’。可在例如美国专利No.8,665,638、No.8,587,994、No.7,733,729和No.6,388,917以及美国专利申请公开No.2011/0188305和No.2008/0094884中看出参考小块的参考值或参考位能够怎样用于确定存储的数据的状态的示例，这些专利和专利申请全部以引用方式全文并入本文中。
例如，可基于存取地址ADDR_A通过第二数据输入输出线410_1至410_32提供选择数据SD。另外，可通过第一参考输入输出线430_1从参考区430提供第一参考值REF0。可通过第二参考输入输出线430_2从参考区430提供第二参考值REF1。对应于数据区410的电容410_33可反映包括在连接至数据区410的输入输出线中的寄生电容。对应于包括在参考区430中的第一参考输入输出线430_1的电容430_3可反映包括在第一参考输入输出线430_1中的寄生电容。对应于包括在参考区430中的第二参考输入输出线430_2的电容430_4可反映包括在第二参考输入输出线430_2中的寄生电容。对应于包括在参考区430和数据区410中的列线中的每一根的输入输出线的寄生电容可相等。各输入输出线的电容可为C。包括在数据区410中的列线数可为32。对应于数据区410的电容410_33可为32C。对应于包括在参考区430中的第一参考输入输出线430_1的电容430_3可为C。对应于包括在参考区430中的第二参考输入输出线430_2的电容430_4可为C。
对应于数据区410的电容410_33可大于对应于包括在参考区430中的第一参考输入输出线430_1的电容430_3。另外，对应于数据区410的电容410_33可大于对应于包括在参考区430中的第二参考输入输出线430_2的电容430_4。因此，在基于存取地址ADDR_A而从单元阵列10a中读取选择数据SD、第一参考位REF0和第二参考位REF1的情况下，第一参考位REF0和第二参考位REF1的读取速度可比选择数据SD的读取速度更快。在第一参考位REF0和第二参考位REF1的读取速度比选择数据SD的读取速度更快的情况下，可通过选择数据SD的读取速度来确定存储器装置的读取速度。
因为第一参考位REF0和第二参考位REF1的读取速度与选择数据SD的读取速度之间的速度差，存储器装置的读取速度会减小。如果第一部分100、第二部分300和第三部分500(例如)如图1至图3所示地构成，则可减小对应于第一部分100、第二部分300和第三部分500中的每一个的电容的偏离，并且第一参考位REF0和第二参考位REF1的读取速度与选择数据SD的读取速度之间的速度差可减小。在这种情况下，第一参考位REF0和第二参考位REF1的读取速度可减小。然而，选择数据SD的读取速度可增大。因此，存储器装置的读取速度可增大。
图5是示出在数据列线数为32的情况下(例如，在存储器小块区中的存储器小块的列数为32的情况下)根据示例实施例的存储器装置的单元阵列的图。
参照图5，存储器装置的单元阵列10包括第一部分100、第二部分300和第三部分500。第一部分100包括第一数据区110和第一参考区130。第二部分300包括第二数据区310和第二参考区330。第三部分500包括第三数据区510和第三参考区530。第一部分100、第二部分300和第三部分500基于存取地址ADDR_A而输出对应于存取地址ADDR_A的选择数据SD、第一参考位REF0和第二参考位REF1。
数据列线数可为包括在第一数据区110中的列线数、包括在第二数据区310中的列线数和包括在第三数据区510中的列线数之和。例如，包括在第一数据区110中的列线数可为5。包括在第二数据区310中的列线数可为20。包括在第三数据区510中的列线数可为7。在这种情况下，包括在第一数据区110、第二数据区310和第三数据区510中的列线数可为32。
例如，第一参考位REF0(例如，逻辑‘0’)和第二参考位REF1(例如，逻辑‘1’)可存储在包括在第一部分100中的第一参考区130中，并且包括在第一参考区130中的列线数可为2。第一参考位REF0和第二参考位REF1可存储在包括在第二部分300中的第二参考区330中，并且包括在第二参考区330中的列线数可为2。第一参考位REF0和第二参考位REF1可存储在包括在第三部分500中的第三参考区530中，并且包括在第三参考区530中的列线数可为2。
例如，包括在第一部分100中的列线的数量CLN1可为包括在第一数据区110中的列线数和包括在第一参考区130中的列线数之和。包括在第一部分100中的列线的数量CLN1可为7。包括在第二部分300中的列线的数量CLN2可为包括在第二数据区310中的列线数和包括在第二参考区330中的列线数之和。包括在第二部分300中的列线的数量CLN2可为22。包括在第三部分500中的列线的数量CLN3可为包括在第三数据区510中的列线数和包括在第三参考区530中的列线数之和。包括在第三部分500中的列线的数量CLN3可为9。
与包括在各部分中的列线中的每一根相对应的输入输出线的寄生电容可相等。各输入输出线的电容可为C。对应于第一部分100的电容110_C可为7C，对应于第二部分300的电容310_C可为22C，并且对应于第三部分500的电容510_C可为9C。
作为一个示例，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。在这种情况下，因为对应于第一部分100的电容110_C在对应于第一部分100的电容、对应于第二部分300的电容和对应于第三部分500的电容中是最小的，所以来自单元阵列10的选择数据SD的读取速度会是最快的。因为对应于第三部分500的电容510_C是第二小的，所以第二参考位REF1的读取速度会是第二快的。因为对应于第二部分300的电容310_C是最大的，所以第一参考位REF0的读取速度会是最慢的。在这种情况下，可通过第一参考位REF0的读取速度来确定存储器装置的读取速度。
因为在第一参考位REF0和第二参考位REF1的读取速度与选择数据SD的读取速度之间存在速度差，所以存储器装置的读取速度会减小。如果第一部分100、第二部分300和第三部分500构造为减小与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离，则第一参考位REF0和第二参考位REF1的读取速度与选择数据SD的读取速度之间的速度差会减小。在这种情况下，选择数据SD和第二参考位REF1的读取速度会减小。然而，第一参考位REF0的读取速度会增大。因此，存储器装置的读取速度会增大。
作为一个示例，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。在这种情况下，因为对应于第一部分100的电容110_C在对应于第一部分100的电容、对应于第二部分300的电容和对应于第三部分500的电容中为最小的，所以来自单元阵列10的选择数据SD的读取速度会是最快的。因为对应于第三部分500的电容510_C是第二小的，所以第一参考位REF0的读取速度会是第二快的。因为对应于第二部分300的电容310_C最大，所以第二参考位REF1的读取速度会最慢。在这种情况下，可通过第二参考位REF1的读取速度来确定存储器装置的读取速度。
因为在第一参考位REF0和第二参考位REF1的读取速度与选择数据SD的读取速度之间存在速度差，所以存储器装置的读取速度会减小。如果第一部分100、第二部分300和第三部分500构造为减小与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离，则第一参考位REF0和第二参考位REF1的读取速度与选择数据SD的读取速度之间的速度差会减小。在这种情况下，第一参考位REF0和选择数据SD的读取速度会减小。然而，第二参考位REF1的读取速度会增大。因此，存储器装置的读取速度会增大。
在示例实施例中，可基于第一列线数CLN1、第二列线数CLN2和第三列线数CLN3之间的列线数差来确定选择数据SD的读取速度。第一列线数CLN1可对应于包括在第一部分100中的列线的数量CLN1。第二列线数CLN2可对应于包括在第二部分300中的列线的数量CLN2。第三列线数CLN3可对应于包括在第三部分500中的列线的数量CLN3。
图6是示出在数据列线数为32的情况下根据示例实施例的存储器装置的单元阵列的图。
参照图6，存储器装置的单元阵列10包括第一部分100、第二部分300和第三部分500。第一部分100包括第一数据区110和第一参考区130。第二部分300包括第二数据区310和第二参考区330。第三部分500包括第三数据区510和第三参考区530。第一部分100、第二部分300和第三部分500基于存取地址ADDR_A而输出对应于存取地址ADDR_A的选择数据SD、第一参考位REF0和第二参考位REF1。
例如，包括在第一数据区110中的列线数可为10。包括在第二数据区310中的列线数可为11。包括在第三数据区510中的列线数可为11。在这种情况下，包括在第一数据区110、第二数据区310和第三数据区510中的列线数可为32。
例如，包括在第一参考区130中的列线数可为2，包括在第二参考区330中的列线数可为2，并且包括在第三参考区530中的列线数可为2。例如，包括在第一部分100中的列线的数量CLN1可为12。包括在第二部分300中的列线的数量CLN2可为13。包括在第三部分500中的列线的数量CLN3可为13。
与包括在各部分中的列线中的每一根相对应的输入输出线的寄生电容可相等。各输入输出线的电容可为C。对应于第一部分100的电容110_C可为12C，对应于第二部分300的电容310_C可为13C，并且对应于第三部分500的电容510_C可为13C。
例如，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。在这种情况下，对应于各部分的电容可为12C或13C。与图5的情况比较，选择数据SD和第二参考位REF1的读取速度会减小。然而，第一参考位REF0的读取速度会增大。如果第一部分100、第二部分300和第三部分500构造为减小与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离，则第一参考位REF0和第二参考位REF1的读取速度与选择数据SD的读取速度之间的速度差会减小。因此，存储器装置的读取速度会增大。
例如，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。在这种情况下，与图5的情况相比，第一参考位REF0和选择数据SD的读取速度会减小。然而，第二参考位REF1的读取速度会增大。如果第一部分100、第二部分300和第三部分500构造为减小与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离，则第一参考位REF0和第二参考位REF1的读取速度与选择数据SD的读取速度之间的速度差会减小。因此，存储器装置的读取速度会增大。
图7和图8是示出在数据列线数为32的情况下根据示例实施例的存储器装置的单元阵列的图。
参照图7和图8，存储器装置的单元阵列10包括第一部分100、第二部分300和第三部分500。第一部分100包括第一数据区110和第一参考区130。第二部分300包括第二数据区310和第二参考区330。第三部分500包括第三数据区510和第三参考区530。第一部分100、第二部分300和第三部分500基于存取地址ADDR_A而输出对应于存取地址ADDR_A的选择数据SD、第一参考位REF0和第二参考位REF1。
在与包括在第一部分100中的列线相对应的第一列线数CLN1、与包括在第二部分300中的列线相对应的第二列线数CLN2和与包括在第三部分500中的列线相对应的第三列线数CLN3为相同数量的情况下，从单元阵列10读取的选择数据SD的读取速度、第一参考位REF0的读取速度和第二参考位REF1的读取速度会相等。在这种情况下，如果包括在第一参考区130、第二参考区330和第三参考区530中的列线数减小，则与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离可最小化。如果与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离最小化，则存储器装置的读取速度会最大化。
例如，包括在第一数据区110中的列线数可为10。包括在第二数据区310中的列线数可为11。包括在第三数据区510中的列线数可为11。在这种情况下，包括在第一数据区110、第二数据区310和第三数据区510中的列线数可为32。
例如，包括在第一参考区130中的列线数可为2，包括在第二参考区330中的列线数可为1，并且包括在第三参考区530中的列线数可为1。例如，包括在第一部分100中的列线的数量CLN1可为12。包括在第二部分300中的列线的数量CLN2可为12。包括在第三部分500中的列线的数量CLN3可为12。
与包括在各部分中的列线中的每一根相对应的输入输出线的寄生电容可相等。各输入输出线的电容可为C。对应于第一部分100的电容110_C可为12C，对应于第二部分300的电容310_C可为12C，并且对应于第三部分500的电容510_C可为12C。
第一列线数CLN1、第二列线数CLN2和第三列线数CLN3可为相同数12。在示例实施例中，第一列线数CLN1、第二列线数CLN2和第三列线数CLN3可为相同数量。
参照图7，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。例如，第一参考位REF0可用于确定选择数据SD是否为‘0’。另外，第二参考位REF1可用于确定选择数据SD是否为‘1’。另外，对应于存取地址ADDR_A的数据区可为包括在第二部分300中的第二数据区310。在从第二数据区310提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。另外，对应于存取地址ADDR_A的数据区可为包括在第三部分500中的第三数据区510。在从第三数据区510提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第二参考位REF1，并且可从包括在第二部分300中的第二参考区330提供第一参考位REF0。在包括在第一参考区130中的列线数为2、包括在第二参考区330中的列线数为1并且包括在第三参考区530中的列线数为1的情况下，与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离可最小化。如果与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离最小化，则存储器装置的读取速度会最大化。
参照图8，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。另外，对应于存取地址ADDR_A的数据区可为包括在第二部分300中的第二数据区310。在从第二数据区310提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。另外，对应于存取地址ADDR_A的数据区可为包括在第三部分500中的第三数据区510。在从第三数据区510提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第一参考位REF0，并且可从包括在第二部分300中的第二参考区330提供第二参考位REF1。在包括在第一参考区130中的列线数为2、包括在第二参考区330中的列线数为1并且包括在第三参考区530中的列线数为1的情况下，与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离可最小化。如果与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离最小化，则存储器装置的读取速度会最大化。
图9和图10是示出在数据列线数为64的情况下根据示例实施例的存储器装置的单元阵列的图。
参照图9和图10，存储器装置的单元阵列10包括第一部分100、第二部分300和第三部分500。第一部分100包括第一数据区110和第一参考区130。第二部分300包括第二数据区310和第二参考区330。第三部分500包括第三数据区510和第三参考区530。第一部分100、第二部分300和第三部分500基于存取地址ADDR_A而输出对应于存取地址ADDR_A的选择数据SD、第一参考位REF0和第二参考位REF1。
例如，包括在第一数据区110中的列线数可为21。包括在第二数据区310中的列线数可为21。包括在第三数据区510中的列线数可为22。在这种情况下，包括在第一数据区110、第二数据区310和第三数据区510中的列线数可为64。
例如，包括在第一参考区130中的列线数可为2。包括在第二参考区330中的列线数可为1。包括在第三参考区530中的列线数可为1。例如，包括在第一部分100中的列线的数量CLN1可为23。包括在第二部分300中的列线的数量CLN2可为22。包括在第三部分500中的列线的数量CLN3可为23。
与包括在各部分中的列线中的每一根相对应的输入输出线的寄生电容可相等。各输入输出线的电容可为C。对应于第一部分100的电容110_C可为23C，对应于第二部分300的电容310_C可为22C，并且对应于第三部分500的电容510_C可为23C。
对应于第一部分100的电容110_C和对应于第三部分500的电容510_C可相等且为23C。在示例实施例中，第一列线数CLN1、第二列线数CLN2和第三列线数CLN3中的两个列线数可为相同数量。在示例实施例中，在第一组线和第二组线(例如，CLN1和CLN3)中的线组中的每一个组中的线数之间无列线数差，第一组线和第二组线中的任一个与第三组线(例如，CLN2)之间的线数差为1。
参照图9，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。例如，第一参考位REF0可用于确定选择数据SD是否为‘0’。另外，第二参考位REF1可用于确定选择数据SD是否为‘1’。另外，对应于存取地址ADDR_A的数据区可为包括在第二部分300中的第二数据区310。在从第二数据区310提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。另外，对应于存取地址ADDR_A的数据区可为包括在第三部分500中的第三数据区510。在从第三数据区510提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第二参考位REF1，并且可从包括在第二部分300中的第二参考区330提供第一参考位REF0。在包括在第一参考区130中的列线数为2、包括在第二参考区330中的列线数为1并且包括在第三参考区530中的列线数为1的情况下，与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离可最小化。如果与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离最小化，则存储器装置的读取速度会最大化。
参照图10，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。另外，对应于存取地址ADDR_A的数据区可为包括在第二部分300中的第二数据区310。在从第二数据区310提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。另外，对应于存取地址ADDR_A的数据区可为包括在第三部分500中的第三数据区510。在从第三数据区510提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第一参考位REF0，并且可从包括在第二部分300中的第二参考区330提供第二参考位REF1。在包括在第一参考区130中的列线数为2、包括在第二参考区330中的列线数为1并且包括在第三参考区530中的列线数为1的情况下，与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离可最小化。如果与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离最小化，则存储器装置的读取速度会最大化。
图11和图12是示出在数据列线数为128的情况下根据示例实施例的存储器装置的单元阵列的图。
参照图11和图12，存储器装置的单元阵列10包括第一部分100、第二部分300和第三部分500。第一部分100包括第一数据区110和第一参考区130。第二部分300包括第二数据区310和第二参考区330。第三部分500包括第三数据区510和第三参考区530。第一部分100、第二部分300和第三部分500基于存取地址ADDR_A而输出对应于存取地址ADDR_A的选择数据SD、第一参考位REF0和第二参考位REF1。
例如，包括在第一数据区110中的列线数可为42。包括在第二数据区310中的列线数可为43。包括在第三数据区510中的列线数可为43。在这种情况下，包括在第一数据区110、第二数据区310和第三数据区510中的列线数可为128。
例如，包括在第一参考区130中的列线数可为2。包括在第二参考区330中的列线数可为1。包括在第三参考区530中的列线数可为1。例如，包括在第一部分100中的列线的数量CLN1可为44。包括在第二部分300中的列线的数量CLN2可为44。包括在第三部分500中的列线的数量CLN3可为44。
与包括在各部分中的列线中的每一根相对应的输入输出线的寄生电容可相等。各输入输出线的电容可为C。对应于第一部分100的电容110_C可为44C，对应于第二部分300的电容310_C可为44C，并且对应于第三部分500的电容510_C可为44C。
对应于第一部分100的电容110_C、对应于第二部分300的电容310_C和对应于第三部分500的电容510_C可相等且为44C。在示例实施例中，第一列线数CLN1、第二列线数CLN2和第三列线数CLN3可为相同数量。
参照图11，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。例如，第一参考位REF0可用于确定选择数据SD是否为‘0’。另外，第二参考位REF1可用于确定选择数据SD是否为‘1’。另外，对应于存取地址ADDR_A的数据区可为包括在第二部分300中的第二数据区310。在从第二数据区310提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。另外，对应于存取地址ADDR_A的数据区可为包括在第三部分500中的第三数据区510。在从第三数据区510提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第二参考位REF1，并且可从包括在第二部分300中的第二参考区330提供第一参考位REF0。在包括在第一参考区130中的列线数为2、包括在第二参考区330中的列线数为1并且包括在第三参考区530中的列线数为1的情况下，与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离可最小化。如果与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离最小化，则存储器装置的读取速度会最大化。
参照图12，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。另外，对应于存取地址ADDR_A的数据区可为包括在第二部分300中的第二数据区310。在从第二数据区310提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。另外，对应于存取地址ADDR_A的数据区可为包括在第三部分500中的第三数据区510。在从第三数据区510提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第一参考位REF0，并且可从包括在第二部分300中的第二参考区330提供第二参考位REF1。在包括在第一参考区130中的列线数为2、包括在第二参考区330中的列线数为1并且包括在第三参考区530中的列线数为1的情况下，与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离可最小化。如果与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离最小化，则存储器装置的读取速度会最大化。
图13是示出在数据列线数为32的情况下包括在图1至图3的存储器装置的单元阵列中的参考区的示例的框图。
参照图13，存储器装置的单元阵列10包括第一部分100、第二部分300和第三部分500。第一部分100包括第一数据区110和第一参考区130。第二部分300包括第二数据区310和第二参考区330。第三部分500包括第三数据区510和第三参考区530。第一部分100、第二部分300和第三部分500基于存取地址ADDR_A而输出对应于存取地址ADDR_A的选择数据SD、第一参考位REF0和第二参考位REF1。
在示例实施例中，第一列线数CLN1可为与包括在第一数据区110中的列线数相对应的第一数据列线数DCLN1和与包括在第一参考区130中的列线数相对应的第一参考列线数RCLN1之和。第二列线数CLN2可为与包括在第二数据区310中的列线数相对应的第二数据列线数DCLN2和与包括在第二参考区330中的列线数相对应的第二参考列线数RCLN2之和。第三列线数CLN3可为与包括在第三数据区510中的列线数相对应的第三数据列线数DCLN3和与包括在第三参考区530中的列线数相对应的第三参考列线数RCLN3之和。
在示例实施例中，第一参考列线数RCLN1、第二参考列线数RCLN2和第三参考列线数RCLN3可分别为2。
例如，包括在第一数据区110中的列线数可为10，并且第一数据列线数DCLN1可为10。包括在第二数据区310中的列线数可为11，并且第二数据列线数DCLN2可为11。包括在第三数据区510中的列线数可为11，并且第三数据列线数DCLN3可为11。
例如，包括在第一参考区130中的列线数可为2。包括在第二参考区330中的列线数可为2。包括在第三参考区530中的列线数可为1。例如，包括在第一部分100中的列线的数量CLN1可为12。包括在第二部分300中的列线的数量CLN2可为13。包括在第三部分500中的列线的数量CLN3可为13。
与包括在各部分中的列线中的每一根相对应的输入输出线的寄生电容可相等。各输入输出线的电容可为C。对应于第一部分100的电容110_C可为12C，对应于第二部分300的电容310_C可为13C，并且对应于第三部分500的电容510_C可为13C。
例如，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。在这种情况下，与第一部分100、第二部分300和第三部分500的各部分相对应的电容可为12C或13C。与图5相比，第二参考位REF1和选择数据SD的读取速度会减小。然而，第一参考位REF0的读取速度会增大。
图14和图15是示出在数据列线数为64的情况下包括在图1至图3的存储器装置的单元阵列中的参考区的示例的框图。
参照图14和图15，存储器装置的单元阵列10包括第一部分100、第二部分300和第三部分500。第一部分100包括第一数据区110和第一参考区130。第二部分300包括第二数据区310和第二参考区330。第三部分500包括第三数据区510和第三参考区530。
第一部分100、第二部分300和第三部分500基于存取地址ADDR_A而输出对应于存取地址ADDR_A的选择数据SD、第一参考位REF0和第二参考位REF1。
在示例实施例中，可基于第一数据列线数DCLN1、第二数据列线数DCLN2和第三数据列线数DCLN3来确定第一参考列线数RCLN1、第二参考列线数RCLN2和第三参考列线数RCLN3。
在示例实施例中，与第一数据列线数DCLN1、第二数据列线数DCLN2和第三数据列线数DCLN3中的最小数据列线数相对应的部分的参考列线数可为2。例如，包括在第一数据区110中的列线数可为21，并且第一数据列线数DCLN1可为21。包括在第二数据区310中的列线数可为21，并且第二数据列线数DCLN2可为21。包括在第三数据区510中的列线数可为22，并且第三数据列线数DCLN3可为22。在这种情况下，包括在第一数据区110、第二数据区310和第三数据区510中的列线数可为64。数据列线数可为64。
第一数据列线数DCLN1、第二数据列线数DCLN2和第三数据列线数DCLN3中的最小数据列线数可为21。对应于最小数据列线数的部分可为第一部分100和第二部分300。在这种情况下，包括在第一参考区130中的列线数可为2。包括在第二参考区330中的列线数可为1。包括在第三参考区530中的列线数可为1。
参照图14，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。例如，第一参考位REF0可用于确定选择数据SD是否为‘0’。另外，第二参考位REF1可用于确定选择数据SD是否为‘1’。另外，对应于存取地址ADDR_A的数据区可为包括在第二部分300中的第二数据区310。在从第二数据区310提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。另外，对应于存取地址ADDR_A的数据区可为包括在第三部分500中的第三数据区510。在从第三数据区510提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第二参考位REF1，并且可从包括在第二部分300中的第二参考区330提供第一参考位REF0。在包括在第一参考区130中的列线数为2、包括在第二参考区330中的列线数为1并且包括在第三参考区530中的列线数为1的情况下，与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离可最小化。如果与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离最小化，则存储器装置的读取速度会最大化。
在示例实施例中，在与第一数据列线数DCLN1、第二数据列线数DCLN2和第三数据列线数DCLN3之和相对应的数据列线数除以3的余数为1的情况下，第一数据列线数DCLN1和第二数据列线数DCLN2可为数据列线数除以3的商。第三数据列线数DCLN3可为商加1。例如，数据列线数可为第一数据列线数DCLN1、第二数据列线数DCLN2和第三数据列线数DCLN3之和。数据列线数可为64。数据列线数除以3的商可为21。数据列线数除以3的余数可为1。如果对应于各部分的列线数被确定为减小与第一部分100、第二部分300和第三部分500中的每一个相对应的列线数的偏离，则选择数据SD、第一参考位REF0和第二参考位REF1的读取速度可增大。
例如，在数据列线数为64的情况下，第一数据列线数DCLN1为21，第二数据列线数DCLN2为21，并且第三数据列线数DCLN3为22。在这种情况下，第一参考位REF0和第二参考位REF1可存储在第一参考区130中。包括在第一参考区130中的列线数可为2。第一参考位REF0可存储在第二参考区330中。包括在第二参考区330中的列线数可为1。第二参考位REF1可存储在第三参考区530中。包括在第三参考区530中的列线数可为1。在这种情况下，对应于第一部分100的列线数可为23。对应于第二部分300的列线数可为22。对应于第三部分500的列线数可为23。如果对应于各部分的列线数被确定为减小与第一部分100、第二部分300和第三部分500中的每一个相对应的列线数的偏离，则选择数据SD、第一参考位REF0和第二参考位REF1的读取速度可增大。
参照图15，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。另外，对应于存取地址ADDR_A的数据区可为包括在第二部分300中的第二数据区310。在从第二数据区310提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。另外，对应于存取地址ADDR_A的数据区可为包括在第三部分500中的第三数据区510。在从第三数据区510提供选择数据SD的情况下，可从包括在第一部分100中的第一参考区130提供第一参考位REF0，并且可从包括在第二部分300中的第二参考区330提供第二参考位REF1。因此，在包括在第一参考区130中的列线数为2、包括在第二参考区330中的列线数为1并且包括在第三参考区530中的列线数为1的情况下，与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离可最小化。如果与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离最小化，则存储器装置的读取速度会最大化。
在示例实施例中，与第一数据列线数DCLN1、第二数据列线数DCLN2和第三数据列线数DCLN3中的最大数据列线数相对应的部分的参考列线数可为1。对应于最大数据列线数的部分可提供第一参考位REF0和第二参考位REF1之一。
例如，包括在第一数据区110中的列线数可为21，并且第一数据列线数DCLN1可为21。包括在第二数据区310中的列线数可为21，并且第二数据列线数DCLN2可为21。包括在第三数据区510中的列线数可为22，并且第三数据列线数DCLN3可为22。与第一数据列线数DCLN1、第二数据列线数DCLN2和第三数据列线数DCLN3中的最大数据列线数相对应的部分的列线数可为第三数据列线数DCLN3。第三数据列线数DCLN3可为22。与第三数据列线数DCLN3相对应的第三部分500的参考列线数可为1。在第一参考位REF0存储在第三参考区530中的情况下，可通过第三部分500的参考列线提供第一参考位REF0。在第二参考位REF1存储在第三参考区530中的情况下，可通过第三部分500的参考列线提供第二参考位REF1。
例如，在数据列线数为64的情况下，第一数据列线数DCLN1可为21，第二数据列线数DCLN2可为21，并且第三数据列线数DCLN3可为22。在这种情况下，第一参考位REF0和第二参考位REF1可存储在第一参考区130中。包括在第一参考区130中的列线数可为2。第二参考位REF1可存储在第二参考区330中。包括在第二参考区330中的列线数可为1。第一参考位REF0可存储在第三参考区530中。包括在第三参考区530中的列线数可为1。在这种情况下，对应于第一部分100的列线数可为23。对应于第二部分300的列线数可为22。对应于第三部分500的列线数可为23。如果对应于各部分的列线数被确定为减小与第一部分100、第二部分300和第三部分500中的每一个相对应的列线数的偏离，则选择数据SD、第一参考位REF0和第二参考位REF1的读取速度可增大。
在示例实施例中，第一参考列线数RCLN1可为2。第二参考列线数RCLN2和第三参考列线数RCLN3可分别为1。
在示例实施例中，在第二参考区330存储第一参考位REF0的情况下，第三参考区530可存储第二参考位REF1。例如，第一参考位REF0可用于确定选择数据SD是否为‘0’。另外，第二参考位REF1可用于确定选择数据SD是否为‘1’。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。
在示例实施例中，在第二参考区330存储第二参考位REF1的情况下，第三参考区530可存储第一参考位REF0。例如，在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。
图16是示出在数据列线数为64的情况下包括在图1至图3的存储器装置的单元阵列中的参考区的示例的框图。
参照图16，存储器装置的单元阵列10包括第一部分100、第二部分300和第三部分500。第一部分100包括第一数据区110和第一参考区130。第二部分300包括第二数据区310和第二参考区330。第三部分500包括第三数据区510和第三参考区530。第一部分100、第二部分300和第三部分500基于存取地址ADDR_A而输出对应于存取地址ADDR_A的选择数据SD、第一参考位REF0和第二参考位REF1。
按照图14和图15中的描述，对应于第一部分100的列线数可为23。对应于第二部分300的列线数可为22。对应于第三部分500的列线数可为23。
与包括在各部分中的列线中的每一根相对应的输入输出线的寄生电容可相等。各输入输出线的电容可为C。对应于第一部分100的电容110_C可为23C，对应于第二部分300的电容310_C可为22C，并且对应于第三部分500的电容510_C可为23C。可基于对应于各部分的电容来确定读取速度。随着对应于各部分的电容增大，读取速度会减小。在从第一部分100读取选择数据SD的情况下，从第二部分300读取第一参考位REF0，并且从第三部分500读取第二参考位REF1，因为对应于第二部分300的电容310_C为最小，所以第一参考位REF0的读取速度可为最快。因为对应于第一部分100的电容110_C和对应于第三部分500的电容510_C大于对应于第二部分300的电容310_C，所以选择数据SD和第二参考位REF1的读取速度可比第一参考位REF0的读取速度更慢。因此，可通过从第一部分100和第三部分500提供的选择数据SD和第二参考位REF1的读取速度来确定包括单元阵列10的存储器装置的读取速度。
在示例实施例中，如图16所示，第一参考列线数RCLN1和第二参考列线数RCLN2可分别为2。第三参考列线数RCLN3可为1。例如，在数据列线数为64的情况下，第一数据列线数DCLN1为21，第二数据列线数DCLN2为21，并且第三数据列线数DCLN3为22。在这种情况下，第一参考位REF0和第二参考位REF1可存储在第一参考区130中。包括在第一参考区130中的列线数可为2。第一参考位REF0和第二参考位REF1可存储在第二参考区330中。包括在第二参考区330中的列线数可为2。第二参考位REF1可存储在第三参考区530中。包括在第三参考区530中的列线数可为1。在这种情况下，对应于第一部分100的列线数可为23。对应于第二部分300的列线数可为23。对应于第三部分500的列线数可为23。
与包括在各部分中的列线中的每一根相对应的输入输出线的寄生电容可相等。各输入输出线的电容可为C。对应于第一部分100的电容110_C可为23C，对应于第二部分300的电容310_C可为23C，并且对应于第三部分500的电容510_C可为23C。可基于对应于各部分的电容来确定读取速度。随着对应于各部分的电容增大，读取速度会减小。在从第一部分100中读取选择数据SD的情况下，从第二部分300中读取第一参考位REF0，并且从第三部分500中读取第二参考位REF1，因为对应于第一部分100、第二部分300和第三部分500的各电容相等，所以选择数据SD、第一参考位REF0和第二参考位REF1的读取速度会相等。即使包括在图14和图15的单元阵列10的第二参考区330中的列线数增加1，包括单元阵列10的存储器装置的读取速度可不改变。
在示例实施例中，第三参考区530可提供第一参考位REF0和第二参考位REF1之一。
例如，在第一参考位REF0和第二参考位REF1存储在第一参考区130中以及第一参考位REF0和第二参考位REF1存储在第二参考区330中的情况下，唯一的第一参考位REF0可存储在第三参考区530中。对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从第二参考区330提供第二参考位REF1，并且可从第三参考区530提供第一参考位REF0。另外，对应于存取地址ADDR_A的数据区可为包括在第二部分300中的第二数据区310。在从第二数据区310提供选择数据SD的情况下，可从第一参考区130提供第二参考位REF1，并且可从第三参考区530提供第一参考位REF0。
例如，在第一参考位REF0和第二参考位REF1存储在第一参考区130中以及第一参考位REF0和第二参考位REF1存储在第二参考区330中的情况下，唯一的第二参考位REF1可存储在第三参考区530中。对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从第二参考区330提供第一参考位REF0，并且可从第三参考区530提供第二参考位REF1。另外，对应于存取地址ADDR_A的数据区可为包括在第二部分300中的第二数据区310。在从第二数据区310提供选择数据SD的情况下，可从第一参考区130提供第一参考位REF0，并且可从第三参考区530提供第二参考位REF1。
图17是示出在数据列线数为32的情况下包括在图1至图3的存储器装置的单元阵列中的参考区的另一示例的框图。
参照图17，存储器装置的单元阵列10包括第一部分100、第二部分300和第三部分500。第一部分100包括第一数据区110和第一参考区130。第二部分300包括第二数据区310和第二参考区330。第三部分500包括第三数据区510和第三参考区530。第一部分100、第二部分300和第三部分500基于存取地址ADDR_A而输出对应于存取地址ADDR_A的选择数据SD、第一参考位REF0和第二参考位REF1。
在示例实施例中，在与第一数据列线数DCLN1、第二数据列线数DCLN2和第三数据列线数DCLN3之和相对应的数据列线数除以3的余数为2的情况下，第一数据列线数DCLN1可为数据列线数除以3的商，并且第二数据列线数DCLN2和第三数据列线数DCLN3可分别为该商加1。例如，数据列线数可为第一数据列线数DCLN1、第二数据列线数DCLN2和第三数据列线数DCLN3之和。数据列线数可为32。数据列线数除以3的商可为10。数据列线数除以3的余数可为2。如果对应于各部分的列线数被确定为减小与第一部分100、第二部分300和第三部分500中的每一个相对应的列线数的偏离，则选择数据SD、第一参考位REF0和第二参考位REF1的读取速度可增大。
例如，在数据列线数为32的情况下，第一数据列线数DCLN1为10，第二数据列线数DCLN2为11，并且第三数据列线数DCLN3为11。在这种情况下，第一参考位REF0和第二参考位REF1可存储在第一参考区130中。包括在第一参考区130中的列线数可为2。第一参考位REF0可存储在第二参考区330中。包括在第二参考区330中的列线数可为1。第二参考位REF1可存储在第三参考区530中。包括在第三参考区530中的列线数可为1。在这种情况下，对应于第一部分100的列线数可为12。对应于第二部分300的列线数可为12。对应于第三部分500的列线数可为12。如果对应于各部分的列线数被确定为减小与第一部分100、第二部分300和第三部分500中的每一个相对应的列线数的偏离，则选择数据SD、第一参考位REF0和第二参考位REF1的读取速度可增大。
在示例实施例中，第一参考列线数RCLN1可为2，并且第二参考列线数RCLN2和第三参考列线数RCLN3可分别为1。
在示例实施例中，在第二参考区330存储第一参考位REF0的情况下，第三参考区530可存储第二参考位REF1。例如，第一参考位REF0可用于确定选择数据SD是否为‘0’。另外，第二参考位REF1可用于确定选择数据SD是否为‘1’。在从第一数据区110提供选择数据SD的情况下，可从第二部分300和第三部分500提供第一参考位REF0和第二参考位REF1。例如，在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。
图18是示出根据示例实施例的存储器装置的框图。
参照图1和图18，存储器装置包括存储器小块阵列和读出放大器电路。存储器小块阵列包括单元阵列10。例如，各个单元阵列可包括2n数据小块(例如，存储器小块)和/或2n列数据小块(例如，存储器小块)。各个单元阵列10包括第一部分100、第二部分300和第三部分500。单元阵列10基于存取地址ADDR_A提供对应于存取地址ADDR_A的选择数据SD、第一参考位REF0和第二参考位REF1。可例如从美国专利No.8,665,638、No.8,587,994、No.7,733,729和No.6,388,917以及美国专利申请公开No.2011/0188305和No.2008/0094884中看出两个参考小块的参考值或参考位能够怎样用于确定存储的数据的状态的示例，这些专利和专利申请全部以引用方式全文并入本文中。读出放大器基于选择数据SD、第一参考位REF0和第二参考位REF1来提供读出数据RD。第一部分100包括第一数据区110和第一参考区130。第一参考区130存储第一参考位REF0和第二参考位REF1中的至少一个。第二部分300包括第二数据区310和第二参考区330。第二参考区330存储第一参考位REF0和第二参考位REF1中的至少一个。第三部分500包括第三数据区510和第三参考区530。第三参考区530存储第一参考位REF0和第二参考位REF1中的至少一个。例如，各个参考位可为存储在具有特定参考值(例如REF0或REF1，其可分别对应于逻辑‘0’和逻辑‘1’)的参考小块处的位。第一部分100、第二部分300和第三部分500基于存取地址ADDR_A而输出对应于存取地址ADDR_A的选择数据SD、第一参考位REF0和第二参考位REF1。
例如，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。例如，在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。
存储器装置的单元阵列10包括第一部分100、第二部分300和第三部分500。在从第一部分100提供选择数据SD的情况下，可从第二部分300和第三部分500提供第一参考位REF0和第二参考位REF1。如果与第一部分100、第二部分300和第三部分500中的每一个相对应的列线数相等，则与第一部分100、第二部分300和第三部分500中的每一个相对应的电容可相等。对应于第一部分100的电容110_C可为包括在第一部分100和连接至第一部分100的输入输出线中的寄生电容。对应于第二部分300的电容310_C可为包括在第二部分300和连接至第二部分300的输入输出线中的寄生电容。对应于第三部分500的电容510_C可为包括在第三部分500和连接至第三部分500的输入输出线中的寄生电容。如果与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离减小，则基于存取地址ADDR_A而输出选择数据SD、第一参考位REF0和第二参考位REF1的速度会增大。
图19是示出根据示例实施例的存储器装置的框图，并且图20是用于描述图19的存储器装置的操作的图。
参照图19和图20，存储器装置还可包括基于存取地址ADDR_A而控制第一参考区130、第二参考区330和第三参考区530的参考区解码器400。
在示例实施例中，在对应于存取地址ADDR_A的部分是第一部分100的情况下，第一参考区130可去活化，并且第二参考区330和第三参考区530可活化。在这种情况下，可从包括在第一部分100中的第一数据区110提供选择数据SD，可从包括在第二部分300中的第二参考区330提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。在另一示例中，可从包括在第一部分100中的第一数据区110提供选择数据SD，可从包括在第二部分300中的第二参考区330提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。
在示例实施例中，在对应于存取地址ADDR_A的部分是第二部分300的情况下，第二参考区330可去活化，并且第一参考区130和第三参考区530可活化。在这种情况下，可从包括在第二部分300中的第二数据区310提供选择数据SD，可从包括在第一部分100中的第一参考区130提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。在另一示例中，可从包括在第二部分300中的第二数据区310提供选择数据SD，可从包括在第一部分100中的第一参考区130提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。
在示例实施例中，在对应于存取地址ADDR_A的部分是第三部分500的情况下，第三参考区530可去活化，并且第一参考区130和第二参考区330可活化。在这种情况下，可从包括在第三部分500中的第三数据区510提供选择数据SD，可从包括在第二部分300中的第二参考区330提供第一参考位REF0，并且可从包括在第一部分100中的第一参考区130提供第二参考位REF1。在另一示例中，可从包括在第三部分500中的第三数据区510提供选择数据SD，可从包括在第二部分300中的第二参考区330提供第二参考位REF1，并且可从包括在第一部分100中的第一参考区130提供第一参考位REF0。
在以上示例中，在特定实施例中，基于开关(例如，导通或截止的晶体管)将各参考区活化或去活化。例如，各部分100、300和500可包括具有多个开关的开关电路。例如，部分100可包括具有位于小块区110/130与第一读出放大器之间的开关110_1至110_N的开关电路，部分300可包括具有位于小块区310/330与读出放大器之间的开关310_1至310_K的开关电路，并且部分500可包括具有位于小块区510/530与读出放大器之间的开关510_1至510_M的开关电路。在一个实施例中，为了将参考区去活化(例如，禁用或不启用)，连接至参考区的对应的一组开关(例如，一个或两个开关)保持导通。为了将参考区活化(例如，启用)，连接至参考区的对应的一组开关(例如，一个或两个开关)截止。
这样，根据特定实施例，存储器装置包括存储器阵列，存储器阵列包括多个部分，各个部分包括多个存储器小块和至少一个参考小块。存储器装置还可包括分别对应于所述多个部分的多个读出放大器电路，并且还可包括多个开关电路。各个开关电路可连接在对应的部分与读出放大器电路之间。各个开关电路可被构造为选择是将第一列存储器小块还是将参考小块以通信方式连接至对应的读出放大器。
例如，存储器阵列可包括2n个存储器小块，n为大于1的整数。在特定实施例中，所述多个部分包括：至少第一存储器小块区，其包括第一组多列存储器小块；第一参考小块区，其包括至少第一参考小块；第二存储器小块区，其包括第二组多列存储器小块；第二参考小块区，其包括至少第二参考小块；第三存储器小块区，其包括第三组多列存储器小块；以及第三参考小块区，其包括至少第三参考小块。各列可连接至对应的位线。在特定实施例中，第一存储器小块区和第一参考小块区是所述多个部分的第一存储器阵列部分的一部分，第二存储器小块区和第二参考小块区是所述多个部分的第二存储器阵列部分的一部分，并且第三存储器小块区和第三参考小块区是所述多个部分的第三存储器阵列部分的一部分。
如以上结合各个附图的讨论，第一组多列存储器小块和第一参考小块可通过第一线连接至第一对应的读出放大器，第二组多列存储器小块和第二参考小块可通过第二线连接至第二对应的读出放大器，并且第三组多列存储器小块和第三参考小块可通过第三线连接至第三对应的读出放大器。
同样，如上所述，所述多个部分可包括至少第一部分至第三部分，并且存储器阵列可被构造为使得来自第一部分的参考小块与来自第二部分的参考小块一起使用以读取存储在第三部分的存储器小块中的数据。同时，存储器装置可被构造为使得来自第二部分的参考小块与来自第三部分的参考小块一起使用以读取存储在第一部分的存储器小块中的数据。
在特定实施例中，第一参考小块、第二参考小块和第三参考小块中的至少一个存储逻辑1，并且第一参考小块、第二参考小块和第三参考小块中的至少另一个存储逻辑0。
在特定实施例中，存储器装置的各个开关电路被构造为基于对应于一列存储器小块的存取地址来选择是将第一列存储器小块还是将参考小块以通信方式连接至对应的读出放大器。
在上述示例中，所述多个开关电路可被构造为响应于存取地址而执行特定步骤。例如，这些步骤可包括：访问所述多个部分的第一部分的第一存储器小块区，并且将第一部分的第一参考小块区去活化；将多个存储器阵列部分的第二部分的第二参考小块区活化；以及将所述多个存储器阵列部分的第三部分的第三参考小块区活化。对应于第一存储器小块区的读出放大器可为被构造为基于访问的第一存储器小块区、活化的第二参考小块区中的参考小块和活化的第三参考小块区中的参考小块而输出读出数据。
图21是示出根据一个示例性实施例在数据列线数为32的情况下从参考区解码器输出的使能信号的图。
参照图21，数据列线数可为32。包括在第一部分100的第一数据区110中的列线可为数据列线1至数据列线10。包括在第二部分300的第二数据区310中的列线可为数据列线11至数据列线21。包括在第三部分500的第三数据区510中的列线可为数据列线22至数据列线32。例如，在存取地址ADDR_A是对应于数据列线1至数据列线10之一的地址的情况下，可将第一参考区130去活化，而可将第二参考区330和第三参考区530活化。另外，在存取地址ADDR_A是对应于数据列线11至数据列线21之一的地址的情况下，可将第二参考区330去活化，而可将第一参考区130和第三参考区530活化。另外，在存取地址ADDR_A是对应于数据列线22至数据列线32之一的地址的情况下，可将第三参考区530去活化，而可将第一参考区130和第二参考区330活化。
图22是示出根据一个示例性实施例在数据列线数为64的情况下从参考区解码器输出的使能信号的图。
参照图22，数据列线数可为64。包括在第一部分100的第一数据区110中的列线可为数据列线1至数据列线21。包括在第二部分300的第二数据区310中的列线可为数据列线22至数据列线42。包括在第三部分500的第三数据区510中的列线可为数据列线43至数据列线64。例如，在存取地址ADDR_A是对应于数据列线1至数据列线21之一的地址的情况下，可将第一参考区130去活化，而可将第二参考区330和第三参考区530活化。另外，在存取地址ADDR_A是对应于数据列线22至数据列线42之一的地址的情况下，可将第二参考区330去活化，而可将第一参考区130和第三参考区530活化。另外，在存取地址ADDR_A是对应于数据列线43至数据列线64之一的地址的情况下，可将第三参考区530去活化，而可将第一参考区130和第二参考区330活化。
图23是示出根据一个示例性实施例在数据列线数为128的情况下从参考区解码器输出的使能信号的图。
参照图23，数据列线数可为128。包括在第一部分100的第一数据区110中的列线可为数据列线1至数据列线42。包括在第二部分300的第二数据区310中的列线可为数据列线43至数据列线85。包括在第三部分500的第三数据区510中的列线可为数据列线86至数据列线128。例如，在存取地址ADDR_A是对应于数据列线1至数据列线42之一的地址的情况下，可将第一参考区130去活化，而可将第二参考区330和第三参考区530活化。另外，在存取地址ADDR_A是对应于数据列线43至数据列线85之一的地址的情况下，可将第二参考区330去活化，而可将第一参考区130和第三参考区530活化。另外，在存取地址ADDR_A是对应于数据列线86至数据列线128之一的地址的情况下，可将第三参考区530去活化，而可将第一参考区130和第二参考区330活化。
图24是示出根据示例实施例的存储器系统的框图。
参照图24，存储器系统30包括存储器控制器15、存储器小块阵列17和读出放大器200。如结合本文的各附图的描述，术语“读出放大器”可指用于感测从单线接收的数据的单个读出放大器电路，并且还可指这些读出放大器的阵列或组。读出放大器电路还可指单个读出放大器或一组读出放大器。存储器控制器15提供存取地址ADDR_A和命令。存储器小块阵列17包括单元阵列10。单元阵列10包括第一部分100、第二部分300和第三部分500。单元阵列10基于存取地址ADDR_A和所述命令提供选择数据SD、第一参考位REF0和第二参考位REF1。读出放大器基于选择数据SD、第一参考位REF0和第二参考位REF1而提供读出数据。第一部分100包括第一数据区110和第一参考区130。第一参考区130存储第一参考位REF0和第二参考位REF1中的至少一个。第二部分300包括第二数据区310和第二参考区330。第二参考区330存储第一参考位REF0和第二参考位REF1中的至少一个。第三部分500包括第三数据区510和第三参考区530。第三参考区530存储第一参考位REF0和第二参考位REF1中的至少一个。第一部分100、第二部分300和第三部分500基于存取地址ADDR_A而输出对应于存取地址ADDR_A的选择数据SD、第一参考位REF0和第二参考位REF1。
例如，对应于存取地址ADDR_A的数据区可为包括在第一部分100中的第一数据区110。在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第一参考位REF0，并且可从包括在第三部分500中的第三参考区530提供第二参考位REF1。例如，在从第一数据区110提供选择数据SD的情况下，可从包括在第二部分300中的第二参考区330提供第二参考位REF1，并且可从包括在第三部分500中的第三参考区530提供第一参考位REF0。
存储器装置的单元阵列10包括第一部分100、第二部分300和第三部分500。在从第一部分100提供选择数据SD的情况下，可从第二部分300和第三部分500提供第一参考位REF0和第二参考位REF1。如果与第一部分100、第二部分300和第三部分500中的每一个相对应的列线数相等，则与第一部分100、第二部分300和第三部分500中的每一个相对应的电容可相等。对应于第一部分100的电容110_C可为包括在第一部分100和连接至第一部分100的输入输出线中的寄生电容。对应于第二部分300的电容310_C可为包括在第二部分300和连接至第二部分300的输入输出线中的寄生电容。对应于第三部分500的电容510_C可为包括在第三部分500和连接至第三部分500的输入输出线中的寄生电容。如果与第一部分100、第二部分300和第三部分500中的每一个相对应的电容的偏离减小，则基于存取地址ADDR_A而输出选择数据SD、第一参考位REF0和第二参考位REF1的速度会增大。
例如，图24的存储器系统可包括电子装置，所述电子装置诸如包括一个或多个存储器芯片和控制器芯片的半导体封装件。存储器系统还可包括存储器模块。
图25是示出根据示例实施例的存储器装置的单元阵列的图。
参照图25，单元阵列10包括第一数据区110、第二数据区310、第三数据区510、参考区A 70和参考区B 80。参考区A 70可在第二数据区310的第一侧。参考区B 80可在第二数据区310的第二侧。第二数据区310的第一侧可为第二数据区310的左侧，而第二数据区310的第二侧可为第二数据区310的右侧。参考区A 70和参考区B 80可基于第二数据区310对称地布置。
图26是示出包括根据示例实施例的存储器装置的移动装置的框图。
参照图26，移动装置700可为包括处理器710、存储器装置720、存储装置730、显示装置740、电源750和图像传感器760的电子装置。移动装置700还可包括与视频卡、声卡、存储卡、USB装置、其它电子装置等通信的端口。
处理器710可执行各种计算或任务。根据实施例，处理器710可为微处理器或CPU。处理器710可经地址总线、控制总线和/或数据总线与存储器装置720、存储装置730和显示装置740通信。在一些实施例中，处理器710可耦接至诸如外设组件互连(PCI)总线之类的扩展总线。存储器装置720可存储用于操作移动装置700的数据。例如，存储器装置720可通过动态随机存取存储器(DRAM)装置、移动DRAM装置、静态随机存取存储器(SRAM)装置、相变随机存取存储器(PRAM)装置、铁电随机存取存储器(FRAM)装置、电阻式随机存取存储器(RRAM)装置和/或磁性随机存取存储器(MRAM)装置来实现。存储器装置720包括根据示例实施例的数据加载电路。存储装置730可包括固态驱动器(SSD)、硬盘驱动器(HDD)、CD-ROM等。移动装置700还可包括诸如触摸屏、键盘、键区、鼠标等的输入装置和诸如打印机、显示装置等的输出装置。电源750供应用于移动装置700的操作电压。
图像传感器760可经总线或其它通信链路与处理器710通信。图像传感器760可与处理器710集成在一个芯片中，或者图像传感器760和处理器710可实现为分离的芯片。
移动装置700的至少一部分可按照各种形式封装，诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件式裸晶、晶圆式裸晶、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制方形扁平封装(MQFP)、薄型四边扁平封装(TQFP)、小外型IC(SOIC)、缩小外型封装(SSOP)、薄型小外型封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。移动装置700可为数码相机、移动电话、智能电话、便携式多媒体播放器(PMP)、个人数字助理(PDA)、计算机等。
图27是示出包括根据示例实施例的存储器装置的计算系统的框图。
参照图27，计算系统800包括处理器810、输入/输出中心(IOH)820、输入/输出控制器中心(ICH)830、至少一个存储器模块840和图形卡850。在一些实施例中，计算系统800可为诸如个人计算机(PC)、服务器计算机、工作站、笔记本计算机、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、数字电视、机顶盒、音乐播放器、便携式游戏控制台、导航系统等的电子装置。
处理器810可执行各种计算功能，诸如执行用于执行特定计算或任务的特定软件。例如，处理器810可为微处理器、中央处理单元(CPU)、数字信号处理器等。在一些实施例中，处理器810可包括单核或多核。例如，处理器810可为诸如双核处理器、四核处理器、六核处理器等的多核处理器。在一些实施例中，计算系统800可包括多个处理器。处理器810可包括内部高速缓存或外部高速缓存。
处理器810可包括用于控制存储器模块840的操作的存储器控制器811。包括在处理器810中的存储器控制器811可被称作集成存储器控制器(IMC)。存储器控制器811与存储器模块840之间的存储器接口可通过包括多根信号线的单个信道实现，或者可通过多个信道实现，至少一个存储器模块840可耦接至所述多个信道中的每一个。在一些实施例中，存储器控制器811可位于可被称作存储器控制器中心(MCH)的输入/输出中心820内。
输入/输出中心820可管理处理器810与诸如图形卡850之类的装置之间的数据传输。输入/输出中心820可经各种接口耦接至处理器810。例如，处理器810与输入/输出中心820之间的接口可为前端总线(FSB)、系统总线、HyperTransport、闪电数据传输(LDT)、QuickPath互连(QPI)、通用系统接口(CSI)等。在一些实施例中，计算系统800可包括多个输入/输出中心。输入/输出中心820可提供与装置的各种接口。例如，输入/输出中心820可提供加速图形端口(AGP)接口、高速外设组件接口(PCIe)、通信流架构(CSA)接口等。
图形卡850可经AGP或PCIe耦接至输入/输出中心820。图形卡850可控制用于显示图像的显示装置(未示出)。图形卡850可包括用于处理图像数据的内部处理器和内部存储器装置。在一些实施例中，输入/输出中心820可包括内部图形装置，该内部图形装置在图形卡850之外与图形卡850一起或替代图形卡850。包括在输入/输出中心820中的图形装置可称作集成图形卡。此外，包括内部存储器控制器和内部图形装置的输入/输出中心820可被称作图形和存储器控制器中心(GMCH)。
输入/输出控制器中心830可执行数据缓冲和接口仲裁，以有效地操作各个系统接口。输入/输出控制器中心830可经诸如直接媒体接口(DMI)、中心接口、企业南桥接口(ESI)、PCIe等的内部总线耦接至输入/输出中心820。输入/输出控制器中心830可提供与外设装置的各种接口。例如，输入/输出控制器中心830可提供通用串行总线(USB)端口、串行高级技术附件(SATA)端口、通用输入/输出(GPIO)、少引脚数(LPC)总线、串行外设接口(SPI)、PCI、PCIe等。
在一些实施例中，处理器810、输入/输出中心820和输入/输出控制器中心830可实现为分离的芯片组或分离的集成电路。在其它实施例中，处理器810、输入/输出中心820和输入/输出控制器中心830中的至少两个可实现为单个芯片组。
上述一些示例实施例提供了一种存储器系统、存储器装置和存储器装置的单元阵列，它们能够通过减小与提供选择数据、第一参考位和第二参考位的第一部分、第二部分和第三部分中的每一个相对应的电容的偏离来提高操作速度。
本发明构思的各方面可应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、音乐播放器、便携式游戏控制台、导航系统等的系统。以上是示例性实施例的说明，而不应理解为限制示例性实施例。虽然只描述了少数示例性实施例，但是本领域技术人员应该容易理解，在不实质脱离本发明构思的新颖教导和优点的情况下，示例性实施例中的许多修改都是可能的。因此，所有这种修改旨在被包括在如权利要求所限定的本发明构思的范围内。

Claims (22)

1.一种存储器装置，包括：
存储器小块的单元阵列，该单元阵列包括2n列存储器小块和多个参考小块，n为大于1的整数；
所述单元阵列的第一存储器小块区，其包括第一组多列存储器小块，各列连接至对应的位线；
所述单元阵列的第一参考小块区，其包括至少第一参考小块；
第一线，其通过多个第一开关选择性地连接至所述第一组多列存储器小块和所述第一参考小块；
所述单元阵列的第二存储器小块区，其包括第二组多列存储器小块，各列连接至对应的位线；
所述单元阵列的第二参考小块区，其包括至少第二参考小块；
第二线，其通过多个第二开关选择性地连接至所述第二组多列存储器小块和所述第二参考小块；
所述单元阵列的第三存储器小块区，其包括第三组多列存储器小块，各列连接至对应的位线；
所述单元阵列的第三参考小块区，其包括至少第三参考小块；
第三线，其通过多个第三开关选择性地连接至所述第三组多列存储器小块和所述第三参考小块；以及
读出放大器，其电连接至所述第一线、所述第二线和所述第三线，
其中，所述读出放大器被构造为基于从所述第一线的输出、所述第二线的输出和所述第三线的输出而提供读出数据。
2.根据权利要求1所述的存储器装置，其中：
所述读出放大器被构造为基于来自所述第一组多列存储器小块的一列的第一线上的输出、来自所述第二参考小块的第二线上的输出和来自所述第三参考小块的第三线上的输出而提供读出数据。
3.根据权利要求1所述的存储器装置，其中：
所述读出放大器还被构造为基于来自所述第二组多列存储器小块的一列的第二线上的输出、来自所述第一参考小块的第一线上的输出和来自所述第三参考小块的第三线上的输出而提供读出数据。
4.根据权利要求1所述的存储器装置，还包括：
所述第一参考小块区中的第四参考小块，该第四参考小块选择性地连接至所述第一线。
5.根据权利要求4所述的存储器装置，其中：
所述第一参考小块存储逻辑1值；
所述第四参考小块存储逻辑0值；
所述第二参考小块存储逻辑0值；并且
所述第三参考小块存储逻辑1值。
6.根据权利要求1所述的存储器装置，其中，所述存储器小块是磁性随机存取存储器小块。
7.根据权利要求1所述的存储器装置，其中：
所述第一参考小块区位于所述第一存储器小块区与所述第二存储器小块区之间；并且
所述第二参考小块区位于所述第二存储器小块区与所述第三存储器小块区之间。
8.根据权利要求1所述的存储器装置，其中，所述第一组多列存储器小块中的列数与所述第二组多列存储器小块中的列数相同而与所述第三组多列存储器小块中的列数不同。
9.根据权利要求1所述的存储器装置，其中，所述存储器小块的单元阵列被构造为提供与所述第一组多列存储器小块、所述第二组多列存储器小块或所述第三组多列存储器小块的所述多列存储器小块之一相关联的存取地址所对应的选择数据。
10.一种存储器装置，包括：
存储器阵列；
所述存储器阵列的多个部分，各个部分包括多个存储器小块和至少一个参考小块；
多个读出放大器电路，其分别对应于所述多个部分；以及
多个开关电路，各个开关电路连接在对应的部分与读出放大器电路之间，
其中，各个开关电路被构造为选择是将第一列存储器小块还是将参考小块以通信方式连接至对应的读出放大器,
所述存储器阵列包括2n个存储器小块，n为大于1的整数；
所述多个部分至少包括：
第一存储器小块区，其包括第一组多列存储器小块，各列连接至对应的位线；
第一参考小块区，其包括至少第一参考小块；
第二存储器小块区，其包括第二组多列存储器小块，各列连接至对应的位线；
第二参考小块区，其包括至少第二参考小块；
第三存储器小块区，其包括第三组多列存储器小块，各列连接至对应的位线；以及
第三参考小块区，其包括至少第三参考小块，其中：
所述第一存储器小块区和所述第一参考小块区是所述多个部分的第一存储器阵列部分的一部分；
所述第二存储器小块区和所述第二参考小块区是所述多个部分的第二存储器阵列部分的一部分；并且
所述第三存储器小块区和所述第三参考小块区是所述多个部分的第三存储器阵列部分的一部分。
11.根据权利要求10所述的存储器装置，其中：
所述第一组多列存储器小块和所述第一参考小块通过第一线连接至第一对应的读出放大器；
所述第二组多列存储器小块和所述第二参考小块通过第二线连接至第二对应的读出放大器；并且
所述第三组多列存储器小块和所述第三参考小块通过第三线连接至第三对应的读出放大器。
12.根据权利要求10所述的存储器装置，其中：
所述多个部分包括至少第一部分至第三部分；并且
所述存储器装置被构造为使得来自所述第一部分的参考小块与来自所述第二部分的参考小块一起使用以读取存储在所述第三部分的存储器小块中的数据。
13.根据权利要求12所述的存储器装置，其中：
所述存储器装置被构造为使得来自所述第二部分的参考小块与来自所述第三部分的参考小块一起使用以读取存储在所述第一部分的存储器小块中的数据。
14.根据权利要求10所述的存储器装置，其中：
所述第一参考小块、所述第二参考小块和所述第三参考小块中的至少一个存储逻辑1；并且
所述第一参考小块、所述第二参考小块和所述第三参考小块中的至少另一个存储逻辑0。
15.根据权利要求10所述的存储器装置，还包括：
所述第一参考小块区中的第四参考小块。
16.根据权利要求10所述的存储器装置，其中：
所述第一参考小块区位于所述第一存储器小块区与所述第二存储器小块区之间；并且
所述第二参考小块区位于所述第二存储器小块区与所述第三存储器小块区之间。
17.根据权利要求10所述的存储器装置，其中：
各个开关电路被构造为基于对应于一列存储器小块的存取地址来选择是将第一列存储器小块还是将参考小块以通信方式连接至对应的读出放大器。
18.根据权利要求10所述的存储器装置，其中：
所述多个开关电路被构造为响应于存取地址而：
访问所述多个部分的第一部分的第一存储器小块区，并且将所述第一部分的第一参考小块区去活化；
将所述多个部分的第二部分的第二参考小块区活化；并且
将所述多个部分的第三部分的第三参考小块区活化。
19.根据权利要求18所述的存储器装置，其中，对应于所述第一存储器小块区的读出放大器被构造为基于访问的第一存储器小块区、活化的第二参考小块区中的参考小块和活化的第三参考小块区中的参考小块而输出读出数据。
20.一种存储器装置，包括：
存储器小块阵列，其包括单元阵列，各个单元阵列被构造为提供对应于存取地址的选择数据，并且被构造为使用存储具有第一逻辑值的第一参考位的第一参考小块和存储具有与所述第一逻辑值不同的第二逻辑值的第二参考位的第二参考小块，其中基于所述存取地址来选择所述第一参考小块和所述第二参考小块；以及
读出放大器，其被构造为基于所述选择数据、所述第一参考位和所述第二参考位而提供读出数据，
所述单元阵列包括：
第一部分，其包括第一数据区和第一参考区，所述第一参考区包括存储有所述第一参考位的所述第一参考小块；
第二部分，其包括第二数据区和第二参考区，所述第二参考区包括存储有所述第二参考位的所述第二参考小块；以及
第三部分，其包括第三数据区和第三参考区，所述第三参考区包括存储有第三参考位的第三参考小块，其中所述第三参考位具有所述第一逻辑值和所述第二逻辑值之一，
其中，所述第一部分、所述第二部分和所述第三部分中的每一个被构造为当所述存取地址对应于该部分时输出选择数据,
所述第一数据区包括第一组多列存储器小块；
所述第二数据区包括第二组多列存储器小块；
所述第三数据区包括第三组多列存储器小块。
21.根据权利要求20所述的存储器装置，其中，所述存储器装置还包括参考区解码器，该参考区解码器基于所述存取地址而控制所述第一参考区、所述第二参考区和所述第三参考区。
22.根据权利要求21所述的存储器装置，其还被构造为，当对应于所述存取地址的部分是所述第一部分时，使得所述第一参考区去活化，并且使得所述第二参考区和所述第三参考区活化。
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