CN101681666A - 用于浮体单元内存的读出装置及其方法 - Google Patents
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- 238000007667 floating Methods 0.000 title claims abstract description 99
- 238000000034 method Methods 0.000 title claims description 13
- 230000000295 complement effect Effects 0.000 claims description 10
- 239000004020 conductor Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 238000003860 storage Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005138 cryopreservation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/063—Current sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/4016—Memory devices with silicon-on-insulator cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Amplifiers (AREA)
- Read Only Memory (AREA)
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- Semiconductor Memories (AREA)
Abstract
一种内存装置(100)，包含内存阵列(memory array)(102)及读出放大器(sense amplifier)(108)。该内存阵列(102)包含组构成储存位值(bitvalue)的浮体单元(floating body cell)(320、420)。该读出放大器(108)包含：位输出端，组构成提供代表该位值之输出电压；以及参考源(reference source)(302)，组构成提供参考电压(reference voltage)。该读出放大器(108)复包含：电流镜(current mirror)(330、430)，组构成基于该参考电压来提供电流至该第一浮体单元(320、420)；以及微分放大器电路(differential amplifier circuit)(332、432)，组构成基于该参考电压以及由于施加该电流至该浮体单元(320、420)而跨接于该浮体单元(320、420)的电压来决定该输出电压。
Description
技术领域
本发明大致上系关于内存装置，且尤其是关于用于浮体单元内存装置之读出装置。
背景技术
浮体单元(Floating Body Cell，FBC)内存(亦称为零电容随机存取内存(Zero-capacitor Random Access Memory，Z-RAMTM))系在静态随机存取内存(Static Random Access Memory，SRAM)所达到之速度与动态随机存取内存(Dynamic Random Access Memory，DRAM)所达到之密度之间，提供一种折衷方案。FBC系典型地使用实施于绝缘体上覆硅(Silicon On Insulator，SOI)基板上之一个或多个晶体管。通过使用在该SOI基板上操作之晶体管所产生的浮体效应(floating body effect)，该晶体管可如电容器(capacitor)般组构成储存电荷，然后藉此可读出该晶体管所储存之电荷数量，以决定由该晶体管所储存之位值(bit value)。
由于其物理特性，FBC典型地不会有相当大的电流。因此，用以读出该FBC内存单元之储存值之读出放大器系组构成对FBC的输出之极小差异很敏感。然而，用于FBC内存之习知读出放大器典型地具有延迟的响应时间(delayed response time)，且不容许在该读出电路内之晶体管失配(transistor mismatch)。因此，一种用于读出FBC内存中之储存位值之改进技术将是有利的。
发明内容
依照本发明之一个态样，一种内存装置包含内存阵列(memoryarray)与读出放大器(sense amplifier)。该内存阵列包含浮体单元(floatingbody cell)，该浮体单元组构成储存位值(bit value)。该读出放大器包含：位输出端，组构成提供代表该位值之输出电压；参考源，组构成提供参考电压；电流镜(current mirror)，组构成基于该参考电压而提供电流流至该浮体单元；以及微分放大器电路(differential amplifier circuit)，组构成基于该参考电压以及由于施加该电流至该浮体单元而跨接于该浮体单元的电压来决定该输出电压。
依照本发明之另一态样，读出放大器包含：输入端，可耦接至内存阵列的浮体单元，该浮体单元组构成储存位值；以及位输出端，以提供代表该位值之输出电压。该读出放大器复包含第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管。该第一晶体管包含：第一电流电极(current electrode)，耦接至第一参考电压(voltage reference)；第二电流电极，组构成接收参考电压；以及控制电极(control electrode)，耦接至该第二电流电极。该第二晶体管包含：第一电流电极，耦接至该第一参考电压；第二电流电极，耦接至该浮体单元的电流电极；以及控制电极，耦接至该第一晶体管的控制电极。该第三晶体管包含：第一电流电极，耦接至该第一参考电压；第二电流电极，耦接至该位输出端；以及控制电极，耦接至该浮体单元的电流电极。该第四晶体管包含：第一电流电极，耦接至该位输出端；第二电流电极，耦接至第二参考电压；以及控制电极。该第五晶体管包含：第一电流电极；第二电流电极，耦接至该第二参考电压；以及控制电极，耦接至该第一电流电极且耦接至该第四晶体管的控制电极。该第六晶体管包含：第一电流电极，耦接至该第一参考电压；第二电流电极，耦接至该第五晶体管的第一电流电极；以及控制电极，耦接至该参考源之输出端。
依照本发明之另一态样，提供一种方法。该方法包含提供包含内存阵列与读出放大器装置之内存装置。该内存组包含浮体单元，该浮体单元组构成储存位值。该读出放大器装置包含：位输出端，组构成提供代表该第一浮体单元之位值之输出电压；参考源，组构成提供参考电压；电流镜，组构成基于该参考电压而提供电流至该浮体单元；以及微分放大器电路，组构成基于该参考电压以及由于施加该电流至该浮体单元而跨接于该浮体单元的电压来决定该输出电压。该方法复包含使用该读出放大器装置来读出该浮体单元之位值。
附图说明
通过参照附图可更加了解本发明，且其许多特征与优点对熟习该技艺者而言是明显的。
图1系依照本发明之至少一个实施例说明浮体单元(FBC)内存装置之范例的图。
图2系依照本发明之至少一个实施例说明图1之FBC内存装置之读出放大器装置之范例的图。
图3系依照本发明之至少一个实施例说明图2之读出放大器装置之范例实作之电路图。
图4系依照本发明之至少一个实施例说明图2之读出放大器装置之另一范例实作之电路图。
图5系依照本发明之至少一个实施例说明图2之读出放大器装置使用双单元组构(twin cell configuration)之范例实作之电路图。
于不同图式中使用相同之组件符号以表示相似或相同之项目。
具体实施方式
图1说明依照本发明之至少一个实施例之基于浮体单元(FBC)之内存装置100。该内存装置100可用于许多种装置，例如处理器、微控制器等等。该内存装置100可包含例如处理器之快取(cache)或芯片内建(on-chip)内存、用于信息存取装置(information handing device)之系统内存等等。
于所描述之范例中，该内存装置100包括FBC内存阵列102、列/行驱动器(row/column driver)104、以及读出放大器装置108。该FBC内存阵列102包括以列与行阵列配置的浮体单元阵列。每个浮体单元包括实施于绝缘体上覆硅(Silicon On Insulator，SOI)基板上之一个或多个晶体管，藉此使用该浮体单元中的每个晶体管以储存数据位值(databit value)或其补码(complement)(例如：在双单元(twin-cell)之实作中)。基于由例如处理器之内存管理单元(memory management unit)所提供之地址(ADDR)数据与控制(CTL)数据，可透过该列/行驱动器104存取特定之列/行，以用于读取及写入。
该读出放大器装置108读出一个或多个浮体单元所储存之位值，且提供该一个或多个读出到之位值作为数据输出值(data out value)110。如参照图2至图5所详加讨论者，在一个实施例中，该读出放大器装置108利用电流镜负载微分放大器(current-mirror loadeddifferential amplifier)从存取的浮体单元所储存之电荷产生可读取讯号。可用任何不同的方式(例如通过参考电压或电流、一个或多个参考浮体单元、该补码浮体单元(亦称为“双”单元)等等)对该微分放大器的电流镜负载进行偏压。亦可使用该偏压参考(biasing reference)作为放大第二级之输入端，该放大第二级亦可为电流镜负载微分放大器。使用该放大第二级之输入端以设定该第二级之偏压。通过将被读取的浮体单元加载第一级参考电流源，会产生跨接于该浮体单元的电压。该浮体单元之阻抗(impedance)系大致正比于该浮体单元之电荷，且因此大致正比于由该浮体单元所「储存」之位值。因此，可使用跨接于该浮体单元的电压作为第二级之输入端，该第二级之输入端系将该电压与该第一级放大器之偏压参考电压作比较。基于该比较结果，该第二级产生代表该储存位值之讯号，且其可用于接收该读出放大器装置之输出之数字组件(digital component)。
图2依照本发明之至少一个实施例说明图1之该读出放大器装置108之范例实作。如图所示，该读出放大器装置108可包含参考电路202、以及一个或多个读出电路(例如：读出电路204、206、和208)。各该读出电路204、206、和208系可耦接至该FBC内存阵列102之一个或多个行之对应组(corresponding set)(例如经由多任务器(multiplexer))，藉此该读出电路204之输入端214系连接至第一行之对应浮体单元FBC0的电流电极(例如：汲极)，该读出电路206之输入端216系连接至第二行之对应浮体单元FBC1的电流电极，该读出电路208之输入端218系连接至第n行之对应浮体单元FBCn的电流电极，并依此类推。再者，每个读出电路包含位输出端，以提供代表由该对应浮体单元所储存之位值的输出电压，藉此该读出电路204包含用于该浮体单元FBC0之位值的位输出端224，该读出电路206包含用于该浮体单元FBC1之位值的位输出端226，以及藉此该读出电路208包含用于该浮体单元FBCn之位值的位输出端228。
在一个实施例中，该参考电路202包含参考源以提供参考电压，该参考电压系依序用来偏压第一级电流镜，且亦用作为电流镜负载微分放大器之输入端。该第一级电流镜之偏压部份以及一部份的电流镜负载微分放大器系实作于该参考电路202。该第一级电流镜之负载部份以及该微分放大器之其余部份系被复制(duplicate)于各该读出电路204、206和208。因此，该参考电路202的第一级电流镜之偏压部份系经由偏压输出端220连接至各该读出电路204、206和208的第一级电流镜之对应负载部份，且该参考电路202之微分放大器之偏压部份系经由偏压输出端222连接至各该读出电路204、206和208之对应微分放大器部份。
虽然图2说明的是使用单一参考电路202以提供用于多个读出电路之偏压电压的实施例，但是在其它实施例中，可并联实作多个参考电路以增加该读出放大器装置108之效能与效率。再者，可适当利用任何各种比例之参考电路及读出电路。
图3系依照本发明之至少一个实施例说明该参考电路202结合读出电路204之例示实作。可在不悖离本发明之范畴下，扩充所列举之实作以包含额外的读出电路或参考电路。
于所述之范例中，该参考电路202系包含参考源302以及晶体管304、306和308。该参考源302包含输出端，以提供参考电压VREF给节点(node)310。该晶体管304系二极管连接式(diode-connected)晶体管，该晶体管304包含连接至第一参考电压(例如：Vdd)的第一电流电极、连接至该节点310的第二电流电极、以及连接至该节点310的控制电极。该晶体管306包含连接至该第一参考电压的第一电流电极、第二电流电极、以及连接至该节点310的控制电极。该晶体管308系二极管连接式晶体管，该晶体管308包含连接至该晶体管306的第二电流电极的第一电流电极、连接至第二参考电压(例如：Vss)的第二电流电极、以及连接至该第一电流电极的控制电极。
亦如所述，该读出电路204包含晶体管312、314和316。该晶体管312包含连接至该第一参考电压的第一电流电极、连接至节点318的第二电流电极、以及经由该偏压输出端220连接至该晶体管304的控制电极的控制电极。该节点318系连接至该输入端214(图2)，且因此连接至被读出的浮体单元FBC0(在图3中识别为FBC)的晶体管的电流电极。该晶体管314包含连接至该第一参考电压的第一电流电极、连接至该位输出端224的第二电流电极、以及连接至该节点318的控制电极。该晶体管316包含连接至该位输出端224的第一电流电极、连接至该第二参考电压的第二电流电极、以及经由该偏压输出端222连接至该晶体管308的控制电极的控制电极。
于一个实施例中，晶体管304及312一起形成第一级电流镜330，以使该偏压部份(例如：该晶体管304)系与该参考电路202相关联，并且该负载部份(例如：该晶体管312)可被复制于各读出电路。该晶体管306、308、314和316一起形成微分放大器电路332。再者，于一个实施例中，该微分放大器电路332系电流镜负载微分放大器，藉此该晶体管308及晶体管316一起形成第二级电流镜334。因此，包含该第二级电流镜334之偏压部份(例如：该晶体管308)之一部份的微分放大器电路332可与该参考电路202相关联，而包含该第二级电流镜334之负载部份(例如：该晶体管316)的其余部份可被复制用于各读出电路。
于图2之范例中，该第一参考电压具有比该第二参考电压较大的电压电位(voltage potential)(例如：Vdd＞Vss)，而该些晶体管304、306、312和314系图标为P信道(p-channel)晶体管(例如：P信道场效晶体管(p-channel field effect transistor，pFET))，且该些晶体管308和316系图标为N信道(n-channel)晶体管(例如：N信道场效晶体管(n-channel fieldeffect transistor，nFET))。然而，于其它实作中，该第一参考电压可具有比该第二参考电压较低的电压电位，而因此可在不悖背离本发明之范畴下，进行适当的修正以将该些晶体管304、306、312和314实作为N信道晶体管以及将该些晶体管308和316实作为P信道晶体管。再者，可依照此处所教示之内容来实作除了FET以外的晶体管技术，例如双载子接面晶体管(Bipolar Junction Transistor，BJT)。
操作时，该第一级电流镜330系被该参考电压VREF偏压，使得电流I1系经由该晶体管304来提供。因此，大致相等于该电流I1的电流(为了简化讨论而因此亦称为I1)系镜射(mirrored)于该晶体管312处。在该晶体管306的控制电极处亦提供该参考电压VREF给该微分放大器电路332之其中一个微分输入端(differential input)。透过将该FBC320加载该第一级电流镜330，由于施加电流I1至该FBC 320的晶体管，会产生跨接于该FBC 320的电压VFBC(例如：于该节点318及Vss间)，藉此该电压VFBC系以该电流I1及该FBC 320之阻抗ZFBC为基础(即，VFBC＝I1*ZFBC)。因此，由于该阻抗ZFBC系以储存于该FBC 320之电荷量为基础，而因此该阻抗系以储存于该FBC 320之位值为基础(例如：于大部份的范例中，当该储存的位为「0」时，ZFBC系相当高；当该储存位为「1」时，ZFBC系相当低)，故该电压VFBC系以储存于该FBC 320之位值为基础。因此，该微分放大器电路332比较于该节点310所接收之参考电压VREF以及于该节点318所接收的电压VFBC，并且基于电压VFBC系大于或小于该参考电压VREF，而将该位输出端224拉(pull)至接近Vdd(经由该晶体管314)或至接近Vss(经由该晶体管316)。因此，当该位输出端224系在Vdd或接近Vdd时，该FBC 320可解释为正在储存「1」，而当该位输出端224系在Vss或接近Vss时，该FBC 320可解释为正在储存「0」，或者视实作而定反之亦然。
图4依照本发明之至少一个实施例说明图2之电路包含多个读出电路之延伸例。所述之范例说明该参考电路202及该读出电路204和206。该参考电路202及该读出电路204系以参照图3所述而实作，包含该参考源302及该些晶体管304、306、308、312、314和316。与该读出电路204类似，该读出电路206包含晶体管404、406和408。该晶体管404包含连接至该第一参考电压的第一电流电极、连接至节点418的第二电流电极、以及经由该偏压输出端220连接至该晶体管304的控制电极的控制电极。该节点418系连接至该浮体单元FBC1(亦称为FBC 420)之晶体管的电流电极。该晶体管406系包含连接至该第一参考电压的第一电流电极、连接至该位输出端226的第二电流电极、以及连接至该节点418的控制电极。
当该参考电路202及该读出电路204之组合提供该第一级电流镜330及该电流镜负载微分放大器电路332时，该参考电路202及该读出电路206之组合亦产生相对于FBC 420以相同方式操作的第一级电流镜430及电流镜负载微分放大器电路432，以在该节点418处由于施加该镜射电流I1至该FBC 420而产生电压VFBC。因此，对于各个额外读出电路，仅需复制一部份的第一级电流镜及一部份之微分放大器电路，因为各个读出电路可共享由该参考电路202(或参考电路202并联之组合)所提供之对应电流镜及微分放大器部份。
图5依照本发明之至少一个实施例说明以双单元FBC内存组构(twin cell FBC memory configuration)中之读出放大器装置108的例示实作。于特定范例中，该FBC内存阵列102(图1)可实作为「双」单元架构，藉此各个位位置(bit location)系由一对浮体单元来代表，一个用以储存位值Dn，另一个用以储存补码值(complement value)Dn*。因此，由于一个浮体单元将具有相当高的阻抗而另一浮体单元将具有相当低的阻抗，故该补码浮体单元(complement floating body cell)可用来产生该参考电压VREF，以用于读出数据浮体单元的储存位值，反之亦然。
为了说明，该读出放大器电路108可包含参考电路502(类似于图2之参考电路202)及读出电路504(类似于图4之读出电路204)，藉此使用浮体单元(FBC)520以加载由该参考电路502和读出电路504所形成的第一级电流镜530(类似于图3的第一级电流镜330)，且通过由于施加该镜射电流I1至该FBC 512晶体管的电流电极而产生电压VREF，而使用对应的补码浮体单元(FBC)512来偏压该第一级电流镜530。因此，由于该FBC 512和520之阻抗系明显地不同，因此，透过该第一级电流镜施加大致相同的电流至各FBC，会导致明显不同的电压跨接在该FBC 512和520，由该参考电路502及该读出电路504所形成之微分放大器电路532(类似于图3之微分放大器电路332)可立刻识别且相应地提供所选择的「0」位值或「1」位值之其中一者。
虽然图5说明图3中参考源302之特定实作，但可在不悖背离本发明之范畴下落使用其它参考源。为了说明，在一个实施例中，组构成储存「0」位值的浮体单元及组构成储存「1」位值的浮体单元可被短路在一起，以使由于施加镜射电流而跨接于该补码浮体单元所产生之参考电压VREF会介于由于施加该镜射电流至仅被程序化为储存「1」的浮体单元所产生的电压与由于施加该镜射电流至仅被程序化为储存「0」的浮体单元所产生的电压之间；实际上，系使用该第一级电流镜施加等于(I0+I1)的电流至该FBC。该参考源302之其它实作可包含例如固定电压源、固定电流源等等。
于本文中，相关性用语如「第一」、「第二」等等，系仅用以区别一件物品或动作与另一物品或动作，而并非必然需要或暗示在该些物品或动作间任何实质上的此种关系或顺序。用语「包括(comprise)」或任何其它变化型，系有意涵盖非排除性之包含(non-exclusive inclusion)，使包括组件列表之制程、方法、物品或装置不仅包含那些列出之组件，还可包含未特地列出之其它组件或该制程、方法、物品或装置原本就具有之组件。在组件之前加上「包括」并不妨碍(不多加限制)于包括该组件之制程、方法、物品或装置中存在有额外相同的组件。
在此所使用之用语「另一」系定义为至少第二个或更多个。在此所使用之用语「包含」、「具有」或其变化，系定义如包括者。在此所使用之用语「耦接(couple)」系参照光电技术定义为连接，但非必然为直接地连接，亦非必然为机械地连接。
当意指分别将讯号、状态位(status bit)或相似装置转译(rendering)成逻辑真(logically true)或逻辑假(logically false)状态时，系使用用语「判定(assert)」或「设定(set)」以及「否定(negate)」(或「解除(deassert)」或「清除(clear)」)。若该逻辑真状态系逻辑位准1，则该逻辑假状态为逻辑位准0。且若该逻辑真状态系逻辑位准0，则该逻辑假状态为逻辑位准1。
如于此所使用者，用语「总线(bus)」系指可用来转换一个或多个不同类型之信息(例如数据、地址、控制或状态)的复数个讯号或导体(conductor)。在此所讨论之导体可说明或描述为单一导体、复数个导体、单向导体或双向导体。然而，可随不同实施例变化使用不同导体。举例而言，可使用分开的单向导线，而不使用双向导线，且反之亦然。并且，复数个导体亦可由连续转换多个讯号之单一导体或以时间多任务方式(time multiplexed manner)来替代。同样地，承载多个讯号之单一导体可分成承载该些讯号之子集(subset)的各种不同导体。因此，转换讯号有许多选择。
通过思考本说明书及实施在此所揭露之内容，本发明之其它实施例、使用方式及优点对熟习该技艺者而言将是明显的。本说明书及图式应仅视为例示用，且因此本发明之范畴系欲仅受限于所附之申请专利范围及其等效者。
Claims (10)
1、一种内存装置(100)，包括：
内存阵列(102)，包括储存第一位值的第一浮体单元(320)；以及
读出放大器(108)装置，包括：
第一位输出端，用以提供代表该第一位值的第一输出电压；
参考源(302)，用以提供参考电压；
第一电流镜(330)，用以基于该参考电压将第一电流提供给该第一浮体单元(320)；以及
第一微分放大器电路(332)，用以基于该参考电压以及由于将该第一电流施加给该第一浮体单元(320)而产生的跨接于该第一浮体单元(320)的电压来决定该第一输出电压。
2、如权利要求1所述的内存装置(100)，其中，该参考源(302)包括第二浮体单元，该第二浮体单元储存为该第一位值的补码的第二位值。
3、如权利要求2所述的内存装置(100)，其中，该第一电流镜(330)将第二电流提供给该第二浮体单元(512)，其中，该第一电流大致等于该第二电流，且其中，该参考电压包括由于将该第二电流施加到该第二浮体单元(512)而产生的跨接于该第二浮体单元(512)的电压。
4、如权利要求1所述的内存装置(100)，其中，该参考源(302)包括并联耦接的第二浮体单元(512)及第三浮体单元(520)，其中，该第二浮体单元(512)储存第一位值，而该第三浮体单元(520)储存为该第一位值的补码的第二位值。
5、如权利要求1所述的内存装置(100)，其中，该第一微分放大器电路(332、432)包括：
第二电流镜(334)，其具有第一电流电极及第二电流电极；
第一晶体管(314)，其包括耦接至第一参考电压的第一电流电极、耦接至该第一位输出端且耦接至该第二电流镜(334)的该第一电流电极的第二电流电极、以及耦接至该第一浮体单元(320)的电流电极的控制电极；以及
第二晶体管(310)，包括耦接至该第一参考电压的第一电流电极、耦接至该第二电流镜(334)的该第二电流电极的第二电流电极、以及耦接至该参考源(302、334)的输出端的控制电极。
6、如权利要求1所述的内存装置(100)，进一步包括：
第二浮体单元(420)，其储存第二位值；以及
其中，该读出放大器装置(108)进一步包括：
第二位输出端，其提供代表该第二位值的第二输出电压；
第二电流镜(430)，其基于该参考电压来将第二电流提供给该第二浮体单元(420)，其中，该第二电流大致等于该第一电流；以及
第二微分放大器电路(432)，其基于该参考电压以及由于将该第二电流施加到该第二浮体单元(420)而产生的跨接于该第二浮体单元(420)的电压来决定该第二输出电压。
7、一种读出放大器装置(108)，包括：
第一输入端(318)，可耦接至内存阵列(102)的第一浮体单元(320)，该第一浮体单元(320)储存第一位值；
第一位输出端(224)，用以提供代表该第一位值的第一输出电压；
第一晶体管(304)，包括耦接至第一参考电压的第一电流电极、用以接收参考电压的第二电流电极、以及耦接至该第二电流电极的控制电极；
第二晶体管(312)，包括耦接至该第一参考电压的第一电流电极、耦接至该第一浮体单元(320)的电流电极的第二电流电极、以及耦接至该第一晶体管(304)的该控制电极的控制电极；
第三晶体管(314)，包括耦接至该第一参考电压的第一电流电极、耦接至该第一位输出端(224)的第二电流电极、以及耦接至该第一浮体单元(320)的该电流电极的控制电极；
第四晶体管(316)，包括耦接至该第一位输出端的第一电流电极、耦接至第二参考电压的第二电流电极、以及控制电极；
第五晶体管(308)，包括第一电流电极、耦接至该第二参考电压的第二电流电极、以及耦接至该第一电流电极且耦接至该第四晶体管(316)的该控制电极的控制电极；以及
第六晶体管(310)，包括耦接至该第一参考电压的第一电流电极、耦接至该第五晶体管(308)的该第一电流电极的第二电流电极、以及耦接至该参考源(302)的该输出端的控制电极。
8、如权利要求7所述的读出放大器装置(108)，进一步包括：
第二输入端(418)，可耦接至该内存阵列(102)的第二浮体单元(420)，该第二浮体单元(420)储存第二位值；
第二位输出端(226)，用以提供代表该第二位值的第二输出电压；
第七晶体管(404)，包括耦接至该第一参考电压的第一电流电极、耦接至该第二浮体单元(420)的电流电极的第二电流电极、以及耦接至该第一晶体管(304)的该控制电极的控制电极；
第八晶体管(406)，包括耦接至该第一参考电压的第一电流电极、耦接至该第二位输出端(226)的第二电流电极、以及耦接至该第二浮体单元(420)的该电流电极的控制电极；以及
第九晶体管(408)，包括耦接至该第二位输出端的第一电流电极、耦接至该第二参考电压的第二电流电极、以及耦接至该第五晶体管(308)的该控制电极的控制电极。
9、一种方法，包括：
提供内存装置(100)，该内存装置包括内存阵列(102)及读出放大器装置(108)，该内存阵列(102)包括储存位值的浮体单元(320)，而该读出放大器装置(108)包括提供代表该第一浮体单元(320)的该位值的输出电压的位输出端(224)、提供参考电压的参考源(302)、基于该参考电压来将电流提供给该浮体单元(320)的电流镜(330)、以及基于该参考电压以及由于将该电流施加给该浮体单元(320)而产生的跨接于该浮体单元(320)的电压来决定该输出电压的微分放大器电路(332)；以及
使用该读出放大器电路装置(108)来读出该浮体单元(320)的该位值。
10、如权利要求9所述的方法，其中，读出该浮体单元(320)的该位值包括：
通过将该电流施加给该浮体单元(320)来产生跨接于该浮体单元(320)的电压；以及
使用该微分放大器电路(332)比较跨接于该浮体单元(320)的该电压与该参考电压，以产生该输出电压。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/639,865 US7724578B2 (en) | 2006-12-15 | 2006-12-15 | Sensing device for floating body cell memory and method thereof |
| US11/639,865 | 2006-12-15 | ||
| PCT/US2007/025501 WO2008076307A1 (en) | 2006-12-15 | 2007-12-13 | Sensing device for floating body cell memory and method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101681666A true CN101681666A (zh) | 2010-03-24 |
| CN101681666B CN101681666B (zh) | 2014-07-23 |
Family
ID=39370954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200780046338.9A Expired - Fee Related CN101681666B (zh) | 2006-12-15 | 2007-12-13 | 用于浮体单元内存的读出装置及其方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7724578B2 (zh) |
| JP (1) | JP2010514079A (zh) |
| KR (1) | KR20090091227A (zh) |
| CN (1) | CN101681666B (zh) |
| DE (1) | DE112007003085B4 (zh) |
| GB (1) | GB2457408A (zh) |
| TW (1) | TWI486953B (zh) |
| WO (1) | WO2008076307A1 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN104217744A (zh) * | 2013-06-04 | 2014-12-17 | 力旺电子股份有限公司 | 电流感测放大器及其感测方法 |
| CN105336352A (zh) * | 2014-08-04 | 2016-02-17 | 三星电子株式会社 | 存储器装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4373986B2 (ja) * | 2006-02-16 | 2009-11-25 | 株式会社東芝 | 半導体記憶装置 |
| US7787319B2 (en) * | 2007-09-06 | 2010-08-31 | Innovative Silicon Isi Sa | Sense amplifier circuitry for integrated circuit having memory cell array, and method of operating same |
| JP4801191B2 (ja) * | 2009-06-02 | 2011-10-26 | 株式会社日立製作所 | ダイナミック・ランダム・アクセス・メモリ装置とその検査方法 |
| US8509017B2 (en) | 2011-02-16 | 2013-08-13 | Advanced Micro Devices, Inc. | Memory device and related operating methods |
| US8611132B2 (en) | 2011-04-29 | 2013-12-17 | Qualcomm Incorporated | Self-body biasing sensing circuit for resistance-based memories |
| FR2980321A1 (fr) * | 2011-09-21 | 2013-03-22 | St Microelectronics Rousset | Detecteur de courant autorisant une large plage de tension d'alimentation |
| TWI666638B (zh) * | 2018-08-21 | 2019-07-21 | 華邦電子股份有限公司 | 記憶體電路及其資料位元狀態偵測器 |
| US10861564B2 (en) | 2018-10-17 | 2020-12-08 | Winbond Electronics Corp. | Memory circuit and data bit status detector thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100347067B1 (ko) * | 1999-12-06 | 2002-08-03 | 삼성전자 주식회사 | 안정된 읽기 동작을 수행하는 반도체 메모리 장치 |
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| JP2002367386A (ja) * | 2001-06-07 | 2002-12-20 | Toshiba Corp | 半導体メモリ装置 |
| TWI230392B (en) | 2001-06-18 | 2005-04-01 | Innovative Silicon Sa | Semiconductor device |
| FR2832566B1 (fr) | 2001-11-20 | 2004-02-13 | St Microelectronics Sa | Amplificateur de lecture ayant un etage de sortie differenciel a faible consommation de courant |
| JP2003308698A (ja) * | 2002-04-12 | 2003-10-31 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| EP1357603A3 (en) | 2002-04-18 | 2004-01-14 | Innovative Silicon SA | Semiconductor device |
| DE60222891T2 (de) * | 2002-08-13 | 2008-07-24 | Stmicroelectronics S.R.L., Agrate Brianza | Nichtflüchtige Speichervorrichtung und Selbstreparatur-Verfahren |
| JP4044401B2 (ja) * | 2002-09-11 | 2008-02-06 | 株式会社東芝 | 半導体記憶装置 |
| US7251178B2 (en) | 2004-09-07 | 2007-07-31 | Infineon Technologies Ag | Current sense amplifier |
| WO2004075200A1 (ja) * | 2003-02-19 | 2004-09-02 | Fujitsu Limited | メモリ装置 |
| US20040228168A1 (en) | 2003-05-13 | 2004-11-18 | Richard Ferrant | Semiconductor memory device and method of operating same |
| US7085153B2 (en) | 2003-05-13 | 2006-08-01 | Innovative Silicon S.A. | Semiconductor memory cell, array, architecture and device, and method of operating same |
| US6912150B2 (en) | 2003-05-13 | 2005-06-28 | Lionel Portman | Reference current generator, and method of programming, adjusting and/or operating same |
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| US7301838B2 (en) | 2004-12-13 | 2007-11-27 | Innovative Silicon S.A. | Sense amplifier circuitry and architecture to write data into and/or read from memory cells |
| JP2006338793A (ja) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | 半導体記憶装置 |
| JP2007133987A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の駆動方法 |
-
2006
- 2006-12-15 US US11/639,865 patent/US7724578B2/en not_active Expired - Fee Related
-
2007
- 2007-12-13 WO PCT/US2007/025501 patent/WO2008076307A1/en active Application Filing
- 2007-12-13 GB GB0910535A patent/GB2457408A/en not_active Withdrawn
- 2007-12-13 DE DE112007003085.2T patent/DE112007003085B4/de active Active
- 2007-12-13 JP JP2009541378A patent/JP2010514079A/ja active Pending
- 2007-12-13 KR KR1020097014825A patent/KR20090091227A/ko not_active Application Discontinuation
- 2007-12-13 CN CN200780046338.9A patent/CN101681666B/zh not_active Expired - Fee Related
- 2007-12-13 TW TW096147583A patent/TWI486953B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2010514079A (ja) | 2010-04-30 |
| GB2457408A (en) | 2009-08-19 |
| CN101681666B (zh) | 2014-07-23 |
| GB0910535D0 (en) | 2009-07-29 |
| US20080144367A1 (en) | 2008-06-19 |
| US7724578B2 (en) | 2010-05-25 |
| TW200845005A (en) | 2008-11-16 |
| DE112007003085B4 (de) | 2015-03-26 |
| TWI486953B (zh) | 2015-06-01 |
| KR20090091227A (ko) | 2009-08-26 |
| DE112007003085T5 (de) | 2009-10-08 |
| WO2008076307A1 (en) | 2008-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: GLOBALFOUNDRIES COMPANY Free format text: FORMER OWNER: ADVANCED MICRO DEVICES INC. Effective date: 20100715 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: CALIFORNIA STATE, THE USA TO: GRAND CAYMAN, CAYMAN ISLANDS(BRITISH OVERSEAS TERRITORY) |
|
| TA01 | Transfer of patent application right |
Effective date of registration: 20100715 Address after: Grand Cayman, Cayman Islands Applicant after: GLOBALFOUNDRIES Inc. Address before: California, USA Applicant before: ADVANCED MICRO DEVICES, Inc. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20210409 Address after: Hsinchu City, Taiwan, China Patentee after: Taiwan Semiconductor Manufacturing Co.,Ltd. Address before: Greater Cayman Islands, British Cayman Islands Patentee before: GLOBALFOUNDRIES Inc. |
|
| TR01 | Transfer of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20140723 |