KR19980060713A - 반도체 메모리장치의 데이터 라인 배치 - Google Patents
반도체 메모리장치의 데이터 라인 배치 Download PDFInfo
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Abstract
본 발명은 반도체 메모리 장치의 데이터 라인 배치에 관한 것으로서, 횡렬로 배치된 적어도 두 개 이상의 메모리 어레이들과, 상기 메모리 어레이들 중 인접한 메모리 어레이들 사이에 배치되어 상기 메모리 어레이들의 데이터를 감지하는 감지 증폭기와, 상기 메모리 어레이에 연결되어 상기 메모리 어레이로 데이터를 기입하거나 또는 상기 메모리 어레이로부터 데이터를 독출하는 것을 제어하는 제어 수단 및 상기 제어 수단에서 상기 메모리 어레이로 데이터를 기입하기 위한 라인과 상기 메모리 어레이로부터 데이터를 독출하기 위한 다른 라인을 가지며 상기 제어 수단과 상기 메모리 어레이를 연결하기 위하여 상기 감지 증폭기를 통과하는 데이터 라인을 구비함으로써 두 개의 뱅크마다 하나의 출력 데이터용 래취 및 입력 데이터용 멀티플렉서를 위한 면적과, 입출력 라인을 위한 면적이 감소된다. 또한, 데이터의 기입 및 독출을 위한 제어가 간단해진다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 메모리 어레이와 데이터 라인의 배치에 관한 것이다.
생활의 편리성과 간편화를 이룩하기 위하여 시스템의 크기를 축소시키려는 노력이 계속되어오고 있다. 최근 모든 시스템은 전자적으로 제어되는 경향이 늘어가고 있는데 이것은 반도체 장치에 의해서 가능한 일이다. 따라서 반도체 장치의 크기를 축소시키기 위한 노력 또한 계속 진행되고 있다. 특히 컴퓨터에 많이 사용되는 반도체 메모리 장치는 그 메모리 용량이 기하급수적으로 증가하여 지금은 256[MBit]의 DRAM 반도체 장치가 개발되었고 이와 같은 메모리 용량의 증가는 계속될 전망이다. 그러나 메모리 용량이 증가한다고 해서 반도체 메모리 장치의 크기도 비례해서 커져서는 시스템의 소형화를 이룰 수가 없다. 따라서 용량은 커지면서 크기는 크게 변하지 않는 반도체 메모리 장치가 요구되고 있다. 그러기 위해서는 반도체 메모리 장치에 형성되는 소자들의 배치를 효과적으로 할 수 있어야만 한다.
도 1은 종래의 반도체 메모리 장치의 메모리 어레이와 데이터 라인의 배치도이다. 그 구조를 살펴보면, 반도체 메모리 장치(10)에 동일한 크기를 갖는 제1 내지 제4 메모리 어레이들(11,13,15,17)이 사각형 모양으로 4군데에 배치되어있다. 그리고, 상기 제1 내지 제2 메모리 어레이들(11,13)에 데이터를 기입(write) 하거나 또는 상기 제1 내지 제2 메모리 어레이들(11,13)로부터 데이터를 독출(read)하기 위한 제1 출력 데이터용 래취 및 입력 데이터용 멀티플렉서(multiplex)(21)와, 제3 내지 제4 메모리 어레이들(15,17)에 데이터를 기입하거나 또는 상기 제3 내지 제4 메모리 어레이들(15,17)로부터 데이터를 독출하기 위한 제2 출력 데이터용 래취 및 입력 데이터용 멀티플렉서(23)가 입출력 라인들(25,27)을 통해서 상기 제1 내지 제2 메모리 어레이들(11,13)과 제3 내지 제4 메모리 어레이들(15,17)과 각각 연결되어있으며, 상기 제1 출력 데이터용 래취 및 입력 데이터용 멀티플렉서(21)에 제1 입출력 버퍼(31)가 연결되어서 상기 제1 출력 데이터용 래취 및 입력 데이터용 멀티플렉서(21)와 데이터를 주고받는다. 또, 상기 제2 출력 데이터용 래취 및 입력 데이터용 멀티플렉서(23)에 제1 입출력 버퍼(33)가 연결되어서 상기 제2 출력 데이터용 래취 및 입력 데이터용 멀티플렉서(23)와 데이터를 주고받는다.
상기 제1 내지 제4 메모리 셀 어레이들(11,13,15,17)은 상하 두 개가 하나의 뱅크(bank)로 구성되어있다. 그래서 좌측에는 A 뱅크(35), 우측에는 B 뱅크(37)가 있다. 상기 제1 메모리 어레이(11) 및 제2 메모리 어레이(13) 사이와, 상기 제3 메모리 어레이(15) 및 제4 메모리 어레이(17) 사이에 제1 감지 증폭기들(41,43)이 각각 배치되어있다. 그리고 상기 제1 내지 제4 메모리 어레이들(11,13,15,17)에는 제2 감지 증폭기 및 입출력 드라이버(driver)들(45,47,49,51)이 각각 연결되어서 상기 제1 내지 제4 메모리 어레이들(11,13,15,17)의 데이터를 감지하고 증폭한다.
상기 종래의 반도체 메모리 장치의 데이터 라인은 하나로 구성되어있어서 상기 제1 내지 제4 메모리 어레이들(11,13,15,17)에 기입되는 데이터와 상기 제1 내지 제4 메모리 어레이들(11,13,15,17)로부터 독출되는 데이터의 제어가 복잡하다. 한가지 예로 상기 제1 내지 제4 메모리 어레이(11,13,15,17)로부터 데이터를 독출할 때는 상기 입출력 라인(25,27)을 프리차지(precharge)시키고, 상기 제1 내지 제2 메모리 어레이(11,13,15,17)로 기입할 때는 상기 입출력 라인(25,27)을 프리차지시키지 않는다. 또 제1 내지 제4 메모리 어레이들(11,13,15,17)의 용량이 증가하게 되면 상기 도 1의 구조는 많은 면적을 차지하게 되어 반도체 메모리 장치(10)의 크기를 크게 하는 요인이 된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 차지하는 면적이 감소되는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 메모리 어레이로 기입되는 데이터와 메모리 어레이로부터 독출되는 데이터의 제어가 간단한 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치의 메모리 어레이(Array)와 데이터 라인의 배치도.
도 2는 본 발명에 따른 반도체 메모리 장치의 메모리 어레이와 데이터 라인의 배치도.
상기 과제들을 이루기 위하여 본 발명은,횡렬로 배치된 적어도 두 개 이상의 메모리 어레이들과, 상기 메모리 어레이들 중 인접한 메모리 어레이들 사이에 배치되어 상기 메모리 어레이들의 데이터를 감지하는 감지 증폭기와, 상기 메모리 어레이에 연결되어 상기 메모리 어레이로 데이터를 기입하거나 또는 상기 메모리 어레이로부터 데이터를 독출하는 것을 제어하는 제어 수단 및 상기 제어 수단에서 상기 메모리 어레이로 데이터를 기입하기 위한 라인과 상기 메모리 어레이로부터 데이터를 독출하기 위한 다른 라인을 가지며 상기 제어 수단과 상기 메모리 어레이를 연결하기 위하여 상기 감지 증폭기를 통과하는 데이터 라인을 구비하는 반도체 메모리 장치를 제공한다.
상기 과제를 이루기 위하여 본 발명은 또한, 횡렬로 배치된 제1 내지 제2 메모리 어레이들과, 상기 제1 내지 제2 메모리 어레이들의 하부에 인접하며 횡렬로 배치된 제3 내지 제4 메모리 어레이들과, 상기 제1 내지 제2 메모리 어레이들과 상기 제3 내지 제4 메모리 어레이들 사이에 각각 배치되어 상기 제1 내지 제2 메모리 어레이들과 제3 내지 제4 메모리 어레이들의 데이터를 감지하는 제1 감지 증폭기들과, 상기 제1 내지 제2 메모리 어레이들의 상부에 인접하여 배치되고 상기 제3 내지 제4 메모리 어레이들의 하부에 인접하여 배치되며 상기 제1 내지 제2 메모리 어레이들의 데이터와 상기 제3 내지 제4 메모리 어레이들의 데이터를 각각 감지하는 제2 감지 증폭기들과, 상기 제2 감지 증폭기들에 연결되어 상기 제2 감지 증폭기들로 데이터를 전송하고 또 상기 제2 감지 증폭기들로부터 데이터를 수신하는 것을 제어하는 출력 데이터용 래취 및 입력 데이터용 멀티플렉서, 및 상기 출력 데이터용 래취와 상기 제2 감지 증폭기들을 연결하기 위하여 상기 제1 감지 증폭기들을 통과하는 출력 데이터 라인 및 입력 데이터 라인을 구비하는 반도체 메모리 장치를 제공한다.
바람직하기는 상기 제1 내지 제2 메모리 어레이와 제3 내지 제4 메모리 어레이는 각각 하나의 뱅크를 구성한다.
상기 본 발명에 의하여 차지하는 면적이 감소되고 메모리 어레이로 기입되는 데이터와 메모리 어레이로부터 독출되는 데이터의 제어가 간단해진다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 메모리 어레이와 데이터 라인의 배치도이다. 그 구조를 보면, 반도체 메모리 장치(110)에 동일한 크기를 갖는 제1 내지 제4 메모리 어레이들(111,113,115,117)이 사각형 모양으로 4군데에 배치되어있고, 상기 제1 내지 제4 메모리 어레이들(111,113,115,117)에 데이터를 기입 하거나 또는 상기 제1 내지 제4 메모리 어레이들(111,113,115,117)로부터 데이터를 독출하기 위한 출력 데이터용 래취 및 입력 데이터용 멀티플렉서(121)가 상기 제1 내지 제4 메모리 어레이들(111,113,115,117)과 입력 라인들(161,165) 및 출력 라인들(163,167)을 통해서 서로 연결되어있으며, 상기 출력 데이터용 래취 및 입력 데이터용 멀티플렉서(121)와 데이터를 주고받기 위한 입출력 버퍼(131)가 배치되어있다.
상기 제1 메모리 어레이(111)와 제2 메모리 어레이(113)가 하나의 뱅크 즉, C뱅크(135)를 구성하고, 제3 메모리 어레이(115)와 제4 메모리 어레이(117)가 D뱅크(137)를 구성하고 있다. 상기 제1 메모리 어레이(111) 및 제2 메모리 어레이(113) 사이와, 상기 제3 메모리 어레이(115) 및 제4 메모리 어레이(117) 사이에 제1 감지 증폭기들(141,143)이 각각 배치되어있다. 그리고 상기 제1 메모리 어레이(111)와 제2 메모리 어레이(113)의 상부에 제2 감지 증폭기 및 입출력 드라이버(145,147)들이 각각 배치되어있고, 제3 메모리 어레이(115)와 제4 메모리 어레이(117)의 하부에도 역시 다른 제2 감지 증폭기 및 입출력 드라이버들(149,151)이 각각 배치되어있다.
상기 입력 라인들(161,165)과 출력 라인들(163,167)이 상기 제1 감지 증폭기들(141,143) 사이에 배치됨으로써 상기 입력 라인들(161,165)과 출력 라인들(163,167)을 위한 공간이 따로 필요하지 않게 되어 그만큼 면적이 남게 된다. 뿐만 아니라 출력 데이터용 래취 및 입력 데이터용 멀티플렉서(121)는 두 개가 아니라 하나만 있으면 되므로 두 개의 뱅크(135,137)마다 하나의 출력 데이터용 래취 및 입력 데이터용 멀티플렉서(121)를 위한 면적이 남게 된다.
상기 제1 내지 제4 메모리 어레이들(111,113,115,117)로 데이터를 기입하는 과정을 설명하기로 한다. 외부에서 데이터가 상기 입출력 버퍼(131)를 거쳐서 입력 멀티플렉서(121)로 입력된다. 상기 입력 멀티플렉서(121)는 상기 데이터를 그대로 입력 라인들(161,165)을 통해서 상기 제2 감지 증폭기 및 입출력 드라이버들(145,147,149,151)을 통해서 상기 제1 내지 제4 메모리 어레이들(111,113,115,117)로 기입한다. 상기 제1 내지 제4 메모리 어레이들(111,113,115,117)로부터 데이터를 독출하는 과정으로서, 상기 제1 내지 제4 메모리 어레이들(111,113,115,117)에 저장되어있는 데이터는 상기 제2 감지 증폭기 및 입출력 드라이버들(145,147,149,151)을 통하여 상기 출력 라인들(163,167)에 실리게 된다. 그러면 상기 출력 데이터용 래취(121)는 상기 데이터를 받아서 상기 입출력 버퍼(131)로 출력한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 두 개의 뱅크마다 하나의 출력 데이터용 래취 및 입력 데이터용 멀티플렉서를 위한 면적과, 입출력 라인을 위한 면적이 감소된다. 또한, 데이터의 기입 및 독출을 위한 제어가 간단해진다.
Claims (3)
- 횡렬로 배치된 적어도 두 개 이상의 메모리 어레이들;상기 메모리 어레이들 중 인접한 메모리 어레이들 사이에 배치되어 상기 메모리 어레이들의 데이터를 감지하는 감지 증폭기;상기 메모리 어레이에 연결되어 상기 메모리 어레이로 데이터를 기입하거나 또는 상기 메모리 어레이로부터 데이터를 독출하는 것을 제어하는 제어 수단; 및상기 제어 수단에서 상기 메모리 어레이로 데이터를 기입하기 위한 라인과 상기 메모리 어레이로부터 데이터를 독출하기 위한 다른 라인을 가지며 상기 제어 수단과 상기 메모리 어레이를 연결하기 위하여 상기 감지 증폭기를 통과하는 데이터 라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 횡렬로 배치된 제1 내지 제2 메모리 어레이들;상기 제1 내지 제2 메모리 어레이들의 하부에 인접하며 횡렬로 배치된 제3 내지 제4 메모리 어레이들;상기 제1 내지 제2 메모리 어레이들과 상기 제3 내지 제4 메모리 어레이들 사이에 각각 배치되어 상기 제1 내지 제2 메모리 어레이들과 제3 내지 제4 메모리 어레이들의 데이터를 감지하는 제1 감지 증폭기들;상기 제1 내지 제2 메모리 어레이들의 상부에 인접하여 배치되고 상기 제3 내지 제4 메모리 어레이들의 하부에 인접하여 배치되며 상기 제1 내지 제2 메모리 어레이들의 데이터와 상기 제3 내지 제4 메모리 어레이들의 데이터를 각각 감지하는 제2 감지 증폭기들;상기 제2 감지 증폭기들에 연결되어 상기 제2 감지 증폭기들로 데이터를 전송하고 또 상기 제2 감지 증폭기들로부터 데이터를 수신하는 것을 제어하는 출력 데이터용 래취 및 입력 데이터용 멀티플렉서; 및상기 출력 데이터용 래취와 상기 제2 감지 증폭기들을 연결하기 위하여 상기 제1 감지 증폭기들을 통과하는 출력 데이터 라인 및 입력 데이터 라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 제1 내지 제2 메모리 어레이와 제3 내지 제4 메모리 어레이는 각각 하나의 뱅크를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
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| KR1019960080079A KR100224679B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체 메모리장치의 데이터 라인 배치 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001072642A1 (en) * | 2000-03-31 | 2001-10-04 | Jeon In Soo | Silver ion-containing solution and use thereof |
| WO2002014225A1 (en) * | 2000-08-16 | 2002-02-21 | An Jung O | Ionization device which is mounted with gold pole or silver pole |
| KR100537198B1 (ko) * | 1999-06-30 | 2005-12-16 | 주식회사 하이닉스반도체 | 반도체집적회로의 데이터 멀티플렉싱 장치 |
| CN112542195A (zh) * | 2020-12-30 | 2021-03-23 | 深圳市芯天下技术有限公司 | 减小非易失性闪存芯片面积的电路及非易失性闪存芯片 |
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1996
- 1996-12-31 KR KR1019960080079A patent/KR100224679B1/ko not_active IP Right Cessation
Cited By (5)
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|---|---|---|---|---|
| KR100537198B1 (ko) * | 1999-06-30 | 2005-12-16 | 주식회사 하이닉스반도체 | 반도체집적회로의 데이터 멀티플렉싱 장치 |
| WO2001072642A1 (en) * | 2000-03-31 | 2001-10-04 | Jeon In Soo | Silver ion-containing solution and use thereof |
| WO2002014225A1 (en) * | 2000-08-16 | 2002-02-21 | An Jung O | Ionization device which is mounted with gold pole or silver pole |
| CN112542195A (zh) * | 2020-12-30 | 2021-03-23 | 深圳市芯天下技术有限公司 | 减小非易失性闪存芯片面积的电路及非易失性闪存芯片 |
| CN112542195B (zh) * | 2020-12-30 | 2021-09-14 | 芯天下技术股份有限公司 | 减小非易失性闪存芯片面积的电路及非易失性闪存芯片 |
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| KR100224679B1 (ko) | 1999-10-15 |
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