CN105702285A

CN105702285A - 电阻式存储器装置和列解码器

Info

Publication number: CN105702285A
Application number: CN201510925446.XA
Authority: CN
Inventors: 朴贤国; 尹治元; 李永宅
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2014-12-16
Filing date: 2015-12-14
Publication date: 2016-06-22
Anticipated expiration: 2035-12-14
Also published as: US20160172028A1; CN105702285B; KR102157359B1; KR20160073169A; US9589632B2

Abstract

提供了一种电阻式存储器装置和一种列解码器，所述电阻式存储器装置包括：列解码器，具有第一开关单元和第二开关单元，第一开关单元包括与多条信号线中的每条对应地布置的至少一个开关对，第二开关单元包括与第一开关单元的所述至少一个开关对对应地布置的一个开关对。第一开关单元的第一开关对包括相同类型的第一开关和第二开关，第二开关单元的第二开关对包括连接到第一开关对的第三开关和第四开关。选择电压通过经由第一开关被提供到第一信号线，抑制电压通过选择性地经由第一开关或第二开关被提供至第一信号线。

Description

电阻式存储器装置和列解码器

本申请要求于2014年12月16日提交到韩国知识产权局的第10-2014-0181614号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本公开涉及一种电阻式存储器装置，更具体地说，涉及一种包括列解码器的电阻式存储器装置和一种操作该电阻式存储器装置的方法，所述列解码器能够执行双向驱动操作。

背景技术

根据对具有大容量和低功耗的存储器装置的要求，正在对非易失性的且不需要刷新操作的下一代存储器装置进行研究。下一代存储器装置需要具有动态随机存取存储器(DRAM)的高集成度特性、闪存的非易失性特性和静态RAM(SRAM)的高速度。作为下一代存储器装置，相变RAM(PRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁性RAM(MRAM)、铁电RAM(FeRAM)和电阻RAM(RRAM)已经得到重视。

发明内容

本公开描述了一种能够执行双向驱动操作并且对位线提供适当偏置的电阻式存储器装置。本公开也描述了一种操作这样的电阻式存储器装置的方法。

根据本公开的一方面，提供了一种电阻式存储器装置，所述电阻式存储器装置包括：存储器单元阵列，包括连接到多条信号线的存储器单元；列解码器，包括第一开关单元和第二开关单元，第一开关单元包括与所述多条信号线中的每条对应地布置的至少一个开关对，第二开关单元包括与第一开关单元的所述至少一个开关对对应地布置的一个开关对。第一开关单元包括连接到第一信号线的第一开关对，其中，第一开关对包括相同类型的第一开关和第二开关。第二开关单元包括具有连接到第一开关对的第三开关和第四开关的第二开关对。选择电压通过经由第一开关提供到第一信号线，抑制电压通过选择性地经由第一开关或第二开关被提供到第一信号线。

根据本公开的另一方面，提供了一种电阻式存储器装置，所述电阻式存储器装置包括：存储器单元阵列，包括连接到多条信号线的存储器单元；列解码器，包括第一开关单元和第二开关单元，其中，第一开关单元包括与所述多条信号线中的每条对应地布置的开关以驱动所述多条信号线，第二开关单元包括调节电压传输路径的开关以双向驱动存储器单元；写入/读取电路，通过列解码器对存储器单元执行写入操作和读取操作。第二开关单元还包括偏置开关单元，无论对于所述多条信号线的双向驱动如何，偏置开关单元控制抑制电压以通过附加的电压传输路径将抑制电压提供到所述多条信号线中的至少一条。

根据本公开的另一方面，提供了一种用于驱动多条信号线的列解码器，所述列解码器包括：第一NMOS晶体管，连接在第一信号线与第一线之间；第二NMOS晶体管，连接在第一信号线与传输抑制电压的第二线之间；第三NMOS晶体管，连接在第一线与传输选择电压的第三线之间；第四NMOS晶体管，连接在第二线与第三线之间。第一线根据第三NMOS晶体管和第四NMOS晶体管的开关状态来选择性地传输选择电压或抑制电压。当第一信号线被选择时，通过包括第三NMOS晶体管、第一线和第一NMOS晶体管的路径来将选择电压提供到第一信号线。

根据本公开的另一方面，提供了一种识别非易失性存储器装置的存储器单元的地址线的地址解码器，其中，将把数据编程到非易失性存储器装置或者将从非易失性存储器装置取回数据。地址解码器包括地址线，地址线结合一条或更多条附加地址线来对存储器装置的存储器单元进行编址。在第一开关闭合时第一开关使地址线与局部选择信号线电连接，在第一开关断开时第一开关使地址线与局部选择信号线电分离。在第二开关闭合时第二开关使地址线与程序抑制信号线电连接，在第二开关断开时第二开关使地址线与程序抑制信号线电分离。在第三开关闭合时第三开关使程序抑制信号线与局部选择信号线电连接，在第三开关断开时第三开关使程序抑制信号线与局部选择信号线电分离。在第四开关闭合时第四开关使局部选择信号线与全局选择信号线电连接，在第四开关断开时第四开关使局部选择信号线与全局选择信号线电分离。

根据本公开的一方面，提供了一种识别非易失性存储器装置的存储器单元的地址线的地址解码器，其中，将把数据编程到非易失性存储器装置或者将从非易失性存储器装置取回数据。地址解码器包括地址线，其中，地址线结合一条或更多条附加地址线来对存储器装置的存储器单元进行编址。在第一开关闭合时第一开关使地址线与第一局部选择信号线电连接，在第一开关断开时第一开关使地址线与第一局部选择信号线电分离。在第二开关闭合时第二开关使地址线与第二局部选择信号线电连接，在第二开关断开时第二开关使地址线与第二局部选择信号线电分离。在第三开关闭合时第三开关使第一局部选择信号线与全局选择信号线电连接，在第三开关断开时第三开关使第一局部选择信号线与全局选择信号线电分离。在第四开关闭合时第四开关使第一局部选择信号线与程序抑制信号线电连接，在第四开关断开时第四开关使第一局部选择信号线与程序抑制信号线电分离。

附图说明

通过结合附图进行的下面的详细描述，将更清楚地理解本公开的示例性实施例，在附图中：

图1是示出包括根据示例性实施例的存储器装置的存储器系统的框图；

图2是示出图1的存储器装置的框图；

图3是示出图2的列解码器的框图；

图4是示出图2的存储器单元阵列的电路图；

图5A至图5C是示出图4的存储器单元的修改示例的电路图；

图6是示出图2的存储器单元阵列的结构和行解码器/列解码器的布置的框图；

图7至图9是示出电阻式存储器装置的各种存储器操作的电路图；

图10是示出根据示例性实施例的列解码器的结构的框图；

图11是示出图10的列解码器的操作的示例的电路图；

图12是示出图10的列解码器的操作的另一个示例的电路图；

图13A和图13B是示出图10的列解码器的操作的另一个示例的电路图；

图14和图15分别是示出根据另一个示例性实施例的列解码器的结构的框图和电路图；

图16是示出根据另一个示例性实施例的列解码器的结构的框图；图17和图18是示出根据该另一个示例性实施例的列解码器的结构的电路图；

图19是示出根据另一个示例性实施例的存储器装置的构造和操作的框图；

图20是示出根据示例性实施例的操作存储器装置的方法的流程图；

图21是示出根据另一个示例性实施例的存储器装置的框图；

图22是示出应用于根据示例性实施例的存储器系统存储卡系统的框图；

图23是示出应用于固态盘/驱动器(SSD)系统的根据示例性实施例的存储器系统的框图；以及

图24是示出包括根据示例性实施例的存储器系统的计算系统的框图。

具体实施方式

现在将参照附图更充分地描述本公开，在附图中示出了本公开的示例性实施例。然而，本公开可以以许多不同的形式来实施，并且不应被解释为受限于这里阐述的实施例。因此，本公开可以包括涉及本公开内容的构思和技术范围中所包括的所有修改、等同或替换。在附图中同样的附图标记指示同样的元件。在附图中，为了清晰可见会夸大结构的尺寸。

此外，这里列举的所有示例和条件语言将被解释为不受限于这些特定列举的示例和条件。在整个说明书中，除非有与之相反的具体的描述，否则单数形式可以包括复数形式。此外，使用诸如“包含”或“包括”的术语来说明列举形式、数量、过程、操作、组件和/或它们的组合的存在，但并不排除存在一个或更多个其它的列举形式、一个或更多个其它的数量、一个或更多个其它的过程、一个或更多个其它的操作、一个或更多个其它的组件和/或它们的组合。

虽然使用术语“第一”和“第二”来描述各种组件，但是清楚的是这些组件不受限于术语“第一”和“第二”。术语“第一”和“第二”仅用在每个组件之间进行区分。例如，在不与本公开冲突的情况下，第一组件可以指示第二组件或者第二组件可以指示第一组件。

除非另外明确地描述，否则这里使用的所有术语(包括描述性或技术性术语)应该被解释为具有对本领域的普通技术人员来说显而易见的意思。此外，在通用的字典中定义并且在下面的描述中使用的术语应该被解释为具有与相关描述中使用的意思相同的意思，并且除非这里另外明确描述，否则这些术语不应该被解释为理想的或过于形式化的。

如在这里所使用的，术语“和/或”包括一个或更多个相关所列项的任何和所有组合。当诸如“……中的至少一个(种)(者)”的表达出现在一列元件之后时，修饰整列元件而不修饰这列元件的个别元件。

图1是示出包括根据示例性实施例的存储器装置100的存储器系统10的框图。根据本示例性实施例，因为存储器系统10包括电阻式存储器单元，所以存储器装置100可以被称作电阻式存储器装置。可选择地，存储器装置100可以包括各种类型的存储器单元。例如，当存储器单元设置在多条第一信号线和多条第二信号线相互交叉的区域上时，存储器装置100可以被称作交叉点存储器装置。以下，存储器装置100被假定为电阻式存储器装置。

参照图1，存储器系统10可以包括存储器装置100和存储器控制器200。存储器装置100可以包括存储器单元阵列110、行解码器120、列解码器130和控制逻辑140。当存储器单元阵列110包括电阻式存储器单元时，存储器系统10可以被称作电阻式存储器系统。

响应于来自主机的写入/读取请求，存储器控制器200可以读取存储在存储器装置100中的数据或者可以控制存储器装置100来将数据写入存储器装置100。更详细地讲，存储器控制器200可以向存储器装置100提供地址ADDR、命令CMD和控制信号CTRL，因此可以控制关于存储器装置100的程序(或写入)操作和读取操作。此外，写入目标数据DATA和读取数据DATA可以在存储器控制器200与存储器装置100之间交换。

虽然未示出，但是存储器控制器200可以包括随机存取存储器(RAM)、处理单元、主机接口和存储器接口。RAM可以用作处理单元的操作存储器。处理单元可以控制存储器控制器200的操作。主机接口可以包括在主机与存储器控制器200之间交换数据的协议。例如，存储器控制器200可以通过利用各种接口协议中的至少一种来与外部信源(externalsource)(即，主机)通信，其中，所述接口协议包括USB、MMC、PCI-E、高级技术附件(ATA)、串行ATA、并行ATA、SCSI、ESDI和电子集成驱动器(IDE)。

存储器单元阵列110可以包括分别设置在多条第一信号线和多条第二信号线相互交叉的区域上的多个存储器单元(未示出)。在一些示例性实施例中，多条第一信号线可以是多条位线，多条第二信号线可以是多条字线。在其他示例性实施例中，第一信号线可以是字线，第二信号线可以是位线。根据本示例性实施例，字线和位线不需要被定义为独立的概念。换而言之，多个存储器单元中的每个可以连接在相互交叉布置的两条信号线之间，其中，一条信号线可以是字线而另一条信号线可以是位线。此外，写入驱动器和感测放大器(未示出)可以布置成用于写入/读取操作。可以被描述为写入驱动器/感测放大器连接到字线的一端或位线的一端。

在本示例性实施例中，每个存储器单元可以是存储一比特数据的单层单元(SLC)，或者可以是可以存储至少两比特数据的多层单元(MLC)。可选择地，存储器单元阵列110可以包括SLC和MLC两者。当将一比特数据写入一个存储器单元时，存储器单元可以根据被写入的数据具有两个电阻层分布。可选择地，当将两比特数据写入一个存储器单元时，存储器单元可以根据被写入的数据具有四个电阻层分布。在其他实施例中，如果存储器单元是存储三比特数据的三层单元(TLC)，那么存储器单元可以根据被写入的数据具有八个电阻层分布。然而，本公开的一个或更多个示例性实施例不限于此，根据另一个示例性实施例，每个存储器单元可以存储至少四比特数据。

在一些示例性实施例中，存储器单元阵列110可以包括具有二维水平结构的存储器单元。在其他示例性实施例中，存储器单元阵列110可以包括具有三维竖直结构的存储器单元。

存储器单元阵列110可以包括具有可变电阻器装置(未示出)的电阻式存储器单元。作为一个示例，当由相变材料(例如，Ge-Sb-Te)形成的可变电阻器装置的电阻根据温度而改变时，电阻式存储器装置可以是相变RAM(PRAM)。作为另一个示例，当包括上电极、下电极和上下电极之间的过渡金属氧化物的可变电阻器装置由复合金属氧化物形成时，电阻式存储器装置可以是电阻式RAM(RRAM)。作为另一个示例，当可变电阻器装置由磁性材料的上电极、磁性材料的下电极和上下电极之间的电介质形成时，电阻式存储器装置可以是磁性RAM(MRAM)。

行解码器120可以驱动多条字线，列解码器130可以驱动多条位线。行解码器120可以包括用于解码行地址的解码装置和开关装置，其中，根据解码的结果响应于各种行控制信号来控制所述开关装置的切换。相似地，列解码器130可以包括用于解码列地址的解码装置和开关装置，其中，根据解码的结果响应于各种列控制信号来控制所述开关装置的切换。

控制逻辑140可以控制存储器装置100的整体操作。控制逻辑140可以控制行解码器120和列解码器130以执行选择存储器单元的操作。例如，控制逻辑140可以通过处理来自外部的地址来产生行地址和列地址。存储器装置100可以包括用于产生在写入操作和读取操作中使用的各种写入电压和读取电压的电力生成装置(未示出)，在控制逻辑140的控制下，可以通过行解码器120将写入电压/读取电压提供到存储器单元。

在对存储器装置100执行的写入操作中，存储器单元阵列110的存储器单元的可变电阻可以根据被写入的数据来增大或减小。例如，存储器单元阵列110中的每个存储器单元可以根据当前存储的数据而具有电阻值，存储器单元阵列110的电阻值可以根据将被写入每个存储器单元的数据来增大或减小。如上面描述的写入操作可以分为重置写入操作和设置写入操作。

同时，数据写入方法可以被划分成单向写入方法和双向写入方法。根据双向写入方法，在重置写入操作和设置写入操作中时，施加到存储器单元的两端的电压差可以具有相同的极性(例如，因为位线的电压电平高，所以电压差可以具有第一极性)。相反，根据双向写入方法，在重置写入操作和设置写入操作中时，施加到存储器单元的两端的电压差可以具有不同的极性。例如，在重置写入操作中时，因为位线的电压电平比字线的电压电平相对高，所以施加到存储器单元的两端的电压差可以具有第一极性，在设置写入操作中，因为字线的电压电平比位线的电压电平相对高，所以施加到存储器单元的两端的电压差可以具有第二极性。此外，可以通过利用各种方法来驱动根据本示例性实施例的电阻式存储器单元。字线的电压电平可以在重置写入操作中相对高，位线的电压电平可以在设置写入操作中相对高。

同时，当出现施加到电阻式存储器单元的两端的电压差时，未被选择的电阻式存储器单元中会产生漏电流。为了减小漏电流，可以将适当电平的抑制电压(inhibitvoltage)施加到未被选择的字线和未被选择的位线。根据诸如设置写入、重置写入和读取操作的每个操作模式，可以将各个电平的电压提供给选择字线、未被选择的字线、选择位线和未被选择的位线。

根据本示例性实施例，电阻式存储器装置100的列解码器130能够对存储器单元执行双向写入操作，并且具有将选择电压提供给选择线(例如，选择位线)并将适当的偏置提供给未被选择的线(例如，未被选择的位线)的优化的开关结构。例如，因为根据本示例性实施例的列解码器130具有层次结构(hierarchicalstructure)，所以列解码器130可以包括控制与局部位线相关的切换的局部开关单元(未示出)和控制与全局位线相关的切换的全局开关单元(未示出)。在局部开关单元中，两个或更多个开关(例如，一个开关对)可以被布置成对应于一条局部位线，选择电压的传输可以通过开关对中的任意一个(第一开关)来控制，抑制电压的传输可以通过开关对中的另外一个(第二开关)来控制。此外，开关对可以包括相同类型的开关，并且可以包括例如两个NMOS晶体管作为开关。

在全局开关单元中，两个或更多个开关(例如，一个开关对)可以与包括多条局部位线的一个局部位线组对应地布置。在全局开关单元中，开关对可以包括与选择电压的传输有关的开关(第一开关)和与抑制电压的传输有关的开关(第二开关)。全局开关单元的开关对也可以包括相同类型的开关，并且可以包括例如两个NMOS晶体管作为开关。

利用上面的构造，当向未被选择的局部位线提供抑制电压时，抑制电压可以通过经过局部开关单元的每个开关对中的第二开关的路径和通过经过全局开关单元的每个开关对中的第二开关的路径来传输。因为抑制电压可以通过各个传输路径来传输，所以可以向未被选择的局部位线来适当地提供抑制电压，从而可以防止未被选择的局部位线浮置。

此外，根据本示例性实施例，为了使未被选择的线适当偏置，列解码器130可以包括偏置开关装置，其中，所述偏置开关装置可以接通或断开而不管与用于选择存储器单元的定址相关的控制信号(例如，列控制信号)如何。列解码器130可以产生至少一个附加控制信号，而与用于选择存储器单元的定址无关，偏置开关装置可以响应于附加控制信号将抑制电压提供到局部位线。例如，当局部位线组中的所有局部位线没有被选择时，局部位线组中的局部位线可以变得根据定址浮置。然而，根据本示例性实施例，可以激活对应于局部位线组的偏置开关装置以提供抑制电压到局部位线组中的局部位线。

根据本示例性实施例，对于存储器单元双向操作是可能的，对于多条线(例如，位线)适当的偏置是可能的。此外，因为使双向操作和偏置所需要的开关的数量的增加最小化，所以列解码器130所需要的区域的增加可以最小化。此外，控制开关所需要的控制信号的数量的增加可以最小化。

存储器控制器200和存储器装置100可以集成到半导体装置中。例如，存储器控制器200和存储器装置100可以集成到半导体装置中，因此可以构成存储卡。作为一个示例，存储器控制器200和存储器装置100可以集成到半导体装置中，因此可以构成PC卡(PCMCIA卡)、紧凑型闪存卡(CF卡)、智能媒体卡(SM/SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、迷你SD或微型SD)或通用闪存(UFS)。作为另一示例，存储器控制器200和存储器装置100可以集成到半导体装置中，因此可以构成固态盘/驱动器(SSD)。

下面将描述包括在存储器系统10中的存储器装置100的操作，其中，可以如上所述地构造所述存储器系统10。图2是示出图1的存储器装置100的框图。

参照图2，存储器装置100可以包括存储器单元阵列110、行解码器(X-Dec)120、列解码器(Y-Dec)130和控制逻辑140。此外，存储器装置100还可以包括写入/读取电路150、参考信号生成器160和电力生成器170。此外，写入/读取电路150可以包括感测放大器151和写入驱动器152。

根据示例性实施例的图2中示出的存储器装置100的操作如下：

存储器单元阵列110中包括的存储器单元可以连接到多条字线WL和多条位线BL。当通过位线BL和字线WL来提供各种电压信号或电流信号时，向被选择的存储器单元写入数据，或者从被选择的存储器单元读取数据，并且可以防止剩余的未被选择的存储器单元被写入或被读取。

除了命令CMD之外，可以接收到指示存取目标存储器单元的地址ADDR。地址ADDR可以包括用于选择存储器单元阵列110的字线的行地址X_ADDR和用于选择存储器单元阵列110的位线的列地址Y_ADDR。行解码器120响应于行地址X_ADDR来执行字线选择操作，列解码器130响应于列地址Y_ADDR而执行位线选择操作。

写入/读取电路150可以连接到位线BL，因此可以向存储器单元写入数据或者可以从存储器单元读取数据。在一些示例性实施例中，电力生成器170可以产生用于写入操作的写入电压Vwrite和用于读取操作的读取电压Vread。写入电压Vwrite包括与写入操作相关的各种电压，并且可以包括设置电压和重置电压。此外，电力生成器170可以产生用于偏置未被选择的线的抑制电压Vinh。写入电压Vwrite、读取电压Vread和抑制电压Vinh可以通过列解码器130提供到位线BL或者通过行解码器120提供到字线WL。

同时，参考信号生成器160可以产生参考电压Vref和参考电流Iref作为与数据读取操作有关的各种参考信号。例如，感测放大器151可以连接到位线BL的节点(例如，感测节点)以确定数据，可以通过将感测节点的电压与参考电压Vref进行比较来确定数据值。可选择地，当使用电流感测方法来确定数据时，参考信号生成器160可以产生参考电流Iref并且将参考电流Iref提供到存储器单元阵列110，可以通过将由于参考电流Iref造成的感测节点的电压与参考电压Vref进行比较来确定数据值。

此外，写入/读取电路150可以根据读取数据的读取结果来向控制逻辑140提供通过/失败信号P/F。控制逻辑140可以基于通过/失败信号P/F控制存储器单元阵列110的写入操作和读取操作。

控制逻辑140可以基于从存储器控制器200接收的命令CMD、地址ADDR和控制信号CTRL向存储器单元阵列110输出用于将数据写入存储器单元阵列110或者用于从存储器单元阵列110读取数据的各种控制信号CTRL_RW。通过这样做，控制逻辑140可以控制存储器装置100中的各种整体的操作。

根据本示例性实施例，列解码器130可以通过解码列地址Y_ADDR来产生各种内部控制信号，并且可以根据内部控制信号将写入电压Vwrite、读取电压Vread和抑制电压Vinh提供到位线BL。虽然图2中未示出，但是除了内部控制信号之外，列解码器130可以从控制逻辑140接收一个或更多个控制信号，并且可以通过利用控制信号来驱动位线BL。

图3是示出图2的列解码器130的框图。如图3中所示，存储器单元阵列110可以包括连接到存储器单元的多条位线，连接到存储器单元的位线可以被称作局部位线LBL。局部位线LBL可以包括多个位线组BLG1、BLG2、……BLG4，每个位线组可以包括多条局部位线。此外，全局位线GBL1、GBL2、……可以被布置成对应于位线组BLG1、BLG2、……BLG4。

同时，列解码器130可以包括局部开关单元131和全局开关单元132，其中，局部开关单元131控制局部位线LBL与全局位线GBL1、GBL2、……之间的连接，全局开关单元132控制全局位线GBL1、GBL2、……与写入/读取电路140之间的连接。全局位线GBL1、GBL2、……可以连接到预定线GSEL，其中，选择电压经由全局开关单元132传输到预定线GSEL。在局部开关单元131中，对应于一条局部位线LBL布置的局部开关LSW可以包括两个或更多个开关。此外，在全局开关单元132中，对应于一条全局位线GBL布置的全局开关GSW可以包括两个或更多个开关。

同时，在图3中，可以利用各种方法控制局部开关单元131和全局开关单元132。例如，可以独立地控制图3的局部开关单元131中的对应于每条局部位线的局部开关LSW。可选择地，图3的存储器单元阵列110可以被划分成至少两个区域，局部开关单元131的对应于不同区域的局部开关LSW可以共享控制信号线。例如，当第一位线组BLG1和第二位线组BLG2对应于相互不同的区域时，分别与位线组BLG1和位线组BLG2对应的局部开关单元131的第一组开关SWG1和局部开关单元131的第二组开关SWG2可以共享控制信号。根据本示例性实施例，在存储器装置100(存储器装置100的实施可以如上面描述地变化)中，适当的偏置被提供到多条局部位线LBL。

图4是示出图2的存储器单元阵列110的电路图。存储器单元阵列110可以包括多个单元区域。在图4中，示出了一个单元区域，单元区域可以是例如，片(tile)。

参照图4，存储器单元阵列110可以包括多条字线WL0至WLn、多条位线BL0至BLm和多个存储器单元MC。这里，字线WL的数量、位线BL的数量和存储器单元MC的数量可以根据一个或更多个实施例而变化。此外，通过一条字线连接的存储器单元MC可以被定义为页单元PAGE。

多个存储器单元MC中的每个可以包括可变电阻器装置R和选择装置D。可变电阻器装置R也可以被称作可变电阻材料，选择装置D也可以被称作开关装置。

在一些示例性实施例中，选择装置D可以连接在多条位线BL0至BLm中的一条与可变电阻器装置R之间，可变电阻器装置R可以连接在选择装置D与多条字线WL0至WLn中的一条之间。然而，本公开的示例性实施例不限于此。可变电阻器装置R可以连接在多条位线BL0至BLm中的一条与选择装置D之间，选择装置D可以连接在可变电阻器装置R与多条字线WL0至WLn中的一条之间。

可变电阻器装置R可以响应于施加到其的电脉冲而切换成多种电阻状态中的一种。在一些示例性实施例中，可变电阻器装置R可以包括具有根据电流而变化的结晶态的相变材料。相变材料可以包括各种材料，例如，通过组合两种元素而得到的GaSb、InSb、InSe或Sb₂Te₃，通过组合三种元素而得到的GeSbTe、GaSeTe、InSbTe、SnSb₂Te₄或InSbGe，或者通过组合四种元素而得到的AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te₈₁Ge₁₅Sb₂S₂。

相变材料可以具有相对高电阻的非晶态和相对低电阻的结晶态。相变材料的相可以因由电流产生的焦耳热而改变。通过利用相的改变，可以写入数据。

在其他示例性实施例中，可变电阻器装置R可以不包括相变材料，而是可以包括钙钛矿化合物、过渡金属氧化物、磁性材料、铁电材料或反铁磁性材料。

图5A至图5C是示出图4中的存储器单元MC的修改示例的电路图。

参照图5A，存储器单元MCa可以包括可以连接在位线BL和字线WL之间的可变电阻器装置Ra。存储器单元MCa可以因分别施加到位线BL和字线WL的电压来存储数据。

参照图5B，存储器单元MCb可以包括可变电阻器装置Rb和双向二极管Db。可变电阻器装置Rb可以包括电阻材料以存储数据。可变电阻器装置Rb和双向二极管Db可以连接在字线WL与位线BL之间。双向二极管Db和可变电阻器装置Rb的位置可以相互改变。通过利用双向二极管Db，可以阻断可能流到未被选择的电阻器单元的漏电流。

参照图5C，存储器单元MCc可以包括可变电阻器装置Rc和晶体管TR。晶体管TR可以是根据字线WL的电压来向可变电阻器装置Rc供应电流或阻断电流的选择装置，即，开关装置。根据图5C的实施例，除了字线WL以外，源极线SL和位线BL调整可变电阻器装置Rc的两端的电压电平。存储器单元MCc可以根据被字线WL驱动的晶体管TR的ON或OFF而被选择或未被选择。

图6是示出图2的存储器单元阵列110的结构和行解码器120/列解码器130的布置的框图。

存储器单元阵列110可以包括多个片Tile1至Tile4。可以通过利用各种方法来限定片。例如，每个片可以包括布置在多条字线和多条位线相互交叉的区域中的存储器单元，其中，字线可以是连接到同一行解码器120(或行开关块120-1)的单元，位线可以是连接到同一列解码器130(或列开关块130-1)的单元。此外，可以基于片单元执行写入操作和读取操作。因此，不同的片中包括的存储器单元可以被同时写入或被同时读取。根据图6中示出的结构，图6的行解码器120_1可以是与图2的行解码器120的一部分对应的构造，图6的列解码器130_1可以是与图2的列解码器130的一部分对应的构造。

虽然未示出，但是图2的存储器装置100可以具有将多个层沿竖直方向三维地堆叠的结构。因此，存储器单元阵列110可以包括布置在多个层中的存储器单元。在这种情况下，每个片可以包括布置在多层中的存储器单元，行解码器120_1可以被多个层共享，列解码器130_1可以被多个层共享。

图7至图9是示出电阻式存储器装置的各种存储器操作的电路图。图7至图9示出根据双向写入操作的存储器操作。例如，图7示出作为写入操作的设置写入操作，图8示出作为写入操作的重置写入操作，图9示出读取操作。此外，图7至图9中示出的位线可以是局部位线。以下，即使未明确声明，被称作位线的构造也可以对应于局部位线。

如图7中所示，在设置写入操作的情况下，施加到被选择的存储器单元的两端的电压差可以具有第一极性。例如，如果将4V的电压施加到选择字线SWL，将0V的电压施加到选择位线SBL，那么与选择位线SBL相比，可以将较高电平的电压施加到选择字线SWL。此外，可以将适当电平的抑制电压施加到未被选择的线。例如，可以将3V的抑制电压施加到未被选择的位线UBL，可以将0V的抑制电压施加到未被选择的字线UWL。

根据上面的偏置条件，设定电流Iset可以从选择字线SWL流到选择位线SBL，可以根据连接到选择位线SBL的电流源来调节设定电流Iset的大小。即，在设置写入操作的情况下，可以根据流入选择位线SBL的电流的大小来调节被选择的存储器单元的可变电阻的电阻值。

同时，如图8中所示，在重置写入操作的情况下，施加到被选择的存储器单元的两端的电压差可以具有第二极性。例如，如果将0V的电压施加到选择字线SWL，将6V的电压施加到选择位线SBL，那么与选择字线SWL相比，可以将较高电平的电压施加到选择位线SBL。此外，可以将适当电平的抑制电压施加到未被选择的线。例如，可以将3V的抑制电压施加到未被选择的位线UBL，可以将3V的抑制电压施加到未被选择的字线UWL。

根据上面的偏置条件，重置电流Ireset可以从选择位线SBL流到选择字线SWL，可以根据施加到选择位线SBL的电压的电平来调节重置电流Iset的大小。即，在重置写入操作的情况下，可以根据施加到选择位线SBL的电压的电平来调节被选择的存储器单元的可变电阻的电阻值。

同时，如图9中所示，在读取操作的情况下，施加到被选择的存储器单元的两端的电压差可以具有第一极性。例如，如果将预定电平的读取电压Vread(例如，4V的读取电压Vread)施加到选择字线SWL，将0V的电压施加到选择位线SBL，那么与选择位线SBL相比，可以将较高电平的电压施加到选择字线SWL。此外，可以将适当电平的抑制电压施加到未被选择的线。例如，可以将预定电平的抑制电压Vinh(例如，3V的抑制电压)施加到未被选择的位线UBL，可以将0V的抑制电压施加到未被选择的字线UWL。

根据上面的偏置条件，读取电流Iread可以从选择字线SWL流到选择位线SBL，可以根据与选择位线SBL连接的感测放大器SA的感测操作来确定数据。

以下，将参照图10至图13A和图13B，对根据示例性实施例的存储器装置300的列解码器的操作进行描述。图10是示出根据本示例性实施例的列解码器的结构的框图。图11是示出图10的列解码器的操作的电路图。图12是示出图10的列解码器的另一种操作的电路图。

参照图10至图13A和图13B，存储器装置300可以包括存储器单元阵列(MCA)310、作为包括在列解码器中的至少一个开关单元的第一开关单元320和第二开关单元330以及写入/读取电路340。此外，对地址(例如，列地址)进行解码的解码单元350还可以被包括在存储器装置300中，解码单元350可以被包括在列解码器中。

存储器单元阵列310可以包括多条局部位线LBL，多条局部位线LBL可以连接到第一开关单元320。第一开关单元320可以控制局部位线LBL与全局位线GBL之间的连接。此外，第二开关单元330可以布置在全局位线GBL与写入/读取电路340之间。第二开关单元330可以控制全局位线GBL与写入驱动器WD和感测放大器SA之间的连接。第一开关单元320可以被称作局部开关单元LocalSWUnit，第二开关单元330可以被称作全局开关单元GlobalSWUnit。

关于图11，将对第一开关单元320的开关共享控制信号的示例进行描述，其中，第一开关单元320的开关被布置成与至少两条局部位线LBL对应。为了便于解释，将描述第一局部位线LBL1至第四局部位线LBL4与被第一局部位线LBL1至第四局部位线LBL4共享的一个感测放大器SA和写入驱动器WD。此外，假设第一局部位线LBL1是选择位线而其他局部位线(即，第二局部位线LBL2至第四局部位线LBL4)是未被选择的位线。

解码单元350可以接收各种电压信号VPP和VSS，并且可以根据解码结果产生用于控制包括在第一开关单元320和第二开关单元330中的开关的各种控制信号。高电压VPP可以具有比抑制电压VUY和阈值电压Vth的总和大的值，其中，抑制电压VUY用于偏置未被选择的线，阈值电压Vth指包括在第一开关单元320和第二开关单元330中的开关(例如，NMOS晶体管)的阈值电压。

至少两个开关可以被布置成对应于一条局部位线。例如，一个开关对可以被布置成对应于一条局部位线，开关对的第一开关和第二开关可以是同一种类型的晶体管。在一些示例性实施例中，第一开关单元320的一个开关对的第一开关和第二开关可以实现为NMOS晶体管。如图11中所示，与第一局部位线LBL1对应布置的第一开关对可以包括第一开关MN11和第二开关MN12。相似地，与第二局部位线LBL2对应布置的第二开关对可以包括第一开关MN13和第二开关MN14。此外，与第三局部位线LBL3对应布置的第三开关对可以包括第一开关MN15和第二开关MN16。与第四局部位线LBL4对应布置的第四开关对可以包括第一开关MN17和第二开关MN18。

可以根据传输控制信号的线和开关的布置来共享至少一个控制信号。例如，第一开关对MN11和MN12与第三开关对MN15和MN16可以共享第一对控制信号LY_SEL0和LY_SEL0N。此外，第二开关对MN13和MN14与第四开关对MN17和MN18可以共享第二对控制信号LY_SEL1和LY_SEL1N。

同时，第二开关单元330可以具有一个开关对与至少两条局部位线LBL对应地布置的结构。此外，第二开关单元330的开关对也可以包括同一类型的第一开关和第二开关，第一开关和第二开关可以实现为NMOS晶体管。如图11中所示，可以与第一开关单元320的第一开关对MN11和MN12与第二开关对MN13和MN14对应地布置第二开关单元330的第一开关对MN21和MN22。此外，可以与第一开关单元320的第三开关对MN15和MN16与第四开关对MN17和MN18对应地布置第二开关单元330的第二开关对MN23和MN24。

此外，用于传输各种电压信号的至少一条线可以布置在列解码器(或存储器装置)中。例如，在列解码器(或存储器装置)中，可以布置第一线GSELB<n>、第二线VUY与第三线SELB<m>和SELB<m+1>，其中，第一线GSELB<n>被施加选择电压并且传输选择电压，第二线VUY被施加抑制电压并且传输抑制电压，第三线SELB<m>和SELB<m+1>根据施加的电压传输各种电平的电压。关于第一开关单元320和第二开关单元330的开关的连接状态，第一开关单元320的第一开关对至第四开关对中的第一开关MN11、MN13、MN15和MN17的端部连接到第三线SELB<m>和SELB<m+1>，第二开关MN12、MN14、MN16和MN18的端部连接到第二线VUY。此外，第二开关单元330的第一开关对的第一开关MN21和第二开关对的第一开关MN23可以连接在第一线GSELB<n>与第三线SELB<m>和SELB<m+1>之间，第二开关MN22和MN24可以连接在第二线VUY与第三线SELB<m>和SELB<m+1>之间。

在选择了第一局部位线LBL1的情况下，如下将描述第一开关单元320和第二开关单元330的操作。

当选择第一局部位线LBL1时，可以通过第一开关MN11将选择电压提供到第一局部位线LBL1。当第一局部位线LBL1未被选择时，可以根据开关的连接状态和控制信号通过第一开关MN11或第二开关MN12，将抑制电压提供到第一局部位线LBL1。即，在第一开关单元320的第一开关对中，第一开关MN11被用作用于传输选择电压的开关，可以通过第一开关MN11或第二开关MN12选择性地传输抑制电压。

在第二开关单元330的第一开关对中，第一开关MN21可以被用作用于传输选择电压的开关，第二开关MN22可以被用作用于传输抑制电压的开关。

用于控制第一开关单元320的第一对控制信号LY_SEL0和LY_SEL0N可以具有互补电平，第二对控制信号LY_SEL1和LY_SEL1N也可以具有互补电平。此外，用于控制第二开关单元330的第三对控制信号GY_SEL0和GY_SEL0N可以具有互补电平，第四对控制信号GY_SEL1和GY_SEL1N可以具有互补电平。

当第一局部位线LBL1被选择时，开关MN21和MN11接通使得选择电压(例如，0V)可以被提供到第一局部位线LBL1。相反，根据第一开关单元320和第二开关单元330的操作，抑制电压(例如，3V)可以提供到未被选择的局部位线UBL。例如，当开关MN14接通时，抑制电压(例如，3V)可以通过第二线VUY和开关MN14提供到第二局部位线LBL2。

抑制电压也可以被提供到其他局部位线LBL3和LBL4。从第二开关单元330中的与第三局部位线LBL3和第四局部位线LBL4对应布置的开关对MN23和MN24之中，与选择电压的传输有关的开关MN23断开，然而，与抑制电压的传输有关的开关MN24接通。此外，根据第一对控制信号LY_SEL0和LY_SEL0N与第二对控制信号LY_SEL1和LY_SEL1N，开关MN15和MN18可以接通而开关MN16和MN17可以断开。

关于第三局部位线LBL3，通过第二线VUY传输的抑制电压(3V)可以通过开关MN24和MN15而被提供到第三局部位线LBL3。此外，关于第四局部位线LBL4，通过第二线VUY传输的抑制电压(3V)可以通过开关MN18被提供到第四局部位线LBL4。

如图11中所示，在未被选择的局部位线不浮置时，关于多条局部位线的适当偏置是可能的。此外，因为各种电平的选择电压被施加到向其传输选择电压的第一线GSELB<n>，所以可以通过双向驱动存储器单元执行写入操作。

同时，可以如下概括参照图10和图11描述的本示例性实施例的操作。在第一开关单元320的与一条局部位线对应布置的一个开关对中，一个开关(例如，第一开关)可以用于传输选择电压，选择性地通过第一开关或第二开关将抑制电压提供到未被选择的局部位线。此外，在第二开关单元330中的与局部位线组对应布置的一个开关对中，一个开关(例如，第一开关)可以用于传输选择电压，另一个开关(例如，第二开关)可以用于传输抑制电压。

即，关于被选择的局部位线，可以通过利用专用路径来将选择电压提供到被选择的局部位线，其中，所述专用路径包括来自第二开关单元330的一个开关对中的用于传输选择电压的第一开关和第一开关单元320的第一开关。相反，关于未被选择的局部位线，可以根据第一开关单元320和第二开关单元330的连接状态通过不同路径来将抑制电压提供到未被选择的局部位线。

因此，关于被选择的局部位线LBL1，可以通过第二开关单元330的第一开关MN21和第一开关单元320的第一开关MN11来施加选择电压。

此外，关于未被选择的局部位线，可以通过第一开关单元320的第二开关MN14或MN18来施加抑制电压。

此外，关于未被选择的局部位线，因为第一开关单元320的开关对与连接到被选择的局部位线的一个开关对共享控制信号，所以第一开关单元320的与未被选择的局部位线对应布置的开关对中的第一开关(例如，图11的MN15)可以接通。然而，因为第二开关单元330的对应的开关对中的第二开关(图11中的MN24)接通，所以可以通过开关MN24和MN15将抑制电压(3V)提供到未被选择的局部位线。

同时，图12示出第一开关单元320的与多条局部位线对应布置的开关对根据各自的控制信号而切换的示例。更具体地讲，图12示出第二开关单元330的一个开关对MN21和MN22与第一局部位线LBL1至第四局部位线LBL4对应布置的示例。因此，可以由第三对控制信号LY_SEL2和LY_SEL2N控制第一开关单元320的第三开关对MN15和MN16，可以由第四对控制信号LY_SEL3和LY_SEL3N控制第一开关单元320的第四开关对MN17和MN18。

如图12中所示，当来自第一局部位线LBL1至第四局部位线LBL4之中的任意局部位线LBL1被选择以与第二开关单元330的开关对MN21和MN22对应时，第二开关单元330的开关对MN21和MN22中的开关MN21接通，而另一个开关MN22断开。此外，对于第一开关单元320的与第一局部位线LBL1对应的第一开关对MN11和MN12，第一开关MN11接通，而对于第一开关单元320的其他开关对，第二开关MN14、MN16和MN18接通。

根据上面的连接关系，通过第一线GSELB<n>、开关MN21和开关MN11将选择电压提供到选择的局部位线LBL1。相反，关于其他未被选择的局部位线LBL2至LBL4，通过第二线VUY与开关MN14、MN16和MN18来提供抑制电压。

图13A和图13B是示出图11示出的包括列解码器的存储器装置300的双向操作的电路图。图13A示出根据第一极性的设置写入(或读取)操作，图13B示出根据第二极性的重置写入操作。在对图13A和图13B的存储器装置300的操作进行的描述中，与图10至图12示出的构造相同的构造执行与图10至图12中示出的构造的操作相同的操作，因此，省略对它们的详细的描述。

如图13A中所示，在设置写入(或读取)操作中，施加到选择字线SWL的选择电压可以具有相对大的值(例如，4V)。相反，可以将0V的选择电压施加到选择位线SBL。在图13A和图13B中，假设第一局部位线LBL1是选择位线SBL。此外，如图13B中所示，在重置写入操作中，可以将大约6V的相对大的值的选择电压施加到选择位线SBL。

当第一局部位线LBL1被选择时，第二开关单元330的与包括第一局部位线LBL1的第一位线组BLG1对应的第一开关对MN21和MN22中的第一开关MN21接通，第二开关MN22断开。相反，第二开关单元330的与其他位线组(例如，第二位线组BLG2)对应的第二开关对MN23和MN24中的第一开关MN23断开，第二开关MN24接通。

此外，第一开关单元320的与第一局部位线LBL1对应的第一开关对MN11和MN12中的第一开关MN11接通，而第二开关MN12断开。此外，与第一开关对MN11和MN12共享控制信号LY_SEL0和LY_SEL0N的第三开关对MN15和MN16中的第一开关MN15接通，而第二开关MN16断开。此外，关于与剩余的未被选择的局部位线对应的开关对，与其它未被选择的局部位线对应的开关对中的第一开关MN13和MN17断开，而第二开关MN14和MN18接通。

根据上面的开关连接状态，选择电压被施加到被选择的局部位线LBL1，抑制电压可以适当地被施加到其它未被选择的局部位线LBL2至LBL4。此外，如图13A和图13B中所示，可以控制开关使得双向写入是可能的。

同时，因为如图13A和图13B中所示，根据双向驱动来执行写入操作和读取操作，所以可以将0V的相对低电平的选择电压或6V的相对高电平的选择电压施加到被选择的第一局部位线LBL1。这里，当通过实现为NMOS晶体管的第一开关MN1来传输6V的相对高电平的选择电压时，由于因NMOS晶体管的阈值电压造成的电压降特性，实际提供到被选择的第一局部位线LBL1的电压可以具有比6V小的值。因此，在双向驱动器中，当施加相对高电平的选择电压时，由电力生成器产生的选择电压可以被调节为高的。

同时，虽然图11至图13A和图13B中示出施加到被选择的局部位线SLB和未被选择的局部位线的特定电平的电压，但是本公开的示例性实施例不限于此，电压可以不同。

图14和图15分别是示出根据另一个示例性实施例的列解码器的结构的框图和电路图。

如图14和图15中所示，存储器装置400可以包括存储器单元阵列410、作为列解码器所包括的至少一个开关单元的第一开关单元420、第二开关单元430和第三开关单元440与写入/读取电路450。此外，对地址(例如，列地址)进行解码的解码单元460还可以包括在存储器装置400中，解码单元460可以包括在列解码器中。

在图14和图15的示例性实施例中，连接到局部位线LBL的第一开关单元420可以被称作局部开关单元LocalSWUnit，切换用于双向驱动存储器单元的各种电压信号的第二开关单元430可以被称作方向开关单元DirectionSWUnit。同时，因为第三开关单元440对应于全局开关单元GlobalSWUnit，所以可以布置第三开关单元440以控制全局位线GBL与写入/读取电路450之间的连接关系。在图14和图15的示例性实施例中，第三开关单元440可以或可以不包括在存储器装置400中。因此，图14中，用虚线示出了第三开关单元440。当第三开关单元440包括在存储器装置400中时，第三开关单元440的操作与图11至图13A和图13B中示出的全局开关单元GlobalSWUnit的操作基本相同，因此，省略对它的描述。

下面将描述根据本示例性实施例的列解码器的结构和操作的示例。为了便于解释，图15示出两条局部位线LBL1和LBL2。此外，假设第一局部位线LBL1是选择位线SBL，第二局部位线LBL2是未被选择的位线UBL。

第一开关单元420可以包括与每条局部位线对应布置的一个开关对。例如，开关对可以包括具有CMOS结构的开关。第一开关对与第一局部位线LBL1对应地布置，第一开关对可以包括实现为NMOS晶体管的第一开关MN31和实现为PMOS晶体管的第二开关MP11。此外，第二开关对与第二局部位线LBL2对应地布置并且可以包括实现为NMOS晶体管的第一开关MN32和实现为PMOS晶体管的第二开关MP12。第一开关对和第二开关对中的每个可以互补地控制。例如，可以由第一局部控制信号LY_SEL0控制第一开关对MN31和MP11，可以由第二局部控制信号LY_SEL1控制第二开关对MN32和MP12。

同时，存储器装置400可以包括用于传输各种电压信号的多条线。例如，还可以布置用于传输选择电压的第一线GSEL<n>、用于传输抑制电压的第二线VUY以及根据施加的电压传输各种电平的电压的作为至少一条线的第三线SELB[m]和第四线SELBN[m]。

在第一开关单元420的开关对中，一个开关可以连接到第三线SELB[m]，另一个开关可以连接到第四线SELBN[m]。例如，第一开关对MN31和MP11中的第一开关MN31可以连接到第三线SELB[m]，第二开关MP11可以连接到第四线SELBN[m]。此外，第二开关对MN32和MP12中的第一开关MN32可以连接到第三线SELB[m]，第二开关MP12可以连接到第四线SELBN[m]。

同时，第二开关单元430可以包括多个开关对。例如，第二开关单元430可以包括与第一开关单元420的多个开关对对应的两个开关对。图15示出第二开关单元430包括与第一开关单元420的两个开关对对应的两个开关对。然而，第二开关单元430可以包括与第一开关单元420的更多个开关对对应的两个开关对。

第二开关单元430中包括的每个开关对可以包括具有CMOS结构的开关。例如，第二开关单元430的第一开关对MN33和MP13可以连接到第三线SELB[m]，第二开关单元430的第二开关对MN34和MP14可以连接到第四线SELBN[m]。可以响应于方向控制信号DIR_SEL0和DIR_SEL0N来控制第二开关单元430的第一开关对MN33和MP13与第二开关对MN34和MP14中的每个。

在图15的示例性实施例中，当执行存储器单元的双向驱动时，如果将相对低电平的选择电压提供到被选择的局部位线LBL1，那么可以控制选择电压经由NMOS晶体管传输。相反，如果将相对高电平的选择电压提供到被选择的局部位线LBL1，那么可以控制选择电压经由PMOS晶体管传输，以减小通过开关的电压降。即，基于第二开关单元430的切换操作，可以通过开关MN33将低电平(例如，0V)的选择电压施加到第三线SELB[m]，可以通过第三线SELB[m]和开关MN31将选择电压提供到被选择的局部位线LBL1。相反，可以通过开关MP14将较高电平(例如，6V)的选择电压施加到第四线SELBN[m]，可以通过第四线SELBN[m]和开关MP11将选择电压提供到被选择的局部位线LBL1。

根据第一开关单元420和第二开关单元430的操作，可以适当地执行关于存储器单元的双向驱动。如上所述，因为仅经由PMOS晶体管将较高电平的选择电压提供到被选择的局部位线LBL1，所以可以使电压降最小化。

同时，第二开关单元430还可以包括偏置开关单元431。偏置开关单元431可以包括一个或更多个开关。例如，偏置开关单元430可以包括对应于一条局部位线布置的一个开关。此外，偏置开关单元431可以实现为PMOS晶体管或NMOS晶体管。图15示出偏置开关单元431包括NMOS晶体管的示例。偏置开关单元431中包括的第一开关MN41可以连接在第一开关单元420的第一开关对MN31和MP11中的任意一个与传输抑制电压的第二线VUY之间，偏置开关单元431中包括的第二开关MN42可以连接在第一开关单元420的第二开关对MN32和MP12中的任意一个与传输抑制电压的第二线VUY之间。

当将与图15中示出的局部位线LBL1和LBL2对应地布置的多个存储器单元假设为一个单元区域时，传输选择电压的第一线GSEL<n>电连接到感测放大器或写入驱动器(未示出)，以使被选择的局部位线LBL1进行写入操作或读取操作。此外，根据第一开关单元420和第二开关单元430的用于驱动包括被选择的存储器单元的单元区域的开关操作，通过开关MN33和MN31将选择电压提供到被选择的局部位线LBL1，通过开关MN34和MP12将抑制电压提供到未被选择的局部位线LBL2。在这种情况下，可以通过偏置控制信号DIR_USL0断开包括在偏置开关单元431中的开关MN41和MN42。即，根据图15中示出的Case1，将选择电压提供到被选择的局部位线LBL1，将抑制电压提供到未被选择的局部位线LBL2。

相反，当与局部位线LBL1和LBL2对应地布置的单元区域未被选择时，传输选择电压的第一线GSEL<n>可以与感测放大器或写入驱动器电分离。此外，第二开关单元430中的第一开关对MN33和MP13与第二开关对MN34和MP14可以响应于方向控制信号DIR_SEL0和DIR_SEL0N而断开。根据上面的连接状态，未被选择的局部位线LBL1和LBL2可以变得浮置。

然而，根据本示例性实施例，当单元区域未被选择时，偏置开关单元431中包括的开关MN41和MN42可以因偏置控制信号DIR_USL0接通。因此，可以通过开关MN41和MN31将抑制电压提供到第一局部位线LBL1，可以通过开关MN42和MP12将抑制电压提供到第二局部位线LBL2。因此，可以防止单元区域中的未被选择的局部位线浮置。即，根据图15中示出的Case2，可以通过利用包括在偏置开关单元431中的开关MN41和MN42来将抑制电压提供到未被选择的局部位线LBL1和LBL2。

换而言之，根据本示例性实施例，可以由附加的控制信号DIR_USL0来控制包括在偏置开关单元431中的开关MN41和MN42，而不管第二开关单元430中与双向驱动有关的开关如何。此外，根据偏置开关单元431中所包括的开关MN41和MN42，可以形成用于传输抑制电压的附加的路径。因此，可以将抑制电压容易地传输到未被选择的局部位线。

图16是示出根据另一个示例性实施例的列解码器的结构的框图，图17和图18是示出根据另一个示例性实施例的列解码器的结构的电路图。图16至图18的示例性实施例中示出的结构和操作与图14和图15的示例性实施例中示出的结构和操作相似。然而，图16至图18示出由多条全局位线共享写入驱动器和感测放大器中的至少一个的示例。在对图16至图18的示例性实施例的结构和操作的描述中，将不再详细地描述与图14和图15的示例性实施例的结构和操作相同或相似的图16至图18的示例性实施例的结构和操作。

如图16中示出的，存储器装置500可以包括存储器单元阵列510、作为列解码器所包括的至少一个开关单元的第一开关单元520、第二开关单元530和第三开关单元540与写入/读取电路550。此外，还可以包括对地址(例如，列地址)进行解码的解码单元560。解码单元560可以包括在列解码器中。此外，如上述示例性实施例，第一开关单元520可以被称作局部开关单元LocalSWUnit，第二开关单元530可以被称作方向开关单元DirectionSWUnit。此外，第三开关单元540可以或可以不包括在存储器装置500中。

根据第一开关单元520和第二开关单元530的开关操作，多条全局位线GBL中的任意一条可以电连接到多条局部位线LBL。例如，第一全局位线GBL1可以电连接到局部位线组，第二全局位线GBL2可以电连接到另一个局部位线组。可以布置传输选择电压的至少一条线GSEL，第一全局位线GBL1和第二全局位线GBL2可以连接到不同的线GSEL。

同时，写入/读取电路550可以包括多个写入驱动器WD和感测放大器SA。此外，根据写入驱动器WD和感测放大器SA的布置结构，任意一个写入驱动器WD或任意一个感测放大器SA可以选择性地连接到两条或更多条全局位线。在图16的示例中，第一感测放大器552可以连接到第一全局位线GBL1，第二感测放大器553可以连接到第二全局位线GBL2。此外，写入驱动器551可以选择性地连接到第一全局位线GBL1或第二全局位线GBL2。

下面将参照图17对图16的存储器装置500的详细操作进行描述。在本示例性实施例中，假设从电连接到第一全局位线GBL1的局部位线之中选择任意一条局部位线(例如，LBL1)，而其它局部位线LBL2至LBL4未被选择。此外，可以将多条局部位线LBL1至LBL4划分成至少两个位线组，例如，第一位线组BLG1和第二位线组BLG2。

将选择电压从写入驱动器551施加到对应于第一位线组BLG1的线GSELB<n>，根据来自解码单元560的各种控制信号来控制包括在第一开关单元520和第二开关单元530中的开关的接通或断开。通过开关MN55和MN51将施加到线GSELB<n>的选择电压提供到第一局部位线LBL1。

同时，可以将抑制电压施加到第二局部位线LBL2，其中，第二局部位线LBL2是第一位线组BLG1中包括的另一条局部位线且未被选择。例如，通过线VUY传输抑制电压并且通过开关MN56和MP22将抑制电压提供到第二局部位线LBL2。对应于第一位线组BLG1布置的第一偏置开关单元531可以包括多个开关MN61和MN62，可以断开第一偏置开关单元531的开关MN61和MN62。

同时，包括在除了第一位线组BLG1之外的位线组(例如，第二位线组BLG2)中的所有局部位线可以未被选择，例如，局部位线LBL3和LBL4可以未被选择。此外，用于将选择电压提供到第二位线组BLG2的局部位线LBL3和LBL4的线GSELB<n+1>可以与写入驱动器551电分离。此外，第二开关单元530中包括的且与第二位线组BLG2对应布置的所有方向开关MN57、MP27、MN58和MP28可以断开。

为了防止第二位线组BLG2的局部位线LBL3和LBL4浮置，可以接通与第二位线组BLG2对应布置的第二偏置开关单元532的开关MN63和MN64。开关MN63和MN64连接在传输抑制电压的线VUY与第一开关单元520之间。因此，抑制电压通过开关MN63、线SELB<m+1>和开关MN53提供到第三局部位线LBL3。此外，抑制电压通过开关MN64、线SELBN<m+1>和开关MP24提供到第四局部位线LBL4。

同时，图18示出了一个示例，在该示例中由于包括局部位线LBL1至LBL4的单元区域未被选择所以所有的局部位线LBL1至LBL4浮置。在根据本示例性实施例的列解码器的结构中，可以控制列解码器使得可以相应于未被选择的局部位线执行适当的偏置。此外，可以控制列解码使得未被选择的单元区域中的所有局部位线浮置。

同时，图18示出了一种操作，在该操作中，与第一局部位线LBL1至第四局部位线LBL4对应布置的存储器单元被包括在一个片中，当包括存储器单元的片未被选择时，片的局部位线LBL1至LBL4浮置。如图18中所示，第一开关单元520的一个开关对中的一个开关可以接通，其中，所述开关对与局部位线LBL1至LBL4中的每个对应布置。例如，当控制信号LY_SEL0具有VPP值时，来自连接到控制信号LY_SEL0的开关中的实现为NMOS晶体管的开关MN51和MN53可以接通。此外，当控制信号LY_SEL1具有VSS值时，来自连接到控制信号LY_SEL1的开关中的实现为PMOS晶体管的开关MP22和MP24可以接通。

相反，包括在第二开关单元530中的开关中的各个方向开关可以断开。此外，包括在第二开关单元530中的第一偏置开关单元531和第二偏置开关单元532可以响应于偏置控制信号DIR_USL0和DIR_USL1而断开。当第一偏置开关单元531和第二偏置开关单元532的所有的开关断开时，所有的局部位线LBL1至LBL4可以浮置。

图19是示出根据另一个示例性实施例的存储器装置600的实施例和操作的框图。图19示出了一个单元区域(例如，片)由两个列解码器驱动。

存储器装置600的存储器单元阵列610可以包括连接到多条局部位线的存储器单元，所述多条局部位线可以被划分成至少两个位线组。例如，多条局部位线可以包括奇数位线OddBL和偶数位线EvenBL。

第一列解码器620和第二列解码器630可以对应于存储器单元阵列610而布置。根据本示例性实施例，第一列解码器620可以包括局部开关单元、方向开关单元和全局开关单元。此外，第一列解码器620的方向开关单元可以包括至少一个偏置开关单元(BSW)621或622。此外，第二列解码器630可以包括局部开关单元、方向开关单元和全局开关单元。此外，第二列解码器630的方向开关单元可以包括至少一个偏置开关单元631或632。

此外，可以对应于存储器单元阵列610来布置第一写入/读取电路640和第二写入/读取电路650。第一写入/读取电路640可以包括一个或更多个写入驱动器/感测放大器，例如，第一写入驱动器/感测放大器641和第二写入驱动器/感测放大器642。相似地，第二写入/读取电路650可以包括一个或更多个写入驱动器/感测放大器，例如，第一写入驱动器/感测放大器651和第二写入驱动器/感测放大器652。

可以与一条或更多条局部位线对应地布置一个写入驱动器/感测放大器。例如，第一写入/读取电路640的第一写入驱动器/感测放大器641可以对应于第一局部位线组BLG1，第一写入/读取电路640的第二写入驱动器/感测放大器642可以对应于第二局部位线组BLG2。此外，第二写入/读取电路650的第一写入驱动器/感测放大器651可以对应于第三局部位线组BLG3，第二写入/读取电路650的第二写入驱动器/感测放大器652可以对应于第四局部位线组BLG4。

下面通过假设选择了第一局部位线组BLG1中的至少一条局部位线和第二局部位线组BLG2中的至少一条局部位线来对图19的存储器装置600的操作进行描述。

第一写入/读取电路640的第一写入驱动器/感测放大器641被激活且电连接到第一局部位线组BLG1并且驱动第一局部位线组BLG1中的被选择的局部位线。同时，根据与第一列解码器620的地址有关的解码操作，抑制电压可以施加到第一局部位线组BLG1的其它局部位线。相似地，第一写入/读取电路640的第二写入驱动器/感测放大器642被激活，选择电压可以提供到第二局部位线组BLG2的被选择的局部位线，抑制电压可以施加到未被选择的局部位线。

同时，当存储器单元阵列610的偶数位线EvenBL未被选择时，第二写入/读取电路650可以未被激活。此外，根据与第二列解码器630的地址有关的解码操作，包括在第二列解码器630中的开关可以被控制为接通或断开，偶数位线EvenBL可以变得浮置。这里，第二列解码器630的方向开关单元中的偏置开关单元631和632是使能的，可以将通过偏置开关单元631和632传输的抑制电压提供到未被选择的偶数位线EvenBL。

图20是示出操作根据示例性实施例的存储器装置的方法的流程图。

如图20中所示，在操作S11中，可以对应于一条局部位线(例如，第一位线)来布置一个开关对(例如，第一开关对)，第一开关对可以包括作为相同类型的开关的第一NMOS晶体管和第二NMOS晶体管。此外，在操作S12中，可以对应于多条局部位线来布置一对开关对(例如，第二开关对)，第二开关对可以连接在第一开关对与写入驱动器/感测放大器之间。在操作S12中，第二开关对可以包括作为相同类型的开关的第三NMOS晶体管和第四NMOS晶体管。

如在上述示例性实施例中，可以被配置为，仅经由来自第一开关对中的第一NMOS晶体管传输选择电压。此外，第二NMOS晶体管可以仅传输抑制电压。此外，根据第一开关对的控制状态，可以选择性地经由第一NMOS晶体管或第二NMOS晶体管来传输抑制电压。此外，可以被配置为，因为第三NMOS晶体管连接到写入驱动器/感测放大器所以第三NMOS晶体管可以切换选择电压。此外，因为第四NMOS晶体管连接到传输抑制电压的线，所以第四NMOS晶体管可以切换抑制电压。

当在操作S13中驱动存储装装置时，可以执行根据存储器控制器的命令的各种存储器操作。在操作S14中，可以通过对地址执行解码来确定是否选择第一位线。如果选择了第一位线，在操作S15中，通过经由写入驱动器/感测放大器、第三NMOS晶体管和第一NMOS晶体管的路径来将选择电压施加到第一位线。

相反，如果第一位线未被选择，可以根据连接到第一位线的第一NMOS晶体管是否接通而通过不同路径传输抑制电压。在操作S16中确定第一NMOS晶体管是否将接通。例如，如果第一NMOS晶体管接通，则在操作S17中，通过经由第四NMOS晶体管和第一NMOS晶体管的路径来将抑制电压施加到第一位线。相反，如果第一NMOS晶体管断开，则在操作S18中，通过经由第二NMOS晶体管的路径将抑制电压施加到第一位线。

图21是示出根据另一个示例性实施例的存储器装置700的框图。如图21中所示，存储器装置700可以包括存储器单元阵列710、列解码器720、写入/读取电路730和控制逻辑740。列解码器720可以包括局部开关单元、方向开关单元和全局开关单元。控制逻辑740可以基于从存储器控制器接收到的命令CMD、地址ADDR、控制信号CTRL，输出各种控制信号CTRL_RW以用于将数据写入存储器单元阵列710中或者从存储器单元阵列710读取数据。此外，控制逻辑740可以根据关于所读取数据的确定的结果，从写入/读取电路730接收通过/失败信号P/F。列解码器720中用虚线示出的区域对应于解码单元721。

控制逻辑740可以由地址ADDR产生列地址Y_ADDR。列地址Y_ADDR的一些位Y_ADDR_M包括与其中包括有被选择的局部位线的区域有关的信息。列解码器720可以解码列地址Y_ADDR的一些位Y_ADDR_M以控制全局开关单元中开关的状态。

此外，列地址Y_ADDR的其他位Y_ADDR_L包括关于被选择的局部位线的信息。即，可以以层次结构执行位线选择操作，根据对位Y_ADDR_L进行解码的结果，可以从由全局开关单元选择的任意位线组来选择任意位线

同时，根据本示例性实施例，控制逻辑740可以产生附加的控制信号Ctrl_DIR并将已产生的控制信号Ctrl_DIR提供到列解码器720，用于对选择位线和未被选择的位线进行偏置，以及用于对存储器单元进行双向驱动。控制逻辑740可以基于列地址Y_ADDR确定存储器单元阵列710是否被选择，并可以基于命令CMD确定当前存储器单元将被驱动的方向。可以由控制信号Ctrl_DIR控制方向开关单元使得存储器单元根据第一极性或第二极性来被驱动。此外，根据存储器单元阵列710是否被选择，方向开关单元可以基于控制信号Ctrl_DIR来控制其中的偏置开关单元(未示出)，以防止包括在存储器单元710中的局部位线BL浮置。

图22是示出应用于根据示例性实施例的存储器系统的存储卡系统800的框图。假设存储器系统是电阻式存储器系统。

参照图22，存储卡系统800可以包括主机810和存储卡820。主机810可以包括主机控制器811和主机连接件812。存储卡820可以包括卡连接件821、卡控制器822和存储器装置823。这里，存储器装置823可以利用图1至图21中示出的示例性实施例来实施，因此，存储器装置823可以包括列解码器，列解码器可以双向驱动存储器单元。此外，存储器装置823可以将适当的偏置提供到选择位线和未被选择的位线。

主机810可以将数据写入到存储卡820或者可以读取存储在存储卡820中的数据。主机控制器811可以通过主机连接件812向存储卡820发送命令CMD、主机810中的时钟发生器(未示出)产生的时钟信号CLK以及数据DATA。

响应于通过卡连接件821接收的命令CMD，卡控制器822可以与卡控制器822中的时钟发生器(未示出)产生的时钟信号同步地将数据DATA存储在存储器装置823中。存储器装置823可以存储从主机810发送的数据DATA。

存储卡820可以被实施为紧凑型闪存卡(CFC)、微硬盘、智能媒体卡(SMC)、多媒体卡(MMC)、安全数字卡(SDC)、记忆棒或通用串行总线(USB)闪存驱动器。

图23是示出应用于SSD系统900的根据示例性实施例的存储器系统的框图。

参照图23，SSD系统900可以包括主机910和SSD920。SSD920通过信号连接件从主机910接收信号SGL或向主机910发送信号SGL，并通过电力连接件接收电力PWR。SSD920可以包括SSD控制器921、辅助电源922和多个存储器装置923、924和925。可以利用图1至图21中示出的实施例来实施SSD920，因此，存储器装置923、924和925中的每个可以包括可以双向驱动存储器单元的列解码器。此外，存储器装置923、924和925可以将适当的偏置提供到选择位线和未被选择的位线。

图24是示出包括根据示例性实施例的存储器系统1100的计算系统1000的框图。假设存储器系统1100是电阻式存储器系统。

参照图24，计算系统1000可以包括存储器系统1100、处理器1200、RAM1300、输入/输出(I/O)装置1400和电源装置1500。存储器系统1100也可以包括存储器装置1110和存储器控制器1120。虽然图24中未示出，但是计算系统1000还可以包括能够与视频卡、声卡、存储卡或USB装置通信的端口或其它电子装置。计算系统1000可以实施为PC或诸如笔记本计算机、移动电话、个人数据助理(PA)或照相机的便携式电子装置。

处理器1200可以执行特定的计算或任务。在一个或更多个示例性实施例，处理器1200可以是微处理器、中央处理单元(CPU)等。处理器1200可以通过诸如地址总线、控制总线或数据总线的总线1600，与RAM1300、I/O装置1400和存储器系统1100执行通信。这里，可以利用图1至图21中示出的实施例来实现存储器系统1100和/或RAM1300。

在一些示例性实施例中，处理器1200也可以连接到诸如外围设备互连(PCI)总线的扩展总线。

RAM1300可以存储用于对计算系统1000进行操作的数据。如上所述，可以将根据本公开的一个或更多个示例性实施例的存储器装置应用于RAM1300。可选择地，DRAM、移动DRAM、SRAM、PRAM、FRAM或MRAM可以用于RAM1300。

I/O装置1400可以包括诸如键盘、小键盘或鼠标的输入单元和诸如打印机或显示器的输出单元。电源装置1500可以供应用于对计算系统1000进行操作的操作电压。

虽然已经参照本公开的示例性实施例具体示出并描述了本公开，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims

1.一种电阻式存储器装置，所述电阻式存储器装置包括：

存储器单元阵列，包括连接到多条信号线的存储器单元；

列解码器，包括第一开关单元和第二开关单元，第一开关单元包括与所述多条信号线中的每条对应地布置的至少一个开关对，第二开关单元包括与第一开关单元的所述至少一个开关对对应地布置的一个开关对，其中：

第一开关单元包括连接到第一信号线的第一开关对，其中，第一开关对包括相同类型的第一开关和第二开关，第二开关单元包括具有连接到第一开关对的第三开关和第四开关的第二开关对，

选择电压通过经由第一开关被提供到第一信号线，抑制电压通过选择性地经由第一开关或第二开关被提供到第一信号线。

2.根据权利要求1所述的电阻式存储器装置，其中，所述多条信号线是字线或位线。

3.根据权利要求1所述的电阻式存储器装置，其中，第一开关包括第一NMOS晶体管，第二开关包括第二NMOS晶体管。

4.根据权利要求3所述的电阻式存储器装置，其中：

第三开关包括连接在传输选择电压的第一线与第一NMOS晶体管的一端之间的第三NMOS晶体管，

第四开关包括连接在传输抑制电压的第二线与第一NMOS晶体管的所述一端之间的第四NMOS晶体管。

5.根据权利要求4所述的电阻式存储器装置，其中：

第一NMOS晶体管接连到在第三NMOS晶体管与第四NMOS晶体管之间的节点，

第二NMOS晶体管连接到第二线。

6.根据权利要求4所述的电阻式存储器装置，其中，第一NMOS晶体管响应于第一控制信号而切换，第二NMOS晶体管响应于第一互补控制信号而切换。

7.根据权利要求6所述的电阻式存储器装置，其中，第三NMOS晶体管响应于第二控制信号而切换，第四NMOS晶体管响应于第二互补控制信号而切换。

8.根据权利要求1所述的电阻式存储器装置，其中，当第一信号线被选择时，通过利用包括第三开关和第一开关的专用路径将选择电压提供到第一信号线。

9.根据权利要求1所述的电阻式存储器装置，其中，当第一信号线未被选择时，根据第一开关对的开关状态通过第二开关来将抑制电压提供到第一信号线。

10.根据权利要求1所述的电阻式存储器装置，其中，当第一信号线未被选择时，根据第一开关对的开关状态通过第四开关和第一开关将抑制电压提供到第一信号线。

11.根据权利要求1所述的电阻式存储器装置，其中：

列解码器，还包括传输选择电压的第一线、传输抑制电压的第二线和布置为电压传输路径的第三线，

第一开关，连接在第一信号线与第三线之间，

第二开关，连接在第一信号线与第二线之间，

第三开关，连接在第一线与第三线之间，

第四开关，连接在第二线与第三线之间。

12.根据权利要求1所述的电阻式存储器装置，其中：

第一开关单元还包括与第二至第n信号线中的每条信号线对应地布置的开关对，其中，n是等于或大于2的整数，

第二开关单元的第二开关对共同地连接到第一开关单元的第一开关对至第n开关对。

13.根据权利要求12所述的电阻式存储器装置，其中：

第一开关单元的第一至第n开关对中的每个开关对包括相同类型的第一开关和第二开关，

对于第一开关单元中未被选择的开关对，一些开关对通过第一开关传输抑制电压，其他的开关对通过第二开关传输抑制电压。

14.一种电阻式存储器装置，所述电阻式存储器装置包括：

存储器单元阵列，包括连接到多条信号线的存储器单元；

列解码器，包括第一开关单元和第二开关单元，其中，第一开关单元包括与所述多条信号线中的每条对应地布置的开关以驱动所述多条信号线，第二开关单元包括调节电压传输路径的开关以双向驱动存储器单元；

写入/读取电路，通过列解码器对存储器单元执行写入操作和读取操作，其中，

第二开关单元还包括偏置开关单元，无论对于所述多条信号线的双向驱动如何，偏置开关单元控制抑制电压以通过附加的电压传输路径被提供到所述多条信号线中的至少一条。

15.根据权利要求14所述的电阻式存储器装置，其中，第一开关单元包括：

第一开关对，具有CMOS结构并且连接到第一信号线，

第一开关对的第一NMOS晶体管连接到传输选择电压和抑制电压中的一个的第一线，第一开关对的第一PMOS晶体管连接到传输选择电压和抑制电压中的另一个的第二线。

16.根据权利要求15所述的电阻式存储器装置，其中，作为双向驱动存储器单元的开关，第二开关单元包括连接到第一线的第二开关对和连接到第二线的第三开关对。

17.根据权利要求16所述的电阻式存储器装置，其中：

当根据第一极性驱动存储器单元时，第二开关对将选择电压提供到第一线，第三开关对将抑制电压提供到第二线，

当根据第二极性驱动存储器单元时，第二开关对将抑制电压提供到第一线，第三开关对将选择电压提供到第二线。

18.根据权利要求15所述的电阻式存储器装置，其中，偏置开关单元包括将抑制电压传输到第一线的第一开关和将抑制电压传输到第二线的第二开关。

19.根据权利要求18所述的电阻式存储器装置，其中，第一开关和第二开关中的每个实现为NMOS晶体管。

20.根据权利要求18所述的电阻式存储器装置，其中：

与包括所述多条信号线的信号线组对应地，第二开关单元包括用于双向驱动存储器单元的至少一个开关对，

在信号线组被选择的情况下，当所述至少一个开关对被激活时，偏置开关单元是非激活的。

21.根据权利要求18所述的电阻式存储器装置，其中：

在信号线组未被选择的情况下，当所述至少一个开关对是非激活的时，偏置开关单元被激活。

22.根据权利要求14所述的电阻式存储器装置，其中：

感测放大器或写入驱动器与n条信号线对应地布置，其中，n是等于或大于2的整数，至少一个偏置开关和关于双向驱动的至少一个开关对与感测放大器或写入驱动器对应地布置，

当所述n条信号线未被选择时，所述至少一个偏置开关接通。

23.一种用于驱动多条信号线的列解码器，所述列解码器包括：

第一NMOS晶体管，连接在第一信号线与第一线之间；

第二NMOS晶体管，连接在第一信号线与传输抑制电压的第二线之间；

第三NMOS晶体管，连接在第一线与传输选择电压的第三线之间；

第四NMOS晶体管，连接在第二线与第三线之间，其中：

第一线根据第三NMOS晶体管和第四NMOS晶体管的开关状态来选择性地传输选择电压或抑制电压，

当第一信号线被选择时，通过包括第三NMOS晶体管、第一线和第一NMOS晶体管的路径来将选择电压提供到第一信号线。

24.根据权利要求23所述的列解码器，其中，当第一信号线不被选择时，通过包括第二线和第二NMOS晶体管的路径将抑制电压提供到第一信号线。

25.根据权利要求23所述的列解码器，其中，当第一信号线不被选择时，通过包括第四NMOS晶体管、第一线和第一NMOS晶体管的路径将选择电压提供到第一信号线。