JP2010073251A - 半導体メモリおよび半導体メモリの動作方法 - Google Patents

Abstract

【課題】 半導体メモリの信頼性を向上する。
【解決手段】 マトリックス状に配置された複数のメモリセルの各々は、抵抗変化素子と、抵抗変化素子の一端にソース、ドレインの一方が接続された選択トランジスタとを有する。サブソース線は、２以上の所定数のワード線に接続されたメモリセルにおける抵抗変化素子に共通に接続されている。抵抗変化素子の抵抗値を低くするセット動作時に、セット電圧が供給されるソース線に対応する全てのワード線が活性化され、対応する選択トランジスタがオンする。これにより、オンされる選択トランジスタのソース・ドレイン間に掛かる電圧を低くできる。所定数のワード線単位でセット動作を実行することで、セット動作時の消費電流を少なくできる。この結果、半導体メモリの信頼性を向上できる。
【選択図】 図２

Description

本発明は、半導体メモリおよびその動作方法に関する。

近年、抵抗値の変化を利用してデータを記憶する抵抗変化素子が提案されている。また、抵抗変化素子をメモリセルに用いた不揮発性の抵抗変化メモリ（Resistive Random Access Memory）が開発されている（例えば、特許文献１参照）。抵抗変化メモリは、動作電圧が低く、データの書き込み時間が短い。このため、フラッシュメモリに比べて消費電力を小さくでき、書き込みサイクルを短縮できる。
特開２００８−７２０３１号公報

一般に、抵抗変化メモリにおいて、抵抗変化素子の抵抗値を低くするセット動作では、メモリセルに接続されたソース線等に高い電圧が印加される。セットされるメモリセル内の素子に、耐圧を超える電圧が印加されることを防止する必要がある。また、ソース線等の制御信号線は、複数のメモリセルに共通に配線される。このため、セットされるメモリセルと共に共通のソース線に接続されるメモリセル内の素子に、耐圧を超える電圧が印加されることを防止する必要がある。さらに、メモリセルに接続される回路に、耐圧を超える電圧が印加されることを防止する必要がある。一方、高い電圧を用いてメモリセルを動作させると、消費電流は増加する。半導体メモリの信頼性を維持するためには、消費電流を抑える必要がある。

本発明の目的は、半導体メモリの信頼性を向上することである。

本発明の一形態では、マトリックス状に配置された複数のメモリセルの各々は、抵抗変化素子と、抵抗変化素子の一端にソース、ドレインの一方が接続された選択トランジスタとを有する。複数のワード線は、選択トランジスタのゲートに接続されている。サブソース線は、２以上の所定数のワード線に接続されたメモリセルにおける抵抗変化素子の他端に共通に接続されている。メインソース線は、抵抗変化素子の抵抗値を低くするセット動作時に、第１電圧を選択トランジスタのソース、ドレインの他方と抵抗変化素子の他端との間に印加するためにセット電圧が供給される。ソーススイッチは、サブソース線とメインソース線との間にそれぞれ配置され、セット動作時に選択的にオンされる。ワードドライバは、セット動作時に２以上の所定数のワード線を選択的に活性化する。

セット動作時に、セット電圧が供給されるソース線に対応する全てのワード線が活性化される。セット電圧が供給されるソース線に接続されたメモリセルの選択トランジスタは全てオンする。これにより、オンしている選択トランジスタのソース・ドレイン間に掛かる電圧を低くできる。特に、選択トランジスタの耐圧を超えるセット電圧がメモリセルに印加されるときにも、選択トランジスタに掛かる電圧を耐圧以下にでき、選択トランジスタの破壊を防止できる。また、所定数のワード線単位でセット動作を実行することで、全てのメモリセルを同時にセットするときに比べてセット動作時の消費電流を少なくできる。この結果、半導体メモリの信頼性を向上できる。

以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、抵抗変化メモリ（Resistive Random Access Memory：ＲｅＲＡＭ）である。例えば、半導体メモリＭＥＭは、不揮発性ＲＡＭとして、バッテリー駆動タイプの携帯機器や、ＩＣカード、ＩＲＩＤタグ等に搭載される。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。半導体メモリＭＥＭは、パッケージに封入された半導体記憶装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。

半導体メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成される。半導体メモリＭＥＭは、データ出力バッファＤＯＢ、アドレスバッファＡＤＢ、コマンドバッファＣＭＤＢ、コマンドデコーダＣＭＤＤ、タイミング制御部ＴＣＮＴ、電圧生成部ＶＧＥＮおよびメモリコアＣＯＲＥを有している。

データ出力バッファＤＯＢは、メモリコアＣＯＲＥから出力される読み出しデータＤＯＵＴをデータ端子Ｉ／Ｏに出力する。例えば、データ端子Ｉ／Ｏのビット数は、８ビットである。なお、メモリセルＭＣへのデータの書き込みは、後述するセットコマンドＳＥＴおよびリセットコマンドＲＥＳＥＴにより行われる。このため、半導体メモリＭＥＭは、データ入力端子およびデータ入力バッファを持たない。

アドレスバッファＡＤＢは、アドレス端子で受けるアドレス信号ＡＤの上位ビットをロウアドレス信号ＲＡＤとして出力し、アドレス信号ＡＤの下位ビットをコラムアドレス信号ＣＡＤとして出力する。ロウアドレス信号ＲＡＤは、ワード線ＷＬおよびサブソース線ＳＬを選択するために使用される。コラムアドレス信号ＣＡＤは、サブビット線ＢＬを選択するために使用される。ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤにより、アクセスされるメモリセルＭＣが選択される。

コマンドバッファＣＭＤＢは、メモリコアＣＯＲＥを動作するためのコマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤをコマンドデコーダＣＭＤＤに出力する。コマンドデコーダＣＭＤＤは、コマンド信号ＣＭＤに応じて、読み出しコマンド信号ＲＤ、セットコマンド信号ＳＥＴまたはリセットコマンド信号ＲＥＳＥＴを出力する。

タイミング制御部ＴＣＮＴは、読み出しコマンド信号ＲＤ、セットコマンド信号ＳＥＴおよびリセットコマンド信号ＲＥＳＥＴに応じて、メモリコアＣＯＲＥを動作するための制御信号（タイミング信号）ＣＮＴを生成する。例えば、制御信号ＣＮＴは、ビット線リセット信号ＢＬＲＳＴ、セットアクティブ信号ＳＡＣＴ、セットイネーブル信号ＳＥＴＥＮ、リセットアクティブ信号ＲＡＣＴ、クランプ信号ＣＬＡＭＰ、読み出し信号ＲＥＡＤおよびアンプイネーブル信号ＡＭＰＥＮを含む。

電圧生成部ＶＧＥＮは、電源電圧ＶＣＣおよび接地電圧ＧＮＤを用いて、メモリコアＣＯＲＥ内で使用する複数種の内部電圧ＶＩＮＴ１−３を生成する。例えば、電源電圧ＶＣＣは、１．２Ｖである。内部電圧ＶＩＮＴ１−３は、それぞれ０．９Ｖ、１．８Ｖ、２．１Ｖである。例えば、電源電圧ＶＣＣより高い電圧は、昇圧回路により生成され、電源電圧ＶＣＣより低い電圧は、抵抗分割により生成される。電源電圧ＶＣＣおよび接地電圧ＧＮＤは他の回路にも供給される。

メモリコアＣＯＲＥは、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣ、センスアンプ部ＳＡ、コラムセレクタＹＳＥＬ、ソース線セレクタＳＬＳＥＬ、ソース線ドライバＳＬＤＲＶおよびメモリセルアレイＡＲＹを有している。ソース線セレクタＳＬＳＥＬおよびソース線ドライバＳＬＤＲＶは、図２で説明する。

ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡＤをデコードしてワード線ＷＬの少なくとも１本を選択し、選択したワード線ＷＬを所定の期間低レベルから高レベルに活性化する。また、ワードデコーダＷＤＥＣは、選択するワード線ＷＬに対応するサブソース線ＳＬを選択するためのソース線選択信号ＳＬＳＥＬｎ（ｎ＝０、１、２、．．．）を出力する。後述するように、読み出し動作およびリセット動作では、１つのワード線ＷＬが選択的に活性化される。セット動作では、１つのワード線ＷＬが選択的に活性化される。

コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡＤをデコードし、コラムアドレス信号ＣＡＤが示すサブビット線ＢＬに対応するコラム選択信号ＹＳＥＬｍ（ｍ＝０、１、２、．．．）を所定の期間低レベルから高レベルに変化する。以降の説明では、サブビット線ＢＬをビット線ＢＬとも称する。

センスアンプ部ＳＡは、ビット線ＢＬを介してメモリセルＭＣから読み出されるデータ信号を増幅し、読み出しデータ信号ＤＯＵＴとして出力する。コラムセレクタＹＳＥＬは、ビット線ＢＬをセンスアンプ部ＳＡに選択的に接続するために、コラム選択信号ＹＳＥＬｍに応じてオンするコラムスイッチＣＳＷ(図２）を有している。コラムスイッチＣＳＷは、セット動作またはリセット動作を実行するメモリセルＭＣを選択するためにも使用される。

メモリセルアレイＡＲＹは、マトリックス状に配置される複数のメモリセルＭＣを有している。ワード線ＷＬおよびサブソース線ＳＬは図の横方向に配線され、ビット線ＢＬは、図の縦方向に配線されている。各サブソース線ＳＬは、２本のワード線ＷＬに共通に配線されている。図の横方向に並ぶメモリセルＭＣの列は、共通のワード線ＷＬおよび共通のサブソース線ＳＬに接続されている。図の縦方向に並ぶメモリセルＭＣの列は、共通のビット線ＢＬに接続されている。以降の説明では、サブソース線ＳＬをソース線ＳＬとも称する。

各メモリセルＭＣは、選択トランジスタＳＴ（ｎＭＯＳトランジスタ）およびデータの論理を記憶する抵抗変化素子（可変抵抗）Ｒ１を有している。トランジスタＳＴは、ゲートをワード線ＷＬに接続し、ソースおよびドレインの一方を抵抗Ｒ１の一端に接続し、ソースおよびドレインの他方をビット線ＢＬに接続している。抵抗Ｒ１の他端は、ソース線ＳＬに接続されている。

例えば、抵抗Ｒ１は、上部電極と下部電極の間に酸化ニッケル（ＮｉＯ）等の金属酸化物を挟み込むことで形成される。上部電極および下部電極は、プラチナ（Ｐｔ）等の遷移金属である。抵抗Ｒ１の耐圧は、例えば、２．０Ｖである。例えば、メモリセルＭＣに論理１を記憶させるとき、抵抗Ｒ１の抵抗値は相対的に低く設定される（セット動作）。メモリセルＭＣに論理０を記憶させるとき、抵抗Ｒ１の抵抗値は相対的に高く設定される（リセット動作）。なお、抵抗Ｒ１の抵抗値とメモリセルＭＣに記憶される論理値との関係は、逆でもよい。

ソース線セレクタＳＬＳＥＬおよびソース線ドライバＳＬＤＲＶは、例えば、耐圧が１．８ＶのＣＭＯＳプロセスを用いて設計されている。その他の回路は、例えば、耐圧が１．２ＶのＣＭＯＳプロセスを用いて設計されている。

図２は、図１に示したメモリコアＣＯＲＥの例を示している。例えば、図２は、１つのデータ端子Ｉ／Ｏに対応するメモリコアＣＯＲＥを示している。実際には、データ端子Ｉ／Ｏ（Ｉ／Ｏ０−１５）毎に図２の回路が形成される。ここでは、説明を簡単にするために、メモリセルアレイＡＲＹは、データ端子Ｉ／Ｏ毎に１６個のメモリセルＭＣ（ＭＣ００−０３、ＭＣ１０−１３、ＭＣ２０−２３、ＭＣ３０−３３）を有し、４本のワード線ＷＬ（ＷＬ０−３）、２本のソース線ＳＬ（ＳＬ０−１）および４本のビット線ＢＬ（ＢＬ０−３）が配線されている。ワード線ＷＬ０−３およびソース線ＳＬ０−１は、データ端子Ｉ／Ｏ０−１５に対応するメモリセルアレイＡＲＹに共通に配線されている。実際のメモリセルアレイＡＲＹでは、例えば、２５６本のワード線ＷＬとデータ端子Ｉ／Ｏ毎に３２本のビット線ＢＬが配線され、メモリセルＭＣの数は６４ｋ個である。すなわち、半導体メモリＭＥＭの記憶容量は、６４ｋビット（８ｋビット×８Ｉ／Ｏ）である。

センスアンプ部ＳＡは、ビット線リセット回路ＢＬＲ、電流源ＣＳおよび増幅器ＡＭＰを有している。ビット線リセット回路ＢＬＲは、メインビット線ＭＢＬと接地線の間に配置され、ゲートでビット線リセット信号ＢＬＲＳＴを受けるｎＭＯＳトランジスタを有している。ビット線リセット回路ＢＬＲは、高レベルのビット線リセット信号ＢＬＲＳＴを受けているときにオンし、メインビット線ＭＢＬを接地電圧（０Ｖ；ＧＮＤ）に設定する。なお、ビット線リセット回路ＢＬＲは、センスアンプ部ＳＡではなく、コラムセレクタＹＳＥＬ内やコラムデコーダＣＤＥＣ内に配置してもよい。

電流源ＣＳは、読み出し動作において読み出し信号ＲＥＡＤが高レベルの期間にメインビット線ＭＢＬに接続され、メインビット線ＭＢＬおよびビット線ＢＬ０−３のいずれかに電流を供給する。読み出し信号ＲＥＡＤに応じて電流源ＣＳをメインビット線ＭＢＬに接続する素子は、ｎＭＯＳトランジスタに限定されず、ＣＭＯＳトランスファゲート等でもよい。

増幅器ＡＭＰは、読み出し動作時にアンプイネーブル信号ＡＭＰＥＮが有効レベルの期間に増幅動作を実行する。増幅器ＡＭＰは、メインビット線ＭＢＬの電圧とリファレンス電圧Ｖｒｅｆとの差に応じて、論理１または論理０の読み出しデータ信号ＤＯＵＴを出力する。

コラムセレクタＹＳＥＬは、メインビット線ＭＢＬとビット線ＢＬ０−ＢＬ３の間に配置されたコラムスイッチＣＳＷ（ＣＳＷ０−３）を有している。各コラムスイッチＣＳＷ０−３は、コラム選択信号ＹＳＥＬ（ＹＳＥＬ０−３）が高レベルのときにオンするＣＭＯＳトランスファゲートを有する。例えば、１つのコラム選択信号ＹＳＥＬにより、データ端子Ｉ／Ｏのビット数（＝１６）と同じ数のコラムスイッチＣＳＷがオンする。

ソース線セレクタＳＬＳＥＬは、各ソース線ＳＬ０−１とメインソース線ＭＳＬの間に配置されたソーススイッチＳＳＷ（ＳＳＷ０−１）を有している。各ソーススイッチＳＳＷ０−１は、ソース線選択信号ＳＬＳＥＬ（ＳＬＳＥＬ０−１）が高レベルのときにオンするＣＭＯＳトランスファゲートを有する。各ソース線ＳＬ０−１は、２つのワード線ＷＬに共通に配線される。このため、ソーススイッチＳＳＷは、２つのワード線ＷＬ毎に配置すればよい。

この実施形態では、複数のワード線ＷＬ毎にソース線ＳＬ０またはＳＬ１を配線することで、耐圧が高くサイズが大きいトランジスタを有するソーススイッチＳＳＷの配置数を少なくできる。この結果、ビット線ＢＬに沿って並ぶメモリセルＭＣのレイアウトピッチが、ソーススイッチＳＳＷ０−１のレイアウトピッチに制限されて大きくなることを防止できる。これにより、メモリセルアレイＡＲＹのサイズを小さくでき、半導体メモリＭＥＭのチップサイズを削減できる。一般に、メモリセルアレイＡＲＹは、半導体メモリＭＥＭのチップ領域のほとんどを占める。このため、メモリセルアレイＡＲＹのサイズを小さくすることによるチップサイズの削減効果は大きい。

ソース線ドライバＳＬＤＲＶは、セットスイッチＳＥＴＳＷ、セットドライバＳＤＲＶ、クランプトランジスタＣＬＴＲおよびリセットドライバＲＤＲＶを有している。セットスイッチＳＥＴＳＷは、セットドライバＳＤＲＶとメインソース線ＭＳＬの間に配置され、セットイネーブル信号ＳＥＴＥＮが高レベルのときにオンするＣＭＯＳトランスファゲートを有する。

セットドライバＳＤＲＶは、例えば、ＣＭＯＳインバータを有する。図中、外側に向く矢印をゲートに付けたトランジスタはｐＭＯＳトランジスタである。内側に向く矢印をゲートに付けたトランジスタはｎＭＯＳトランジスタである。セットドライバＲＤＲＶのｐＭＯＳトランジスタのソースは、２．１Ｖの内部電圧ＶＩＮＴ３を受けている。セットドライバＳＤＲＶは、高レベルのセットアクティブ信号ＳＡＣＴを受けているときに、低レベル（０Ｖ）を出力し、低レベルのセットアクティブ信号ＳＡＣＴを受けているときに、高レベル（２．１Ｖ）を出力する。

クランプトランジスタＣＬＴＲは、リセットドライバＲＤＲＶとメインソース線ＭＳＬの間に配置され、クランプ信号ＣＬＡＭＰが高レベルのときにオンするｎＭＯＳトランジスタを有している。リセットドライバＲＤＲＶは、例えば、ＣＭＯＳインバータを有する。リセットドライバＲＤＲＶのｐＭＯＳトランジスタのソースは、１．８Ｖの内部電圧ＶＩＮＴ２を受けている。リセットドライバＲＤＲＶは、高レベルのリセットアクティブ信号ＲＡＣＴを受けているときに、低レベル（０Ｖ）を出力し、低レベルのリセットアクティブ信号ＲＡＣＴを受けているときに、高レベル（１．８Ｖ）を出力する。

図３は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器や、ＩＣカード、ＩＲＩＤタグのいずれかの少なくとも一部を構成する。なお、後述する実施形態においても、図３と同じシステムＳＹＳが構成される。システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。

例えば、ＳｉＰは、図１に示した半導体メモリＭＥＭと、周辺回路ＰＥＲＩと、半導体メモリＭＥＭおよび周辺回路ＰＥＲＩをアクセスするとともにシステム全体を制御するＣＰＵ（コントローラ）とを有している。半導体メモリＭＥＭ、周辺回路ＰＥＲＩおよびＣＰＵは、システムバスＳＢＵＳにより互いに接続されている。例えば、ＳｉＰは、外部バスＳＣＮＴを介して上位のシステムに接続される。ＣＰＵは、半導体メモリＭＥＭの読み出し動作を行うためにコマンド信号ＣＭＤ（読み出し要求）およびアドレス信号ＡＤを半導体メモリＭＥＭに出力し、読み出しデータ信号Ｉ／Ｏを半導体メモリＭＥＭから受信する。ＣＰＵは、半導体メモリＭＥＭのセット動作またはリセット動作を行うために、コマンド信号ＣＭＤ（セット要求またはリセット要求）およびアドレス信号ＡＤを半導体メモリＭＥＭに出力する。また、ＣＰＵは、周辺回路ＰＥＲＩの動作を制御するための制御信号を周辺回路ＰＥＲＩに出力する。

図４は、図１に示した半導体メモリＭＥＭの読み出し動作の例を示している。読み出し動作は、図３に示したＣＰＵが読み出しコマンドＲＤおよびアドレス信号ＡＤを半導体メモリＭＥＭに供給することで実行される。この例では、ロウアドレス信号ＲＡＤは、図２に示したワード線ＷＬ２を示し、コラムアドレスＣＡＤは、ビット線ＢＬ１を示す。これにより、メモリセルＭＣ２１に保持されているデータが読み出される。

読み出しコマンドＲＤが供給される前の初期状態（スタンバイ状態）において、ビット線リセット信号ＢＬＲＳＴ、セットイネーブル信号ＳＥＴＥＮ、クランプ信号ＣＬＡＭＰ、読み出し信号ＲＥＡＤおよびアンプイネーブル信号ＡＭＰＥＮは、低レベルＬに設定され、セットアクティブ信号ＳＡＣＴおよびリセットアクティブ信号ＲＡＣＴは高レベルＨに設定されている。高レベルのセットアクティブ信号ＳＡＣＴにより図２に示したセットドライバＳＤＲＶの出力は０Ｖに設定される。

図１に示したタイミング制御部ＴＣＮＴは、読み出しコマンドＲＤに応答して、ビット線リセット信号ＢＬＲＳＴ、セットイネーブル信号ＳＥＴＥＮ、読み出し信号ＲＥＡＤおよびアンプイネーブル信号ＡＭＰＥＮを、所定の期間だけ順次に高レベルに設定する（図４（ａ、ｂ、ｃ、ｄ））。ビット線リセット信号ＢＬＲＳＴが高レベルの間、図２に示したメインビット線ＭＢＬは低レベル（０Ｖ）にリセットされる。図２に示したセットスイッチＳＥＴＳＷは、高レベルのセットイネーブル信号ＳＥＴＥＮに応答してセットドライバＳＤＲＶの出力をメインソース線ＭＳＬに接続する。これにより、メインソース線ＭＳＬは、低レベル（０Ｖ）にリセットされる。

ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡＤに応じてソース線選択信号ＳＬＳＥＬ１を高レベルに設定する（図４（ｅ））。ワードデコーダＷＤＥＣは、例えば、ロウアドレス信号ＲＡＤの下位の１ビットをマスクしてソース線選択信号ＳＬＳＥＬ１のデコード動作を実施する。高レベルのソース線選択信号ＳＬＳＥＬ１により、ソーススイッチＳＳＷ１がオンし、ソース線ＳＬ１は接地線に接続される。すなわち、ソース線ＳＬ１は低レベル（０Ｖ）にリセットされる。また、ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡＤに応じてワード線ＷＬ２を高レベル（例えば、１．２Ｖ）に活性化する（図４（ｆ））。これにより、メモリセルＭＣ２０−２３の選択トランジスタＳＴがオンする。

コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡＤに応じてコラム選択信号ＹＳＥＬ１を高レベルに設定する（図４（ｇ））。これにより、コラムスイッチＣＳＷ１がオンし、ビット線ＢＬ１は、メインビット線ＭＢＬを介して増幅器ＡＭＰに接続される。次に、読み出し信号ＲＥＡＤの高レベルへの変化により、電流源ＣＳからメインビット線ＭＢＬ、ビット線ＢＬ１、メモリセルＭＣ２１の選択トランジスタＳＴ、および抵抗Ｒ１を介してソース線ＳＬ１に電流が流れる。

ビット線ＢＬ１に流れる電流は、抵抗Ｒ１が論理１を記憶し抵抗値が低いときに多く、抵抗Ｒ１が論理０を記憶し抵抗値が高いときに少ない。電流値が多いときにビット線ＢＬ１の電圧はほとんど上昇しない（図４（ｈ））。電流値が少ないときにビット線ＢＬ１の電圧は緩やかに上昇する（図４（ｉ））。ビット線ＢＬ１の電圧変化に応じて、メインビット線ＭＢＬの電圧も変化する。ビット線ＢＬ０、ＢＬ２−３は、ワード線ＷＬ２の活性化により、抵抗Ｒ１を介してソース線ＳＬ１に接続される。このため、ビット線ＢＬ０、ＢＬ２−３の電圧は、ほぼ０Ｖになる（図４（ｊ））。

増幅器ＡＭＰは、高レベルのアンプイネーブル信号ＡＭＰＥＮに応答して活性化され増幅動作を開始する。増幅器ＡＭＰは、メインビット線ＭＢＬの電圧がリファレンス電圧Ｖｒｅｆより低いときに高レベルの読み出しデータ信号ＤＯＵＴを出力する。増幅器ＡＭＰは、メインビット線ＭＢＬの電圧がリファレンス電圧Ｖｒｅｆより高いときに低レベルの読み出しデータ信号ＤＯＵＴを出力する（図４（ｋ））。

図１に示したデータ出力バッファＤＯＢは、読み出しデータ信号ＤＯＵＴの論理をラッチし、データ端子Ｉ／Ｏから出力する（図４（ｌ））。例えば、ＣＰＵが半導体メモリＭＥＭに読み出しコマンドＲＤを供給してから読み出しデータＤＯＵＴを受け取るまでの読み出しサイクル時間Ｒｃｙｃは、５ｎｓである。なお、半導体メモリＭＥＭがクロックに同期して動作するとき、コマンド信号ＣＭＤおよびアドレス信号ＡＤは、クロックに同期して半導体メモリＭＥＭに供給される。読み出しデータＤＯＵＴは、クロックに同期してデータ端子Ｉ／Ｏから出力される。

図５は、図４に示した読み出し動作におけるメモリセルＭＣの状態を示している。図５に示した状態は、図４において、ビット線ＢＬ１の電圧が十分に上昇したときを示している（例えば、アンプイネーブル信号ＡＭＰＥＮの高レベル期間に対応）。読み出し動作が実行される太い破線で示したメモリセルＭＣ２１では、ビット線ＢＬの電圧は、抵抗Ｒ１の抵抗値に応じて、例えば０．２Ｖまたは０．４Ｖまで上昇する。図中の矢印は、ビット線ＢＬ１、選択トランジスタＳＴおよび抵抗Ｒ１を流れる電流を示している。抵抗Ｒ１の両端の電圧は、最大で０．４Ｖであり、抵抗Ｒ１を流れる電流は少ない。このため、読み出し動作により抵抗Ｒ１の記憶状態が変化することはない。

ワード線ＷＬ０−１およびソース線ＳＬ０に接続されたメモリセルＭＣ００−０３、ＭＣ１０−１３では、選択トランジスタＳＴはオフし、ソース線ＳＬ０は、フローティング状態ＦＬＴである。ワード線ＷＬ３およびソース線ＳＬ１に接続されたメモリセルＭＣ３０−３３では、選択トランジスタＳＴはオフしている。このため、ワード線ＷＬ０−１、ＷＬ３に接続されたメモリセルＭＣの抵抗Ｒ１の両端に電圧は印加されず、抵抗Ｒ１に電流は流れない。このためメモリセルＭＣ００−０３、ＭＣ１０−１３の抵抗Ｒ１の記憶状態が変化することはない。

ワード線ＷＬ２に接続され、かつアクセスされないメモリセルＭＣ２０、ＭＣ２２−２３では、選択トランジスタＳＴはオンし、フローティング状態ＦＬＴのビット線ＢＬ０、ＢＬ２−３は、ソース線ＳＬ１と同じ０Ｖになる。ビット線ＢＬ０、ＢＬ２−３に接続されたメモリセルＭＣの抵抗Ｒ１には、電流が流れないため、メモリセルＭＣ２０、ＭＣ２２−２３の抵抗Ｒ１の記憶状態が変化することはない。

図６は、図１に示した半導体メモリＭＥＭのセット動作の例を示している。図４と同じ動作については、詳細な説明は省略する。セット動作は、所定のメモリセルＭＣの抵抗Ｒ１の抵抗値を低くするための動作である。セット動作は、図３に示したＣＰＵがセットコマンドＳＥＴおよびアドレス信号ＡＤを半導体メモリＭＥＭに供給することで実行される。この例では、ロウアドレス信号ＲＡＤは、図２に示したワード線ＷＬ２を示し、コラムアドレスＣＡＤは、ビット線ＢＬ１を示す。セット動作は、２本のワード線ＷＬ毎に実行されるため、メモリセルＭＣ２１、ＭＣ３１に保持されているデータが論理１に書き換えられる。

セットコマンドＳＥＴが供給される前の初期状態（スタンバイ状態）は、図４と同じである。図１に示したタイミング制御部ＴＣＮＴは、セットコマンドＳＥＴに応答して、ビット線リセット信号ＢＬＲＳＴおよびセットイネーブル信号ＳＥＴＥＮを所定の期間だけ順次に高レベルに設定し、セットアクティブ信号ＳＡＣＴを所定の期間だけ低レベルに設定する（図６（ａ、ｂ、ｃ））。ビット線リセット信号ＢＬＲＳＴが高レベルの間、メインビット線ＭＢＬは低レベル（０Ｖ）にリセットされる。図２に示したセットドライバＳＤＲＶは、低レベルのセットアクティブ信号ＳＡＣＴを受け、内部電圧ＶＩＮＴ３（２．１Ｖ）を出力する。セットスイッチＳＥＴＳＷは、高レベルのセットイネーブル信号ＳＥＴＥＮを受け、セットドライバＳＤＲＶの出力をメインソース線ＭＳＬに接続する。これにより、メインソース線ＭＳＬは、高レベル（ほぼ２Ｖ）に変化する。

コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡＤに応じてコラム選択信号ＹＳＥＬ１を高レベルに設定する（図６（ｄ））。これにより、コラムスイッチＣＳＷ１がオンし、ビット線ＢＬ１は、メインビット線ＭＢＬに接続されて０Ｖに設定される。コラムアドレス信号ＣＡＤに応じてコラムスイッチＣＳＷ０−３のいずれかのみをオンすることで、セット動作が実行されるメモリセルＭＣの数を少なくできる。ワード線ＷＬに接続された複数のメモリセルＭＣの所定数に対して選択的にセット動作を実行することで、セット動作時の消費電流を削減できる。特に、電源線に流れるピーク電流を削減できるため、電源設計を容易にできる。なお、電源線の許容される最大電流を超えないときには、セット動作時に２以上のコラムスイッチＣＳＷを同時にオンしてもよい。

ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡＤに応じてワード線ＷＬ２−３を高レベル（例えば、０．９Ｖ）に設定する（図６（ｅ））。２本のワード線ＷＬを同時に活性化するために、ワードデコーダＷＤＥＣは、例えば、ロウアドレス信号ＲＡＤの下位の１ビットをマスクしてデコード動作を実施する。高レベルのワード線ＷＬ２−３により、メモリセルＭＣ２０−２３、ＭＣ３０−３３の選択トランジスタＳＴがオンする。

ワード線ＷＬ２−３の高レベル電圧（例えば、０．９Ｖ）は、電源電圧ＶＣＣ（＝１．２Ｖ）より低い。これにより、セットされるメモリセルＭＣの選択トランジスタＳＴのソース・ドレイン間に流れる電流の最大値を相対的に小さくでき、セット時に抵抗Ｒ１を流れる電流を小さくできる。セット時に抵抗Ｒ１に流れる電流を絞ることで、セット動作後の抵抗Ｒ１の抵抗値は、セット時のワード線ＷＬ２−３の高レベル電圧を１．２Ｖにするときに比べてわずかに高くなる。しかし、セット状態の抵抗Ｒ１の抵抗値を高くすることで、リセット動作時に抵抗Ｒ１に流れる電流を少なくでき、リセット動作時の消費電流を少なくできる。また、抵抗Ｒ１の両端に掛かる電圧を高くできるため、図１３に示すように、リセット動作時におけるソース線ＳＬの電圧を低くできる。換言すれば、セット動作時にワード線ＷＬの高レベル電圧を低くすることで、消費電流を少なくでき、抵抗変化素子Ｒ１をリセットしやすくできる。

一般に、リセット動作時にワード線ＷＬに印加される高レベル電圧は、セット動作時にワード線ＷＬに印加される高レベル電圧より高い。例えば、セット時のワード線ＷＬの高レベル電圧を０．９Ｖに設定することで、リセット時のワード線ＷＬの高レベル電圧を電源電圧ＶＣＣに設定できる。すなわち、リセット時のワード線ＷＬの高レベル電圧を、選択トランジスタＳＴの耐圧（１．２Ｖ）以下に設定できる。これにより、半導体メモリＭＥＭの信頼性を向上できる。

ワードデコーダＷＤＥＣは、セットアクティブ信号ＳＡＣＴが低レベルに変化し、メインソース線ＭＳＬが高レベルに設定された後、ロウアドレス信号ＲＡＤに応じてソース線選択信号ＳＬＳＥＬ１を高レベルに設定する（図６（ｆ））。これにより、図２に示したソーススイッチＳＳＷ１がオンし、ソース線ＳＬ１が高レベル（ほぼ２．０Ｖ）に設定される（図６（ｇ））。

高レベルのソース線ＳＬ１と低レベルのビット線ＢＬ１により、メモリセルＭＣ２１、ＭＣ３１の抵抗Ｒ１の両端に電圧が印加される。これにより、抵抗Ｒ１に電流が流れ、抵抗Ｒ１はいわゆるソフトブレークダウンする。すなわち、抵抗Ｒ１の抵抗値は低くなる（セット状態）。セット動作の完了後、ソース線選択信号ＳＬＳＥＬ１およびセットイネーブル信号ＳＥＴＥＮが高レベルの間に、セットアクティブ信号ＳＡＣＴが高レベルに変化する（図６（ｈ））。これにより、セットドライバＳＤＲＶは、低レベル（０Ｖ）を出力し、ソース線ＳＬ１は、低レベルに設定される（図６（ｉ））。

例えば、セット動作に必要なセットサイクル時間Ｓｃｙｃは３０ｎｓである。半導体メモリＭＥＭが２５６本のワード線ＷＬ、８個のデータ端子Ｉ／Ｏ毎に３２本のビット線ＢＬを有するとき、全てのメモリセルＭＣをセットするために必要な時間は、約１２０μｓである。これは、フラッシュメモリのフルチップ消去時間（数秒）に比べて３桁から４桁速い。

例えば、セット動作時に１つのメモリセルＭＣに流れる電流は６０μＡである。半導体メモリＭＥＭが、２５６本のワード線ＷＬと、８個のデータ端子Ｉ／Ｏ毎に３２本のビット線ＢＬとを有し、記憶容量が６４ｋビット（８ｋビット×８Ｉ／Ｏ）であるとする。２本のワード線ＷＬを同時に活性化し、２本のワード線ＷＬに接続された５１２個のメモリセルＭＣの抵抗Ｒ１を同時にセットするとき、消費電流は、約３０ｍＡである。

図７は、図６に示したセット動作におけるメモリセルＭＣの状態を示している。図７に示した状態は、図６において、ソース線ＳＬ１が高レベルの期間を示している。セット動作が実行される太い破線で示したメモリセルＭＣ２１、ＭＣ３１には、２．０Ｖのセット電圧が印加される。セット電圧は、選択トランジスタＳＴの耐圧（１．２Ｖ）より高い。メモリセルＭＣ２１、ＭＣ３１では、矢印で示したように、ソース線ＳＬ１からビット線ＢＬ１に向けて電流が流れる。この電流により、抵抗Ｒ１の抵抗値は、セット状態（低抵抗状態）に変化する。

ワード線ＷＬ０−１およびソース線ＳＬ０に接続されたメモリセルＭＣ００−０３、ＭＣ１０−１３では、選択トランジスタＳＴはオフし、ソース線ＳＬ０は、フローティング状態ＦＬＴである。このため、ワード線ＷＬ０−１に接続されたメモリセルＭＣ００−０３、ＭＣ１０−１３の抵抗Ｒ１の両端に電圧は印加されず、抵抗Ｒ１に電流は流れない。

ワード線ＷＬ２−３に接続され、かつセットされないメモリセルＭＣ２０、ＭＣ２２−２３、ＭＣ３０、ＭＣ３２−３３では、選択トランジスタＳＴはオンし、ソース線ＳＬ１は、２．０Ｖに設定されている。ビット線ＢＬ０、ＢＬ２−３は、フローティング状態ＦＬＴであるため、ソース線ＳＬ１の電圧に対して選択トランジスタＳＴの閾値電圧（例えば、０．５Ｖ）だけ低い電圧に設定される。しかし、抵抗Ｒ１に定常的に流れる電流は存在しないため、メモリセルＭＣ２０、ＭＣ２２−２３、ＭＣ３０、ＭＣ３２−３３の記憶状態が変化することはない。

図８は、図７においてセットされるメモリセルＭＣ２１、ＭＣ３１内の電圧の変化を示している。図８は、リセット状態（高抵抗）のメモリセルＭＣ２１、ＭＣ３１がセット状態に変化するときを示している。電圧ＮＤ１は、図７に示すように、選択トランジスタＳＴと抵抗Ｒ１の接続ノードＮＤ１の電圧である。

ソース線ＳＬ１の電圧が２Ｖまで上昇すると、抵抗Ｒ１の抵抗値は、高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに変化する。高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに変化するときに、電圧ＮＤ１は、例えば０．２Ｖから１．３Ｖに上昇する。また、高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに変化することで、ソース線ＳＬ１からビット線ＢＬ１に供給される電流が増えるため、ビット線ＢＬ１の電圧は、例えば０Ｖから０．１Ｖに変化する。

図９は、図８においてセットされるメモリセルＭＣ２１、ＭＣ３１内の印加電圧の変化を示している。高抵抗状態ＨＲＳでは、例えば、抵抗Ｒ１の両端に掛かる電圧ＶＲ１は１．９Ｖであり、選択トランジスタＳＴのソース・ドレインに掛かる電圧ＶＳＴは０．１Ｖである。例えば、コラムスイッチＣＳＷ１の両端に掛かる電圧ＶＹＳは０Ｖである。

低抵抗状態ＬＲＳでは、例えば、抵抗Ｒ１の両端に掛かる電圧ＶＲ１は０．７Ｖであり、選択トランジスタＳＴのソース・ドレインに掛かる電圧ＶＳＴは１．２Ｖである。例えば、コラムスイッチＣＳＷ１の両端に掛かる電圧ＶＹＳは０．１Ｖである。すなわち、セット動作の前後において、選択トランジスタＳＴおよびコラムスイッチＣＳＷ１に掛かる電圧は、耐圧以下であり、選択トランジスタＳＴおよびコラムスイッチＣＳＷ１が破壊されることはない。

なお、図２２に示すように、セット動作に関係しないビット線ＢＬ０に接続されるコラムスイッチＣＳＷ０に掛かる最大の電圧ＶＹＳは１．５Ｖである。これは、ビット線ＢＬ２−３に接続されるコラムスイッチＣＳＷ２−３も同じである。このため、コラムスイッチＣＳＷ０、ＣＳＷ２−３のトランジスタは、必要に応じて耐圧を上げる必要がある。

図１０は、別の半導体メモリのセット動作におけるメモリセルＭＣの状態を示している。この例では、セット動作時に１つのワード線ＷＬ（例えば、ＷＬ２）のみが高レベルに活性化される。このとき、一対のワード線ＷＬ２−３に対応するソース線ＳＬ１は、２．０Ｖに設定される。メモリセルＭＣ３１では、抵抗Ｒ１および選択トランジスタＳＴの間に２．０Ｖが印加される。半導体メモリは、セット動作時に１つのワード線ＷＬが活性化されることを除き、図１と同じである。

図１１は、図１０に示したメモリセルＭＣ３１内の印加電圧を示している。メモリセルＭＣ３１は、低抵抗状態ＬＲＳであるとする。メモリセルＭＣ３１では、選択トランジスタＳＴは、ゲートで０Ｖを受け、オフしている。選択トランジスタＳＴのソース・ドレイン間抵抗は非常に高い。このため、例えば、電圧ＮＤ１は１．９Ｖになり、ビット線ＢＬ１の電圧は０Ｖになる。抵抗Ｒ１の両端に掛かる電圧ＶＲ１は０．１Ｖであり、選択トランジスタＳＴのソース・ドレイン間に掛かる電圧ＶＳＴは１．８Ｖである。コラムスイッチＣＳＷ１の両端に掛かる電圧ＶＹＳは０Ｖである。すなわち、メモリセルＭＣ３１の選択トランジスタＳＴのソース・ドレイン間に掛かる電圧ＶＳＴは、耐圧（１．２Ｖ）を超えてしまう。セット動作時における選択トランジスタＳＴの破壊を防止するために、図６および図７に示すように、ソース線ＳＬ１に対応する２本のワード線ＷＬを共に高レベルに設定する必要がある。

図１２は、図１に示した半導体メモリのリセット動作の例を示している。図４と同じ動作については、詳細な説明は省略する。リセット動作は、所定のメモリセルＭＣの抵抗Ｒ１の抵抗値を高くするための動作である。リセット動作は、図３に示したＣＰＵがリセットコマンドＲＥＳＥＴおよびアドレス信号ＡＤを半導体メモリＭＥＭに供給することで実行される。この例では、ロウアドレス信号ＲＡＤは、図２に示したワード線ＷＬ２を示し、コラムアドレスＣＡＤは、ビット線ＢＬ１を示す。そして、メモリセルＭＣ２１に保持されているデータが論理０に書き換えられる。

リセットコマンドＲＥＳＥＴが供給される前の初期状態（スタンバイ状態）は、図４と同じである。図１に示したタイミング制御部ＴＣＮＴは、リセットコマンドＲＥＳＥＴに応答して、ビット線リセット信号ＢＬＲＳＴおよびクランプ信号ＣＬＡＭＰを所定の期間だけ順次に高レベルに設定し、リセットアクティブ信号ＲＡＣＴを所定の期間だけ低レベルに設定する（図１２（ａ、ｂ、ｃ））。クランプ信号ＣＬＡＭＰの高レベル電圧は、例えば、１．８Ｖである。ビット線リセット信号ＢＬＲＳＴが高レベルの間、図２に示したメインビット線ＭＢＬは低レベル（０Ｖ）にリセットされる。リセットドライバＲＤＲＶは、低レベルのリセットアクティブ信号ＲＡＣＴを受け、内部電圧ＶＩＮＴ２（１．８Ｖ）を出力する。クランプトランジスタＣＬＴＲは、高レベルのクランプ信号ＣＬＡＭＰを受け、リセットドライバＲＤＲＶの出力をメインソース線ＭＳＬに接続する。これにより、メインソース線ＭＳＬは、内部電圧ＶＩＮＴ２に対してクランプトランジスタＣＬＴＲの閾値電圧（例えば、０．７Ｖ）だけ低い高レベル（ほぼ１．１Ｖ）に変化する。

コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡＤに応じてコラム選択信号ＹＳＥＬ１を高レベルに設定する（図１２（ｄ））。これにより、コラムスイッチＣＳＷ１がオンし、ビット線ＢＬ１は、メインビット線ＭＢＬに接続されて０Ｖに設定される。コラムアドレス信号ＣＡＤに応じてコラムスイッチＣＳＷ０−３のいずれかのみをオンすることで、リセットされるメモリセルＭＣの数を少なくできる。ワード線ＷＬに接続された複数のメモリセルＭＣの所定数に対して選択的にリセット動作を実行することで、リセット動作時の消費電流を削減できる。特に、電源線に流れるピーク電流を削減できるため、電源設計を容易にできる。なお、電源線の許容される最大電流に応じて、リセット動作時に２以上のコラムスイッチＣＳＷを同時にオンしてもよい。

ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡＤに応じてワード線ＷＬ２を高レベル（例えば、１．２Ｖ）に活性化する（図１２（ｅ））。高レベルのワード線ＷＬ２により、メモリセルＭＣ２０−２３の選択トランジスタＳＴがオンする。また、ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡＤに応じてソース線選択信号ＳＬＳＥＬ１を高レベルに設定する（図１２（ｆ））。これにより、ソーススイッチＳＳＷ１がオンする。ソース線ＳＬ１は、低レベルのセットアクティブ信号ＲＡＣＴに応答して高レベル（ほぼ１．０Ｖ）に設定される（図１２（ｇ））。

高レベルのソース線ＳＬ１と低レベルのビット線ＢＬ１により、メモリセルＭＣ２１の抵抗Ｒ１の両端に電圧が印加される。これにより、抵抗Ｒ１に電流が流れ、抵抗Ｒ１の抵抗値は高くなる（リセット状態）。例えば、リセット動作に必要なリセットサイクル時間Ｒｃｙｃは、２μｓである。リセット動作の完了後、ソース線選択信号ＳＬＳＥＬ１およびクランプ信号ＣＬＡＭＰが高レベルの間に、リセットアクティブ信号ＲＡＣＴが高レベルに変化する（図１２（ｈ））。これにより、リセットドライバＲＤＲＶは、低レベル（０Ｖ）を出力し、ソース線ＳＬ１は、低レベルに設定される。

図１３は、図１２に示したリセット動作におけるメモリセルＭＣの状態を示している。図１３に示した状態は、図１２において、ソース線ＳＬ１が高レベルの期間を示している。リセット動作が実行される太い破線で示したメモリセルＭＣ２１には、１．１Ｖのリセット電圧が印加される。リセット電圧は、選択トランジスタＳＴの耐圧（１．２Ｖ）より低い。メモリセルＭＣ２１では、矢印で示したように、ソース線ＳＬ１からビット線ＢＬ１に向けて電流が流れる。この電流により、抵抗Ｒ１の抵抗値は、リセット状態（高抵抗状態）に変化する。

ワード線ＷＬ０−１およびソース線ＳＬ０に接続されたメモリセルＭＣ００−０３、ＭＣ１０−１３では、選択トランジスタＳＴはオフし、ソース線ＳＬ０は、フローティング状態ＦＬＴである。ワード線ＷＬ３およびソース線ＳＬ１に接続されたメモリセルＭＣ３０−３３では、選択トランジスタＳＴはオフしている。このため、ワード線ＷＬ０−１、ＷＬ３に接続されたメモリセルＭＣの抵抗Ｒ１の両端に電圧は印加されず、抵抗Ｒ１に電流は流れない。このためメモリセルＭＣ００−０３、ＭＣ１０−１３の抵抗Ｒ１の記憶状態が変化することはない。また、メモリセルＭＣ３０−３３において、オフしている選択トランジスタＳＴのソース・ドレイン間に印加される電圧は、最大で１．１Ｖであり、耐圧より低い。この結果、リセットされないメモリセルＭＣの電気的特性が変わることを防止でき、リセットされないメモリセルＭＣが破壊されることを防止できる。すなわち、リセット動作時のディスターブ耐性を向上できる。

ワード線ＷＬ２に接続され、かつリセットされないメモリセルＭＣ２０、ＭＣ２２−２３では、選択トランジスタＳＴはオンし、ソース線ＳＬ１は、１．１Ｖに設定されている。ビット線ＢＬ０、ＢＬ２−３は、フローティング状態ＦＬＴであるため、ソース線ＳＬ１の電圧に対して選択トランジスタＳＴの閾値電圧（例えば、０．５Ｖ）だけ低い電圧に設定される。しかし、抵抗Ｒ１に定常的に流れる電流は存在しないため、メモリセルＭＣ２０、ＭＣ２２−２３の記憶状態が変化することはない。

図１４は、図１３においてリセットされるメモリセルＭＣ２１内の電圧の変化を示している。図１３は、セット状態（低抵抗）のメモリセルＭＣ２１がリセット状態に変化する状態を示している。ソース線ＳＬ１の電圧が１．０Ｖに維持されると、抵抗Ｒ１の抵抗値は、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに変化する。低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに変化するときに、電圧ＮＤ１は、例えば０．３Ｖから０．１Ｖに下降する。ソース線ＳＬ１の電圧が低いため、ビット線ＢＬ１の電圧は、ほぼ０Ｖに維持される。

なお、抵抗Ｒ１の抵抗値が低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに変化した瞬間に、ソース線ＳＬ１の電圧およびメインソース線ＭＳＬの電圧は急激に上昇する。しかし、ソース線ＳＬ１の電圧およびメインソース線ＭＳＬの電圧は、図２に示したクランプトランジスタＣＬＴＲによりクランプされるため、例えば、１．１Ｖより高くならない。すなわち、抵抗Ｒ１の抵抗値が低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに変化したときに、ソース線ＳＬ１の電圧がセット動作時の電圧まで上昇することを防止できる。この結果、リセット動作時にリセットされたメモリセルＭＣが、再びセットされることを防止できる。

図１５は、図１４においてセットされるメモリセルＭＣ２１内の印加電圧の変化を示している。低抵抗状態ＬＲＳでは、例えば、抵抗Ｒ１の両端に掛かる電圧ＶＲ１は０．７Ｖであり、選択トランジスタＳＴのソース・ドレインに掛かる電圧ＶＳＴは０．３Ｖである。例えば、コラムスイッチＣＳＷ１の両端に掛かる電圧ＶＹＳは０Ｖである。

高抵抗状態ＨＲＳでは、例えば、抵抗Ｒ１の両端に掛かる電圧ＶＲ１は１．０Ｖであり、選択トランジスタＳＴのソース・ドレインに掛かる電圧ＶＳＴは０．１Ｖである。例えば、コラムスイッチＣＳＷ１の両端に掛かる電圧ＶＹＳは０Ｖである。すなわち、リセット動作の前後において、選択トランジスタＳＴおよびコラムスイッチＣＳＷ１に掛かる電圧は、耐圧以下であり、選択トランジスタＳＴおよびコラムスイッチＣＳＷ１が破壊されることはない。

以上、この実施形態では、セット動作時に、ソース線ＳＬ１に対応するワード線ＷＬ２−３を活性化することにより、ソース線ＳＬ１に接続されたメモリセルＭＣの選択トランジスタＳＴは全てオンする。これにより、オンしている選択トランジスタＳＴのソース・ドレイン間に掛かる電圧を低くできる。特に、選択トランジスタＳＴの耐圧を超えるセット電圧がメモリセルＭＣに印加されるときにも、選択トランジスタＳＴに掛かる電圧を耐圧以下にでき、選択トランジスタの破壊を防止できる。また、セット動作時に、ワード線ＷＬを選択的に活性化し、あるいは、コラムスイッチＣＳＷを選択的にオンすることで、全てのメモリセルＭＣを同時にセットするときに比べてセット動作時の消費電流を少なくできる。この結果、半導体メモリＭＥＭの信頼性を向上できる。

図１６は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、抵抗変化メモリである。半導体メモリＭＥＭは、図１に示したメモリコアＣＯＲＥにプリチャージ制御回路ＰＲＥＣＮＴおよびプリチャージ回路ＰＲＥを追加している。また、タイミング制御部ＴＣＮＴは、図１に示したタイミング制御部ＴＣＮＴに、プリチャージ制御回路ＰＲＥＣＮＴを動作するためのビット線プリチャージ信号ＢＬＰＲＥを生成する機能を追加している。その他の構成は、図１と同じである。ビット線プリチャージ信号ＢＬＰＲＥは、セットコマンドＳＥＴに応答して生成される。

図１７は、図１６に示したプリチャージ制御回路ＰＲＥＣＮＴの例を示している。プリチャージ制御回路ＰＲＥＣＮＴは、ビット線プリチャージ信号ＢＬＰＲＥおよびコラム選択信号ＹＳＥＬ０−３の反転信号を受ける４つのＮＡＮＤゲートを有している。ＮＡＮＤゲートは、プリチャージ信号ＰＲＥ０−３をそれぞれ出力する。プリチャージ制御回路ＰＲＥＣＮＴは、コラム選択信号ＹＳＥＬ０−３のいずれかが高レベルに設定されるときに、残りの非選択のコラム選択信号ＹＳＥＬ（ＹＳＥＬ０−３の３つ）に対応するプリチャージ信号ＰＲＥを、ビット線プリチャージ信号ＢＬＰＲＥに同期して低レベルに設定する。なお、リチャージ信号ＰＲＥ０−３を生成するための専用のコラムデコーダを設け、このコラムデコーダの出力信号をプリチャージ制御回路ＰＲＥＣＮＴに供給してもよい。

図１８は、図１６に示したメモリコアＣＯＲＥの例を示している。図２と同じ要素については、詳細な説明は省略する。プリチャージ回路ＰＲＥは、ビット線ＢＬ０−３と電源線ＶＣＣの間にそれぞれ配置されたプリチャージスイッチＰＳＷ０−３（ｐＭＯＳトランジスタ）を有している。プリチャージスイッチＰＳＷ０−３を形成するｐＭＯＳトランジスタのゲートは、プリチャージ信号ＰＲＥ０−３をそれぞれ受けている。プリチャージスイッチＰＳＷ０−３を形成するｐＭＯＳトランジスタのソースは、非選択のビット線ＢＬのプリチャージ電圧として電源電圧ＶＣＣ（１．２Ｖ）を受ける。メモリコアＣＯＲＥのその他の構成は、図２と同じである。なお、プリチャージ回路ＰＲＥは、コラムセレクタＹＳＥＬに隣接する位置に配置してもよい。

図１９は、図１６に示した半導体メモリＭＥＭのセット動作の例を示している。図６と同じ動作は、詳細な説明を省略する。この例においても、図６と同様に、メモリセルＭＣ２１、ＭＣ３１に保持されているデータが論理１に書き換えられる。

この実施形態では、タイミング制御部ＴＣＮＴは、セットアクティブ信号ＳＡＣＴの低レベル期間より幅が広く、コラム選択信号ＹＳＥＬ０の高レベル期間より幅が狭い高レベル期間を有するビット線プリチャージ信号ＢＬＰＲＥを生成する（図１９（ａ））。図１７に示したプリチャージ回路ＰＲＥは、ビット線プリチャージ信号ＢＬＰＲＥに同期して非選択のビット線ＢＬ０、２−３に対応するプリチャージ信号ＰＲＥ０、２、３を低レベルに設定する（図１９（ｂ））。これにより、セット動作に関係しないビット線ＢＬ０、ＢＬ２−３は、少なくともソース線ＳＬ１が高レベルに設定されているセット期間に、高レベル（例えば、１．２Ｖ）に設定される（図１９（ｃ））。その他の動作は、図６と同じである。

図２０は、図１９に示したセット動作におけるメモリセルＭＣの状態を示している。図２０に示した状態は、図１９において、ソース線ＳＬ１が高レベルの期間を示している。セット動作が実行される太い破線で示したメモリセルＭＣ２１、ＭＣ３１およびメモリセルＭＣ０１、ＭＣ１１の状態は、図７と同じである。メモリセルＭＣ００、ＭＣ０２−０３、ＭＣ１０、ＭＣ１２−１３、ＭＣ２０、ＭＣ２２−２３、ＭＣ３０、ＭＣ３２−３３の状態は、ビット線ＢＬ０、ＢＬ２−３の電圧が１．２Ｖに設定されることを除き、図７と同じである。

図７と同様に、ワード線ＷＬ０−１およびソース線ＳＬ０に接続されたメモリセルＭＣ００−０３、ＭＣ１０−１３では、選択トランジスタＳＴはオフし、ソース線ＳＬ０は、フローティング状態ＦＬＴである。このため、ワード線ＷＬ０−１に接続されたメモリセルＭＣ００−０３、ＭＣ１０−１３の抵抗Ｒ１の両端に電圧は印加されず、抵抗Ｒ１に電流は流れない。

ワード線ＷＬ２−３に接続され、かつセットされないメモリセルＭＣ２０、ＭＣ２２−２３、ＭＣ３０、ＭＣ３２−３３では、選択トランジスタＳＴはオンし、ソース線ＳＬ１は、２．０Ｖに設定されている。ビット線ＢＬ０、ＢＬ２−３は１．２Ｖに設定されている。このため、抵抗Ｒ１に定常的に電流が流れる。しかし、メモリセルＭＣ２０、ＭＣ２２−２３、ＭＣ３０、ＭＣ３２−３３の記憶状態が変化することはない。その理由は、図２１で説明する。

図２１は、図２０に示したメモリセルＭＣ２０内の印加電圧を示している。図２１に示した状態は、図１９において、ソース線ＳＬ１が高レベルの期間を示している。ビット線ＢＬ０の電圧は、プリチャージ回路ＰＲＥにより１．２Ｖに設定されている。高レベルのワード線ＷＬ２−３に接続され、セット動作されないメモリセルＭＣ２２−２３、ＭＣ３０、ＭＣ３２−３３内の印加電圧も図２１と同じである。

メモリセルＭＣ２０が低抵抗状態ＬＲＳのとき、例えば、電圧ＮＤ１は１．６Ｖになる。このため、抵抗Ｒ１の両端に掛かる電圧ＶＲ１は０．４Ｖであり、選択トランジスタＳＴのソース・ドレイン間に掛かる電圧ＶＳＴは０．４Ｖである。コラムスイッチＣＳＷ１の両端に掛かる電圧ＶＹＳは１．２Ｖである。電圧ＶＳＴ、ＶＹＳは、選択トランジスタＳＴおよびコラムスイッチＣＳＷ０の耐圧（１．２Ｖ）以下である。

メモリセルＭＣ２０が高抵抗状態ＨＲＳのとき、例えば、電圧ＮＤ１は１．４Ｖになる。このため、抵抗Ｒ１の両端に掛かる電圧ＶＲ１は０．６Ｖであり、選択トランジスタＳＴのソース・ドレイン間に掛かる電圧ＶＳＴは０．２Ｖである。コラムスイッチＣＳＷ１の両端に掛かる電圧ＶＹＳは１．２Ｖである。電圧ＶＳＴ、ＶＹＳは、選択トランジスタＳＴおよびコラムスイッチＣＳＷ０の耐圧（１．２Ｖ）より低い。

低抵抗状態ＬＲＳおよび高抵抗状態ＨＲＳにおいて、抵抗Ｒ１の両端に掛かる電圧ＶＲ１は、リセットに必要な電圧（０．７Ｖ）より低い。このため、メモリセルＭＣ２１，ＭＣ３１のセット動作により、メモリセルＭＣ２０等がリセットされることはない。セット動作時に、メモリセルＭＣ２０の選択トランジスタＳＴおよびコラムスイッチＣＳＷ０に印加される電圧は、いずれも耐圧以下である。この結果、セットされないメモリセルＭＣおよびコラムスイッチＣＳＷが破壊されることを防止できる。すなわち、セット動作時のディスターブ耐性を向上できる。

なお、セット時のワード線ＷＬの高レベル電圧を下げることで、選択トランジスタＳＴのオン抵抗は高くなり、電圧ＮＤ１は上昇する。これにより、高レベルのワード線ＷＬに接続され、セットされないメモリセルＭＣの抵抗Ｒ１の両端に掛かる電圧ＶＲ１を下げることができる。すなわち、セットされないメモリセルＭＣがリセットされることを確実に防止できる。

図２２は、ビット線ＢＬ０をプリチャージしないときのメモリセルＭＣ２０内の印加電圧を示している。コラムスイッチＣＳＷ０はオフしている。ビット線ＢＬ０をプリチャージしないとき、ビット線ＢＬ０は、ノードＮＤ１のみに電気的に接続される。メモリセルＭＣ２０が低抵抗状態ＬＲＳのとき、ビット線ＢＬ０の電圧は、電圧ＮＤ１（ほぼ１．９Ｖ）より０．１Ｖ低い１．８Ｖに設定される。これにより、コラムスイッチＣＳＷ１の両端に掛かる電圧ＶＹＳは１．８Ｖになり、耐圧（１．２Ｖ）を超えてしまう。したがって、コラムスイッチＣＳＷ（ＣＳＷ０−３）は、耐圧が高い素子を用いる必要がある。なお、メモリセルＭＣ２０が高抵抗状態ＨＲＳのとき、ノードＮＤ１の電圧は低抵抗状態ＬＲＳのときより低くなり、ビット線ＢＬ０の電圧も低くなる。しかし、コラムスイッチＣＳＷ１の両端に掛かる電圧ＶＹＳは、耐圧を超えるおそれがある。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、セット動作時に、セットされないメモリセルＭＣに接続されるビット線ＢＬをプリチャージすることにより、コラムスイッチＣＳＷに高電圧が印加されることを防止できる。この結果、コラムスイッチＣＳＷの信頼性を向上できる。換言すれば、耐圧が低いトランジスタを用いてコラムスイッチＣＳＷを形成でき、コラムスイッチＣＳＷのレイアウトサイズを小さくできる。なお、プリチャージ電圧を低くすることで耐圧がさらに低い小さいトランジスタを用いてコラムスイッチＣＳＷを形成できる。

図２３は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、抵抗変化メモリである。半導体メモリＭＥＭは、コマンドデコーダＣＭＤＤおよびタイミング制御部ＴＣＮＴが図１と相違している。また、半導体メモリＭＥＭは、アドレスカウンタＣＯＵＮＴおよびビジー端子ＢＳＹを有している。その他の構成は、図１と同じである。

コマンドデコーダＣＭＤＤは、図１に示したコマンドデコーダＣＭＤＤにオールセットコマンドＡＬＬＳＥＴをデコードする機能を追加している。オールセットコマンドＡＬＬＳＥＴは、全てのメモリセルＭＣをセットするためのコマンドである。タイミング制御部ＴＣＮＴは、図に示したタイミング制御部ＴＣＮＴに、オールセットコマンドＡＬＬＳＥＴに応答してオールセット動作を実行するための制御回路を追加している。また、タイミング制御部ＴＣＮＴは、オールセット動作を実行中にビジー信号ＢＳＹを出力する。例えば、ビジー信号ＢＳＹは、図３に示したＣＰＵに出力される。ＣＰＵは、ビジー信号ＢＳＹを受けている間、半導体メモリＭＥＭのアクセスを禁止し、他の動作を実行する。なお、ビジー信号ＢＳＹの出力は、必須ではない。予め、ＣＰＵがオールセット動作のサイクル時間を認識しているとき、ＣＰＵは、オールセットコマンドＡＬＬＳＥＴの出力後、オールセット動作のサイクル時間中に、半導体メモリＭＥＭのアクセスを禁止すればよい。

アドレスカウンタＣＯＵＮＴは、オールセットコマンドＡＬＬＳＥＴを受けたときに、アドレスバッファＡＤＢからのロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤをマスクし、内蔵するカウンタを用いて内部ロウアドレス信号ＩＲＡＤおよび内部コラムアドレス信号ＩＣＡＤを順次に生成する。内部アドレス信号ＩＲＡＤ、ＩＣＡＤは、タイミング制御部ＴＣＮＴからのカウントアップ信号ＣＵＰに同期して所定の順序で生成される。アドレスカウンタＣＯＵＮＴは、オールセットコマンドＡＬＬＳＥＴを受けていないときに、アドレスバッファＡＤＢからのロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤを内部ロウアドレス信号ＩＲＡＤおよび内部コラムアドレス信号ＩＣＡＤとして出力する。

図２４は、図２３に示した半導体メモリＭＥＭのオールセット動作の例を示している。図６と同じ動作については、詳細な説明は省略する。ここでは、説明を簡単にするために、メモリセルアレイＡＲＹは、データ端子Ｉ／Ｏ毎に１６個のメモリセルＭＣ（ＭＣ００−０３、ＭＣ１０−１３、ＭＣ２０−２３、ＭＣ３０−３３）、４本のワード線ＷＬ（ＷＬ０−３）、２本のソース線ＳＬ（ＳＬ０−１）および４本のビット線ＢＬ（ＢＬ０−３）を有するとする。すなわち、メモリセルアレイＡＲＹは、図２と同じである。

オールセット動作では、アドレスカウンタＣＯＵＮＴは、カウントアップ信号ＣＵＰに同期して、内部ロウアドレス信号ＩＲＡＤおよびコラムアドレス信号ＩＣＡＤを生成する。図では、内部ロウアドレス信号ＩＲＡＤおよびコラムアドレス信号ＩＣＡＤの値を２進数で示している。ワードデコーダＷＤＥＣおよびコラムデコーダＣＤＥＣは、全てのメモリセル対（ＭＣ００、ＭＣ１０等）をセットするために２本のワード線ＷＬ（ＷＬ０−１またはＷＬ２−３等）、ソース線選択信号ＳＬＳＥＬ（ＳＬＳＥＬ０−１のいずれか）およびコラム選択信号ＹＳＥＬ（ＹＳＥＬ０−３のいずれか）を順次に高レベルに設定する。そして、図６に示したセット動作が繰り返し実施される。

タイミング制御部ＴＣＮＴは、オールセット動作を実行中にビジー信号ＢＳＹを出力する。半導体メモリＭＥＭが２５６本のワード線ＷＬ、８個のＩ／Ｏ端子毎に３２本のビット線ＢＬを有するとき、オールセット動作に必要な時間は、約１２０μｓである。なお、電源線の許容される最大電流を超えないときには、セット動作時に２以上のコラム選択信号ＹＳＥＬを同時に高レベルに設定し、２以上のコラムスイッチＣＳＷを同時にオンしてもよい。これにより、オールセット動作のサイクル時間を短縮できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、オールセットコマンドＡＬＬＳＥＴにより全てのメモリセルＭＣのセット動作を実行できるため、図３に示したＣＰＵの負荷を軽減できる。

なお、上述した実施形態では、セット状態（低抵抗状態）を論理１とし、リセット状態（高抵抗状態）を論理０とする例について述べた。しかし、セット状態を論理０とし、リセット状態を論理１としてもよい。

上述した実施形態では、セット動作時に、２本のワード線ＷＬを同時に活性化する例について述べた。しかし、例えば、１本のソース線ＳＬを４本のワード線ＷＬに共通に配線し、セット動作時に、４本のワード線ＷＬを同時に活性化してもよい。

上述した実施形態では、セット動作およびリセット動作をセットコマンドＳＥＴおよびリセットコマンドＲＥＳＥＴに応答して実施する例について述べた。しかし、例えば、書き込みデータの論理レベルに応じてセット動作またはリセット動作を実行してもよい。このとき、コマンド信号ＣＭＤは書き込みコマンドを含む。書き込みコマンドとともに論理０のデータをデータ端子Ｉ／Ｏで受けたとき、リセット動作が実行される。書き込みコマンドとともに論理１のデータをデータ端子Ｉ／Ｏで受けたとき、セット動作が実行される。

セット動作では、共通のビット線ＢＬに接続された複数のメモリセルＭＣに論理１が書き込まれる。このため、例えば、１つのメモリセルＭＣのみ論理１を書き込むためには、セットすべきでないメモリセルＭＣに対して、セット動作後にリセット動作を実行する必要がある。このため、セット動作前に、セットされるメモリセルＭＣからデータを読み出し、リセット動作用に保持しておく必要がある。なお、フラッシュメモリ等のＲＯＭと同様に、書き込みコマンドによりメモリセルＭＣに論理０を書き込み（書き込み動作）、消去コマンドによりメモリセルＭＣに論理１を書き込んでもよい（消去動作）。書き込み動作は、上述したリセット動作に対応する。消去動作は、上述したセット動作に対応する。消去動作では、複数のメモリセルＭＣに保持されているデータが一度に消去される。

上述した実施形態は、抵抗変化メモリに適用する例について述べた。しかし、例えば、上述した実施形態は、ＰＲＡＭ（phase change RAM）またはＭＲＡＭ（Magnetoresistive RAM）に適用してもよい。

以上の実施形態に関して、さらに以下の付記を開示する。
（付記１）
抵抗変化素子と、前記抵抗変化素子の一端にソース、ドレインの一方が接続された選択トランジスタとをそれぞれ有し、マトリックス状に配置された複数のメモリセルと、
前記選択トランジスタのゲートに接続された複数のワード線と、
２以上の所定数の前記ワード線に接続された前記メモリセルにおける前記抵抗変化素子の他端に共通に接続されたサブソース線と、
前記抵抗変化素子の抵抗値を低くするセット動作時に、第１電圧を前記選択トランジスタのソース、ドレインの他方と前記抵抗変化素子の他端との間に印加するためにセット電圧が供給されるメインソース線と、
前記サブソース線と前記メインソース線との間にそれぞれ配置され、前記セット動作時に選択的にオンされるソーススイッチと、
前記セット動作時に前記２以上の所定数の前記ワード線を選択的に活性化するワードドライバと
を備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記第１電圧は、前記選択トランジスタの耐圧より高いことを特徴とする半導体メモリ。
（付記３）
付記１または付記２記載の半導体メモリにおいて、
前記ソーススイッチは、トランジスタを備え、
前記ソーススイッチのトランジスタの耐圧は、前記選択トランジスタの耐圧より高いことを特徴とする半導体メモリ。
（付記４）
付記１ないし付記３のいずれか１項記載の半導体メモリにおいて、
前記ワード線に交差する方向に配線され、前記交差する方向に並ぶ前記メモリセルの前記選択トランジスタに接続された複数のサブビット線と、
前記セット動作時に前記セット電圧より低い電圧が供給されるメインビット線と、
前記サブビット線と前記メインビット線との間にそれぞれ配置され、前記セット動作時に選択的にオンされるコラムスイッチと
を備えていることを特徴とする半導体メモリ。
（付記５）
付記４記載の半導体メモリにおいて、
前記コラムスイッチは、トランジスタを備え、
前記セット動作時に、前記コラムスイッチに印加される電圧を前記コラムスイッチの前記トランジスタの耐圧以下にするために、オフしている前記コラムスイッチに接続された前記ビット線に、高レベルのプリチャージ電圧を供給するプリチャージ回路を備えていることを特徴とする半導体メモリ。
（付記６）
付記５記載の半導体メモリにおいて、
前記プリチャージ回路は、前記ビット線と、前記プリチャージ電圧が供給されるプリチャージ電圧線との間にそれぞれ配置されたプリチャージスイッチと、
オフしている前記コラムスイッチに対応する前記プリチャージスイッチをオンするためのプリチャージ信号を生成するプリチャージ制御回路と
を備えていることを特徴とする半導体メモリ。
（付記７）
付記１ないし付記３のいずれか１項記載の半導体メモリにおいて、
前記抵抗変化素子の抵抗値を高くするリセット動作時に、前記選択トランジスタの耐圧以下の電圧を前記選択トランジスタのソース、ドレインの他方と前記抵抗変化素子の他端との間に印加するために高レベルのリセット電圧が前記メインソース線に供給され、
前記ワードドライバは、前記リセット動作時に、前記ワード線の何れかを選択的に活性化することを特徴とする半導体メモリ。
（付記８）
付記７記載の半導体メモリにおいて、
前記ワードドライバは、前記セット動作時の前記ワード線の活性化電圧を、前記リセット動作時の前記ワード線の活性化電圧より低くすることを特徴とする半導体メモリ。
（付記９）
付記７または付記８記載の半導体メモリにおいて、
前記ワード線に交差する方向に配線され、前記交差する方向に並ぶ前記メモリセルの前記選択トランジスタに接続された複数のサブビット線と、
前記リセット動作時に前記リセット電圧より低い電圧が供給されるメインビット線と、
前記サブビット線と前記メインビット線との間にそれぞれ配置され、前記セット動作時に選択的にオンするコラムスイッチと
を備えていることを特徴とする半導体メモリ。
（付記１０）
付記９記載の半導体メモリにおいて、
前記コラムスイッチは、トランジスタを備え、
前記セット動作時に、前記コラムスイッチに印加される電圧を前記コラムスイッチの前記トランジスタの耐圧以下にするために、オフしている前記コラムスイッチに接続された前記ビット線に、高レベルのプリチャージ電圧を供給するプリチャージ回路を備えていることを特徴とする半導体メモリ。
（付記１１）
付記１０記載の半導体メモリにおいて、
前記プリチャージ回路は、前記ビット線と、前記プリチャージ電圧が供給されるプリチャージ電圧線との間にそれぞれ配置されたプリチャージスイッチと、
オフしている前記コラムスイッチに対応する前記プリチャージスイッチをオンするためのプリチャージ信号を生成するプリチャージ制御回路と
を備えていることを特徴とする半導体メモリ。
（付記１２）
抵抗変化素子と前記抵抗変化素子の一端にソース、ドレインの一方が接続された選択トランジスタとをそれぞれ有しマトリックス状に配置された複数のメモリセルと、前記選択トランジスタのゲートに接続された複数のワード線と、２以上の所定数の前記ワード線に接続された前記メモリセルにおける前記抵抗変化素子の他端に共通に接続されたサブソース線とを備えた半導体メモリの動作方法であって、
前記抵抗変化素子の抵抗値を低くするセット動作時に、前記２以上の所定数の前記ワード線を選択的に活性化するとともに、第１電圧を前記選択トランジスタのソース、ドレインの他方と前記抵抗変化素子の他端との間に印加するために、前記サブソース線にセット電圧を供給することを特徴とする半導体メモリの動作方法。
（付記１３）
付記１２記載の半導体メモリの動作方法において、
前記第１電圧は、前記選択トランジスタの耐圧より高いことを特徴とする半導体メモリの動作方法。
（付記１４）
付記１２または付記１３記載の半導体メモリの動作方法において、
前記セット動作時に、前記ワード線に交差する方向に配線され、前記交差する方向に並ぶ前記メモリセルの前記選択トランジスタに接続された複数のサブビット線にそれぞれ接続されたコラムスイッチに印加される電圧を、前記コラムスイッチのトランジスタの耐圧以下にするために、オフしている前記コラムスイッチに接続された前記ビット線に、高レベルのプリチャージ電圧を供給することを特徴とする半導体メモリの動作方法。
（付記１５）
付記１２ないし付記１４のいずれか１項記載の半導体メモリの動作方法において、
前記抵抗変化素子の抵抗値を高くするリセット動作時に、前記ワード線の何れかを選択的に活性化するとともに、前記選択トランジスタの耐圧以下の電圧を前記選択トランジスタのソース、ドレインの他方と前記抵抗変化素子の他端との間に印加するために高レベルのリセット電圧を供給することを特徴とする半導体メモリの動作方法。
（付記１６）
付記１５記載の半導体メモリの動作方法において、
前記セット動作時の前記ワード線の活性化電圧を、前記リセット動作時の前記ワード線の活性化電圧より低くすることを特徴とする半導体メモリの動作方法。（図7,13）
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。

一実施形態における半導体メモリを示している。 図１に示したメモリコアの例を示している。 図１に示した半導体メモリが搭載されるシステムの例を示している。 図１に示した半導体メモリの読み出し動作の例を示している。 図４に示した読み出し動作におけるメモリセルの状態を示している。 図１に示した半導体メモリのセット動作の例を示している。 図６に示したセット動作におけるメモリセルの状態を示している。 図７においてセットされるメモリセル内の電圧の変化を示している。 図８においてセットされるメモリセル内の印加電圧の変化を示している。 別の半導体メモリのセット動作におけるメモリセルの状態を示している。 図１０に示したメモリセル内の印加電圧を示している。 図１に示した半導体メモリのリセット動作の例を示している。 図１２に示したリセット動作におけるメモリセルの状態を示している。 図１３においてリセットされるメモリセル内の電圧の変化を示している。 図１４においてセットされるメモリセル内の印加電圧の変化を示している。 別の実施形態における半導体メモリの例を示している。 図１６に示したプリデコーダの例を示している。 図１６に示したメモリコアの例を示している。 図１６に示した半導体メモリのセット動作の例を示している。 図１９に示したセット動作におけるメモリセルの状態を示している。 図２０に示したメモリセル内の印加電圧を示している。 ビット線をプリチャージしないときのメモリセル内の印加電圧を示している。 別の実施形態における半導体メモリの例を示している。 図２３に示した半導体メモリのオールセット動作の例を示している。

符号の説明

ＡＤＢ‥アドレスバッファ；ＡＭＰ‥増幅器；ＡＲＹ‥メモリセルアレイ；ＢＬ‥ビット線；ＢＬＲ‥ビット線リセット回路；ＣＤＥＣ‥コラムデコーダ；ＣＬＴＲ‥クランプトランジスタ；ＣＭＤＢ‥コマンドバッファ；ＣＭＤＤ‥コマンドデコーダ；ＣＯＲＥ‥メモリコア；ＣＯＵＮＴ‥アドレスカウンタ；ＣＳ‥電流源；ＣＳＷ‥コラムスイッチ；ＤＯＢ‥データ出力バッファ；ＭＢＬ‥メインビット線；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＭＳＬ‥メインソース線；ＰＲＥ‥プリチャージ回路；ＰＲＥＣＮＴ‥プリチャージ制御回路；ＰＳＷ‥プリチャージスイッチ；Ｒ１‥抵抗変化素子；ＲＤＲＶ‥リセットドライバ；ＳＡ‥センスアンプ部；ＳＤＲＶ‥セットドライバ；ＳＥＴＳＷ‥セットスイッチ；ＳＬ‥ソース線；ＳＬＳＥＬ‥ソース線セレクタ；ＳＬＤＲＶ‥ソース線ドライバ；ＳＳＷ‥ソーススイッチ；ＳＴ‥選択トランジスタ；ＴＣＮＴ‥タイミング制御部；ＶＧＥＮ‥電圧生成部；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線；ＹＳＥＬ‥コラムセレクタ

Claims (9)

1. 抵抗変化素子と、前記抵抗変化素子の一端にソース、ドレインの一方が接続された選択トランジスタとをそれぞれ有し、マトリックス状に配置された複数のメモリセルと、
   前記選択トランジスタのゲートに接続された複数のワード線と、
   ２以上の所定数の前記ワード線に接続された前記メモリセルにおける前記抵抗変化素子の他端に共通に接続されたサブソース線と、
   前記抵抗変化素子の抵抗値を低くするセット動作時に、第１電圧を前記選択トランジスタのソース、ドレインの他方と前記抵抗変化素子の他端との間に印加するためにセット電圧が供給されるメインソース線と、
   前記サブソース線と前記メインソース線との間にそれぞれ配置され、前記セット動作時に選択的にオンされるソーススイッチと、
   前記セット動作時に前記２以上の所定数の前記ワード線を選択的に活性化するワードドライバと
   を備えていることを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記第１電圧は、前記選択トランジスタの耐圧より高いことを特徴とする半導体メモリ。
3. 請求項１または請求項２記載の半導体メモリにおいて、
   前記ソーススイッチは、トランジスタを備え、
   前記ソーススイッチのトランジスタの耐圧は、前記選択トランジスタの耐圧より高いことを特徴とする半導体メモリ。
4. 請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
   前記ワード線に交差する方向に配線され、前記交差する方向に並ぶ前記メモリセルの前記選択トランジスタに接続された複数のサブビット線と、
   前記セット動作時に前記セット電圧より低い電圧が供給されるメインビット線と、
   前記サブビット線と前記メインビット線との間にそれぞれ配置され、前記セット動作時に選択的にオンされるコラムスイッチと
   を備えていることを特徴とする半導体メモリ。
5. 請求項４記載の半導体メモリにおいて、
   前記コラムスイッチは、トランジスタを備え、
   前記セット動作時に、前記コラムスイッチに印加される電圧を前記コラムスイッチの前記トランジスタの耐圧以下にするために、オフしている前記コラムスイッチに接続された前記ビット線に、高レベルのプリチャージ電圧を供給するプリチャージ回路を備えていることを特徴とする半導体メモリ。
6. 請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
   前記抵抗変化素子の抵抗値を高くするリセット動作時に、前記選択トランジスタの耐圧以下の電圧を前記選択トランジスタのソース、ドレインの他方と前記抵抗変化素子の他端との間に印加するために高レベルのリセット電圧が前記メインソース線に供給され、
   前記ワードドライバは、前記リセット動作時に、前記ワード線の何れかを選択的に活性化することを特徴とする半導体メモリ。
7. 請求項６記載の半導体メモリにおいて、
   前記ワードドライバは、前記セット動作時の前記ワード線の活性化電圧を、前記リセット動作時の前記ワード線の活性化電圧より低くすることを特徴とする半導体メモリ。
8. 抵抗変化素子と前記抵抗変化素子の一端にソース、ドレインの一方が接続された選択トランジスタとをそれぞれ有しマトリックス状に配置された複数のメモリセルと、前記選択トランジスタのゲートに接続された複数のワード線と、２以上の所定数の前記ワード線に接続された前記メモリセルにおける前記抵抗変化素子の他端に共通に接続されたサブソース線とを備えた半導体メモリの動作方法であって、
   前記抵抗変化素子の抵抗値を低くするセット動作時に、前記２以上の所定数の前記ワード線を選択的に活性化するとともに、第１電圧を前記選択トランジスタのソース、ドレインの他方と前記抵抗変化素子の他端との間に印加するために、前記サブソース線にセット電圧を供給することを特徴とする半導体メモリの動作方法。
9. 請求項８記載の半導体メモリの動作方法において、
   前記第１電圧は、前記選択トランジスタの耐圧より高いことを特徴とする半導体メモリの動作方法。

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